JPH11186527A - ラッチ制御回路、半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 ラッチ動作の安定化を図ることにある。 【解決手段】 ｎチャンネル型ＭＯＳトランジスタによ
るトランスファＭＯＳ（６２）と、上記トランスファＭ
ＯＳの前段に配置された論理回路から上記トランスファ
ＭＯＳを介して伝達されたデータをラッチするラッチ回
路（ＤＢＬ）とを含んでラッチ制御回路が構成される場
合、上記トランスファＭＯＳを介して上記ラッチ回路へ
データを取り込む際に、上記ラッチ回路の高電位側電源
電圧（ＶＣＣＷ）を、上記論理回路の高電位側電源電圧
（ＶＣＣ）よりも低くして、ラッチ回路のレイアウト面
積の増大を伴うこと無しにラッチ動作の安定化を達成で
き、外部供給電圧の低電圧化が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
特に電気的に書き換え可能な不揮発性メモリの改良技術
に関し、例えばフラッシュメモリ及びそれをプログラム
メモリとして内蔵するマイクロコンピュータ適用して有
効な技術に関する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶素子（メモリ
セル）をアレイ状に配置し、メモリセル群のコントロー
ルゲート共通線すなわち、同一ワード線に接続する当該
メモリセル群（セクタ）の電気的書き換え（電気的消
去、電気的書き込み）を行う不揮発性メモリにおいて、
ワード線に正または負の高電圧を印加することにより、
ワード線単位の消去を可能とする方式が提案されてい
る。これについては例えば、「Symposium on VLSI Tech
nology Digest of Technical Papers pp77-78 1991」、
「Symposium on VLSI Circuits Digest of Technical P
apers pp85-86 1991」に記載され、さらに書き込み動作
時に正または負の高電位をワード線に印加する方式とし
ては、「Technical Digest of International Electron
Device Meeting pp.599-602 1992、同誌991-9931992」
に記載されている。

【０００３】さらに、フラッシュメモリにおいて、フラ
ッシュメモリセルへの書き込みデータを保持するラッチ
回路について記載された文献の例としては、特開昭７−
３３４９９９がある。

【０００４】

【発明が解決しようとする課題】不揮発性メモリ例えば
フラッシュメモリにおいては複数のフラッシュメモリセ
ルが設けられる。このフラッシュメモリセルは、図２
（ａ）に示されるように２層ゲート構造の絶縁ゲート型
電界効果トランジスタにより構成されている。この絶縁
ゲート型電界効果トランジスタのゲート電極、ドレイン
電極、及びソース電極に供給される電圧をそれぞれＶ
Ｇ、ＶＤ、ＶＳで示すとき、図２（ｂ）に示されるよう
な各方式での電圧印加が行われてデータ書き込みが行わ
れる。

【０００５】データ書き込みは、書き込むべきデータを
ラッチ回路に転送した後、高電圧が印加されて実際にメ
モリセルに書き込まれる。書き込みベリファイで一旦デ
ータを読み出し、もしもメモリセルにデータが適切に書
き込まれていない場合には、再度書き込み動作が行われ
る。このような動作が繰り返され、書き込み時間が規定
値を超えた場合にはチップ不良となる。書き込むべきデ
ータをラッチ回路に転送することはデータ転送と称さ
れ、高電圧を印加して実際にフラッシュメモリセルにデ
ータを書くことが「書き込み」と称される。

【０００６】上記ラッチ回路の入力ノードには、トラン
スファＭＯＳが設けられ、このトランスファＭＯＳを介
してデータの書き込みが行われる。

【０００７】上記トランスファＭＯＳを介して上記ラッ
チ回路へのデータの書き込みを行う場合について本願発
明者が検討したところ、トランスファＭＯＳでのしきい
値Ｖｔｈ降下が大きく、ラッチ回路の論理しきい値Ｖｌ
ｔが、Ｖｃｃ−Ｖｔｈよりも高くなる場合には、現在ロ
ーレベルを保持するデータラッチにハイレベルのデータ
を保持させることができなくなることが見いだされた。

【０００８】ラッチ動作を正常に行わせるためにはラッ
チ回路を構成するＭＯＳトランジスタのゲート長を長く
してインバータの論理しきい値Ｖｌｔを調整することが
考えられるが、ＭＯＳトランジスタのゲート長を極端に
長くすると、その分ラッチ回路の占有面積が大きくなっ
てしまう。

【０００９】さらに、ＭＯＳトランジスタのしきい値分
の電圧低下を防ぐために、Ｐチャンネル型ＭＯＳトラン
ジスタとｎチャンネル型ＭＯＳトランジスタとを並列接
続してトランスファＭＯＳを構成することが一般的であ
るが、それはＰチャンネル型ＭＯＳトランジスタ又はｎ
チャンネル型ＭＯＳトランジスタ１個でトランスファＭ
ＯＳを構成する場合に比べてレイアウト面積が大きくな
ってしまう。

【００１０】本発明の目的は、トランスファＭＯＳを介
してラッチ回路にデータを転送して保持させる場合の動
作を適切に行わせるための技術を提供することにある。

【００１１】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、ｎチャンネル型ＭＯＳトランジ
スタによるトランスファＭＯＳ（６２）と、上記トラン
スファＭＯＳの前段に配置された論理回路（ＤＩＢ）か
ら上記トランスファＭＯＳを介して伝達されたデータを
ラッチするラッチ回路（ＤＢＬ）とを含んでラッチ制御
回路が構成される場合、上記トランスファＭＯＳを介し
て上記ラッチ回路へデータを取り込む際に、上記ラッチ
回路の高電位側電源電圧（ＶＣＣＷ）を、上記論理回路
の高電位側電源電圧（ＶＣＣ）よりも低くするための第
１電圧制御手段（５３，５８）を設ける。

【００１４】上記した手段によれば、第１電圧制御手段
は、ｎチャンネル型ＭＯＳトランジスタによるトランス
ファＭＯＳを介して上記ラッチ回路へデータを取り込む
際に、上記ラッチ回路の高電位側電源電圧を、上記論理
回路の高電位側電源電圧よりも低くする。このことが、
ラッチ回路のレイアウト面積の増大を伴うこと無しにラ
ッチ回路の論理しきい値を低下させることで、ラッチ動
作の安定化を達成する。

【００１５】このとき、上記トランスファＭＯＳを介し
て上記ラッチ回路へデータを取り込む際に、上記トラン
スファＭＯＳのゲート電極に印加される電圧を、上記論
理回路の高電位側電源電圧よりも高くするための第２電
圧制御手段（５２，５８）を設けることで、トランスフ
ァＭＯＳでのしきい値分の電圧降下を回避することがで
き、ラッチ動作のさらなる安定化を達成する。

【００１６】また、ｐチャンネル型ＭＯＳトランジスタ
によるトランスファＭＯＳ（６２０）と、上記トランス
ファＭＯＳの前段に配置された論理回路（ＤＩＢ）から
上記トランスファＭＯＳを介して伝達されたデータをラ
ッチするラッチ回路（ＤＢＬ）とを含んでラッチ制御回
路が形成されるとき、上記トランスファＭＯＳを介して
上記ラッチ回路へデータを取り込む際に、上記ラッチ回
路の低電位側電源電圧を、上記論理回路の低電位側電源
電圧（ＶＳＳ）よりも高くするための第３電圧制御手段
（ＳＵＰ２）を設ける。

【００１７】上記した手段によれば、第３電圧制御手段
は、ｐチャンネル型ＭＯＳトランジスタによるトランス
ファＭＯＳを介して上記ラッチ回路へデータを取り込む
際に、上記ラッチ回路の低電位側電源電圧を、上記論理
回路の低電位側電源電圧よりも高くする。このことが、
ラッチ回路の論理しきい値を低下させることで、ラッチ
動作の安定化を達成する。

【００１８】このとき、上記トランスファＭＯＳを介し
て上記ラッチ回路へデータを取り込む際に、上記トラン
スファＭＯＳのゲート電極に印加される電圧を、上記論
理回路の低電位側電源電圧よりも低くするための第４電
圧制御手段（ＳＵＰ２）を設けることで、トランスファ
ＭＯＳでのしきい値分の電圧降下を回避することがで
き、ラッチ動作のさらなる安定化を達成する。

【００１９】さらに、そのようなラッチ制御回路と、複
数の不揮発性メモリセルとを含んで半導体記憶装置を構
成することができるし、そのような半導体記憶装置をプ
ログラムメモリとしてデータ処理装置を構成することが
できる。

【００２０】

【発明の実施の形態】図１４には、本発明にかかるデー
タ処理装置の一例であるシングルチップマイクロコンピ
ュータが示される。同図に示されるシングルチップマイ
クロコンピュータ１０は、フラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＤＭＡＣ１３、バスコントローラ（ＢＳ
Ｃ）１４、ＲＯＭ１５、ＲＡＭ１６、タイマ１７、シリ
アルコミュニケーションインタフェース（ＳＣＩ）１
８、第１乃至第９入出力ポートＩＯＰ１〜ＩＯＰ９、ク
ロック発振器（ＣＰＧ）１９の機能ブロック乃至はモジ
ュールから構成され、公知の半導体製造技術により１つ
の半導体基板上に半導体集積回路として形成される。

【００２１】上記シングルチップマイクロコンピュータ
１０は、電源端子として、グランドレベル端子Ｖｓｓ、
電源電圧レベル端子Ｖｃｃ、フラッシュメモリＦＭＲＹ
の書き込み消去用高電圧端子Ｖｐｐ、その他専用制御端
子として、リセット端子ＲＥＳ、スタンバイ端子ＳＴＢ
Ｙ、モード制御端子ＭＯＤＥ、クロック入力端子ＥＸＴ
ＡＬ、ＸＴＡＬを有する。それらは外部端子である。

【００２２】フラッシュメモリＦＭＲＹの書き込み消去
用高電圧を電源電圧レベル端子Ｖｃｃから供給される５
Ｖのような電圧を内部昇圧で得る場合には当該高電圧専
用の外部端子を省略できる。クロック入力端子ＥＸＴＡ
Ｌ、ＸＴＡＬに接続される、図示はされない水晶振動子
に基づいて、クロック発振器９が生成するシステムクロ
ックに同期して、シングルチップマイクロコンピュータ
１０は動作する。あるいは外部クロックをＥＸＴＡＬ端
子に入力してもよい。システムクロックの１周期を１ス
テートと呼ぶ。

【００２３】上記機能ブロックは、内部バスによって相
互に接続される。内部バスはアドレスバス・データバス
の他、リード信号、ライト信号、さらにバスサイズ信
号、そしてシステムクロックなどを含む制御バスなどに
よって構成される。内部アドレスバスには、ＩＡＢ、Ｐ
ＡＢが存在し、内部データバスにはＩＤＢ、ＰＤＢが存
在する。ＩＡＢ、ＩＤＢはフラッシュメモリＦＭＲＹ、
ＣＰＵ１２、ＲＯＭ１５、ＲＡＭ１６、バスコントロー
ラ１４、入出力ポートＩＯＰ１〜ＩＯＰ９の一部に接続
される。ＰＡＢ、ＰＤＢはバスコントローラ１４、タイ
マ１７、ＳＣＩ１８、入出力ポートＩＯＰ１〜９に接続
される。ＩＡＢとＰＡＢ、ＩＤＢとＰＤＢは、それぞれ
バスコントローラ１４でインタフェースされる。特に制
限されないが、ＰＡＢとＰＤＢはそれが接続されている
機能ブロック内のレジスタアクセスに専ら用いられる。

【００２４】入出力ポートＩＯＰ１〜ＩＯＰ９は、外部
バス信号と、入出力回路の入出力信号との入出力に兼用
とされている。これらは、動作モードあるいはソフトウ
エアの設定により、機能を選択されて、使用される。外
部アドレス、外部データは、それぞれ、これらの入出力
ポートに含まれる図示しないバッファ回路を介してＩＡ
Ｂ、ＩＤＢと接続されている。ＰＡＢ、ＰＤＢは入出力
ポートやバスコントローラ１４などの内蔵レジスタをリ
ード／ライトするために使用され、外部バスとは直接の
関係はない。

【００２５】上記リセット端子ＲＥＳにシステムリセッ
ト信号が加えられると、モード制御端子ＭＯＤＥで与え
られる動作モードを取り込み、シングルチップマイクロ
コンピュータ（以下単にマイクロコンピュータとも記
す）１０はリセット状態にされる。動作モードは、特に
制限はされないものの、内蔵ＲＯＭ１５の有効／無効、
アドレス空間を１６Ｍバイトまたは１Ｍバイト、データ
バス幅の初期値を８ビットまたは１６ビットの何れにす
るかなどを決定する。必要に応じてモード制御端子ＭＯ
ＤＥは複数端子とされ、これらの端子への入力状態の組
合せで動作モードが決定される。

【００２６】リセット状態を解除すると、ＣＰＵ１２
は、スタートアドレスをリードして、このスタートアド
レスから命令のリードを開始するリセット例外処理を行
なう。上記スタートアドレスは、特に制限はされないも
のの０番地から始まる領域に格納されているものとす
る。その後、ＣＰＵ１２は上記スタートアドレスから順
次命令を実行する。

【００２７】このマイクロコンピュータ１０においてフ
ラッシュメモリＦＭＲＹはユーザプログラム、チューニ
ング情報、データテーブルなどを適宜格納する。ＲＯＭ
１５は、特に制限されないが、ＯＳのようなシステムプ
ログラムが格納される。

【００２８】ここで、ＣＰＵ１２によるフラッシュメモ
リＦＭＲＹの動作制御について説明する。フラッシュメ
モリＦＭＲＹは内部バスＩＡＢ，ＩＤＢに結合され、Ｃ
ＰＵ１２などによってアクセス可能にされる。すなわ
ち、ＣＰＵ１２は、書き込み／消去制御レジスタＷＥＲ
ＥＧに対する制御情報の設定、メモリセルＭＣからデー
タを読み出すための読み出し動作を指示するときの上記
制御信号ＲＥＡＤの供給、アドレス信号の供給、書き込
みデータの供給を制御する。消去ベリファイ及び書き込
みベリファイのためのリード動作の指示はＣＰＵ１２が
行い、読み込んだデータをＣＰＵ１２がベリファイす
る。

【００２９】リセット端子ＲＥＳへのリセットの指示は
システム上に配置されたリセット回路から与えられる。
当該図示しないリセット回路は、パワーオンリセット又
は図示しないシステム上に配置されたリセットボタンの
押下操作、あるいはマイクロコンピュータ１０からに指
示に基づいて、リセット端子ＲＥＳへのリセットを指示
する。

【００３０】特に制限されないが、マイクロコンピュー
タ１０は、複数ビットから成るモード信号ＭＯＤＥが所
定の値にされるとフラッシュメモリＦＭＲＹに対する外
部からの直接アクセスを可能にする動作モードが設定さ
れる。この動作モードにおいて、ＣＰＵ１２は外部に対
する実質的な制御動作が停止若しくはＣＰＵ１２と内部
バスＩＤＢ，ＩＡＢとの接続が切り離され、フラッシュ
メモリＦＭＲＹは例えば入出力ポートＩＯＰ１及びＩＯ
Ｐ２を介して外部から直接アクセス可能にされる。この
動作モードにおいてマイクロコンピュータは見掛けフラ
ッシュメモリＦＭＲＹの単体チップと等価にされる。し
たがって、フラッシュメモリＦＭＲＹに対する上記全て
のアクセス制御情報は図示しない外部のデータプロセッ
サなどから供給されることになる。

【００３１】したがって、マイクロコンピュータ１０に
内蔵されたフラッシュメモリＦＭＲＹに対してプログラ
ムやデータを最初に書込む動作は、ＥＰＲＯＭライタの
ような書き込み装置を用いて能率的に行ったり、あるい
は内蔵ＣＰＵ１２の制御で行ったりすることができる。
後者にあってはマイクロコンピュータが回路基板に実装
された状態（オンボード状態）でも書換えが可能である
ことを意味する。

【００３２】図１には上記フラッシュメモリＦＭＲＹの
構成例が示される。同図に示されるフラッシュメモリＦ
ＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有
し、各データ入出力端子毎にメモリアレイＡＲＹ０〜Ａ
ＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は
同じ様に構成され、それらによって一つのメモリセルア
レイを成す。

【００３３】それぞれのメモリアレイＡＲＹ０〜ＡＲＹ
７にはそれぞれ２層ゲート構造の絶縁ゲート型電界効果
トランジスタによって構成された複数のフラッシュメモ
リセルがマトリクス配置されて成るメモリセル群ＳＭを
有する。

【００３４】同図においてＷ１１〜Ｗｉｊ全てのメモリ
アレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同
一行に配置されたメモリセルのコントロールゲートは、
それぞれ対応するワード線に接続される。

【００３５】上記ソース線ＳＬにはインバータ回路のよ
うな電圧出力回路ＶＯＵＴから消去に利用される高電圧
が供給される。電圧出力回路ＶＯＵＴの出力動作は、消
去制御回路ＥＣＯＮＴから出力される消去信号ＥＲＡＳ
Ｅ＊（信号＊は信号反転もしくはローイネーブルを示
す）によって制御される。すなわち、消去信号ＥＲＡＳ
Ｅ＊のローレベル期間に、電圧出力回路ＶＯＵＴは高電
圧をソース線ＳＬに供給して全てのメモリセルのソース
領域に消去に必要な高電圧を供給する。これによって、
フラッシュメモリＦＭＲＹは全体が一括消去可能にされ
る。

【００３６】上記ワード線Ｗ１１〜Ｗｉｊの選択は、Ｘ
アドレスラッチＸＡＬＡＴを介して取り込まれるＸアド
レス信号ＡＸをＸデコーダＸＡＤＥＣが解読することに
よって行われる。ワードドライバＷＤＲＶはＸデコーダ
ＸＡＤＥＣから出力される選択信号に基づいてワード線
を駆動する。データ読み出し動作においてワードドライ
バＷＤＲＶは、所定の電圧が印加されて動作され、選択
されるべきワード線を電圧Ｖｃｃによって選択レベルに
駆動し、非選択とされるべきワード線を接地電位のよう
な非選択レベルに維持させる。

【００３７】それぞれのメモリアレイＡＲＹ０〜ＡＲＹ
７において上記データ線ＤＬ０〜ＤＬ７はＹ選択スイッ
チＹＳ０〜ＹＳ７を介して共通データ線ＣＤに共通接続
される。Ｙ選択スイッチＹＳ０〜ＹＳ７のスイッチ制御
は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれる
Ｙアドレス信号ＡＹをＹデコーダＹＡＤＥＣが解読する
ことによって行われる。ＹデコーダＹＡＤＥＣの出力選
択信号は、カラムドライバＣＤＲＶを介して全てのメモ
リアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。した
がって、ＹデコーダＹＡＤＥＣの出力選択信号のうちの
何れか一つが選択レベルにされることにより、各メモリ
アレイＡＲＹ０〜ＡＲＹ７の共通データ線ＣＤには１本
のデータ線が接続される。

【００３８】メモリセルＭＣから共通データ線ＣＤに読
み出されたデータは選択スイッチＲＳを介してセンスア
ンプＳＡに与えられ、ここで増幅されて、データ出力バ
ッファＤＯＢを介してデータバスに出力される。上記選
択スイッチＲＳは読み出し信号ＲＥＡＤによってスイッ
チ制御される。

【００３９】外部から供給される書き込みデータはデー
タ入力バッファＤＩＢを介してデータラッチＤＢＬに保
持される。保持されたデータが”０”のとき、書き込み
回路ＷＲは選択スイッチＷＳを介して共通データ線ＣＤ
に書き込み用の高電圧を供給する。この書き込み用高電
圧はＹ選択スイッチＹＳ０〜ＹＳ７によって選択された
何れかのデータ線を通して、ワード線によってコントロ
ールゲートに高電圧が印加されるメモリセルのドレイン
に供給され、これによって当該メモリセルが書き込みさ
れる。上記選択スイッチＷＳは制御信号ＷＲＩＴＥによ
ってスイッチ制御される。書き込みの各種タイミングや
電圧の選択制御のような書き込み動作手順は書き込み制
御回路ＷＣＯＮＴが制御する。この書き込み制御回路Ｗ
ＣＯＮＴに対する書き込み動作の指示や書き込みベリフ
ァイ動作の指示、そして上記消去制御回路ＥＣＯＮＴに
対する消去動作の指示や消去ベリファイ動作の指示は、
書き込み／消去用の制御レジスタＷＥＲＥＧが与える。
この制御レジスタＷＥＲＥＧはデータバスに接続可能に
され、外部から制御データの書き込みが可能にされる。

【００４０】上記制御レジスタＷＥＲＥＧは、Ｖｐｐビ
ット、ＰＶビット、Ｐビット、及びＥビットを有する。
Ｐビットは書き込み動作の指示ビットとされる。Ｅビッ
トは消去動作の指示ビットとされる。Ｖｐｐビット及び
Ｅビットが設定されることによって、これを参照する消
去制御回路ＥＣＯＮＴが所定の手順に従って消去のため
の内部動作を制御する。また、Ｖｐｐビット及びＰビッ
トが設定されることにより、これを参照する書き込み制
御回路ＷＣＯＮＴが所定の手順に従って書き込みのため
の内部動作を制御する。消去及び書き込みのための内部
動作は所定レベルの電圧を形成することによって行われ
る。消去ベリファイ動作は消去されたメモリセルに対し
て読み出し動作を行って消去が完了したか否かを検証す
る動作とされ、書き込みベリファイ動作は書き込みされ
たメモリセルから当該書き込みデータを読み出してこれ
を書き込みデータと比較することによって書き込みが完
了したか否かを検証する動作とされる。これらベリファ
イ動作は外部のＣＰＵ又はデータプロセッサがフラッシ
ュメモリに対するリードサイクルを起動して行われる。

【００４１】また、電源回路ＳＵＰが設けられ、この電
源回路ＳＵＰにおいて、各部に供給される各種レベルの
電圧が形成される。

【００４２】図３には上記電源回路ＳＵＰの構成例が示
される。

【００４３】図３に示されるように電源回路ＳＵＰは、
特に制限されないが、入力された高電位側電源ＶＣＣに
基づいて２．５Ｖのような定電圧ＶＣＬを形成するため
の定電圧回路３１と、定電圧ＶＣＬに基づいて６Ｖ電圧
を形成する６Ｖ昇圧回路３２、定電圧ＶＣＬに基づいて
９Ｖ電圧を形成する９Ｖ昇圧回路３３、定電圧ＶＣＬに
基づいて−９Ｖ電圧を形成する−９Ｖ昇圧回路３４、そ
して上記各電圧を選択的に出力するための電圧切り換え
回路３５とを含む。上記定電圧回路３１は、定電圧ＶＣ
Ｌのレベルを検出するための検出抵抗３１３と、この検
出抵抗３１３の検出電圧と基準電圧Ｖｒｅｆとを比較す
るための比較回路３１１と、この比較回路３１１の比較
結果に基づいて動作制御されるＰチャンネル型ＭＯＳト
ランジスタ３１２とを含んで成る。かかる構成において
は、図４に示されるように、入力される高電位側電源Ｖ
ＣＣが３Ｖ〜３．６Ｖの範囲で変化された場合でも、定
電圧機能により出力電圧は２．５Ｖに安定化される。

【００４４】図５には上記電圧切り換え回路３５の構成
例が示される。

【００４５】図５に示されるように、電圧切り換え回路
３５は５１〜５７で示される７個のスイッチと、各モー
ドに対応してそれを駆動制御するためのスイッチ制御回
路５８とを含む。電圧ＶＣＣＸは、スイッチ５１によっ
て、ＶＣＣ、−９Ｖ、９Ｖに切り換えられる。電圧ＶＣ
ＣＹＷは、スイッチ５２によってＶＣＣ、ＶＣＬ、６Ｖ
に切り換えられる。電圧ＶＣＣＷは、スイッチ５３によ
ってＶＣＣ、ＶＣＬ、６Ｖに切り換えられる。電圧ＶＣ
ＣＹはスイッチ５４によってＶＣＣ、６Ｖに切り換えら
れる。電圧ＶＳＳＸはスイッチ５５によって−９Ｖ、Ｖ
ＳＳに切り換えられる。電圧ＶＳＸはスイッチ５６によ
って断続される。電圧ＶＢＸはスイッチ５７によって−
９Ｖ、ＶＳＳに切り換えられる。

【００４６】図６には、データ線ＤＬ０に対応するとこ
ろのラッチ回路ＤＢＬの構成例が示される。

【００４７】データ線ＤＬ０に対応するところのラッチ
回路ＤＢＬは、いわゆるラッチ回路の単位回路であっ
て、それはＰチャンネル型ＭＯＳトランジスタ６３とｎ
チャンネル型ＭＯＳトランジスタ６４とが直列接続され
て成る第１インバータと、Ｐチャンネル型ＭＯＳトラン
ジスタ６５とｎチャンネル型ＭＯＳトランジスタ６６と
が直列接続されて成る第２インバータとがリング状に結
合されて成る。そのような単位回路は、データ線の数に
対応して形成されている。Ｐチャンネル型ＭＯＳトラン
ジスタ６３，６５のソース電極には電圧ＶＣＣＷが印加
され、ｎチャンネル型ＭＯＳトランジスタ６４，６６の
ソース電極は低電位側電源電圧ＶＳＳレベルとされる。

【００４８】複数のワード線のうちの一つであるワード
線Ｗｉｊと、複数のデータ線のうちの一つであるデータ
線ＤＬ０と、それに結合されたフラッシュメモリセルＭ
Ｃが示される。上記データ線ＤＬ０と上記ラッチ回路Ｄ
ＢＬとの間にｎチャンネル型ＭＯＳトランジスタによる
トランスファＭＯＳ６２が設けられ、上記データ線ＤＬ
０とデータ入力バッファＤＩＢとの間にＹ選択スイッチ
ＹＳ０が設けられる。ここで、Ｙ選択スイッチＹＳ０は
ｎチャンネル型ＭＯＳトランジスタとされる。

【００４９】図７には、図６に示される回路の動作タイ
ミングが示される。

【００５０】選択信号Ｙがハイレベルにアサートされ
て、データバスＤ０がローレベルからハイレベルに移行
されると、それが、データ入力バッファＤＩＢを介して
データ線ＤＬ０に伝えられる。データ入力バッファＤＩ
Ｂの電源電圧はＶＣＣとされる。

【００５１】ラッチ制御信号ＹＷがハイレベル（ＶＣ
Ｃ）レベルにされているため、ラッチ回路ＤＢＬのノー
ドＰの電位も上記データ線ＤＬ０と同様の電位変化とな
る。ノードＰの電位がラッチ回路ＤＢＬの論理しきい値
ＶＬＴを越えた場合には、それまでローレベルを保持し
ていたラッチ回路ＤＢＬにハイレベルが保持される。し
かし、Ｙ選択スイッチＹＳ０やトランスファＭＯＳのし
きい値Ｖｔｈによる電圧降下でノードＰの電位上昇が不
十分であると、その電位がラッチ回路ＤＢＬの論理しき
い値ＶＬＴを越えることができず、ノードＰの論理を反
転することができず、ラッチ回路ＤＢＬは誤動作をす
る。

【００５２】そこで、ラッチ回路ＤＢＬにデータを転送
する際には、図８に示されるように、Ｐチャンネル型Ｍ
ＯＳトランジスタ６３，６５のソース電位であるＶＣＣ
Ｗを高電位側電源電圧ＶＣＣよりも低めに設定する。そ
うすると、ラッチ回路ＤＢＬの論理しきい値ＶＬＴは、
Ｐチャンネル型ＭＯＳトランジスタ６３，６５のソース
電位であるＶＣＣＷが高電位側電源ＶＣＣに等しい場合
に比べて低下される。このようにラッチ回路ＤＢＬの論
理しきい値ＶＬＴが低くされることで、ラッチ回路ＤＢ
ＬのノードＰの論理は容易に反転されることになる。し
かも、電源電圧ＶＣＣＷをＶＣＣより低くするのは、電
圧切り換え回路３５によって行うことができる。この例
では、既存の定電圧回路３１の出力電圧ＶＣＬをそのま
ま利用して上記電源電圧ＶＣＣよりも低い電圧としてい
るため、電源電圧ＶＣＣより低い電圧を新たに形成する
必要がない。

【００５３】図１２には、上記フラッシュメモリに含ま
れるラッチ回路とそれに関連する回路のさらに詳細な構
成が示される。

【００５４】書き込みデータを取り込むためのデータ入
力バッファＤＩＢにはそれの動作用電源としてＶＣＣが
供給される。Ｙ選択スイッチＹＳ０を駆動するカラムド
ライバＣＤＲＶにはそれの動作用電源としてＶＣＣＹが
供給される。ワード線Ｗ１１を駆動するためのワードド
ライバＷＤＲＶにはそれの動作用電源としてＶＣＣＸ及
びＶＳＳＸが供給される。トランスファＭＯＳ６２を駆
動するためのトランスファドライバＥＤＲＶにはそれの
動作用電源としてＶＣＣＹＷが供給される。ラッチ回路
ＤＢＬにはそれの動作用電源としてＶＣＣＷが供給され
る。

【００５５】図１３には、図１２に示される回路におけ
る各モードと電圧遷移との関係が示される。

【００５６】フラッシュメモリセルＭＣからの読み出し
モードにおいて、カラム選択信号ＹＴのハイレベルは、
ＶＣＣＹ＝ＶＣＣとされ、ワード線ＷＬはＶＣＣＸ＝Ｖ
ＣＣとされ、ラッチ制御信号ＹＷはグランドＧＮＤレベ
ル（ＶＳＳレベル）とされ、ラッチ回路ＤＢＬの電源電
圧ＶＣＣＷはグランドレベルあるいはＶＣＬ又はＶＣＣ
とされ、ＶＳＸ及びＶＢＸは共にグランドＧＮＤレベル
とされる。ラッチ制御信号ＹＷがローレベル（ＧＮＤ）
であるから、トランスファＭＯＳ６２はオフされ、ラッ
チ回路ＤＢＬへのデータ取り込みは行われない。そして
このとき、Ｙ選択スイッチＹＳ０がオンされて、メモリ
セルＭＣの出力データがセンスアンプＳＡへ伝達され
る。

【００５７】ラッチ回路ＤＢＬへの書き込みモードにお
いては、カラム選択信号ＹＴはＶＣＣより高くされ、ワ
ード線ＷＬはグランドＧＮＤレベルとされ、ラッチ制御
信号ＹＷはグランドＧＮＤレベル（ＶＳＳレベル）とさ
れ、、ラッチ回路ＤＢＬの電源電圧ＶＣＣＷはグランド
レベルあるいはＶＣＬ又はＶＣＣとされ、ＶＳＸ及びＶ
ＢＸは共にグランドＧＮＤレベルとされる。カラム選択
信号ＹＴや、ラッチ制御信号ＹＷが高電位側電源ＶＣＣ
より高くされることで、そこでのしきい値分の電圧レベ
ルの低下が防止されている。また、電圧ＶＣＣＷが電圧
ＶＣＣより低くされることで、ラッチ回路ＤＢＬのノー
ドＰの論理反転の容易化を図っている。

【００５８】フラッシュメモリセルＭＣへの書き込みモ
ードにおいては、カラム選択信号ＹＴはＶＣＣＹ＝ＶＣ
Ｃとされ、ワード線ＷＬはＶＳＳＸ＝−９Ｖとされ、ラ
ッチ制御信号ＹＷはＶＣＣＹＷ＝９Ｖとされ、ラッチ回
路ＤＢＬの電源電圧ＶＣＣＷは６Ｖとされ、ＶＳＸは解
放（ＯＰＥＮ）とされ、ＶＢＸはグランドＧＮＤレベル
とされる。

【００５９】上記した例によれば、以下の作用効果を得
ることができる。

【００６０】（１）電圧ＶＣＣＷを電圧ＶＣＣより低く
することで、ラッチ回路のノードＰの論理反転の容易化
を図ることができる。しかも、電圧ＶＣＣＷを電圧ＶＣ
Ｃより低くするのに既存の定電圧回路３１の出力である
ＶＣＬを利用することにより、ＭＯＳトランジスタのゲ
ート長を長くする必要もないし、専用の電圧生成回路を
作る必要が無いので、レイアウト面積の増加を抑えるこ
とができる。

【００６１】（２）カラム選択信号ＹＴ、ラッチ制御信
号ＹＷを電圧ＶＣＣより高くすることにより、そこでの
しきい値Ｖｔｈ分のレベル低下を防いでいるので、ラッ
チ回路へのデータ取り込みにおいて、ラッチ回路に入力
される電圧を、ラッチ回路の論理しきい値よりも十分に
高くすることができ、動作のさらなる安定化を図ること
ができる。また、この場合、ｐチャンネル型ＭＯＳトラ
ンジスタとｎチャンネル型ＭＯＳトランジスタとを並列
接続して用いる場合に比べて、ＭＯＳトランジスタの個
数がすくなくなるので、その分、レイアウト面積の低減
を図ることができる。

【００６２】（３）外部供給電圧ＶＣＣが低くても、ラ
ッチ回路が安定動作することから、外部供給電圧ＶＣＣ
の低電圧化を図ることができる。

【００６３】（４）上記のようにラッチ回路の安定動作
が図られることにより、フラッシュメモリＦＭＲＹの信
頼性の向上を図ることができ、また、そのようなフラッ
シュメモリＦＭＲＹを含むマイクロコンピュータ１０の
信頼性の向上を図ることができる。

【００６４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは言うまでもない。

【００６５】例えばＹ選択スイッチやトランスファＭＯ
ＳとしてＰチャンネル型ＭＯＳトランジスタを適用する
ことができる。

【００６６】図９には、Ｙ選択スイッチやトランスファ
ＭＯＳとしてＰチャンネル型ＭＯＳトランジスタを適用
する場合のデータ線ＤＬ０に対応するところのラッチ回
路ＤＢＬの構成例が示される。

【００６７】データ線ＤＬ０に対応するところのラッチ
回路ＤＢＬは、Ｐチャンネル型ＭＯＳトランジスタ６３
とｎチャンネル型ＭＯＳトランジスタ６４とが直列接続
されて成る第１インバータと、Ｐチャンネル型ＭＯＳト
ランジスタ６５とｎチャンネル型ＭＯＳトランジスタ６
６とが直列接続されて成る第２インバータとがリング状
に結合されて成る。Ｐチャンネル型ＭＯＳトランジスタ
６３，６５のソース電極には高電位側電源電圧ＶＣＣが
印加され、ｎチャンネル型ＭＯＳトランジスタ６４，６
６のソース電極には電圧ＶＳＳＷが供給される。

【００６８】複数のワード線のうちの一つであるワード
線Ｗｉｊと、複数のデータ線のうちの一つであるデータ
線ＤＬ０と、それに結合されたフラッシュメモリセルＭ
Ｃが示される。上記データ線ＤＬ０と上記ラッチ回路Ｄ
ＢＬとの間にｐチャンネル型ＭＯＳトランジスタによる
トランスファＭＯＳ６２０が設けられ、上記データ線Ｄ
Ｌとデータ入力バッファＤＩＢとの間にＹ選択スイッチ
ＹＳ０が設けられる。ここで、Ｙ選択スイッチＹＳ０は
Ｐチャンネル型ＭＯＳトランジスタである。

【００６９】図１０には、図９に示される回路の動作タ
イミングが示される。

【００７０】選択信号Ｙがローレベルにアサートされ
て、データバスＤ０がハイレベルからローレベルに移行
されると、それが、データ入力バッファＤＩＢを介して
データ線ＤＬ０に伝えられる。データ入力バッファＤＩ
Ｂの電源電圧はＶＳＳとされる。

【００７１】ラッチ制御信号ＹＷがローレベル（ＶＳ
Ｓ）レベルにされているため、ラッチ回路ＤＢＬのノー
ドＰの電位も上記データ線ＤＬ０と同様の電位変化とな
る。ノードＰの電位がラッチ回路ＤＢＬの論理しきい値
ＶＬＴを越えた場合には、それまでハイレベルを保持し
ていたラッチ回路ＤＢＬにローレベルが保持される。し
かし、Ｙ選択スイッチＹＳ０やトランスファＭＯＳのし
きい値Ｖｔｈによる電圧降下でノードＰの電位低下が不
十分であると、その電位がラッチ回路ＤＢＬの論理しき
い値ＶＬＴを越えることができず、ノードＰの論理を反
転することができず、ラッチ回路ＤＢＬは誤動作をす
る。

【００７２】そこで、ラッチ回路ＤＢＬにデータを転送
する際には、図１１に示されるように、ｎチャンネル型
ＭＯＳトランジスタ６４，６６のソース電位であるＶＳ
ＳＷを、低電位側電源電圧ＶＳＳよりも高めに設定す
る。そうすると、ラッチ回路ＤＢＬの論理しきい値ＶＬ
Ｔは、ｎチャンネル型ＭＯＳトランジスタ６４，６６の
ソース電位であるＶＳＳＷが低電位側電源ＶＳＳに等し
い場合に比べて上がる。このようにラッチ回路ＤＢＬの
論理しきい値ＶＬＴが上がることで、ラッチ回路ＤＢＬ
のノードＰの論理は容易に反転されることになる。

【００７３】また、選択信号Ｙ、ラッチ制御信号ＹＷの
レベルを低電位側電源ＶＳＳより低くすることで、Ｙ選
択スイッチＹＳ０やトランスファＭＯＳ６２０でのしき
い値分の電圧降下を排除することができ、ラッチ回路Ｄ
ＢＬのノードＰの論理反転の容易化を図ることができ
る。

【００７４】尚、この場合における低電位側電源ＶＳ
Ｓ、選択信号Ｙ、ラッチ制御信号ＹＷの電圧切り換え手
段を含む電源回路ＳＵＰ２は、図３や図５に示される回
路に準じて形成することができる。

【００７５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、高電圧を必要とする
半導体集積回路及びそれを含むデータ処理装置に広く適
用することができる。

【００７６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７７】すなわち、ｎチャンネル型ＭＯＳトランジ
スタによるトランスファＭＯＳと、上記トランスファＭ
ＯＳの前段に配置された論理回路から上記トランスファ
ＭＯＳを介して伝達されたデータをラッチするラッチ回
路とを含んでラッチ制御回路が構成される場合、上記ト
ランスファＭＯＳを介して上記ラッチ回路へデータを取
り込む際に、上記ラッチ回路の高電位側電源電圧を、上
記論理回路の高電位側電源電圧よりも低くするための第
１電圧制御手段を設け、ｎチャンネル型ＭＯＳトランジ
スタによるトランスファＭＯＳを介して上記ラッチ回路
へデータを取り込む際に、上記ラッチ回路の高電位側電
源電圧を上記論理回路の高電位側電源電圧よりも低くす
るようにしているので、ラッチ動作の安定化を図ること
ができる。

【００７８】上記トランスファＭＯＳを介して上記ラッ
チ回路へデータを取り込む際に、上記トランスファＭＯ
Ｓのゲート電極に印加される電圧を、上記論理回路の高
電位側電源電圧よりも高くするための第２電圧制御手段
を設けることで、トランスファＭＯＳでのしきい値分の
電圧降下を回避することができ、ラッチ動作のさらなる
安定化を図ることができる。

【００７９】また、ｐチャンネル型ＭＯＳトランジスタ
によるトランスファＭＯＳと、上記トランスファＭＯＳ
の前段に配置された論理回路から上記トランスファＭＯ
Ｓを介して伝達されたデータをラッチするラッチ回路と
を含んでラッチ制御回路が形成されるとき、上記トラン
スファＭＯＳを介して上記ラッチ回路へデータを取り込
む際に、上記ラッチ回路の低電位側電源電圧を、上記論
理回路の低電位側電源電圧よりも高くするための第３電
圧制御手段を設け、ｐチャンネル型ＭＯＳトランジスタ
によるトランスファＭＯＳを介して上記ラッチ回路へデ
ータを取り込む際に、上記ラッチ回路の低電位側電源電
圧を、上記論理回路の低電位側電源電圧よりも高くする
ことができ、ラッチ動作の安定化を図ることがでる。

【００８０】上記トランスファＭＯＳを介して上記ラッ
チ回路へデータを取り込む際に、上記トランスファＭＯ
Ｓのゲート電極に印加される電圧を、上記論理回路の低
電位側電源電圧よりも低くするための第４電圧制御手段
を設けることで、トランスファＭＯＳでのしきい値分の
電圧降下を回避することができ、ラッチ動作のさらなる
安定化を図ることができる。

【００８１】外部供給電圧ＶＣＣが低くても、ラッチ回
路が安定動作することから、外部供給電圧の低電圧化を
図ることができる。

【００８２】そして、そのようなラッチ制御回路と、複
数の不揮発性メモリセルとを含んで半導体記憶装置を構
成することができ、さらにそのような半導体記憶装置を
プログラムメモリとしてデータ処理装置を構成すること
ができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体記憶装置の一例であるフ
ラッシュメモリの全体的な構成例ブロック図である。

【図２】フラッシュメモリセルのシンボル及びそれの端
子印加電圧の説明図である。

【図３】上記フラッシュメモリに含まれる電源回路の構
成例ブロック図である。

【図４】上記電源回路における主要部の特性図である。

【図５】上記電源回路に含まれるスイッチ回路の構成例
回路図である。

【図６】上記フラッシュメモリに含まれるラッチ回路と
それに関連する回路の構成説明図である。

【図７】図６に示される回路の動作タイミング図であ
る。

【図８】図６に示されるラッチ回路の論理しきい値（Ｖ
ＬＴ）の特性図である。

【図９】上記フラッシュメモリに含まれるラッチ回路と
それに関連する回路の別の構成説明図である。

【図１０】図１０に示される回路の動作タイミング図で
ある。

【図１１】図９に示されるラッチ回路の論理しきい値
（ＶＬＴ）の特性図である。

【図１２】上記フラッシュメモリに含まれるラッチ回路
とそれに関連する回路のさらに詳細な構成説明図であ
る。

【図１３】図１２に示される回路の各モードと電圧遷移
の説明図である。

【図１４】上記フラッシュメモリを内蔵するマイクロコ
ンピュータの構成例ブロック図である。

【符号の説明】

１０ マイクロコンピュータ １２ ＣＰＵ １３ ＤＭＡＣ １４ ＢＳＣ １５ ＲＯＭ １６ ＲＡＭ １７ タイマ １８ ＳＣＩ １９ ＣＰＧ ＦＭＲＹ フラッシュメモリ ＷＤＲＶ ワードドライバ ＣＤＲＶ カラムドライバ ＤＩＢ データ入力バッファ ＤＯＢ データ出力バッファ ＤＢＬ ラッチ回路 ＳＵＰ，ＳＵＰ２ 電源回路 ３１ 定電圧回路 ３２ ６Ｖ昇圧回路 ３３ ９Ｖ昇圧回路 ３４ −９昇圧回路 ３５ 電圧切り換え回路 ５１〜５７ スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 三科 大介 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立マイコンシステム内 (72)発明者 田中 利広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大島 隆文 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ｎチャンネル型ＭＯＳトランジスタによ
   るトランスファＭＯＳと、上記トランスファＭＯＳの前
   段に配置された論理回路から上記トランスファＭＯＳを
   介して伝達されたデータをラッチするラッチ回路とを含
   んで成るラッチ制御回路において、 上記トランスファＭＯＳを介して上記ラッチ回路へデー
   タを取り込む際に、上記ラッチ回路の高電位側電源電圧
   を、上記論理回路の高電位側電源電圧よりも低くするた
   めの第１電圧制御手段を含むことを特徴とするラッチ制
   御回路。
2. 【請求項２】 上記トランスファＭＯＳを介して上記ラ
   ッチ回路へデータを取り込む際に、上記トランスファＭ
   ＯＳのゲート電極に印加される電圧を、上記論理回路の
   高電位側電源電圧よりも高くするための第２電圧制御手
   段を含む請求項１記載のラッチ制御回路。
3. 【請求項３】 ｐチャンネル型ＭＯＳトランジスタによ
   るトランスファＭＯＳと、上記トランスファＭＯＳの前
   段に配置された論理回路から上記トランスファＭＯＳを
   介して伝達されたデータをラッチするラッチ回路とを含
   んで成るラッチ制御回路において、 上記トランスファＭＯＳを介して上記ラッチ回路へデー
   タを取り込む際に、上記ラッチ回路の低電位側電源電圧
   を、上記論理回路の低電位側電源電圧よりも高くするた
   めの第３電圧制御手段を含むことを特徴とするラッチ制
   御回路。
4. 【請求項４】 上記トランスファＭＯＳを介して上記ラ
   ッチ回路へデータを取り込む際に、上記トランスファＭ
   ＯＳのゲート電極に印加される電圧を、上記論理回路の
   低電位側電源電圧よりも低くするための第４電圧制御手
   段を含む請求項３記載のラッチ制御回路。
5. 【請求項５】 請求項１乃至４のいずれか１項記載のラ
   ッチ制御回路と、複数の不揮発性メモリセルとを含み、
   上記不揮発性メモリセルへの書き込みデータを一時的に
   保持する保持手段として、上記ラッチ制御回路内のラッ
   チ回路が適用されて成る半導体記憶装置。
6. 【請求項６】 プログラムメモリと、上記プログラムメ
   モリに格納されたプログラムを実行する中央処理装置と
   を含んで１チップ化されたデータ処理装置において、上
   記プログラムメモリとして請求項７記載の半導体記憶装
   置を適用して成るデータ処理装置。