JP2000100183A - 半導体集積回路および不揮発性メモリ - Google Patents

Abstract

(57)【要約】 【課題】 複数の昇圧電圧をチップ内で発生する場合、
複数の電圧毎に昇圧回路を設けると占有面積が大きくな
りチップサイズの増大の原因となるという課題があっ
た。 【解決手段】 複数の昇圧電圧を発生する昇圧回路を備
えた半導体集積回路において、各々制限する電圧が異な
る複数のリミッタ回路（ＬＭ1〜ＬＭｎ）と、昇圧電圧
供給ライン（２）の電荷を引き抜き可能なディスチャー
ジ回路（５１）とを設けるとともに、リミッタ回路から
出力されるリミッタレベル検出信号（ＬＭＤ）に基づい
て上記ディスチャージ回路の動作を制御するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部昇圧回路を
有する半導体集積回路における昇圧電圧切替え回路さら
には昇圧電圧の切替え時間の短縮に適用して特に有効な
技術に関し、例えば記憶情報を電気的に消去可能な不揮
発性メモリに利用して有効な技術に関するものである。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有するＭＯＳＦＥＴか
らなる不揮発性記憶素子をメモリセルに使用しており、
１個のＭＯＳＦＥＴでしきい値電圧を情報として記憶す
るメモリセルを構成することができる。かかるフラッシ
ュメモリにおいては、書き込み動作では、不揮発性記憶
素子のドレイン電圧を例えば５Ｖ（ボルト）にし、コン
トロールゲートが接続されたワード線を例えば−１１Ｖ
にすることにより、フローティングゲートから電荷をド
レイン領域へ引き抜いて、しきい値電圧を低い状態（論
理“０”）にする。消去動作では、ウェル領域を例えば
−１１Ｖにし、コントローゲート（ワード線）を１２Ｖ
のような高電圧にしてフローティングゲートに負電荷を
注入してしきい値を高い状態（論理“１”）にする。こ
れにより、１つのメモリセルに１ビットのデータを記憶
させるようにしている。

【０００３】ところで、記憶容量を増大させるために１
メモリセル中に２ビット以上のデータを記憶させる、い
わゆる「多値」メモリに関する技術が提案されている。
この種の多値メモリに関する発明としては、特願平７−
１４０３１号などがある。かかる多値メモリは、フロー
ティングゲートに注入する電荷の量を制御することによ
り、しきい値を例えば１Ｖ，２Ｖ，３Ｖ‥‥のように段
階的に変化させ、それぞれのしきい値に複数ビットの情
報を対応させて記憶するというものである。従って、1
つのメモリセルをそれぞれしきい値にするための書込み
動作においては異なる昇圧電圧が必要とされる。

【０００４】

【発明が解決しようとする課題】上記のような多値メモ
リにおいて必要とされる複数の昇圧電圧をチップ内で発
生する場合、複数の電圧毎に昇圧回路を設けると占有面
積が大きくなりチップサイズの増大の原因となる。そこ
で、本発明者は、共通の昇圧回路でリミッタを切り替え
ることで複数の昇圧電圧を発生させる技術について検討
した。

【０００５】昇圧回路を共有する場合、低い電圧から高
い電圧へ切り替える際にはリミッタのみ切り替えればよ
いが、高い電圧から低い電圧へ切り替える際には、直前
の昇圧電圧をディスチャージで下げる必要がある。そこ
で、本発明者は図７に示すような切替え回路を考えた。
この回路は、チャージポンプＣＰと複数のリミッタ回路
ＬＭ１，ＬＭ２……ＬＭｎとからなる内部昇圧回路１と
昇圧電圧供給ライン２に接続され電荷を引き抜くための
ディスチャージ用ＭＯＳＦＥＴ５１と、これを制御する
信号ＰＣＷＸを受けてＭＯＳＦＥＴをオン、オフ駆動す
るインバータ５４とにより構成され、昇圧電圧供給ライ
ン２の電荷をディスチャージ用ＭＯＳＦＥＴ５１により
引き抜くようにしたものである。

【０００６】しかしながら、上記切替え回路にあって
は、ディスチャージ用ＭＯＳＦＥＴ５１を制御する信号
ＰＣＷＸのパルス幅で電荷を引き抜く時間が決定される
ため、図８に示すように、昇圧電圧供給ライン２の電位
を次に選択される昇圧電圧よりも確実に低くすべく引き
抜きパルス幅に余裕を持たせると、電荷を引き抜きすぎ
て電圧が必要以上に下がって次の昇圧電圧を発生するま
での時間が長くなってしまうという問題点があることが
明らかとなった。なお、信号ＰＣＶ１，ＰＣＶ２……Ｐ
ＣＶｎは、内部昇圧回路１内のリミッタの選択制御信号
で、ＰＣＶ１，ＰＣＶ２……ＰＣＶｎのいずれかがハイ
レベルのとき、それぞれ対応するリミッタが有効にされ
る。

【０００７】この発明の目的は、複数の昇圧電圧を必要
とするフラッシュメモリのような半導体集積回路におい
て、チャージポンプのような昇圧手段を共用して占有面
積を減らすとともに、昇圧電圧の切替えを短時間で行な
えるようにすることにある。

【０００８】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１０】すなわち、複数の昇圧電圧を発生する昇圧
回路を備えた半導体集積回路において、各々制限する電
圧が異なる複数のリミッタ回路と、昇圧電圧供給ライン
の電荷を引き抜き可能なディスチャージ回路とを設ける
とともに、リミッタ回路から出力されるリミッタレベル
検出信号に基づいて上記ディスチャージ回路の動作を制
御するようにしたものである。

【００１１】上記した手段によれば、昇圧手段を共用し
て占有面積を減らせるとともに、昇圧電圧を切り替える
際に、昇圧電圧供給ラインのレベルが次に選択される昇
圧電圧のレベルに達した時点で直ちにディスチャージ回
路の動作を停止させることができるため、昇圧電圧供給
ラインのレベルが下がり過ぎるのが防止され昇圧電圧の
切替えに要する時間を短縮することができる。

【００１２】また、昇圧回路の出力端子と昇圧電圧供給
ラインとの間には遮断用スイッチを設けるとともに、昇
圧電圧供給ラインには第１のディスチャージ回路を、ま
た昇圧回路の出力端子には第２のディスチャージ回路を
設け、リミッタ回路から出力されるリミッタレベル検出
信号に基づいて少なくとも上記第１のディスチャージ回
路の動作を制御するようにする。これによって、第１の
ディスチャージ回路と第２のディスチャージ回路を各々
最適のタイミングで制御することにより、さらに昇圧電
圧の切替えに要する時間を短縮することができる。

【００１３】さらに、昇圧電圧供給ラインにはレベル検
出手段を設けるとともに、このレベル検出手段の検出レ
ベルと予め設定されたレベルとを比較する電圧比較手段
を設け、この電圧比較手段から出力される信号に基づい
て少なくとも上記第１のディスチャージ回路の動作を制
御するようにする。これによって、昇圧電圧供給ライン
に接続されたディスチャージ回路によるディスチャージ
をより高精度に行なうことができ、これによってさらに
昇圧電圧の切替えに要する時間を短縮することができ
る。

【００１４】また、複数のしきい値状態をとり得る複数
の不揮発性メモリセルからなるメモリアレーと、前記メ
モリセルへのデータの書込み、消去に必要な複数の昇圧
電圧を発生する昇圧回路とを備えた不揮発性メモリにお
いて、上記昇圧回路に、各々制限する電圧が異なる複数
のリミッタ回路と、昇圧電圧供給ラインの電荷を引き抜
き可能なディスチャージ回路とを設けるとともに、リミ
ッタ回路から出力されるリミッタレベル検出信号に基づ
いて上記ディスチャージ回路の動作を制御するようにす
る。

【００１５】これにより、昇圧電圧の切替えに要する時
間を短くすることができ、効率良く書込み消去を行なえ
る信頼性の高い不揮発性メモリを得ることができる。

【００１６】

【発明の実施の形態】以下、本発明に係る昇圧切替え回
路を備えた内部昇圧回路の実施例を図面を用いて説明す
る。

【００１７】図１は本発明に係る昇圧切替え回路を備え
た内部昇圧回路の第１の実施例を示すもので、図におい
て、１は共通のチャージポンプと互いに制限電圧が異な
るように設定された複数のリミッタ回路とからなる内部
昇圧回路、２は内部昇圧回路１で発生された電圧を内部
回路に供給する昇圧電圧供給ライン、５は昇圧電圧供給
ライン２に接続された昇圧切替え回路である。

【００１８】なお、特に制限されないが、上記内部昇圧
回路１内のリミッタ回路は、図７に示されている回路と
同様に、選択信号（ＰＣＶ1〜ＰＣＶｎ）によっていず
れか一つが有効にされるとともに、各リミッタ回路には
チャージポンプによる昇圧電圧が各々のリミッタレベル
に達したときにリミッタレベル検出信号ＬＭＤを出力す
る機能が設けられており、このリミッタレベル検出信号
ＬＭＤが出力されるとチャージポンプの動作が停止さ
れ、必要以上の昇圧動作を行なわないようにして低消費
電力化が図られている。

【００１９】昇圧切替え回路５は、昇圧電圧供給ライン
２に接続され電荷を引き抜くためのディスチャージ回路
５１と、昇圧切替え信号ＰＣＷＸによりセットされ内部
昇圧回路１内のリミッタ回路からのリミッタレベル検出
信号ＬＭＤによりリセットされるフリップフロップ回路
ＦＦと、該フリップフロップ回路ＦＦの出力を受けてデ
ィスチャージ回路５１内のＭＯＳＦＥＴをオン、オフ駆
動するインバータ５４とにより構成され、昇圧電圧供給
ライン２の電荷をディスチャージ回路５１により引き抜
くことができるように構成されている。なお、フリップ
フロップ回路ＦＦに入力されている信号ＰＣＲＳは、当
該フリップフロップ回路にリセットをかけるリセット信
号である。

【００２０】ディスチャージ回路５１は、昇圧電圧供給
ライン２と接地点との間に直列に接続されたｐチャネル
ＭＯＳＦＥＴ Ｑ１およびｎチャネルＭＯＳＦＥＴ Ｑ
２，Ｑ３とにより構成され、Ｑ３のゲート端子にフリッ
プフロップ回路ＦＦの出力信号を上記インバータ５４で
反転した信号が印加されるとともに、Ｑ１，Ｑ２のゲー
ト端子には電源電圧Ｖｃｃが印加されてディスチャージ
回路５１の作動時に昇圧電圧が急降下するのを防止でき
るようにされている。

【００２１】さらに、この実施例においては、昇圧電圧
供給ライン２と電源電圧Ｖｃｃとの間に、ｎチャネルＭ
ＯＳＦＥＴ Ｑ４が接続されている。そして、これらの
ＭＯＳＦＥＴ Ｑ４は、ゲートとドレインとが結合され
たいわゆるダイオード接続とされており、これによって
昇圧電圧供給ライン２は、内部昇圧回路１が動作されな
いスタンバイ状態においては電源電圧ＶｃｃよりもＭＯ
ＳＦＥＴのしきい値電圧分低い電位にクランプされ、昇
圧開始の電位の立ち上がりが早くなる。

【００２２】次に、本実施例の昇圧切替え回路の動作
を、図２を用いて説明する。

【００２３】リミッタ回路の選択制御信号が、例えば図
２のようにＰＣＶ１からＰＣＶ２に切り替わったとす
る。すると、これとほぼ同時に昇圧切替え信号ＰＣＷＸ
がハイレベルからロウレベルに立ち下がる（タイミング
ｔ1）。これによって、フリップフロップＦＦがセット
状態にされて、ディスチャージ回路５１のＭＯＳＦＥＴ
Ｑ３がオンされて、昇圧電圧供給ライン２の電荷が引き
抜かれ、電位が下がり始める。

【００２４】そして、昇圧電圧が切替え後のリミッタ回
路の制限レベルに達するとリミッタレベル検出信号ＬＭ
Ｄがハイレベルに立ち上がる（タイミングｔ2）。これ
によって、フリップフロップＦＦにリセットがかかり、
出力／Ｑがロウレベルからハイレベルに変化し、ディス
チャージ回路５１のＭＯＳＦＥＴ Ｑ３がオフされ、昇
圧電圧供給ライン２のディスチャージが停止され、内部
昇圧回路１により昇圧が開始される。

【００２５】この実施例においては、上記のように昇圧
電圧の切替え時に昇圧電圧供給ライン２の電荷を引き抜
くディスチャージ回路５１を設け、昇圧切替え信号ＰＣ
ＷＸで引き抜きを開始させるとともにリミッタ回路から
のリミッタレベル検出信号ＬＭＤにより引き抜きを停止
させるようにしているため、昇圧電圧供給ライン２の電
位が下がり過ぎるのを防止することができ、速やかに切
替え後の所望の昇圧電圧を供給することができるように
なる。

【００２６】図３には、本発明に係る昇圧切替え回路を
備えた内部昇圧回路の第２の実施例が示されている。

【００２７】この実施例は、第１の実施例における昇圧
切替え回路５として、電圧供給ライン２の電荷を引き抜
くディスチャージ回路５１の他に、内部昇圧回路１と昇
圧電圧供給ライン２との間に接続された遮断用スイッチ
５２と、内部昇圧回路１の出力端子に接続されたディス
チャージ回路５３とを設けたものである。

【００２８】ディスチャージ回路５３は、ディスチャー
ジ回路５１と同様な構成を有しており、内部昇圧回路１
の出力端子と接地点との間に直列に接続されたｐチャネ
ルＭＯＳＦＥＴ Ｑ１１およびｎチャネルＭＯＳＦＥＴ
Ｑ１２，Ｑ１３とにより構成され、Ｑ１３のゲート端
子に昇圧切替え制御信号ＢＶＣＰをインバータ５５で反
転した信号が印加されるとともに、Ｑ１１，Ｑ１２のゲ
ート端子には電源電圧Ｖｃｃが印加されてディスチャー
ジ回路５３の作動時に昇圧電圧が急降下するのを防止で
きるようにされている。

【００２９】さらに、この実施例においては、内部昇圧
回路１の出力端子と電源電圧Ｖｃｃとの間に、ｎチャネ
ルＭＯＳＦＥＴ Ｑ１４が接続されている。そして、こ
のＭＯＳＦＥＴ Ｑ１４は、ゲートとドレインとが結合
されたいわゆるダイオード接続とされており、これによ
って内部昇圧回路１の出力端子は、内部昇圧回路１０が
動作されないスタンバイ状態においては電源電圧Ｖｃｃ
よりもＭＯＳＦＥＴのしきい値電圧分低い電位にクラン
プされ、昇圧開始の電位の立ち上がりが早くなる。

【００３０】なお、ディスチャージ回路５１と５３を制
御する信号ＰＣＷＸとＢＶＣＰは、ＢＶＣＰの方がＰＣ
ＷＸよりも若干短いパルス幅を有する信号として形成さ
れるが、立下りタイミングはほぼ同一であると考えてよ
い。

【００３１】図４に本実施例の動作タイミングを示す。
この実施例においては、リミッタ回路の選択制御信号
が、例えば図４のようにＰＣＶ１からＰＣＶ２に切り替
わったとする。すると、これとほぼ同時に昇圧切替え信
号ＰＣＷＸ，ＢＶＣＰがハイレベルからロウレベルに立
ち下がる（タイミングｔ1）。これによって、フリップ
フロップＦＦがセット状態にされて、ディスチャージ回
路５３のＭＯＳＦＥＴＱ１３がオンされるとともに、Ｐ
ＣＷＸとほぼ同時にハイレベルからロウレベルに変化さ
れる信号ＢＶＣＰによってディスチャージ回路５１のＭ
ＯＳＦＥＴ Ｑ３がオンされて、昇圧電圧供給ライン２
と内部昇圧回路１の出力端子の電荷が引き抜かれ、電位
が下がり始める。

【００３２】このとき、内部昇圧回路１の出力端子の寄
生容量の方が昇圧電圧供給ライン２の寄生容量よりも小
さいため内部昇圧回路１の出力電圧の方が急速に立ち下
がるが、昇圧切替え信号ＢＶＣＰの方がＰＣＷＸよりも
パルス幅が狭いため内部昇圧回路１は比較的早く昇圧動
作を開始し、出力電圧が上昇する。そして、昇圧電圧が
切替え後のリミッタ回路の制限レベルに達するとリミッ
タレベル検出信号ＬＭＤがハイレベルに立ち上がる（タ
イミングｔ2）。これによって、フリップフロップＦＦ
にリセットがかかり、出力／Ｑがロウレベルからハイレ
ベルに変化し、ディスチャージ回路５３のＭＯＳＦＥＴ
Ｑ３がオフされ、昇圧電圧供給ライン２のディスチャ
ージが停止される。そのため、昇圧電圧供給ライン２の
レベルが下がり過ぎるのを防止することができる。

【００３３】その後、昇圧切替え信号ＰＣＷＸがロウレ
ベルからハイレベルに変化される（タイミングｔ3）
と、遮断用スイッチ５２がオンされて、内部昇圧回路１
の出力端子と昇圧電圧供給ライン２とが接続され、昇圧
電圧供給ライン２の電位が上昇し、所望の電圧Ｖ2を昇
圧電圧ｗｘとして供給する。

【００３４】この実施例においては、上記のように昇圧
電圧の切替え時に昇圧電圧供給ライン２０の電荷を引き
抜くディスチャージ回路５１を設け、昇圧切替え信号Ｐ
ＣＷＸで引き抜きを開始させるとともにリミッタ回路か
らのリミッタレベル検出信号ＬＭＤにより引き抜きを停
止させるとともに、内部昇圧回路１と昇圧電圧供給ライ
ン２との間に接続された遮断用スイッチ５２と、内部昇
圧回路１の出力端子に接続されたディスチャージ回路５
３とを設けているため、内部昇圧回路１の出力端子と昇
圧電圧供給ライン２をそれぞれ最適のタイミングおよび
時定数でディスチャージすることができるため、昇圧電
圧供給ライン２の電位が下がり過ぎるのを防止し、しか
も、より一層速やかに切替え後の所望の昇圧電圧を得る
ことができるようになる。

【００３５】図５には、本発明に係る昇圧切替え回路を
備えた内部昇圧回路の第３の実施例が示されている。

【００３６】この実施例は、第２の実施例（図３）にお
けるディスチャージ回路５１の代わりに昇圧電圧供給ラ
イン２と接地点との間に直列に接続されたＭＯＳＦＥＴ
Ｑ１’，Ｑ２’からなるディスチャージ回路５１’を
用いるとともにフリップフロップ回路ＦＦの代わりにコ
ンパレータとして機能する差動増幅回路ＡＭＰを設け、
昇圧電圧供給ライン２には内部昇圧回路１内のリミッタ
回路と同様なリミッタ回路ＬＭ1〜ＬＭｎを接続して選
択信号ＰＬＶ1〜ＰＬＶｎによりいずれかを選択し、選
択されたリミッタ回路の出力をレベルシフト段ＬＳＦで
レベルシフトした電圧ＣＳＷＷを上記差動増幅回路ＡＭ
Ｐの一方の入力端子に供給するように構成している。差
動増幅回路ＡＭＰの他方の入力端子には基準電圧Ｖｒｅ
ｆが印加されている。

【００３７】そして、昇圧切替え信号ＰＣＷＸでディス
チャージ回路５１’ＭＯＳＦＥＴＱ１’をオンさせて昇
圧電圧供給ライン２の電荷のディスチャージを開始さ
せ、昇圧電圧供給ライン２の電位が選択されたリミッタ
回路の制限レベルに達したことを差動増幅回路ＡＭＰで
検出してＭＯＳＦＥＴ Ｑ２’をオフさせてディスチャ
ージを終了させるようにしている。

【００３８】なお、リミッタ回路ＬＭ1〜ＬＭｎは、各
々複数のダイオード接続のｐチャネルＭＯＳＦＥＴ Ｑ
ｄ1〜Ｑｄｍと、ゲート端子に各々異なる基準電圧Ｖｒ
ｅｆ１〜Ｖｒｅｆｎが印加されることでリミットレベル
を設定するレベル設定用ＭＯＳＦＥＴ Ｑｖと、選択用
のＭＯＳＦＥＴ Ｑｓとが、昇圧電圧供給ライン２と接
地点との間に直列に接続されて構成されている。

【００３９】図６には本実施例の昇圧回路の動作タイミ
ングが示されている。同図より、この実施例において
は、昇圧切替え信号ＰＣＷＸのハイレベルからロウレベ
ルへの変化（タイミングｔ1）で昇圧電圧供給ライン２
のディスチャージが開始され、切替え後の昇圧レベルＶ
2に達した時点（タイミングｔ2）でディスチャージが終
了されるため、無駄な引き抜きが回避され、短時間で所
望の昇圧電圧が得られることが分かる。

【００４０】図９には、本発明に係る昇圧回路の一例と
しての多値フラッシュメモリの一実施例が示されてい
る。特に制限されないが、図９に示されている各回路ブ
ロックは、単結晶シリコンのような１個の半導体チップ
１上に形成されている。

【００４１】図９において、１０は２つのメモリマット
ＭＡＴ−Ａ，ＭＡＴ−Ｂで構成されたメモリアレイ、２
０は外部から入力された書込みデータを２ビットごとに
４値データに変換するデータ変換回路、１１は変換され
た書込みデータや読出しデータを保持するセンスラッチ
列、１２ａ，１２ｂはデータラッチ列である。メモリア
レイ１０には、各メモリマットＭＡＴ−Ａ，ＭＡＴ−Ｂ
に対応してそれぞれＸ系のアドレスデコーダ１３ａ，１
３ｂと、該デコーダ１３ａ，１３ｂのデコード結果に従
って各メモリマット内の１本のワード線ＷＬを選択レベ
ルに駆動するワードドライブ回路１４ａ，１４ｂが設け
られている。

【００４２】特に制限されないが、この実施例のメモリ
アレイ１０では、上記ワードドライブ回路が各メモリマ
ットの両側および中央に配置されている。Ｙ系のアドレ
スデコーダ回路およびこのデコーダによって選択的にオ
ン、オフされてデータ変換回路２０からのデータを対応
するセンスラッチに転送させるカラムスイッチは、セン
スラッチ列１１と一体的に構成されている。図９には、
このＹ系デコーダ回路とカラムスイッチとセンスラッチ
回路とが、１つの機能ブロックＹ−ＤＥＣ＆ＳＬＴで示
されている。

【００４３】この実施例のフラッシュメモリは、特に制
限されないが、外部のＣＰＵ等から与えられるコマンド
をデコードするコマンドデコーダ３１と、該コマンドデ
コーダ３１のデコード結果に基づいて当該コマンドに対
応した処理を実行すべくメモリ内部の各回路に対する制
御信号を順次形成して出力する制御回路（シーケンサ）
３２とを備えており、コマンドが与えられるとそれを解
読して自動的に対応する処理を実行するように構成され
ている。

【００４４】上記制御回路３２は、例えばマイクロプロ
グラム方式のＣＰＵの制御部と同様に、コマンド（命
令）を実行するのに必要な一連のマイクロ命令郡が格納
されたＲＯＭ（リードオンリメモリ）からなり、コマン
ドデコーダ３１がコマンドに対応したマイクロ命令群の
先頭アドレスを生成して制御回路３２に与えることによ
り、マイクロプログラムが起動されるように構成されて
いる。

【００４５】この実施例の多値フラッシュメモリには、
上記各回路の他、書込み時や消去時にセンスラッチ列１
１のデータに基づいて書込みまたは消去が終了したか判
定して上記制御回路３２に知らせ書込みシーケンスまた
は消去シーケンスを終了させる書込・消去判定回路３３
や、内部の動作に必要なタイミングクロックを形成して
メモリ内の各回路に供給するクロック発生回路３４、メ
モリ内部の状態を反映するとともに外部に対して外部か
らアクセスが可能か否かを示すレディ／ビジィ信号Ｒ／
Ｂを信号を形成して出力したり内部回路をテストする機
能を備えたステイタス＆テスト系回路３５、メモリアレ
イ１０から読み出された信号を増幅するメインアンプ回
路３６、電源系回路３７、外部から入力されるアドレス
信号や書込みデータ信号およびコマンドを取り込んで内
部の所定の回路に供給するとともに読出しデータ信号を
外部へ出力するための入出力バッファ回路３８、外部か
ら入力される制御信号を取り込んで制御回路３２その他
内部の所定の回路に供給したり上記入出力バッファ回路
３８を制御する制御信号入力バッファ＆入出力制御回路
３９、アドレス制御系回路４０、メモリアレイ内に不良
ビットがあった場合に予備メモリ行と置き換えるための
冗長回路４１等が設けられている。

【００４６】さらに、この実施例のフラッシュメモリ
は、アドレス信号と書込みデータ信号およびコマンド入
力とで外部端子（ピン）Ｉ／Ｏを共用している。そのた
め、入出力バッファ回路３８は、上記制御信号入力バッ
ファ＆入出力制御回路３９からの制御信号に従ってこれ
らの入力信号を区別して取り込み所定の内部回路に供給
する。

【００４７】また、上記電源系回路３７は、基板電位等
の基準となる電圧を発生する基準電源発生回路や外部か
ら供給される電源電圧Ｖccに基づいて書込み電圧、消去
電圧、読出し電圧、ベリファイ電圧等チップ内部で必要
とされる電圧を発生する前記実施例のチャージポンプ、
リミッタ回路等からなる内部昇圧回路１、書込みデータ
等に応じて所望の昇圧電圧に切替えてメモリアレイ１０
に供給する昇圧切替え回路５、これらの回路を制御する
電源制御回路等からなる。上記電源系回路３７内の昇圧
切替え回路５として図１、図３あるいは図５の回路が適
用される。

【００４８】なお、上記アドレス制御系回路４０は、外
部から入力されるアドレス信号を取り込んでカウントア
ップするアドレスカウンタＡＣＮＴや、データ転送時に
Ｙアドレスを自動的に更新したりデータ消去時等に自動
的にＸアドレスを発生するアドレスジェネレータＡＧＥ
Ｎ、入力アドレスと不良アドレスとを比較してアドレス
が一致したときに選択メモリ行または列を切り換える救
済系回路等からなる。

【００４９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。

【００５０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記第３の実施例（図５）におけるディスチャージ回路５
１’以外のディスチャージ回路（図３の５１，５３や図
５の５３）は、昇圧切替え制御信号に基づいて制御され
るＭＯＳＦＥＴ（Ｑ3，Ｑ13）とダイオード接続のＭＯ
ＳＦＥＴ（Ｑ1，Ｑ2；Ｑ11，Ｑ12）とにより構成されて
いるが、昇圧切替え制御信号に基づいて制御されるＭＯ
ＳＦＥＴ（Ｑ3，Ｑ13）のみで構成することも可能であ
る。

【００５１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、複数の昇圧電圧を必
要としそれを内部で発生する半導体集積回路に広く利用
することができる。

【００５２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５３】すなわち、この発明は、複数の昇圧電圧を
必要とするフラッシュメモリのような半導体集積回路に
おいて、チャージポンプのような昇圧手段を共用して占
有面積を減らせるとともに、昇圧電圧の切替えを短時間
で行なうことができる。

【図面の簡単な説明】

【図１】本発明に係る昇圧切替え回路を備えた内部昇圧
回路の第１の実施例を示す回路図である

【図２】図１の内部昇圧回路の動作タイミングを示すタ
イミングチャートである。

【図３】本発明に係る昇圧切替え回路を備えた内部昇圧
回路の第２の実施例を示す回路図である

【図４】図３の内部昇圧回路の動作タイミングを示すタ
イミングチャートである。

【図５】本発明に係る昇圧切替え回路を備えた内部昇圧
回路の第３の実施例を示す回路図である

【図６】図５の内部昇圧回路の動作タイミングを示すタ
イミングチャートである。

【図７】本発明に先立って検討した内部昇圧回路の一例
を示す回路図である

【図８】図７の内部昇圧回路の動作タイミングを示すタ
イミングチャートである。

【図９】本発明に係る昇圧切替え回路を備えた内部昇圧
回路を適用したフラッシュメモリの一実施例の概略を示
す全体ブロック図である。

【符号の説明】

１ 内部昇圧回路 ２ 昇圧電圧供給ライン ５ 昇圧切替え回路 １１ メモリアレー １２ センスアンプ回路 １３ データ入出力回路 １４ アドレス入力＆デコーダ回路 １５ 電圧分配回路 １６ 電源回路 １７ 基準電圧発生回路 １８ 制御回路 ５１ ディスチャージ回路 ５２ 遮断用スイッチ ５３ ディスチャージ回路 ＣＰ チャージポンプ回路（昇圧手段） ＬＭ1〜ＬＭｎ リミッタ回路 ＰＣＷＸ 昇圧切替え信号 ＰＣＶ1〜ＰＣＶｎ リミッタ選択制御信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の昇圧電圧を発生する昇圧回路を備
   えた半導体集積回路において、各々制限する電圧が異な
   る複数のリミッタ回路と、昇圧電圧供給ラインの電荷を
   引き抜き可能なディスチャージ回路とを設けるととも
   に、リミッタ回路から出力されるリミッタレベル検出信
   号に基づいて上記ディスチャージ回路の動作を制御する
   ようにしたことを特徴とする半導体集積回路。
2. 【請求項２】 上記昇圧回路の出力端子と昇圧電圧供給
   ラインとの間には遮断用スイッチを設けるとともに、昇
   圧電圧供給ラインには第１のディスチャージ回路を、ま
   た昇圧回路の出力端子には第２のディスチャージ回路を
   設け、上記リミッタ回路から出力されるリミッタレベル
   検出信号に基づいて少なくとも上記第１のディスチャー
   ジ回路の動作を制御するようにしたことを特徴とする請
   求項１に記載の半導体集積回路。
3. 【請求項３】 上記昇圧電圧供給ラインにはレベル検出
   手段を設けるとともに、このレベル検出手段の検出レベ
   ルと予め設定されたレベルとを比較する電圧比較手段を
   設け、この電圧比較手段から出力される信号に基づいて
   少なくとも上記第１のディスチャージ回路の動作を制御
   するしたことを特徴とする請求項２に記載の半導体集積
   回路。
4. 【請求項４】 複数のしきい値状態をとり得る複数の不
   揮発性メモリセルからなるメモリアレーと、前記メモリ
   セルへのデータの書込み、消去に必要な複数の昇圧電圧
   を発生する昇圧回路とを備えた不揮発性メモリにおい
   て、上記昇圧回路に、各々制限する電圧が異なる複数の
   リミッタ回路と、昇圧電圧供給ラインの電荷を引き抜き
   可能なディスチャージ回路とを設けるとともに、リミッ
   タ回路から出力されるリミッタレベル検出信号に基づい
   て上記ディスチャージ回路の動作を制御するようにした
   ことを特徴とする不揮発性メモリ。