JP4132795B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数種の電圧生成回路を有する半導体集積回路に関する。また、本発明は、複数の動作モードを有する半導体集積回路に関する。
【０００２】
【従来の技術】
近時、バッテリーを使用して動作する携帯機器が普及してきている。これ等携帯機器に実装される半導体集積回路は、バッテリーの使用時間を長くするために低消費電力であることが要求される。このため、この種の半導体集積回路は、外部電源電圧より電圧の低い内部電源電圧を発生する電圧生成回路を内蔵している。内部電源電圧を半導体集積回路の内部回路に供給することで、低消費電力が実現される。また、DRAM等の半導体集積回路では、ワード線の昇圧電圧（内部電源電圧）を生成する電圧生成回路を有している。すなわち、複数種の電圧生成回路で生成される複数種の内部電源電圧が、複数の内部回路にそれぞれ供給される。
【０００３】
さらに、この種の半導体集積回路は、電圧生成回路を能力の異なる複数のユニットで構成し、動作させるユニットを動作モードに応じて切り換えることで低消費電力を実現している。例えば、DRAMでは、読み出し動作および書き込み動作等が実行されるアクティブモード時には（ワード線の選択時）、能力の大きいユニットを動作させる。有効なコマンドが供給されていないスタンバイモード時には（ワード線の非選択時）、能力の小さいユニットを動作させる。さらに、パワーダウンモード（低消費電力モード）時には、全てのユニットの動作を停止し、内部電源電圧の生成を停止する。このとき、情報の保持が必要なラッチ回路等のみに外部電源電圧が供給され、その他の回路は動作を停止する。このため、さらに消費電力が下がる。
【０００４】
【発明が解決しようとする課題】
上述したように、内部電源電圧の生成は、パワーダウンモード時に停止する。このため、半導体集積回路の状態が、スタンバイモードまたはアクティブモードからパワーダウンモードに移行するとき、内部電源電圧を供給する内部電源線は、フローティングになる。この際、内部電源線に溜まっている電荷は、リークパスを介して徐々に接地線に引き抜かれる。すなわち、内部電源電圧は徐々に降下する。
【０００５】
図７は、スタンバイモードからパワーダウンモードに移行する際の内部電源電圧VPP、Vii（以下、昇圧電圧VPPおよび降圧電圧Viiと称する）の変化を示している。リークパスの構成によっては、昇圧電圧VPPが降圧電圧Viiより早く降下し、昇圧電圧VPPが降圧電圧Viiより低くなる場合が考えられる（図７（ａ））。この際、昇圧電圧VPPおよび降圧電圧Viiを受けている回路が誤動作するおそれがある。なお、リークパスの構成は、半導体集積回路の基板構造および回路レイアウトなどに依存する。
【０００６】
図８は、半導体集積回路の誤動作の例を示している。この例では、縦続接続されたCMOSインバータ２、４、ラッチ回路６での誤動作を説明する。CMOSインバータ２のpMOSトランジスタのソースには、昇圧電源線VPPが接続されている。CMOSインバータ４のpMOSトランジスタのソースには、降圧電源線Viiが接続されている。ラッチ回路６は、入力と出力とが互いに接続された２つのCMOSインバータ８を有している。各CMOSインバータ８のpMOSトランジスタのソースには、外部電源線VDDが接続されている。
【０００７】
スタンバイモード中、入力信号INは論理０に、CMOSインバータ２の出力は論理１（昇圧電圧VPP）に、CMOSインバータ４の出力は論理０に、ラッチ回路６の出力OUTは論理１になっている。半導体集積回路の動作モードがパワーダウンモードに移行し、図７（ａ）に示したように、昇圧電圧VPPが降圧電圧Viiより低くなると、CMOSインバータ４の入力は、論理１から論理０に変化する。CMOSインバータ４は、論理１を誤出力するため、ラッチ回路６のデータは反転する。すなわち、パワーダウンモード中に保持されるべきラッチ回路６のデータは、破壊されてしまう。したがって、パワーダウンモードからスタンバイモードあるいはアクティブモードに移行したときに、半導体集積回路は誤動作するおそれがある。
【０００８】
本発明の目的は、半導体集積回路の誤動作を防止することにある。特に、複数の動作モードを有する半導体集積回路において、動作モードの切り替わり時に、内部回路が誤動作するを防止することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路では、第１電圧生成回路は、第１内部電源線に供給する第１内部電源電圧を生成する。第２電圧生成回路は、第２内部電源線に供給する第２内部電源電圧を生成する。短絡回路は、第１および第２電圧生成回路がともに動作を停止しているときに、第１内部電源線と第２内部電源線とを短絡する。
例えば、第１および第２電圧生成回路は、外部電源電圧に基づいて第１および第２内部電源電圧をそれぞれ生成する。また、例えば、第１内部電源電圧は、外部電源電圧より高い昇圧電圧であり、第２内部電源電圧は、外部電源電圧より低い降圧電圧である。
【００１０】
第１および第２電圧生成回路が動作を停止すると、第１および第２内部電源線は、フローティングになる。各内部電源線に蓄積された電荷は、リークパスを介して徐々に抜けていく。この際、電荷は、両内部電源線に再分配されるため、第１内部電源電圧と第２内部電源電圧は、同じ値になり、かつ降下していく。
このため、例えば、第１内部電源電圧が、第２内部電源電圧より高い場合、第１および第２電圧生成回路が動作を停止後、第１内部電源電圧が第２内部電源電圧より低くなることはない。したがって、第１および第２内部電源電圧が逆転することを防止でき、第１および第２内部電源線にそれぞれ接続された内部回路が誤動作することを防止できる。
【００１１】
例えば、短絡回路は、ソース・ドレインの一方を第１内部電源線に接続し、ソース・ドレインの他方を第２内部電源線に接続したトランジスタを有している。このため、簡易な短絡回路で第１および第２内部電源線を互いに短絡できる。
例えば、第１内部回路は、第１および第２内部電源電圧を受けてそれぞれ動作する。半導体集積回路は、第１および第２電圧生成回路の動作を停止し、第１内部回路への第１および第２内部電源電圧の供給を停止するパワーダウンモードを有している。トランジスタは、パワーダウンモード中を示すパワーダウン制御信号の出力に応じてオンする。このため、パワーダウンモードへの移行に同期して、第１および第２内部電源線を迅速に短絡できる。また、短絡回路を簡易な論理回路で制御できる。
【００１２】
上述したように、半導体集積回路は、第１および第２電圧生成回路の動作を停止し、第１内部回路への第１および第２内部電源電圧の供給を停止するパワーダウンモードを有している。第１内部回路には、第１および第２内部電源線がそれぞれ接続されている。第２内部回路には、外部電源線が接続されている。第２内部回路は、第１内部回路の出力を受けて動作する。すなわち、第２内部回路は、外部電源電圧を直接受けているため、パワーダウンモード中も動作する。短絡回路は、パワーダウンモード中に第１内部電源線と第２内部電源線とを短絡する。
【００１３】
パワーダウンモードへの移行時に、第１および第２内部電源電圧は、徐々に降下する。このとき、短絡回路が第１および第２内部電源線を互いに短絡するため、第１および第２内部電源電圧が逆転することはない。このため、第１内部回路は、第１および第２内部電源電圧が所定の電圧（回路が動作可能な電圧）に低下するまでの期間、誤動作せず常に正しい論理の信号を出力する。
【００１４】
したがって、パワーダウンモード中も動作する第２内部回路が、第１内部回路からの誤った出力を受けて誤動作することを防止できる。この結果、パワーダウンモードの解除後、半導体集積回路が誤動作することを防止できる。
また、例えば、半導体集積回路では、半導体集積回路は、パワーダウンモードの他に第１動作モードおよび第２動作モードを有している。例えば、第１動作モードは、内部回路が静的状態にあるスタンバイモードであり、第２動作モードは、内部回路が動作するアクティブモードである。第１電圧生成回路は、第１動作モード中に動作する第１電圧生成ユニットと、第２動作モード時に動作する第２電圧生成ユニットとを有している。第２電圧生成回路は、第１動作モード中に動作する第３電圧生成ユニットと、第２動作モード時に動作する第４電圧生成ユニットとを有している。
【００１５】
半導体集積回路の状態が、第１動作モードまたは第２動作モードからパワーダウンモードに切り替わる際に、第１、第３電圧生成ユニットまたは第２、第４電圧生成ユニットが動作を停止する。そして、短絡回路は、第１および第２内部電源線を短絡する。このため、複数の動作モードを有する場合にも、パワーダウンモードへの移行時に、第１および第２内部電源線を短絡することで、内部回路の誤動作を防止できる。
【００１６】
また、例えば、半導体集積回路では、第１電圧生成回路は、第１動作モード中に動作し、第１内部電源電圧に応じて第１電圧生成ユニットを帰還制御する第１検出回路を有している。また、第１電圧生成回路は、第２動作モード中に動作し、第１内部電源電圧に応じて第２電圧生成ユニットを帰還制御する第２検出回路を有している。第２電圧生成回路は、第１動作モード中に動作し、第２内部電源電圧に応じて第３電圧生成ユニットを帰還制御する第３検出回路を有している。また、第２電圧生成回路は、第２動作モード中に動作し、第２内部電源電圧に応じて第４電圧生成ユニットを帰還制御する第４検出回路を有している。各検出回路は、パワーダウンモード中に検出動作を停止する。このため、パワーダウンモード中に、第１および第２内部電源線が短絡され、第１および第２内部電源電圧が変化したときに、検出回路が誤った検出動作をすることを防止できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。DRAMは、メモリセルのリフレッシュを外部に認識されることなく実行する機能を有している。また、DRAMの外部端子仕様および信号の入出力タイミング仕様は、SRAMに合わせられている。すなわち、このDRAMは、SRAMとして動作する擬似SRAMである。
【００１８】
DRAMは、３つの動作モードを有しており、チップの外部から供給されるコマンドに応じて、スタンバイモード（第１動作モード）、アクティブモード（第２動作モード）、およびパワーダウンモードのいずれかの状態になる。スタンバイモードは、有効なコマンドが供給されず、ワード線（後述）が選択されない期間である。このとき、内部回路のうちメモリ動作を制御する内部回路（入力回路を除く論理回路）は、動作せず静的状態にある。アクティブモードは、内部回路が動作し、ワード線が選択され、読み出し動作および書き込み動作等が実行される期間である。パワーダウンモードは、内部電源電圧（後述するVPP、Vii）を生成する電圧生成回路が動作を停止し、内部電源電圧を受ける内部回路が動作を停止する期間である。
【００１９】
DRAMは、コマンドバッファ／デコーダ１０、アドレスバッファ／プリデコーダ１２、VREF生成回路１４、VPP生成回路１６（第１電圧生成回路）、Vii生成回路１８（第２電圧生成回路）、短絡回路２０、メモリコア２２、およびデータ入出力バッファ２４を有している。図中、太線で示した信号線は、複数本で構成されている。信号線の先端の白丸は外部端子を示している。信号名の末尾の"Z"は、正論理を示している。
【００２０】
コマンドバッファ／デコーダ１０は、DRAMの外部から供給されるコマンド信号CMD（チップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号等）をコマンド端子を介して受信する。コマンドバッファ／デコーダ１０は、受けた信号をデコードし、読み出し制御信号RDZ、書き込み制御信号WRZ、アクティブ制御信号ACTZ、およびパワーダウン制御信号PDZとして出力する。
【００２１】
アクティブ制御信号ACTZは、読み出し動作を実行する読み出しコマンドまたは書き込み動作を実行する書き込みコマンドが供給されたときに活性化される。読み出し制御信号RDZまたは書き込み制御信号WRZは、アクティブ制御信号ACTZの活性化に対応して活性化される。パワーダウン制御信号PDZは、DRAMをパワーダウンモードに移行するためのパワーダウンコマンドが供給されたときに活性化される。なお、パワーダウンモードへの移行は、パワーダウンコマンドの入力に限らない。専用の端子を使用してパワーダウン信号を外部から直接入力しても良い。
【００２２】
アドレスバッファ／プリデコーダ１２は、DRAMの外部から供給されるアドレス信号ADDをアドレス端子を介して受信する。アドレスバッファ／プリデコーダ１２は、受けた信号をプリデコードし、内部アドレス信号IADDとして出力する。
VREF生成回路１４は、電源端子を介して供給される外部電源電圧VDD（例えば２.５Ｖ）に基づいて、参照電圧VREF1、VREF2を生成する。VPP生成回路１６は、アクティブ制御信号ACTZが活性化されたときまたはパワーダウン制御信号PDZが非活性化されたときに、参照電圧VREF1に基づいて外部電源電圧VDDより高い昇圧電圧VPP（第１内部電源電圧、例えば３.３Ｖ）を生成する。Vii生成回路１８は、アクティブ制御信号ACTZが活性化されたときまたはパワーダウン制御信号PDZが非活性化されたときに、参照電圧VREF2に基づいて外部電源電圧VDDより低い降圧電圧Vii（第２内部電源電圧、例えば２Ｖ）を生成する。
【００２３】
短絡回路２０は、パワーダウン制御信号PDZが活性化されたとき、昇圧電圧VPPを内部回路（第１内部回路）に供給する昇圧電源線VPP（第１内部電源線）と降圧電圧Viiを内部回路（第１内部回路）に供給する降圧電源線Vii（第２内部電源線）とを短絡する。
メモリコア２２は、メモリセルアレイ２６、ワードデコーダ２８、センスアンプ／スイッチ３０、およびコラムデコーダ３２を有している。
【００２４】
メモリセルアレイ２６は、転送トランジスタおよびキャパシタを含む複数のメモリセルMC、各メモリセルMCの転送トランジスタのゲートに接続されたワード線WL、および転送トランジスタのデータ入出力ノードに接続されたビット線BLを有している。
ワードデコーダ２８は、内部アドレス信号IADDのうちロウアドレス信号に応じてワード線WLのいずれかを選択する。選択されたワード線WLには、昇圧電圧VPPが供給される。
【００２５】
センスアンプ／スイッチ３０は、図示しないセンスアンプおよびコラムスイッチを有している。センスアンプは、例えば読み出し動作時に、ビット線BLを介してメモリセルMCから読み出されるデータを増幅する。コラムスイッチは、ビット線BLに読み出された読み出しデータをデータバス線を介してデータ入出力バッファ２４に伝達し、データバス線を介して供給される書き込みデータをビット線BLに伝達する。
【００２６】
コラムデコーダ３２は、内部アドレス信号IADDのうちコラムアドレス信号に応じてコラムスイッチを制御する制御信号を出力する。
データ入出力バッファ２４は、読み出しデータをデータ端子DQを介して出力し、書き込みデータをデータ端子を介して入力する。
なお、昇圧電圧VPP、および降圧電圧Viiは、メモリコア２２および所定の内部回路（第１内部回路）にそれぞれ供給される。外部電源電圧VDDは、パワーダウンモード時にデータを保持する必要のある内部回路（ラッチ回路、レジスタ等を含む第２内部回路）に供給される。
【００２７】
図２は、VPP生成回路１６およびVii生成回路１８を示している。
VPP生成回路１６は、スタンバイモード時に動作するVPP検出回路３４（第１検出回路）、アクティブモード時に動作するVPP検出回路３６（第２検出回路）、および昇圧回路３８を有している。昇圧回路３８は、スタンバイモード時に動作する昇圧ユニット３８ａ（第１電圧生成ユニット）およびアクティブモード時に動作する昇圧ユニット３８ｂ（第２電圧生成ユニット）を有している。
【００２８】
VPP検出回路３４は、パワーダウン制御信号PDZの低レベル時に動作し、昇圧電圧VPPが参照電圧VREF1より低いときに動作信号OPT1Zを活性化する。すなわち、VPP検出回路３４は、スタンバイモード時およびアクティブモード時に昇圧電圧VPPに応じて昇圧ユニット３８ａを帰還制御し、パワーダウンモード時に動作を停止する。
【００２９】
VPP検出回路３６は、アクティブ制御信号ACTZの高レベル時に動作し、昇圧電圧VPPが参照電圧VREF1より低いときに動作信号OPT2Zを活性化する。すなわち、VPP検出回路３６は、アクティブモード時に昇圧電圧VPPに応じて昇圧ユニット３８ｂを帰還制御し、スタンバイモードおよびパワーダウンモード時に動作を停止する。
【００３０】
VPP検出回路３４、３６は、パワーダウンモード中に検出動作を停止する。このため、動作モードがパワーダウンモードに移行し、昇圧電圧VPPが変化したときに、VPP検出回路３４、３６が誤って検出動作することを防止できる。
昇圧ユニット３８ａ、３８ｂは、動作信号OPT1Z、OPT2Zをそれぞれ受けたときに動作し、外部電源電圧VDDをカップリング容量を利用したポンピング動作等により昇圧し、昇圧電圧VPPを生成する。
【００３１】
Vii生成回路１８は、スタンバイモード時に動作するVii検出回路４０（第３検出回路）、アクティブモード時に動作するVii検出回路４２（第４検出回路）、および降圧回路４４を有している。降圧回路４４は、スタンバイモード時に動作する降圧ユニット４４ａ（第３電圧生成ユニット）およびアクティブモード時に動作する降圧ユニット４４ｂ（第４電圧生成ユニット）を有している。
【００３２】
Vii検出回路４０は、パワーダウン制御信号PDZの低レベル時に動作し、降圧電圧Viiが参照電圧VREF2より高いときに動作信号OPT3Zを活性化する。すなわち、Vii検出回路４０は、スタンバイモードおよびアクティブモード時に降圧電圧Viiに応じて降圧ユニット４４ａを帰還制御し、パワーダウンモード時に動作を停止する。
【００３３】
Vii検出回路４２は、アクティブ制御信号ACTZの高レベル時に動作し、降圧電圧Viiが参照電圧VREF2より高いときに動作信号OPT4Zを活性化する。すなわち、Vii検出回路４２は、アクティブモード時に降圧電圧Viiに応じて降圧ユニット４４ｂを帰還制御し、スタンバイモード時およびパワーダウンモード時に動作を停止する。
【００３４】
Vii検出回路４０、４２は、パワーダウンモード中に検出動作を停止する。このため、動作モードがパワーダウンモードに移行し、降圧電圧Viiが変化したときに、Vii検出回路４０、４２が誤って検出動作することを防止できる。
降圧ユニット４４ａ、４４ｂは、動作信号OPT3Z、OPT4Zを受けたときにそれぞれ動作し、外部電源電圧VDDを容量分割等により分圧することで降圧電圧Viiを生成する。
【００３５】
図３は、短絡回路２０の詳細を示している。短絡回路２０は、縦続接続されたCMOSインバータ２０ａ、２０ｂと、一方の出力を他方の入力に帰還させたNORゲート２０ｃ、２０ｄと、pMOSトランジスタ２０ｅとを有している。
CMOSインバータ２０ａ、２０ｂのpMOSトランジスタのソースは、外部電源線VDDに接続されている。CMOSインバータ２０ａは、パワーダウン制御信号PDZを受けている。
【００３６】
NORゲート２０ｃは、CMOSインバータ２０ａの出力およびNORゲート２０ｄの出力を受けている。NORゲート２０ｄは、CMOSインバータ２０ｂの出力およびNORゲート２０ｃの出力を受けている。NORゲート２０ｃ、２０ｄのpMOSトランジスタのソースは、昇圧電源線VPPに接続されている。
pMOSトランジスタ２０ｅは、ソース・ドレインの一方を昇圧電源線VPPに接続し、ソース・ドレインの他方を降圧電源線Viiに接続し、ゲートでNORゲート２０ｄの出力を受けている。NORゲート２０ｄは、パワーダウン制御信号PDZが高レベルのとき常に低レベルを出力する。このため、パワーダウン制御信号PDZが高レベルのとき、pMOSトランジスタ２０ｅは常にオンし、昇圧電源線VPPと降圧電源線Viiとを短絡する。すなわち、pMOSトランジスタ２０ｅは、パワーダウン制御信号PDZの論理を直接受けて動作する。
【００３７】
図４は、スタンバイモードからパワーダウンモードに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化を示している。
この実施形態では、上述したように、スタンバイモード時にコマンド端子を介してパワーダウンコマンドが供給されることで、DRAMの状態はパワーダウンモードに移行する。この際、図１に示したコマンドバッファ／デコーダ１０は、パワーダウン制御信号PDZを高レベルに変化させる（図４（ａ））。図２に示したVPP生成回路１６のVPP検出回路３４は、高レベルのパワーダウン制御信号PDZを受けて検出動作を停止し、動作信号OPT1Zを低レベルに変化させる（図４（ｂ））。昇圧ユニット３８ａは、低レベルの動作信号OPT1Zを受けて動作を停止する。スタンバイモード時には、VPP検出回路３６は、検出動作を停止し、低レベルの動作信号OPT2Zを出力している（図４（ｃ））。このため、昇圧ユニット３８ｂは、動作を停止している。
【００３８】
同様に、Vii生成回路１８のVii検出回路４０は、高レベルのパワーダウン制御信号PDZを受けて検出動作を停止し、動作信号OPT3Zを低レベルに変化させる（図４（ｄ））。降圧ユニット４４ａは、低レベルの動作信号OPT3Zを受けて動作を停止する。スタンバイモード時には、Vii検出回路４２は、検出動作を停止し、低レベルの動作信号OPT4Zを出力している（図４（ｅ））。このため、降圧ユニット４４ｂは、動作を停止している。
【００３９】
この結果、スタンバイモードからパワーダウンモードへの切り替わりにより、昇圧回路３８および降圧回路４４は、いずれも動作を停止する。
図３に示した短絡回路２０のpMOSトランジスタ２０ｅは、高レベルのパワーダウン制御信号PDZに応答してオンし、昇圧電源線VPPと降圧電源線Viiを短絡する。この結果、昇圧電圧VPPおよび降圧電圧Viiは、所定の期間後に同じ電圧になり、その後徐々に降下する（図４（ｆ））。スタンバイモード時に、昇圧電圧VPPは、降圧電圧Viiより高い。このため、昇圧回路３８および降圧回路４４が動作を停止した後に、昇圧電圧VPPが降圧電圧Viiより低くなることはない。
【００４０】
図５は、第１内部回路および第２内部回路の例を示している。
第１内部回路は、縦続接続されたCMOSインバータ４６、４８として形成され、第２内部回路は、ラッチ回路５０として形成されている。 CMOS インバータ４６の pMOS トランジスタのソースには、昇圧電源線 VPP が接続されている。CMOSインバータ４８のpMOSトランジスタのソースには、降圧電源線Viiが接続されている。ラッチ回路５０は、入力と出力とが互いに接続された２つのCMOSインバータ５２を有している。各CMOSインバータ５２のpMOSトランジスタのソースには、外部電源線VDDが接続されている。
【００４１】
スタンバイモード中、入力信号INは論理０に、CMOSインバータ４６の出力は論理１（昇圧電圧VPP）に、CMOSインバータ４８の出力は論理０に、ラッチ回路５０の出力OUTは論理１になっている。
動作モードがスタンバイモードからパワーダウンモードに移行したとき、短絡回路２０が昇圧電源線VPPおよび降圧電源線Viiを互いに短絡するため、昇圧電圧VPPは、降圧電圧Viiより低くなることなない。このため、CMOSインバータ４６、４８は、昇圧電圧VPPおよび降圧電圧Viiが所定の電圧（回路が動作可能な電圧）に低下するまでの期間、誤動作せず常に正しい論理の信号を出力する。したがって、ラッチ回路５０が、CMOSインバータ４８からの誤った出力を受けて誤動作することはない。パワーダウンモード中に保持されるべきラッチ回路５０のデータが、反転することが防止されるため、動作モードがパワーダウンモードからスタンバイモード、アクティブモードに移行したときに、DRAMは正常に動作する。
【００４２】
以上、本実施形態では、パワーダウンモード中に、短絡回路２０によって、昇圧電源線VPPと降圧電源線Viiを互いに短絡した。このため、昇圧電圧VPPが降圧電圧Viiより低くなることを防止できる。したがって、昇圧電源線VPPおよび降圧電源線Viiがそれぞれ接続される第１内部回路は、誤動作せず常に正しい論理の信号を出力する。この結果、パワーダウンモード中も動作する第２内部回路が、第１内部回路からの誤った出力を受けて誤動作することを防止できる。第２内部回路が誤動作しないため、パワーダウンモードの解除後、DRAMが誤動作することを防止できる。
【００４３】
複数の動作モードを有する場合にも、パワーダウンモードへの移行時に、昇圧電源線VPPおよび降圧電源線Viiを短絡することで、内部回路の誤動作を防止できる。
pMOSトランジスタ２０ｅのソース・ドレインの一方を昇圧電源線VPPに接続し、pMOSトランジスタ２０ｅのソース・ドレインの他方を降圧電源線Viiに接続した。このため、簡易な短絡回路２０で昇圧電源線VPPと降圧電源線Viiとを短絡できる。
【００４４】
pMOSトランジスタ２０ｅのゲートをパワーダウン制御信号PDZの論理で直接制御したので、昇圧電源線VPPと降圧電源線Viiとを迅速に短絡できる。
図６は、本発明の半導体集積回路の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４５】
この実施形態は、第１の実施形態の短絡回路２０にnMOSトランジスタ２０ｆが追加されて構成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。DRAMは、SRAMとして動作する擬似SRAMである。
nMOSトランジスタ２０ｆは、ソース・ドレインの一方を昇圧電源線VPPに接続し、ソース・ドレインの他方を降圧電源線Viiに接続し、ゲートでNORゲート２０ｃの出力を受けている。
【００４６】
NORゲート２０ｃは、パワーダウン制御信号PDZが高レベルのとき常に高レベルを出力する。このため、パワーダウン制御信号PDZが高レベルのとき、ｎ MOSトランジスタ２０ｆは常にオンし、昇圧電源線VPPと降圧電源線Viiとを短絡する。すなわち、ｎ MOSトランジスタ２０ｆは、パワーダウン制御信号PDZの論理を直接受けて動作する。
【００４７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、pMOSトランジスタ２０ｅおよびnMOSトランジスタ２０ｆを用いて、昇圧電源線VPPと降圧電源線Viiとを短絡したので、パワーダウンモードへの移行時に、昇圧電源線VPPと降圧電源線Viiとを、迅速に同じ電圧にできる。
【００４８】
なお、上述した実施形態では、本発明を擬似SRAMとして動作するDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック同期式のSDRAMに適用してもよい。あるいは、本発明をマイクロコンピュータ、ロジックLSI、システムLSI等の半導体集積回路に適用しても良い。
【００４９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５０】
【発明の効果】
本発明の半導体集積回路では、第１および第２電圧生成回路が動作を停止後、第１内部電源電圧が第２内部電源電圧より低くなることはない。したがって、第１および第２内部電源電圧が逆転することを防止でき、第１および第２内部電源線にそれぞれ接続された内部回路が誤動作することを防止できる。
また、本発明の半導体集積回路では、簡易な短絡回路で第１および第２内部電源線を互いに短絡できる。
【００５１】
また、本発明の半導体集積回路では、このため、パワーダウンモードへの移行に同期して、第１および第２内部電源線を迅速に短絡できる。また、短絡回路を簡易な論理回路で制御できる。
また、本発明の半導体集積回路では、パワーダウンモード中も動作する第２内部回路が、第１内部回路からの誤った出力を受けて誤動作することを防止できる。この結果、パワーダウンモードの解除後、半導体集積回路が誤動作することを防止できる。
【００５２】
また、本発明の半導体集積回路では、複数の動作モードを有する場合にも、パワーダウンモードへの移行時に、第１および第２内部電源線を短絡することで、内部回路の誤動作を防止できる。
また、本発明の半導体集積回路では、パワーダウンモード中に、第１および第２内部電源線が短絡され、第１および第２内部電源電圧が変化したときに、検出回路が誤った検出動作をすることを防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１のVPP生成回路およびVii生成回路を示すブロック図である。
【図３】図１の短絡回路の詳細を示す回路図である。
【図４】第１の実施形態のおけるスタンバイモードからパワーダウンモードに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化を示す説明図である。
【図５】第１内部回路および第２内部回路の例を示す回路図である。
【図６】第２の実施形態におけるの短絡回路の詳細を示す回路図である。
【図７】従来のスタンバイモードからパワーダウンモードに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化を示す説明図である。
【図８】従来の半導体集積回路の誤動作の例を示す説明図である。
【符号の説明】
１０ コマンドバッファ／デコーダ
１２ アドレスバッファ／プリデコーダ
１４ VREF生成回路
１６ VPP生成回路
１８ Vii生成回路
２０ 短絡回路
２０ａ、２０ｂ CMOSインバータ
２０ｃ、２０ｄ NORゲート
２０ｅ pMOSトランジスタ
２０ｆ nMOSトランジスタ
２２ メモリコア
２４ データ入出力バッファ
２６ メモリセルアレイ
２８ ワードデコーダ
３０ センスアンプ／スイッチ
３２ コラムデコーダ
３４ VPP検出回路
３６ VPP検出回路
３８ 昇圧回路
３８ａ、３８ｂ 昇圧ユニット
４０ Vii検出回路
４２ Vii検出回路
４４ 降圧回路
４４ａ、４４ｂ 降圧ユニット
４６、４８ CMOSインバータ
５０ ラッチ回路
５２ CMOSインバータ
CMD コマンド信号
RDZ 読み出し制御信号
WRZ 書き込み制御信号
ACTZ アクティブ制御信号
PDZ パワーダウン制御信号
IADD 内部アドレス信号
VDD 外部電源電圧
VREF 参照電圧
VPP 昇圧電圧、昇圧電源線
Vii 降圧電圧、降圧電源線
MC メモリセル
WL ワード線
BL ビット線
DQ データ端子
OPT1Z、OPT2Z、OPT3Z、OPT4Z 動作信号
【発明の属する技術分野】
本発明は、複数種の電圧生成回路を有する半導体集積回路に関する。また、本発明は、複数の動作モードを有する半導体集積回路に関する。
【０００２】
【従来の技術】
近時、バッテリーを使用して動作する携帯機器が普及してきている。これ等携帯機器に実装される半導体集積回路は、バッテリーの使用時間を長くするために低消費電力であることが要求される。このため、この種の半導体集積回路は、外部電源電圧より電圧の低い内部電源電圧を発生する電圧生成回路を内蔵している。内部電源電圧を半導体集積回路の内部回路に供給することで、低消費電力が実現される。また、DRAM等の半導体集積回路では、ワード線の昇圧電圧（内部電源電圧）を生成する電圧生成回路を有している。すなわち、複数種の電圧生成回路で生成される複数種の内部電源電圧が、複数の内部回路にそれぞれ供給される。
【０００３】
さらに、この種の半導体集積回路は、電圧生成回路を能力の異なる複数のユニットで構成し、動作させるユニットを動作モードに応じて切り換えることで低消費電力を実現している。例えば、DRAMでは、読み出し動作および書き込み動作等が実行されるアクティブモード時には（ワード線の選択時）、能力の大きいユニットを動作させる。有効なコマンドが供給されていないスタンバイモード時には（ワード線の非選択時）、能力の小さいユニットを動作させる。さらに、パワーダウンモード（低消費電力モード）時には、全てのユニットの動作を停止し、内部電源電圧の生成を停止する。このとき、情報の保持が必要なラッチ回路等のみに外部電源電圧が供給され、その他の回路は動作を停止する。このため、さらに消費電力が下がる。
【０００４】
【発明が解決しようとする課題】
上述したように、内部電源電圧の生成は、パワーダウンモード時に停止する。このため、半導体集積回路の状態が、スタンバイモードまたはアクティブモードからパワーダウンモードに移行するとき、内部電源電圧を供給する内部電源線は、フローティングになる。この際、内部電源線に溜まっている電荷は、リークパスを介して徐々に接地線に引き抜かれる。すなわち、内部電源電圧は徐々に降下する。
【０００５】
図７は、スタンバイモードからパワーダウンモードに移行する際の内部電源電圧VPP、Vii（以下、昇圧電圧VPPおよび降圧電圧Viiと称する）の変化を示している。リークパスの構成によっては、昇圧電圧VPPが降圧電圧Viiより早く降下し、昇圧電圧VPPが降圧電圧Viiより低くなる場合が考えられる（図７（ａ））。この際、昇圧電圧VPPおよび降圧電圧Viiを受けている回路が誤動作するおそれがある。なお、リークパスの構成は、半導体集積回路の基板構造および回路レイアウトなどに依存する。
【０００６】
図８は、半導体集積回路の誤動作の例を示している。この例では、縦続接続されたCMOSインバータ２、４、ラッチ回路６での誤動作を説明する。CMOSインバータ２のpMOSトランジスタのソースには、昇圧電源線VPPが接続されている。CMOSインバータ４のpMOSトランジスタのソースには、降圧電源線Viiが接続されている。ラッチ回路６は、入力と出力とが互いに接続された２つのCMOSインバータ８を有している。各CMOSインバータ８のpMOSトランジスタのソースには、外部電源線VDDが接続されている。
【０００７】
スタンバイモード中、入力信号INは論理０に、CMOSインバータ２の出力は論理１（昇圧電圧VPP）に、CMOSインバータ４の出力は論理０に、ラッチ回路６の出力OUTは論理１になっている。半導体集積回路の動作モードがパワーダウンモードに移行し、図７（ａ）に示したように、昇圧電圧VPPが降圧電圧Viiより低くなると、CMOSインバータ４の入力は、論理１から論理０に変化する。CMOSインバータ４は、論理１を誤出力するため、ラッチ回路６のデータは反転する。すなわち、パワーダウンモード中に保持されるべきラッチ回路６のデータは、破壊されてしまう。したがって、パワーダウンモードからスタンバイモードあるいはアクティブモードに移行したときに、半導体集積回路は誤動作するおそれがある。
【０００８】
本発明の目的は、半導体集積回路の誤動作を防止することにある。特に、複数の動作モードを有する半導体集積回路において、動作モードの切り替わり時に、内部回路が誤動作するを防止することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路では、第１電圧生成回路は、第１内部電源線に供給する第１内部電源電圧を生成する。第２電圧生成回路は、第２内部電源線に供給する第２内部電源電圧を生成する。短絡回路は、第１および第２電圧生成回路がともに動作を停止しているときに、第１内部電源線と第２内部電源線とを短絡する。
例えば、第１および第２電圧生成回路は、外部電源電圧に基づいて第１および第２内部電源電圧をそれぞれ生成する。また、例えば、第１内部電源電圧は、外部電源電圧より高い昇圧電圧であり、第２内部電源電圧は、外部電源電圧より低い降圧電圧である。
【００１０】
第１および第２電圧生成回路が動作を停止すると、第１および第２内部電源線は、フローティングになる。各内部電源線に蓄積された電荷は、リークパスを介して徐々に抜けていく。この際、電荷は、両内部電源線に再分配されるため、第１内部電源電圧と第２内部電源電圧は、同じ値になり、かつ降下していく。
このため、例えば、第１内部電源電圧が、第２内部電源電圧より高い場合、第１および第２電圧生成回路が動作を停止後、第１内部電源電圧が第２内部電源電圧より低くなることはない。したがって、第１および第２内部電源電圧が逆転することを防止でき、第１および第２内部電源線にそれぞれ接続された内部回路が誤動作することを防止できる。
【００１１】
例えば、短絡回路は、ソース・ドレインの一方を第１内部電源線に接続し、ソース・ドレインの他方を第２内部電源線に接続したトランジスタを有している。このため、簡易な短絡回路で第１および第２内部電源線を互いに短絡できる。
例えば、第１内部回路は、第１および第２内部電源電圧を受けてそれぞれ動作する。半導体集積回路は、第１および第２電圧生成回路の動作を停止し、第１内部回路への第１および第２内部電源電圧の供給を停止するパワーダウンモードを有している。トランジスタは、パワーダウンモード中を示すパワーダウン制御信号の出力に応じてオンする。このため、パワーダウンモードへの移行に同期して、第１および第２内部電源線を迅速に短絡できる。また、短絡回路を簡易な論理回路で制御できる。
【００１２】
上述したように、半導体集積回路は、第１および第２電圧生成回路の動作を停止し、第１内部回路への第１および第２内部電源電圧の供給を停止するパワーダウンモードを有している。第１内部回路には、第１および第２内部電源線がそれぞれ接続されている。第２内部回路には、外部電源線が接続されている。第２内部回路は、第１内部回路の出力を受けて動作する。すなわち、第２内部回路は、外部電源電圧を直接受けているため、パワーダウンモード中も動作する。短絡回路は、パワーダウンモード中に第１内部電源線と第２内部電源線とを短絡する。
【００１３】
パワーダウンモードへの移行時に、第１および第２内部電源電圧は、徐々に降下する。このとき、短絡回路が第１および第２内部電源線を互いに短絡するため、第１および第２内部電源電圧が逆転することはない。このため、第１内部回路は、第１および第２内部電源電圧が所定の電圧（回路が動作可能な電圧）に低下するまでの期間、誤動作せず常に正しい論理の信号を出力する。
【００１４】
したがって、パワーダウンモード中も動作する第２内部回路が、第１内部回路からの誤った出力を受けて誤動作することを防止できる。この結果、パワーダウンモードの解除後、半導体集積回路が誤動作することを防止できる。
また、例えば、半導体集積回路では、半導体集積回路は、パワーダウンモードの他に第１動作モードおよび第２動作モードを有している。例えば、第１動作モードは、内部回路が静的状態にあるスタンバイモードであり、第２動作モードは、内部回路が動作するアクティブモードである。第１電圧生成回路は、第１動作モード中に動作する第１電圧生成ユニットと、第２動作モード時に動作する第２電圧生成ユニットとを有している。第２電圧生成回路は、第１動作モード中に動作する第３電圧生成ユニットと、第２動作モード時に動作する第４電圧生成ユニットとを有している。
【００１５】
半導体集積回路の状態が、第１動作モードまたは第２動作モードからパワーダウンモードに切り替わる際に、第１、第３電圧生成ユニットまたは第２、第４電圧生成ユニットが動作を停止する。そして、短絡回路は、第１および第２内部電源線を短絡する。このため、複数の動作モードを有する場合にも、パワーダウンモードへの移行時に、第１および第２内部電源線を短絡することで、内部回路の誤動作を防止できる。
【００１６】
また、例えば、半導体集積回路では、第１電圧生成回路は、第１動作モード中に動作し、第１内部電源電圧に応じて第１電圧生成ユニットを帰還制御する第１検出回路を有している。また、第１電圧生成回路は、第２動作モード中に動作し、第１内部電源電圧に応じて第２電圧生成ユニットを帰還制御する第２検出回路を有している。第２電圧生成回路は、第１動作モード中に動作し、第２内部電源電圧に応じて第３電圧生成ユニットを帰還制御する第３検出回路を有している。また、第２電圧生成回路は、第２動作モード中に動作し、第２内部電源電圧に応じて第４電圧生成ユニットを帰還制御する第４検出回路を有している。各検出回路は、パワーダウンモード中に検出動作を停止する。このため、パワーダウンモード中に、第１および第２内部電源線が短絡され、第１および第２内部電源電圧が変化したときに、検出回路が誤った検出動作をすることを防止できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。DRAMは、メモリセルのリフレッシュを外部に認識されることなく実行する機能を有している。また、DRAMの外部端子仕様および信号の入出力タイミング仕様は、SRAMに合わせられている。すなわち、このDRAMは、SRAMとして動作する擬似SRAMである。
【００１８】
DRAMは、３つの動作モードを有しており、チップの外部から供給されるコマンドに応じて、スタンバイモード（第１動作モード）、アクティブモード（第２動作モード）、およびパワーダウンモードのいずれかの状態になる。スタンバイモードは、有効なコマンドが供給されず、ワード線（後述）が選択されない期間である。このとき、内部回路のうちメモリ動作を制御する内部回路（入力回路を除く論理回路）は、動作せず静的状態にある。アクティブモードは、内部回路が動作し、ワード線が選択され、読み出し動作および書き込み動作等が実行される期間である。パワーダウンモードは、内部電源電圧（後述するVPP、Vii）を生成する電圧生成回路が動作を停止し、内部電源電圧を受ける内部回路が動作を停止する期間である。
【００１９】
DRAMは、コマンドバッファ／デコーダ１０、アドレスバッファ／プリデコーダ１２、VREF生成回路１４、VPP生成回路１６（第１電圧生成回路）、Vii生成回路１８（第２電圧生成回路）、短絡回路２０、メモリコア２２、およびデータ入出力バッファ２４を有している。図中、太線で示した信号線は、複数本で構成されている。信号線の先端の白丸は外部端子を示している。信号名の末尾の"Z"は、正論理を示している。
【００２０】
コマンドバッファ／デコーダ１０は、DRAMの外部から供給されるコマンド信号CMD（チップイネーブル信号、ライトイネーブル信号、アウトプットイネーブル信号等）をコマンド端子を介して受信する。コマンドバッファ／デコーダ１０は、受けた信号をデコードし、読み出し制御信号RDZ、書き込み制御信号WRZ、アクティブ制御信号ACTZ、およびパワーダウン制御信号PDZとして出力する。
【００２１】
アクティブ制御信号ACTZは、読み出し動作を実行する読み出しコマンドまたは書き込み動作を実行する書き込みコマンドが供給されたときに活性化される。読み出し制御信号RDZまたは書き込み制御信号WRZは、アクティブ制御信号ACTZの活性化に対応して活性化される。パワーダウン制御信号PDZは、DRAMをパワーダウンモードに移行するためのパワーダウンコマンドが供給されたときに活性化される。なお、パワーダウンモードへの移行は、パワーダウンコマンドの入力に限らない。専用の端子を使用してパワーダウン信号を外部から直接入力しても良い。
【００２２】
アドレスバッファ／プリデコーダ１２は、DRAMの外部から供給されるアドレス信号ADDをアドレス端子を介して受信する。アドレスバッファ／プリデコーダ１２は、受けた信号をプリデコードし、内部アドレス信号IADDとして出力する。
VREF生成回路１４は、電源端子を介して供給される外部電源電圧VDD（例えば２.５Ｖ）に基づいて、参照電圧VREF1、VREF2を生成する。VPP生成回路１６は、アクティブ制御信号ACTZが活性化されたときまたはパワーダウン制御信号PDZが非活性化されたときに、参照電圧VREF1に基づいて外部電源電圧VDDより高い昇圧電圧VPP（第１内部電源電圧、例えば３.３Ｖ）を生成する。Vii生成回路１８は、アクティブ制御信号ACTZが活性化されたときまたはパワーダウン制御信号PDZが非活性化されたときに、参照電圧VREF2に基づいて外部電源電圧VDDより低い降圧電圧Vii（第２内部電源電圧、例えば２Ｖ）を生成する。
【００２３】
短絡回路２０は、パワーダウン制御信号PDZが活性化されたとき、昇圧電圧VPPを内部回路（第１内部回路）に供給する昇圧電源線VPP（第１内部電源線）と降圧電圧Viiを内部回路（第１内部回路）に供給する降圧電源線Vii（第２内部電源線）とを短絡する。
メモリコア２２は、メモリセルアレイ２６、ワードデコーダ２８、センスアンプ／スイッチ３０、およびコラムデコーダ３２を有している。
【００２４】
メモリセルアレイ２６は、転送トランジスタおよびキャパシタを含む複数のメモリセルMC、各メモリセルMCの転送トランジスタのゲートに接続されたワード線WL、および転送トランジスタのデータ入出力ノードに接続されたビット線BLを有している。
ワードデコーダ２８は、内部アドレス信号IADDのうちロウアドレス信号に応じてワード線WLのいずれかを選択する。選択されたワード線WLには、昇圧電圧VPPが供給される。
【００２５】
センスアンプ／スイッチ３０は、図示しないセンスアンプおよびコラムスイッチを有している。センスアンプは、例えば読み出し動作時に、ビット線BLを介してメモリセルMCから読み出されるデータを増幅する。コラムスイッチは、ビット線BLに読み出された読み出しデータをデータバス線を介してデータ入出力バッファ２４に伝達し、データバス線を介して供給される書き込みデータをビット線BLに伝達する。
【００２６】
コラムデコーダ３２は、内部アドレス信号IADDのうちコラムアドレス信号に応じてコラムスイッチを制御する制御信号を出力する。
データ入出力バッファ２４は、読み出しデータをデータ端子DQを介して出力し、書き込みデータをデータ端子を介して入力する。
なお、昇圧電圧VPP、および降圧電圧Viiは、メモリコア２２および所定の内部回路（第１内部回路）にそれぞれ供給される。外部電源電圧VDDは、パワーダウンモード時にデータを保持する必要のある内部回路（ラッチ回路、レジスタ等を含む第２内部回路）に供給される。
【００２７】
図２は、VPP生成回路１６およびVii生成回路１８を示している。
VPP生成回路１６は、スタンバイモード時に動作するVPP検出回路３４（第１検出回路）、アクティブモード時に動作するVPP検出回路３６（第２検出回路）、および昇圧回路３８を有している。昇圧回路３８は、スタンバイモード時に動作する昇圧ユニット３８ａ（第１電圧生成ユニット）およびアクティブモード時に動作する昇圧ユニット３８ｂ（第２電圧生成ユニット）を有している。
【００２８】
VPP検出回路３４は、パワーダウン制御信号PDZの低レベル時に動作し、昇圧電圧VPPが参照電圧VREF1より低いときに動作信号OPT1Zを活性化する。すなわち、VPP検出回路３４は、スタンバイモード時およびアクティブモード時に昇圧電圧VPPに応じて昇圧ユニット３８ａを帰還制御し、パワーダウンモード時に動作を停止する。
【００２９】
VPP検出回路３６は、アクティブ制御信号ACTZの高レベル時に動作し、昇圧電圧VPPが参照電圧VREF1より低いときに動作信号OPT2Zを活性化する。すなわち、VPP検出回路３６は、アクティブモード時に昇圧電圧VPPに応じて昇圧ユニット３８ｂを帰還制御し、スタンバイモードおよびパワーダウンモード時に動作を停止する。
【００３０】
VPP検出回路３４、３６は、パワーダウンモード中に検出動作を停止する。このため、動作モードがパワーダウンモードに移行し、昇圧電圧VPPが変化したときに、VPP検出回路３４、３６が誤って検出動作することを防止できる。
昇圧ユニット３８ａ、３８ｂは、動作信号OPT1Z、OPT2Zをそれぞれ受けたときに動作し、外部電源電圧VDDをカップリング容量を利用したポンピング動作等により昇圧し、昇圧電圧VPPを生成する。
【００３１】
Vii生成回路１８は、スタンバイモード時に動作するVii検出回路４０（第３検出回路）、アクティブモード時に動作するVii検出回路４２（第４検出回路）、および降圧回路４４を有している。降圧回路４４は、スタンバイモード時に動作する降圧ユニット４４ａ（第３電圧生成ユニット）およびアクティブモード時に動作する降圧ユニット４４ｂ（第４電圧生成ユニット）を有している。
【００３２】
Vii検出回路４０は、パワーダウン制御信号PDZの低レベル時に動作し、降圧電圧Viiが参照電圧VREF2より高いときに動作信号OPT3Zを活性化する。すなわち、Vii検出回路４０は、スタンバイモードおよびアクティブモード時に降圧電圧Viiに応じて降圧ユニット４４ａを帰還制御し、パワーダウンモード時に動作を停止する。
【００３３】
Vii検出回路４２は、アクティブ制御信号ACTZの高レベル時に動作し、降圧電圧Viiが参照電圧VREF2より高いときに動作信号OPT4Zを活性化する。すなわち、Vii検出回路４２は、アクティブモード時に降圧電圧Viiに応じて降圧ユニット４４ｂを帰還制御し、スタンバイモード時およびパワーダウンモード時に動作を停止する。
【００３４】
Vii検出回路４０、４２は、パワーダウンモード中に検出動作を停止する。このため、動作モードがパワーダウンモードに移行し、降圧電圧Viiが変化したときに、Vii検出回路４０、４２が誤って検出動作することを防止できる。
降圧ユニット４４ａ、４４ｂは、動作信号OPT3Z、OPT4Zを受けたときにそれぞれ動作し、外部電源電圧VDDを容量分割等により分圧することで降圧電圧Viiを生成する。
【００３５】
図３は、短絡回路２０の詳細を示している。短絡回路２０は、縦続接続されたCMOSインバータ２０ａ、２０ｂと、一方の出力を他方の入力に帰還させたNORゲート２０ｃ、２０ｄと、pMOSトランジスタ２０ｅとを有している。
CMOSインバータ２０ａ、２０ｂのpMOSトランジスタのソースは、外部電源線VDDに接続されている。CMOSインバータ２０ａは、パワーダウン制御信号PDZを受けている。
【００３６】
NORゲート２０ｃは、CMOSインバータ２０ａの出力およびNORゲート２０ｄの出力を受けている。NORゲート２０ｄは、CMOSインバータ２０ｂの出力およびNORゲート２０ｃの出力を受けている。NORゲート２０ｃ、２０ｄのpMOSトランジスタのソースは、昇圧電源線VPPに接続されている。
pMOSトランジスタ２０ｅは、ソース・ドレインの一方を昇圧電源線VPPに接続し、ソース・ドレインの他方を降圧電源線Viiに接続し、ゲートでNORゲート２０ｄの出力を受けている。NORゲート２０ｄは、パワーダウン制御信号PDZが高レベルのとき常に低レベルを出力する。このため、パワーダウン制御信号PDZが高レベルのとき、pMOSトランジスタ２０ｅは常にオンし、昇圧電源線VPPと降圧電源線Viiとを短絡する。すなわち、pMOSトランジスタ２０ｅは、パワーダウン制御信号PDZの論理を直接受けて動作する。
【００３７】
図４は、スタンバイモードからパワーダウンモードに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化を示している。
この実施形態では、上述したように、スタンバイモード時にコマンド端子を介してパワーダウンコマンドが供給されることで、DRAMの状態はパワーダウンモードに移行する。この際、図１に示したコマンドバッファ／デコーダ１０は、パワーダウン制御信号PDZを高レベルに変化させる（図４（ａ））。図２に示したVPP生成回路１６のVPP検出回路３４は、高レベルのパワーダウン制御信号PDZを受けて検出動作を停止し、動作信号OPT1Zを低レベルに変化させる（図４（ｂ））。昇圧ユニット３８ａは、低レベルの動作信号OPT1Zを受けて動作を停止する。スタンバイモード時には、VPP検出回路３６は、検出動作を停止し、低レベルの動作信号OPT2Zを出力している（図４（ｃ））。このため、昇圧ユニット３８ｂは、動作を停止している。
【００３８】
同様に、Vii生成回路１８のVii検出回路４０は、高レベルのパワーダウン制御信号PDZを受けて検出動作を停止し、動作信号OPT3Zを低レベルに変化させる（図４（ｄ））。降圧ユニット４４ａは、低レベルの動作信号OPT3Zを受けて動作を停止する。スタンバイモード時には、Vii検出回路４２は、検出動作を停止し、低レベルの動作信号OPT4Zを出力している（図４（ｅ））。このため、降圧ユニット４４ｂは、動作を停止している。
【００３９】
この結果、スタンバイモードからパワーダウンモードへの切り替わりにより、昇圧回路３８および降圧回路４４は、いずれも動作を停止する。
図３に示した短絡回路２０のpMOSトランジスタ２０ｅは、高レベルのパワーダウン制御信号PDZに応答してオンし、昇圧電源線VPPと降圧電源線Viiを短絡する。この結果、昇圧電圧VPPおよび降圧電圧Viiは、所定の期間後に同じ電圧になり、その後徐々に降下する（図４（ｆ））。スタンバイモード時に、昇圧電圧VPPは、降圧電圧Viiより高い。このため、昇圧回路３８および降圧回路４４が動作を停止した後に、昇圧電圧VPPが降圧電圧Viiより低くなることはない。
【００４０】
図５は、第１内部回路および第２内部回路の例を示している。
第１内部回路は、縦続接続されたCMOSインバータ４６、４８として形成され、第２内部回路は、ラッチ回路５０として形成されている。 CMOS インバータ４６の pMOS トランジスタのソースには、昇圧電源線 VPP が接続されている。CMOSインバータ４８のpMOSトランジスタのソースには、降圧電源線Viiが接続されている。ラッチ回路５０は、入力と出力とが互いに接続された２つのCMOSインバータ５２を有している。各CMOSインバータ５２のpMOSトランジスタのソースには、外部電源線VDDが接続されている。
【００４１】
スタンバイモード中、入力信号INは論理０に、CMOSインバータ４６の出力は論理１（昇圧電圧VPP）に、CMOSインバータ４８の出力は論理０に、ラッチ回路５０の出力OUTは論理１になっている。
動作モードがスタンバイモードからパワーダウンモードに移行したとき、短絡回路２０が昇圧電源線VPPおよび降圧電源線Viiを互いに短絡するため、昇圧電圧VPPは、降圧電圧Viiより低くなることなない。このため、CMOSインバータ４６、４８は、昇圧電圧VPPおよび降圧電圧Viiが所定の電圧（回路が動作可能な電圧）に低下するまでの期間、誤動作せず常に正しい論理の信号を出力する。したがって、ラッチ回路５０が、CMOSインバータ４８からの誤った出力を受けて誤動作することはない。パワーダウンモード中に保持されるべきラッチ回路５０のデータが、反転することが防止されるため、動作モードがパワーダウンモードからスタンバイモード、アクティブモードに移行したときに、DRAMは正常に動作する。
【００４２】
以上、本実施形態では、パワーダウンモード中に、短絡回路２０によって、昇圧電源線VPPと降圧電源線Viiを互いに短絡した。このため、昇圧電圧VPPが降圧電圧Viiより低くなることを防止できる。したがって、昇圧電源線VPPおよび降圧電源線Viiがそれぞれ接続される第１内部回路は、誤動作せず常に正しい論理の信号を出力する。この結果、パワーダウンモード中も動作する第２内部回路が、第１内部回路からの誤った出力を受けて誤動作することを防止できる。第２内部回路が誤動作しないため、パワーダウンモードの解除後、DRAMが誤動作することを防止できる。
【００４３】
複数の動作モードを有する場合にも、パワーダウンモードへの移行時に、昇圧電源線VPPおよび降圧電源線Viiを短絡することで、内部回路の誤動作を防止できる。
pMOSトランジスタ２０ｅのソース・ドレインの一方を昇圧電源線VPPに接続し、pMOSトランジスタ２０ｅのソース・ドレインの他方を降圧電源線Viiに接続した。このため、簡易な短絡回路２０で昇圧電源線VPPと降圧電源線Viiとを短絡できる。
【００４４】
pMOSトランジスタ２０ｅのゲートをパワーダウン制御信号PDZの論理で直接制御したので、昇圧電源線VPPと降圧電源線Viiとを迅速に短絡できる。
図６は、本発明の半導体集積回路の第２の実施形態を示している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４５】
この実施形態は、第１の実施形態の短絡回路２０にnMOSトランジスタ２０ｆが追加されて構成されている。その他の構成は、第１の実施形態と同じである。すなわち、この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してDRAMとして形成されている。DRAMは、SRAMとして動作する擬似SRAMである。
nMOSトランジスタ２０ｆは、ソース・ドレインの一方を昇圧電源線VPPに接続し、ソース・ドレインの他方を降圧電源線Viiに接続し、ゲートでNORゲート２０ｃの出力を受けている。
【００４６】
NORゲート２０ｃは、パワーダウン制御信号PDZが高レベルのとき常に高レベルを出力する。このため、パワーダウン制御信号PDZが高レベルのとき、ｎ MOSトランジスタ２０ｆは常にオンし、昇圧電源線VPPと降圧電源線Viiとを短絡する。すなわち、ｎ MOSトランジスタ２０ｆは、パワーダウン制御信号PDZの論理を直接受けて動作する。
【００４７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、pMOSトランジスタ２０ｅおよびnMOSトランジスタ２０ｆを用いて、昇圧電源線VPPと降圧電源線Viiとを短絡したので、パワーダウンモードへの移行時に、昇圧電源線VPPと降圧電源線Viiとを、迅速に同じ電圧にできる。
【００４８】
なお、上述した実施形態では、本発明を擬似SRAMとして動作するDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック同期式のSDRAMに適用してもよい。あるいは、本発明をマイクロコンピュータ、ロジックLSI、システムLSI等の半導体集積回路に適用しても良い。
【００４９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５０】
【発明の効果】
本発明の半導体集積回路では、第１および第２電圧生成回路が動作を停止後、第１内部電源電圧が第２内部電源電圧より低くなることはない。したがって、第１および第２内部電源電圧が逆転することを防止でき、第１および第２内部電源線にそれぞれ接続された内部回路が誤動作することを防止できる。
また、本発明の半導体集積回路では、簡易な短絡回路で第１および第２内部電源線を互いに短絡できる。
【００５１】
また、本発明の半導体集積回路では、このため、パワーダウンモードへの移行に同期して、第１および第２内部電源線を迅速に短絡できる。また、短絡回路を簡易な論理回路で制御できる。
また、本発明の半導体集積回路では、パワーダウンモード中も動作する第２内部回路が、第１内部回路からの誤った出力を受けて誤動作することを防止できる。この結果、パワーダウンモードの解除後、半導体集積回路が誤動作することを防止できる。
【００５２】
また、本発明の半導体集積回路では、複数の動作モードを有する場合にも、パワーダウンモードへの移行時に、第１および第２内部電源線を短絡することで、内部回路の誤動作を防止できる。
また、本発明の半導体集積回路では、パワーダウンモード中に、第１および第２内部電源線が短絡され、第１および第２内部電源電圧が変化したときに、検出回路が誤った検出動作をすることを防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１のVPP生成回路およびVii生成回路を示すブロック図である。
【図３】図１の短絡回路の詳細を示す回路図である。
【図４】第１の実施形態のおけるスタンバイモードからパワーダウンモードに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化を示す説明図である。
【図５】第１内部回路および第２内部回路の例を示す回路図である。
【図６】第２の実施形態におけるの短絡回路の詳細を示す回路図である。
【図７】従来のスタンバイモードからパワーダウンモードに移行する際の昇圧電圧VPPおよび降圧電圧Viiの変化を示す説明図である。
【図８】従来の半導体集積回路の誤動作の例を示す説明図である。
【符号の説明】
１０ コマンドバッファ／デコーダ
１２ アドレスバッファ／プリデコーダ
１４ VREF生成回路
１６ VPP生成回路
１８ Vii生成回路
２０ 短絡回路
２０ａ、２０ｂ CMOSインバータ
２０ｃ、２０ｄ NORゲート
２０ｅ pMOSトランジスタ
２０ｆ nMOSトランジスタ
２２ メモリコア
２４ データ入出力バッファ
２６ メモリセルアレイ
２８ ワードデコーダ
３０ センスアンプ／スイッチ
３２ コラムデコーダ
３４ VPP検出回路
３６ VPP検出回路
３８ 昇圧回路
３８ａ、３８ｂ 昇圧ユニット
４０ Vii検出回路
４２ Vii検出回路
４４ 降圧回路
４４ａ、４４ｂ 降圧ユニット
４６、４８ CMOSインバータ
５０ ラッチ回路
５２ CMOSインバータ
CMD コマンド信号
RDZ 読み出し制御信号
WRZ 書き込み制御信号
ACTZ アクティブ制御信号
PDZ パワーダウン制御信号
IADD 内部アドレス信号
VDD 外部電源電圧
VREF 参照電圧
VPP 昇圧電圧、昇圧電源線
Vii 降圧電圧、降圧電源線
MC メモリセル
WL ワード線
BL ビット線
DQ データ端子
OPT1Z、OPT2Z、OPT3Z、OPT4Z 動作信号
Claims (6)
- 第１内部電源線に供給する第１内部電源電圧を、外部電源電圧より高い昇圧電圧として生成する第１電圧生成回路と、
第２内部電源線に供給する第２内部電源電圧を、前記外部電源電圧より低い降圧電圧として生成する第２電圧生成回路と、
前記第１および第２電圧生成回路がともに動作を停止しているときに、前記第１内部電源線と前記第２内部電源線とを短絡する短絡回路と、
前記第１および第２内部電源線が接続されている第１内部回路と、
外部電源線が接続され、前記第１内部回路の出力を受けて動作する第２内部回路とを備え、
前記第１および第２電圧生成回路の動作を停止し、前記第１内部回路への前記第１および第２内部電源電圧の供給を停止するパワーダウンモードを有し、
前記短絡回路は、前記パワーダウンモード中に、ともにフローティング状態である第１内部電源線と第２内部電源線とを短絡することを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記短絡回路は、ソース・ドレインの一方を前記第１内部電源線に接続し、ソース・ドレインの他方を前記第２内部電源線に接続したトランジスタを有することを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記トランジスタは、前記パワーダウンモードを示すパワーダウン制御信号の出力に応じてオンすることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
第１動作モードおよび第２動作モードを有し、
前記第１電圧生成回路は、第１動作モード中に動作する第１電圧生成ユニットと、第２動作モード時に動作する第２電圧生成ユニットとを有し、
前記第２電圧生成回路は、前記第１動作モード中に動作する第３電圧生成ユニットと、前記第２動作モード時に動作する第４電圧生成ユニットとを有することを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、
前記第１電圧生成回路は、第１動作モード中に動作し、前記第１内部電源電圧に応じて前記第１電圧生成ユニットを帰還制御する第１検出回路と、第２動作モード中に動作し、前記第１内部電源電圧に応じて前記第２電圧生成ユニットを帰還制御する第２検出回路とを有し、
前記第２電圧生成回路は、第１動作モード中に動作し、前記第２内部電源電圧に応じて前記第３電圧生成ユニットを帰還制御する第３検出回路と、第２動作モード中に動作し、前記第２内部電源電圧に応じて前記第４電圧生成ユニットを帰還制御する第４検出回路とを有することを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、
前記第１動作モードは、前記第１および第２内部回路が静的状態にあるスタンバイモードであり、
前記第２動作モードは、前記第１および第２内部回路が動作するアクティブモードであることを特徴とする半導体集積回路。
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