DE3826745C2

DE3826745C2 -

Info

Publication number: DE3826745C2
Application number: DE3826745A
Authority: DE
Inventors: Takayuki Itami Hyogo Jp Miyamoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-08-07
Filing date: 1988-08-05
Publication date: 1992-04-23
Also published as: DE3826745A1; JPS6441519A; US4905199A

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren nach dem Oberbegriff des Patentanspruches 9.

Eine derartige Einrichtung und ein derartiges Verfahren sind aus der DE 641 A1 bekannt. Es handelt sind dabei speziell um eine Schaltungsanordnung zur Steuerung der Sperrvorspannung für das Substrat. Die Schaltung wird normalerweise mit einer Versorgungsspannung V_CC versorgt. Diese Versorgungsspannung speist eine Substratspannungsgeneratorschaltung. Wenn im Ausnahmefall die Versorgungsspannung V_CC oder die an das Substrat angelegte Substratspannung aufgrund einer Fehlfunktion auf Null geht, wird aus einer Batterie als Reserve eine Spannung angelegt, die einen Notbetrieb ermöglicht, so daß die Sperrvorspannung aufrechterhalten bleiben kann.

Aus der US-PS 43 37 524 ist eine Schaltung bekannt, mit der Bitleitungen einer statischen Halbleiterspeichereinrichtung vorgespannt werden können. Ein Spannungskomparator zum Überwachen der Versorgungsspannung V_CC ist vorgesehen. Wenn die Versorgungsspannung V_CC zusammenbricht, werden Notmaßnahmen ergriffen, insbesondere wird eine zweite Spannungsquelle zugeschaltet, des weiteren werden das Schreiben und das Lesen unterbrochen.

Fig. 1 zeigt in einem Blockdiagramm eine Speicherplatine 40, wie sie allgemein in Apparaturen, die Computer benützen, verwendet wird. Entsprechend Fig. 1 weist die Speicherplatine 40 eine Anzahl von jeweils die Halbleiterspeichereinrichtung darstellenden Speicherelementen 1 zum Speichern von Datensignalen und eine Steuerschaltung 41 zum Steuern des Speicherelementes 1 auf. Das Speicherelement 1 ist zur Spannungsversorgung über einen Anschluß 42 mit einer äußeren Spannungsversorgung V_CC1 verbunden und die Steuerschaltung 41 ist zur Spannungsversorgung über einen Anschluß 43 mit einer anderen äußeren Spannungsversorgung V_CC2 verbunden. Die Steuerschaltung 41 erzeugt ein (Zeilenadressenauswahl)- Signal, ein (Spaltenadressenauswahl)-Signal und Adressensignale, und steuert entsprechend den Befehlen einer CPU (Zentrale Prozeßeinheit) das Lesen/Schreiben des Speicherelementes 1.

Um das Speicherelement 1 und die Steuerschaltung 41 mit Spannung zu versorgen, werden verschiedene Spannungsversorgungen V_CC1 und V_CC2, wie in Fig. 1 gezeigt, verwendet, oder es wird eine übliche Spannungsversorgung benützt. Wenn für ein Speicherelement 1 z. B. eine Zusatzspannungsversorgung benutzt wird, werden zwei verschiedene Versorgungsspannungen verwendet. In jedem Fall hängt der Pegel (hoch oder niedrig) des auf das Speicherelement 1 angewendete -Signales vom System ab, wenn Leistung eingeschaltet wird.

Fig. 2 zeigt in einem Blockdiagramm einen 1 M-Bit dynamischen RAM (Schreib/Lese-Speicher), der eine Ausführungsform eines Speicherelementes darstellt. Der in Fig. 2 gezeigte dynamische RAM ist aus "A reliable 1-M bit DRAM with a multi-bit-test mode", M. Kumanoya et al., 1985 (IEEE Journal Solid-State Circuits, vol. SC-20, pp. 909-913) und auch aus "A Fast 256K × 4 CMOS DRAM with a Distributed Sense and Unique Restore Circuits", H. Miyamoto et al., 1987 (IEEE Journal Solid-State Circuits, vol. SC-22, pp. 861-867) bekannt.

Unter Bezugnahme auf Fig. 2 weist ein dynamischer RAM eine Taktgeberschaltung 10 zur Abgabe von Taktsignalen Φ₁ und Φ₂ auf, die als Reaktion auf ein -Signal und ein -Signal diesen dynamischen RAM steuert. Das -Signal und das - Signal werden jeweils über einen -Anschluß 8 und einen - Anschluß 4 von außen angelegt. Eine Spannungsversorgung V_CC (5 V) und die Masse V_SS (0 V) werden jeweils von außen über einen Spannungsversorgungsanschluß 2 und einem Masseanschluß 3 angelegt.

Fig. 3 zeigt in einem Zeitablaufplan die Änderung des Stromes, der in dem dynamischen RAM verbraucht wird. Entsprechend Fig. 3 weist der dynamische RAM zwei Betriebszustände auf, einen Ruhezustand und einen Aktivzustand. Der dynamische RAM wird in den Ruhezustand gebracht, wenn ein -Signal mit hohem Pegel angelegt ist, während er in den Aktivzustand gebracht wird, wenn ein -Signal mit niedrigem Pegel angelegt ist. Wie aus der Figur ersichtlich, ändert sich der von der Spannungsversorgung (V_CC nach Fig. 2) fließende Strom I_CC, der verbraucht wird, in Abhängigkeit vom Betriebszustand des dynamischen RAM.

Im Ruhezustand fließt ein ungefähr konstanter Strom I₂ von ca. 1 bis 3 mA von der Spannungsversorgung V_CC zum dynamischen RAM. (Der Grund dafür wird später beschrieben.)

Unmittelbar nach Änderung des -Signales vom hohen zum niedrigen Pegel wird der dynamische RAM in den Aktivzustand gebracht und es fließt ein vorübergehender Strom I_a. Der Strom I_a weist hauptsächlich einen Ladungsstrom zur Aktivierung der Taktgeberschaltung 10 und einen Betriebsstrom zum Betreiben eines Zeilenadreßpuffers 21 und eines Zeilendekoders 22 aus Fig. 2 auf. 30 bis 50 nsec nach der Änderung des -Signales zum niedrigen Pegel fließt ein vorübergehender Strom I_b. Der Strom I_b wird durch einen Leseverstärker 24 zum Laden der Bit- Leitungen in einer Speicheranordnung 25 verbraucht. Der Ladebetrieb der Bit-Leitung durch den Leseverstärker 24 im Aktivzustand wird später genauer beschrieben.

Wenn der Strom I_b abfällt, fließt ein konstanter Strom I₄ zum Aktivieren eines Datenausgangspuffers 27. Der Strom I₄ beträgt im Normalzustand weniger als 10 mA.

Unmittelbar nach der Änderung des -Signales vom niedrigen Pegel zum hohen Pegel wird der dynamische RAM in den Ruhezustand gebracht, wodurch ein vorübergehender Strom I_c fließt. Der Strom I_c weist hauptsächlich einen Strom zum Bringen der Taktgeberschaltung 10 in den Ruhezustand und einen Strom zum Bringen des Zeilenadreßpuffers 21 und des Zeilendekoders 22 in den Ruhezustand auf.

Fig. 4 zeigt in einem schematischen Diagramm die Taktgeberschaltung des dynamischen RAM aus Fig. 2. Entsprechend Fig. 4 weist die Taktgeberschaltung 10 eine mit einem -Anschluß 4 verbundene Pufferschaltung und eine innere Schaltung 11 auf, die zwischen einer Spannungsversorgung V_CC und der Masse V_SS geschaltet sind und die zur Abgabe von Taktsignalen Φ₁ und Φ₂ als Reaktion zu einem Signal von der Pufferschaltung dient. Die Pufferschaltung weist zwei in Reihe verbundene Inverter 5a und 5b auf. Das Bezugszeichen I_cc stellt den verbrauchten Stromfluß von der Spannungsversorgung V_CC zu einem dynamischen RAM 1 dar.

In einer Schaltung, die von außen ein Eingangssignal empfängt, weist eine mit einem Eingangsanschluß verbundene Pufferschaltung im allgemeinen Inverter auf. Eine Pufferschaltung, die Inverter verwendet, ist z. B. beschrieben in Neil H. E. Weste et al., "PRINCIPLES OF CMOS VLSI DESIGN", Seiten 227- 229, veröffentlicht von ADDISON-WESLEY PUBLISHING COMPANY, 1985.

Es folgt eine Beschreibung des Betriebes, der abläuft, wenn die Spannungsversorgung V_CC von außen an den dynamischen RAM aus Fig. 4 angelegt wird.

Die Fig. 5 und 6 zeigen in Zeitablaufplänen eine Signaländerung zur Erläuterung der Betriebsweise des dynamischen RAM aus Fig. 4. Entsprechend der Fig. 5 und 6 beginnt das Anlegen der Versorgungsspannung an den Anschluß 2 ab einem Zeitpunkt t₁ und die angelegte Spannung steigt bis zu einem vorbestimmten Spannungspegel an. Wenn die angelegte Spannung den vorbestimmten Spannungspegel erreicht, ändert sie ihren Wert im weiteren nicht.

Fig. 5 zeigt den Fall, bei dem ein -Signal mit hohem Pegel an den -Anschluß 4 vor dem Zeitpunkt t₁ angelegt wird. Wenn sich das -Signal auf einem hohen Pegel befindet, ist der dynamische RAM im Ruhezustand, während er sich bei einem - Signal mit niedrigem Pegel im Aktivzustand befindet. Der Leistungsverbrauch ist klein, wenn der dynamische RAM im Ruhezustand ist, und er ist groß, wenn der dynamische RAM im Aktivzustand ist. Daher wird die Spannungsversorgung V_CC (zum Beispiel 5 V) an den dynamischen RAM angelegt, während der dynamische RAM in dem Ruhezustand nach Fig. 5 ist. Als Ergebnis wird, nachdem der in den dynamischen RAM fließende Strom I_cc seinen kleinen Spitzenwert I₁ (einige mA) bei einem Zeitabschnitt t₂ erreicht hat, der Wert auf I₂ verringert, der kleiner als I₁ ist, und anschließend stabilisiert. Der Wert I₂ ist ein Stromwert, der zum Betrieb im Ruhezustand notwendig ist. Der Grund, warum die verschiedenen Werte fließen, wird im folgenden beschrieben.

Fig. 7 zeigt in einem schematischen Diagramm eine Pufferschaltung in der wie in Fig. 4 gezeigten Taktgeberschaltung 10. Entsprechend Fig. 7 weist die Pufferschaltung zwei Inverter 5a und 5b auf. Der Inverter 5a weist eine Reihenschaltung eines P-Kanal-MOS-Transistors Q1 und eines N-Kanal-MOS-Transistors Q2, die zwischen der Spannungsversorgung V_CC und der Masse V_SS verbunden sind, auf. Die Gates der Transistoren Q1 und Q2 sind miteinander verbunden und das -Signal wird hieran angelegt. Der Inverter 5b weist ebenfalls einen P-Kanal-MOS-Transistor Q3 und einen N-Kanal-MOS-Transistor Q4 auf, die in einer ähnlichen Art und Weise wie beim Inverter 5a verbunden sind. Die Gates der Transistoren Q3 und Q4 sind zusammen mit dem Ausgang des Inverters 5a verbunden. Eine Streukapazität C10 befindet sich zwischen dem Ausgangsknoten N10 des Inverters 5a und der Masse V_SS, und eine Streukapazität C11 befindet sich zwischen dem Ausgangsknoten N11 des Inverters 5b und der Masse V_SS.

Fig. 8 zeigt in einem Zeitablaufplan die Änderung der Spannung an dem Ausgangsknoten der beiden in Fig. 7 gezeigten Inverter, wenn die Spannungsversorgung V_CC ansteigt. Entsprechend den Fig. 7 und 8, sind die Knoten N10 und N11 auf 0 V, bevor die Spannung der Spannungsversorgung V_CC ansteigt. Wenn die Spannungsversorgung V_CC ansteigt, nachdem ein -Signal mit hohem Pegel angelegt ist, bleibt der Ausgangsknoten N10 des Inverters 5a auf 0 V. Währenddessen wird der Ausgangsknoten N11 des Inverters 5b auf eine Spannung mit hohem Pegel gebracht, so daß die zwischen dem Knoten N11 und der Masse V_SS befindliche Streukapazität C11 aufgeladen wird. Dadurch fließt ein Ladestrom von der Spannungsversorgung V_CC.

Wie in Fig. 2 gezeigt, sind in dem dynamischen RAM verschiedene periphere Schaltungen vorgesehen, von denen, in den meisten Fällen, jede davon Schaltungen wie in Fig. 7 gezeigt aufweist. Wie oben beschrieben, fließen unmittelbar nach Einschalten der Spannungsversorgung V_CC Ladeströme zum Aufladen der Streukapazitäten in diesen Schaltungen, wodurch ein Spitzenstrom I₁ zum Zeitpunkt t₂, wie in Fig. 5 gezeigt ist, verursacht wird.

Unter erneuter Bezugnahme auf Fig. 7 wird der Strom I₂ eines konstanten Wertes, der nach dem Zeitabschnitt t₂ verbraucht wird, beschrieben. Der Strom I₂ entspricht dem Strom I₂ von der Spannungsversorgung V_CC, wie in Fig. 3 gezeigt.

Im allgemeinen weist das -Signal einen Spannungspegel auf, der ein sogenannter TTL-(Transistor-Transistor-Logik)-Pegel ist. Im genaueren beträgt der hohe Pegel des -Signales ungefähr 2,4 V, während die Spannungsversorgung 5 V beträgt. Der Transistor Q2 wird als Reaktion auf ein -Signales mit hohem Pegel, das zwischen dem Gate und der Source desselben angelegt ist, eingeschaltet. Währenddessen erhält der Transistor Q1 ungefähr -2,6 (= -(V_CC-2,4)) V zwischen dem Gate und der Source desselben, und wird eingeschaltet. Dadurch werden beide Transistoren Q1 und Q2 eingeschaltet und ein Strom fließt von der Spannungsversorgung V_CC zur Masse V_SS. Dieser Strom ist in dem Strom I₂, der wie in Fig. 5 gezeigt konstant fließt, enthalten. Zusätzlich ist in dem Strom I₂ ein Strom enthalten, der im folgenden beschrieben wird.

Fig. 9 zeigt in einem schematischen Diagramm einen Ringoszillator, 29 der zur Erzeugung einer negativen Spannung in dem dynamischen RAM vorgesehen ist. Entsprechend Fig. 9 weist der Ringoszillator eine ungerade Zahl von Invertern auf, die in Reihe zu einem Ring verbunden sind. Ein pulsierender Strom, der in einigen Megahertz Frequenzen schwankt, fließt von der Spannungsversorgung V_CC in den Ringoszillator. Da dieser Strom von hoher Frequenz ist, erscheint dieser als Gleichstrom und ist in dem Strom I₂ wie in Fig. 5 gezeigt enthalten.

Andererseits zeigt der Zeitablaufplan aus Fig. 6 den Fall, bei dem das Anlegen der Versorgungsspannung V_CC an den dynamischen RAM bei dem Zeitpunkt t₁ beginnt, während das -Signal auf niedrigem Pegel ist. Da die Versorgungsspannung V_CC an den RAM angelegt ist, während der RAM im Aktivzustand ist, steigt der Strom I_CC nach dem Zeitpunkt t₁ an. Zu diesem Zeitpunkt fließt darin ein übermäßig hoher Strom I_CC, da nicht jeder Schaltungsknoten in dem dynamischen RAM notwendigerweise auf einen vorbestimmten hohen oder niedrigen Pegel gebracht wurde. Nachdem der Strom I_CC seinen hohen Spitzenwert I₃ (einige Zehn mA), der größer als der Wert I₁ zum Zeitpunkt t₃ ist, erreicht, wird er daher auf denWert I₄ (unterhalb 10 mA) verringert, der beträchtlich kleiner als der Wert I₃ ist, und anschließend stabilisiert. Der Wert I₄ ist ein Stromwert, der zum Betrieb im Aktivzustand notwendig ist, wobei mit Aktivzustand der gleiche Zustand wie in Fig. 3 gezeigt gemeint ist.

Im folgenden wird eine Beschreibung für den Grund des übermäßig hohen Stromflusses angegeben.

Fig. 10 zeigt in einem schematischen Diagramm ein Beispiel von Teilen des Leseverstärkers 24 und der Speicheranordnung 25 des in Fig. 2 gezeigten dynamischen RAM. Entsprechend Fig. 10 weist der Leseverstärker 24 zwei zwischen einer Bit-Leitung 241 und einer 242 verbundene Latch-Schaltungen auf. Eine Latch-Schaltung besteht aus N-Kanal-MOS-Transistoren Q10 und Q11 und ist über einen N-Kanal-MOS-Transitor Q12 mit der Masse V_SS verbunden. Die andere Schaltung besteht aus P- Kanal-MOS-Transistoren Q13 und Q14 und ist über einen P-Kanal- MOS-Transistor Q15 mit der Spannungsversorgung V_CC verbunden. Die Gates der Transistoren Q12 und Q15 sind so miteinander verbunden, daß sie jeweils Lesesignale Φ_S und _S empfangen, wobei diese Signale zueinander invertiert sind.

Die Speicheranordnung 25 ist über die Bit-Leitungen 241 und 242 mit dem Leseverstärker 24 verbunden. Speicherzellen MC, die jeweils aus einem N-Kanal-MOS-Transistor und einem Kondensator bestehen, sind zwischen der Bit-Leitung 241 oder 242 und der Wortleitung 243 verbunden. Zwischen den jeweiligen Bit- Leitungen 241 und 242 und der Masse V_SS sind Streukapazitäten C_{B 1} und C_{B 2} vorhanden.

Fig. 11 zeigt in einem Zeitablaufplan den Betrieb einer in Fig. 10 gezeigten Schaltung, wenn die Spannungsversorgung V_CC ansteigt, nachdem ein -Signal mit hohem Pegel angelegt ist (dieser Fall entspricht dem in Fig. 5 gezeigten Fall). Unter Bezugnahme auf die Fig. 10 und 11 sind die Bit-Leitungen 241 und 242 auf 0 V, bevor die Spannungsversorgung V_CC ansteigt. Wenn ein -Signal mit hohem Pegel angelegt ist und die Spannungsversorgung V_CC ansteigt, wird ein Lesesignal Φ_S von 0 V an das Gate des Transistors Q12 angelegt. Daher sperrt der Transistor Q12. Währenddessen wird ein Lesesignal _S, das gleichzeitig mit dem Anstieg der Versorgungsspannung V_CC von 0 V auf einen hohen Pegel geht, an das Gate des Transistors Q15 angelegt. Daher sperrt der Transistor Q15 ebenso. Da beide Transistoren Q12 und Q15 sperren, sind die Streukapazitäten C_{B 1} und C_{B 2} nicht aufgeladen. Das heißt, die Bit-Leitungen 241 und 242 sind nicht durch die Spannungsversorgung V_CC aufgeladen, so daß kein Strom von der Spannungsversorgung V_CC hereinfließt.

Fig. 12 zeigt einen Zeitablaufplan, bei dem die Spannungsversorgung V_CC ansteigt, während das -Signal auf niedrigem Pegel bleibt (entsprechend dem in Fig. 6 gezeigten Fall). Entsprechend den Fig. 10 und 12 sind die Bit-Leitungen 241 und 242 vor dem Anstieg der Spannungsversorgung V_CC auf 0 V. Ein Lesesignal Φ_S, das gleichzeitig mit dem Anstieg der Spannungsversorgung V_CC von 0 V auf einen hohen Pegel angestiegen ist, wird an das Gate des Transistors Q12 angelegt. Daher öffnet der Transistor Q12. Währenddessen wird ein Lesesignal _S von 0 V an den Transistor Q15 angelegt, so daß der Transistor Q15 ebenso einschaltet. Da beide Transistoren Q12 und Q15 eingeschaltet werden, fließt Strom von der Spannungsversorgung V_CC über den Transistor Q15 in die Bit- Leitungen 241 und 242 und über den Transistor Q12 zur Masse V_SS. Die Spannungen auf den Bit-Leitungen 241 und 242 werden aufgrund dieses Stromes etwas von 0 V angehoben. Dabei fließt ein Durchgangsstrom von der Spannungsversorgung V_CC zur Masse V_SS über die Transistoren Q15, Q13 oder Q14, Q10 oder Q11 und Q12.

Da der Leseverstärker 24 wie oben beschrieben zwei Latch- Schaltungen aufweist, wird daher zum Beispiel die Bit-Leitung 241 auf einen hohen Pegel und die Bit-Leitung 242 auf einen niedrigen Pegel gebracht. Welche der beiden Bit-Leitungen 241 und 242 auf den hohen Pegel gebracht wird, wird durch ein leichtes Ungleichgewicht zwischen den Streukapazitäten C_{B 1} und C_{B 2}, die ungefähr den gleichen Kapazitätswert aufweisen, bestimmt. Da eine der beiden Bit-Leitungen 241 und 242 durch die Spannungsversorgung V_CC aufgeladen wird, fließt ein Ladestrom von der Spannungsversorgung V_CC in den dynamischen RAM.

Im allgemeinen hat eine Streukapazität C_{B 1} oder C_{B 2} einen Wert von weniger als 0,4 pF. Daher werden beispielsweise im Fall des 1 Mega-Bit dynamischen RAM 2048 Streukapazitäten aufgeladen, mit einem Gesamtkapazitätswert von 819 pF (= 0,4 pF × 2048). Ein Strom zum Aufladen der Gesamtkapazität ist in dem in Fig. 6 gezeigten Strom I₃ enthalten.

Der in Fig. 6 gezeigte Strom I₃ weist neben dem oben beschriebenen Durchgangsstrom und dem Ladungsstrom von der Spannungsversorgung V_CC den folgenden Strom auf. Wiederum entsprechend Fig. 7 wird der Ausgangsknoten N10 des Inverters 5a von 0 V auf eine Spannung mit einem hohen Pegel gebracht, wenn die Spannungsversorgung V_CC mit dem auf niedrigem Pegel bleibenden -Signal ansteigt. Daher wird die zwischen dem Knoten N10 und der Masse V_SS befindliche Streukapazität C10 durch die Spannungsversorgung V_CC aufgeladen, wobei ein Ladungsstrom von der Spannungsversorgung V_CC fließt. Wie oben beschrieben weist der dynamische RAM eine Anzahl von Schaltungen wie in Fig. 7 gezeigt auf, wobei solche Ladungsströme in dem in Fig. 6 gezeigten Strom I₃ enthalten sind.

Inzwischen entspricht der konstante Strom I₄, der nach dem Zeitpunkt t₃ fließt, dem Strom I₄ in dem in Fig. 3 gezeigten Zeitablaufplan.

Wie oben beschrieben, fließt in einem dynamischen RAM der übermäßig hohe Strom I₃ (zum Beispiel 50 mA) von der Spannungsversorgung V_CC, wenn die Spannungsversorgung V_CC eingeschaltet ist. Wegen diesem übermäßig hohen Strom I₃ könnte die Kapazität der Spannungsversorgung ungenügend sein, so daß andere Schaltungen nicht korrekt betrieben werden könnten oder Schmelzsicherungen brechen könnten.

Zusätzlich könnte der übermäßig hohe Strom I₃ möglicherweise ein sogenanntes Latch-Up im Substrat des dynamischen RAM wie im folgenden beschrieben verurschen.

Fig. 13A zeigt in einer Schnittansicht den Aufbau eines CMOS- Inverters auf einem Substrat. Eine Anzahl von wie in der Figur gezeigten CMOS-Invertern sind in der peripheren Schaltung des dynamischen RAM enthalten.

Entsprechend Fig. 13A ist die Substratvorspannung V_BB über einen Substratleiter 35 an einen Siliciumsubstrat 30 vom p- Typ angelegt. Die Substratvorspannung (im folgenden einfach als V_BB bezeichnet) wird von einer V_BB-Erzeugerschaltung 29 erzeugt, die auf dem RAM-Chip vorgesehen ist. Ein p-Kanal MOS- Transistor Q5 ist in einer n-Wanne 31, die in dem Silicium- Substrat 30 vom p-Typ gebildet ist, gebildet. Eine n⁺- Diffusionsschicht 32 dient zum Festlegen einer Spannung der n-Wanne 31 zu der Versorgungsspannung V_CC, die mit einer V_CC- Versorgungsspannungs-Leitung verbunden ist. Eine n⁺-Diffusionsschicht 33 ist in dem p-Typ Silicium-Substrat 30 gebildet und mit der V_cc-Versorgungsspannungs-Leitung verbunden. Eine n⁺-Diffusionsschicht 34 ist in dem p-Typ Silicium-Substrat 30 gebildet und mit einer Masseleitung V_SS verbunden.

Wie man der Zeichnung entnimmt, bilden eine p-n-Übergangs- Kapazität C_WANNE, die zwischen der n-Wanne 31 und dem p-Typ Siliciumsubstrat 30 gebildet ist, und eine p-n-Übergangskapazität Cn⁺, die zwischen der n⁺-Diffusionsschicht 33 und dem p-Typ Silicium-Substrat 30 gebildet ist, eine Komponente der parasitären Kapazität.

Fig. 13B ist eine äquivalente Schaltung der in Fig. 13A gezeigten peripheren Schaltung und wurde zur Erläuterung der parasitären Bipolar-Transistoren und einer parasitären Kapazität, die auf dem dynamischen RAM parasitär ist, vorbereitet.

Anhand der Fig. 13A und 13B wird ein Mechanismus des Latching-Up erklärt. Die periphere Schaltung weist einen parasitären Bipolar-Transistor Tr₁ (pnp-Transistor), der zwischen der Spannungsversorgungs-Leitung V_CC und der V_BB- Erzeugerschaltung über den Widerstand R₂ gekoppelt ist, einen parasitären Bipolar-Transistor Tr₂ (npn-Transistor), der zwischen der Spannungsversorgungs-Leitung V_CC über einen Widerstand R₁ und der Massenleitung V_SS gekoppelt ist, eine parasitäre Gesamtkapazität C_P, die zwischen der Spannungsversorgungs-Leitung V_CC und der V_BB-Erzeugungsschaltung gekoppelt ist, und die V_SS Erzeugungsschaltung, die zwischen der Spannungsversorgungs-Leitung V_CC und der Massenleitung V_SS gekoppelt ist, auf. Die Substratvorspannungs-V_BB-Erzeugerschaltung ist zum Vorsehen einer vorbestimmten negativen Vorspannung an das Substrat vorgesehen.

Der Transitor Tr₁ weist eine p⁺-Diffusionsschicht in der n-Wanne, eine n⁺-Diffusionsschicht 32 in der n-Wanne und das eigentliche Substrat auf. Der Transistor Tr₂ weist eine n⁺- Diffusionsschicht 34, das eigentliche Substrat und eine n⁺- Diffusionsschicht 32 in der n-Wanne auf. Die C_WANNE ist zwischen der n-Wanne 31 und dem Substrat 30 gebildet. Die V_BB- Erzeugerschaltung 29 hält üblicherweise das Substrat auf -3 V. Eine umgekehrte Vorspannung ist zwischen einer Basis und einem Emitter des Transistors Tr₂ angelegt. Der Transistor Tr₂ ist in gesperrtem Zustand. Daher ist keine Spannung zwischen der Basis und dem Emitter des Transistors Tr₂ angelegt, so daß der Transitor Tr₁ ebenso in gesperrtem Zustand ist.

Das Substrat 30 wird auf ein positives Potential gebracht, wenn Ströme von der Spannungsversorgung V_CC fließen. Daher ist eine Vorwärts-Vorspannung an den p-n Übergang in dem Substrat angelegt, die ein Latch-Up verursacht. Da nämlich die Vorwärts- Vorspannung zwischen der Basis und dem Emitter des Transistors Tr₂ angelegt ist, schaltet der Transistor Tr₂ ein. Ein Strom fließt von der Spannungsversorgungs-Leitung V_CC über den Widerstand R₁ und dem Transistor Tr₂ zu der Masseleitung V_SS. Da sich hier der Widerstand R₂ im Substrat befindet, tritt ein Potentialabfall auf und eine Vorwärts-Vorspannung ist zwischen der Basis und dem Emitter des Transistors Tr₁ angelegt. Als Ergebnis schaltet der Transistor Tr₂ ein. Ein Strom fließt zur Basis des Transistors Tr₂ und der Transistor Tr₂ bleibt eingeschaltet (entsprechend dem in Fig. 13B gezeigten Zustand . Da hier der Widerstand R₁ im Substrat ist, bleibt der Transistor Tr₁ eingeschaltet (entsprechend dem in Fig. 13B gezeigten Zustand ). Die Zustände und treten fortwährend auf und ein Strom fließt weiterhin von der Spannungsversorgungs-Leitung V_CC zu der Masseleitung V_SS. Dieses Phänomen nennt man Latch-Up. Um das Latch-Up-Phänomen zu verhindern, ist eine Substratvorspannungs-Erzeugerschaltung, die im folgenden beschrieben wird, vorgesehen, um das Substrat 30 auf ein negatives Potential zu bringen.

Fig. 14A zeigt in einem schematischen Diagramm ein Beispiel einer V_BB-Erzeugerschaltung. Entsprechend der Fig. 14A weist die V_BB-Erzeugerschaltung einen Ringoszillator 291 mit einer ungeraden Zahl von Invertern, die zu einem Ring verbunden sind, und eine Ladungspumpenschaltung 292, die mit dem Ausgang des Ringoszillators 291 verbunden ist, auf. Die Ladungspumpenschaltung 292 weist einen Ladungspumpenkondensator C_A und zwei N-Kanal-Transitoren Q21 und Q20 auf. Fig. 14B veranschaulicht in einem Zeitablaufplan die Betriebsweise der in Fig. 14A gezeigten V_BB-Erzeugerschaltung. Die Figur zeigt Änderungen eines Ausgangssignales Φ_R des Ringoszillators 291, das Potential eines Knotens N_A zwischen den Transistoren Q21 und Q20 und die Ausgangsspannung V_BB. Die Betriebsweise wird anhand der Fig. 14A und 14B beschrieben.

Wenn ein Spannungssignal mit einem Anstieg des Ausgangssignales Φ_R des Ringoszillators 291 an dem Ladungspumpen-Kondensator C_A (Zeitpunkt t₁₁) angelegt ist, steigt zuerst das Potential des Knotens N_A aufgrund der kapazitiven Kopplung an. Dann schaltet der Transistor Q21 ein, wodurch das Potential des Knotens N_A auf die Schwellenspannung V_TH des Transistors Q21 (Zeitpunkt t₁₂) gezogen wird. Wenn ein Spannungssignal während eines Abfalls des Signals Φ_R an den Kondensator A_A angelegt wird (Zeitpunkt t₁₃), wird das Potential am Knoten N_A aufgrund der kapazitiven Kopplung veringert. Jedoch schaltet während dieser Zeit der Transitor Q22 ein, wodurch die Ausgangsspannung V_BB verringert wird und das Potential an dem Knoten N_A auf ein negatives Potential, das gleich der Schwellenspannung V_TH des Transistors Q22 (Zeitpunkt t₁₄) ist, gezogen wird. Durch Wiederholung dieses Zyklus wird zum Erreichen einer vorgeschriebenen Spannung, die als Substratvorspannung benötigt wird, die Ausgangsspannung V_BB verringert.

Die in Fig. 14C gezeigte Kurve zeigt eine Beziehung zwischen der Ausgangsspannung und der Anzahl von durch die Schwingung der in Fig. 14A gezeigten V_BB-Erzeugerschaltung erzeugten Pulse. Entsprechend Fig. 14C beträgt die maximale Anzahl von Ladungen Q_MAX, die während einer Schwingung des Ringoszillators 291 durch den Kondensator C_A gepumpt werden:

Q_MAX = C_A×(V_CC-2 V_TH) (1)

wobei V_CC eine Versorgungsspannung und C_A der Kapazitätswert des Kondensators C_A ist. Daher beträgt die Ausgangsspannung V_BB, die durch N-fache Schwingung erhalten wird:

V_BB (Q_MAX/C_SUB) × N (2)

wobei mit C_SUB alle p-n-Übergangs-Kapazitäten in dem dynamischen RAM, wie die Kapazitäten C_WANNE und C_n+, die zwischen dem p- Typ Substrat 30 und der n-Wanne 31 und der n⁺-Diffusionsschicht 33 gebildet sind, bezeichnet sind. Als Folge tritt am Ausgang der V_BB-Erzeugerschaltung die Spannung von etwa -(V_CC -2 V_TH) auf.

Obwohl die V_BB-Erzeugerschaltung zum Verhindern des Latch-Up vorgesehen ist, benötigt diese wie in Fig. 14C gezeigt zur Ausgabe einer vorgeschriebenen Spannung viel Zeit, nachdem die Spannungsversorgung V_CC eingeschaltet ist. Daher kann diese nicht immer ein Latch-Up, das durch den übermäßig hohen Strom I₃ unmittelbar nach Einschalten der Spannungsversorgung V_CC verursacht wird, verhindern.

Aufgabe der Erfindung ist es, den beim ersten Einschalten der Spannung entstehenden übermäßig hohen Stromfluß in einer Halbleiterspeichereinrichtung zu verringern, wobei das übergehen in den Latch-Up-Zustand beim ersten Einschalten verhindert werden soll.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung nach dem Patentanspruch 1 und durch ein Verfahren nach dem Patentanspruch 9.

Kurz gesagt weist also der RAM nach dieser Erfindung eine Schaltung zum Erzeugen des Pseudo-Zustandssignales bei Anlegen von Spannung auf, eine Schaltung zum Nachweisen, daß die Substratvorspannung auf einem vorgeschriebenen Pegel eingerichtet ist, und eine Schaltung, die für das Einrichten der Substratvorspannung verantwortlich ist und die entweder ein äußeres Steuersignal oder das Pseudo-Zustandssignal zu einer Steuerschaltung der dynamischen RAM anlegt.

Während des Betriebes arbeitet die dynamische RAM-Einrichtung als Reaktion auf das Pseudo-Zustandssignal mit einem kleineren Stromverbrauch bis die Substratvorspannung erreicht ist. Daher kann der übermäßig hohe Stromfluß unmittelbar nach Einschalten der Spannung verhindert werden. Nachdem die Substratvorspannung erreicht ist, wird der dynamische RAM zusätzlich als Reaktion auf ein äußeres Steuersignal betrieben. Entsprechend dem äußeren Steuersignal beginnt die Speichereinrichtung nicht den Betrieb, solange die Substratvorspannung nicht einen vorgeschriebenen Pegel erreicht.

Dadurch können Fehlfunktionen wie ein Latch-Up unmittelbar nach Einschalten der Spannung verhindert werden.

Bevorzugte Ausführungsformen sind in den Unteransprüchen beschrieben.

Es folgt die Beschreibung eines Ausführungsbeispieles der Erfindung anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockdiagramm einer Speicherplatine, die in Computer-Apparaturen verwendet wird,

Fig. 2 ein Blockdiagramm eines 1 M-Bit dynamischen RAM,

Fig. 3 ein Zeitablaufplan der Änderung des Stromverbrauches in einer dynamischen RAM,

Fig. 4 ein schematisches Diagramm der Taktimpuls-Erzeugerschaltung des dynamischen RAM aus Fig. 2;

Fig. 5 und 6 zeigen Ablaufpläne zur Erläuterung der Betriebsweise der Taktimpulserzeugerschaltung aus Fig. 2,

Fig. 7 ein schematisches Diagramm einer Pufferschaltung in der Taktimpuls-Erzeugerschaltung aus Fig. 4,

Fig. 8 ein Zeitablaufplan zum Veranschaulichen der Betriebsweise der Pufferschaltung aus Fig. 7,

Fig. 9 ein schematisches Diagramm eines Ringoszillators, der in dem dynamischen RAM vorgesehen ist,

Fig. 10 ein schematisches Diagramm von Teilen des Leseverstärkers und der Speicheranordnung,

Fig. 11 und 12 zeigen Ablaufpläne zum Veranschaulichen der Betriebsweise des Leseverstärkers und der Speicheranordnung aus Fig. 10,

Fig. 13A eine Schnittansicht einer Struktur eines CMOS Inverters auf einem Substrat,

Fig. 13B einen äquivalenten Schaltplan einer Schaltung, die aus parasitären Transistoren und parasitären Kondensatoren, die auf dem Substrat wie in Fig. 13A gezeigt gebildet sind, bestehen,

Fig. 14A ein schematisches Diagramm eines Beispieles einer Substratvorspannungs (V_SS)-Erzeugungsschaltung,

Fig. 14B ein Zeitablaufplan zum Veranschaulichen der Betriebsweise der in Fig. 14A gezeigten Schaltung,

Fig. 14C eine Kurve, die eine Beziehung zwischen einer Ausgangsspannung und der Anzahl von Impulsen, die durch Schwingung in der in Fig. 14A gezeigten Schaltung erzeugt werden, zeigt,

Fig. 15 ein Blockdiagramm einer Taktgeberschaltung und einer Schaltung zum Steuern derselben in einem dynamischen RAM entsprechend einer Ausführungsform dieser Erfindung,

Fig. 16 ein schematisches Diagramm einer V_BB-Nachweisschaltung und der V_BB-Erzeugungsschaltung wie in Fig. 15 gezeigt,

Fig. 17 und 18 zeigen Ablaufpläne zum Veranschaulichen der Betriebsweise der in Fig. 15 gezeigten Taktgeberschaltung,

Fig. 19 ein Schaltdiagramm zur Funktionsweise der in Fig. 15 gezeigten Schaltung,

Fig. 20 ein Schaltdiagramm eines weiteren Ausführungsbeispieles der in Fig. 15 gezeigten V_BB-Nachweisschaltung, und

Fig. 21 ein Blockdiagramm einer Taktgeberschaltung und einer Schaltung zum Steuern derselben in einem dynamischen RAM entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung.

Nach Fig. 15 weist die Taktgeberschaltung 10 eine mit einem -Anschluß 4 verbundene Pufferschaltung, und eine innere Schaltung 11, die auf ein Ausgangssignal von der Pufferschaltung reagiert und Taktimpulssignale Φ₁ und Φ₂ ausgibt, auf. Die Pufferschaltung weist einen Inverter 5a mit dem -Anschluß 4 verbundenen Eingang und ein NAND-Gatter 5d mit einem an einem Ausgang des Inverters 5a verbundenen Eingang auf. Der Ausgang des NAND-Gatters 5d ist mit der inneren Schaltung 11 verbunden. Der andere Eingang des NAND- Gatters 5d ist zum Erfassen der Festlegung der Substratvorspannung (V_BB) mit einer V_BB-Nachweisschaltung 50 verbunden. Die V_BB-Nachweisschaltung 50 ist mit einer V_BB-Erzeugerschaltung 29 verbunden.

Fig. 16 zeigt in einem schematischen Diagramm ein Ausführungsbeispiel der in Fig. 15 gezeigten V_BB-Nachweisschaltung 50 und der V_BB-Erzeugungschaltung 29. Nach Fig. 16 weist die V_BB-Nachweisschaltung 50 eine Zählschaltung auf, die Impulssignale Φ_R, die durch einen Ringoszillator 291 in der V_BB-Erzeugerschaltung 29 erzeugt werden, zählt. Die V_BB-Nachweisschaltung 50 enthält einen Kondensator 51, dessen eine Elektrode zum Empfangen von Impulssignalen Φ_R von dem Ringoszillator 291 verbunden ist, einen N-Kanal-MOS- Transistor 53, dessen Gate und Drain zusammen mit der anderen Elektrode des Kondensators 51 verbunden sind, einen N-Kanal- MOS-Transistor 52, dessen Drain mit der anderen Elektrode des Kondensators 51 und dessen Source und Gate mit der Masse V_SS verbunden ist, einen N-Kanal-MOS-Transistor 54, dessen Drain mit einer Spannungsversorgung V_CC verbunden ist und dessen Source und Gate zusammen mit der Source des Transistors 53 verbunden sind, einen Kondensator 55, der zwischen der Source des Transistors 53 und der Masse V_SS vorgesehen ist, und einen Leseverstärker 56 mit einer Hysterese-Charakteristik, dessen Eingang mit der Source des Transistors 53 verbunden ist.

Ein Schaltsignal S_c wird von dem Verstärker 56 zum Anlegen an die Taktgeberschaltung 10 ausgegeben.

Die V_BB-Erzeugerschaltung 29 weist einen Ringoszillator 291 und eine Ladungspumpenschaltung 292 auf, deren Schaltungsaufbau und Betriebsweise die gleiche wie die in Fig. 14A gezeigte ist, so daß auf deren Beschreibung verzichtet wird.

Im Betrieb, bevor die Spannungsversorgung V_CC eingeschaltet ist, wird der Knoten N_B, mit dem die Source und das Gate des Transistors 54 zusammen verbunden sind, auf einer Spannung, die niedriger als die Durchlaßspannung des Transistors 54 ist, durch den Transistor 54 gehalten. Wenn die Spannungsversorgung V_CC eingeschaltet ist, beginnt der Ringoszillator 291 den Schwingungsbetrieb zum Erzeugen von Impulssignalen Φ_R. Die Ladungspumpenschaltung 292 empfängt die Impulssignale Φ_R und beginnt den Ladungspumpenbetrieb zum Erzeugen der Substratvorspannung (V_BB). Inzwischen beginnt die in der V_BB-Nachweisschaltung 50 vorgesehene Ladungspumpenschaltung, die aus dem Kondensator 51 und den Transistoren 52 und 53 zusammengesetzt ist, ihren Betrieb, und positive Ladungen werden in den Kondensator 55 über den Transistor 53 als Reaktion auf das Impulssignal Φ_R geladen. Die zum Aufladen eines Kondensators 55 benötigte Zeit t_CH ist ungefähr

t_CH = T × (C2/C1) (1)

wobei T die Schwingungsperiode des Ringoszillators 291 und C1 und C2 jeweils die Kapazitätswerte der Kondensatoren 51 und 55 darstellen. Daher gibt der Leseverstärker 56 nach Einschalten der Spannungsversorgung V_CC ein Schaltsignal S_C mit niedrigem Pegel aus, und nach einer vorgeschriebenen Zeitperiode gibt er ein Signal S_C mit hohem Pegel aus.

Durch geeignetes Einstellen der Schwingungsperiode T des Ringoszillators 291, der Kapazitätswerte C1 und C2 der Kondensatoren 51 und 55 und der Schwellenspannung des Transistors 54, ist das Zeitverhalten der Festlegung der gewünschten Substratvorspannung (V_BB) von der V_BB-Erzeugerschaltung 29 und das Zeitverhalten der Änderung des Schaltsignales S_C vom niedrigen zum hohen Pegel miteinander in Übereinstimmung. Als Folge davon weist die V_BB-Nachweisschaltung 50 die Festlegung der Substratvorspannung (V_BB) nach und gibt ein Schaltsignal S_C mit hohem Pegel aus.

Die Fig. 17 und 18 veranschaulichen die Zeitabläufe des Betriebes des in Fig. 15 gezeigten Taktimpulsgebers 10. Nach den Fig. 17 und 18 wird die Versorgungsspannung V_CC über den Anschluß 2 zum Zeitpunkt t₁ angelegt, und die angelegte Spannung steigt bis zu einem vorgeschriebenen Spannungspegel an. Nachdem diese einen vorgeschriebenen Spannungspegel erreicht hat, bleibt sie wie sie ist. N_C bezeichnet eine Spannung auf einem Eingangsknoten der inneren Schaltung 11, d. h. eine Ausgangsspannung des NAND-Gatters 5d. Nachdem die Spannungsversorgung V_CC angelegt ist, wird ein Schaltsignal S_C mit niedrigem Pegel wie oben beschrieben ausgegeben. Das NAND-Gatter 5d gibt ein Signal mit hohem Pegel als Reaktion auf das Signal S_C aus, so daß der Knoten N_C zum Zeitpunkt t₃ auf einen hohen Pegel gebracht wird. Dadurch wird der dynamische RAM nach dem Zeitpunkt t₃ in einen Ruhezustand gebracht.

Fig. 17 zeigt den Fall, bei dem ein -Signal mit hohem Pegel vor dem Zeitpunkt t₁ an einen Anschluß 4 angelegt ist. Die V_BB-Nachweisschaltung 50 gibt ein Signal S mit hohem Pegel zum Zeitpunkt t₄ aus. Da jedoch das NAND-Gatter 5d ein Signal mit niedrigem Pegel vom Inverter 5a empfangen hat, gibt es im nachfolgenden ein Signal mit hohem Pegel aus. Daher entspricht der in Fig. 17 gezeigte Fall dem in Fig. 5 gezeigten. Der Strom I_cc, der von der Spannungsversorgung V_CC in den dynamischen RAM fließt, hat nämlich einen kleinen Spitzenwert I₁ (einige mA) zum Zeitpunkt t₂ und wird nachher auf den Wert I₂, der kleiner als I₁ ist, verringert und bleibt auf diesem Wert. Der Wert I₂ ist ein Stromwert, der für den Betrieb im Ruhezustand benötigt wird.

Währenddessen zeigt der Zeitablaufplan von Fig. 18 einen Fall, bei dem die Versorgungsspannung V_CC zum Zeitpunkt t₁ dem dynamischen RAM angelegt ist, ohne daß ein -Signal mit hohem Pegel dazu angelegt ist. Die V_BB-Nachweisschaltung 50 gibt ein Signal S_c mit hohem Pegel zum Zeitpunkt t₄ ab. Da das NAND-Gatter 5d ein Signal mit hohem Pegel vom Inverter 5a empfangen hat, gibt es als Reaktion auf das Signal S_c ein Signal mit niedrigem Pegel aus. Daher wird der Knoten N_c auf einen niedrigen Pegel zum Zeitpunkt t₅ gebracht, so daß der dynamische RAM in einen Aktivzustand gebracht wird. Dabei fließt ein Strom I_cc, dessen Spitzenwert I_a und I_b beträchtlich kleiner als der in Fig. 6 gezeigte Stromwert I₃ ist, von der Spannungsversorgung V_CC, und der zu einem Wert I₄, der beträchtlich kleiner als die hier erhaltenen I_a und I_b ist, verringert wird. Der Wert I₄ ist ein Stromwert, der für den Betrieb im Aktivzustand benötigt wird.

Wie oben beschrieben, wird der in Fig. 15 gezeigte dynamische RAM unmittelbar nach Einschalten der Versorgungsspannung V_CC in den Ruhezustand gebracht, unabhängig vom Pegel des - Signales. Als Folge davon kann der wie in Fig. 6 gezeigte übermäßig hohe Stromfluß I₃ verhindert werden.

Da das Schaltsignal S_c als Reaktion auf die Festlegung der Substratvorspannung (V_BB) erzeugt ist, ist zusätzlich das an den Anschluß 4 angelegte -Signal an die innere Schaltung 11 angelegt, nachdem die Spannung V_BB an das Substrat angelegt ist. Dadurch kann das Latch-Up-Phänomen, das sonst durch die Spitzenströme I_a und I_b verursacht wird, verhindert werden.

Fig. 19 zeigt in einem Blockschaltdiagramm die Funktionen der in Fig. 15 gezeigten Schaltung. Wie oben beschrieben, weist das in Fig. 15 gezeigte NAND-Gatter 5d eine Schaltung mit drei in Fig. 19 gezeigten Funktionen auf. Das NAND-Gatter 5d weist nämlich einen Detektor 57 zum Nachweisen des Anliegens der Spannungsversorgung V_CC, einen Generator 58 zum Erzeugen eines Pseudo--Signales mit hohem Pegel in Antwort auf das Nachweisen des Anliegens der Spannungsversorgung V_CC, und eine Schaltung 59 zum selektiven Anliegen entweder des Pseudo-- Signales oder des außen angelegten -Signales an eine innere Schaltung 11 als Reaktion auf das Schaltsignal S_c von der V_BB- Nachweisschaltung 50, ab.

Fig. 20 zeigt in einem schematischen Diagramm ein weiteres Beispiel der V_BB-Nachweisschaltung 50. Entsprechend der Fig. 20, und im Vergleich zu der in Fig. 16 gezeigten, weist die V_BB-Nachweisschaltung 50 ferner einen Ringoszillator 158 zum Erzeugen von Impulssignalen Φ_R mit der gleichen Frequenz wie der Ringoszillator 291 in der V_BB- Erzeugerschaltung 29 auf. Daher kann die Festlegung der Substratvorspannung (V_BB) ohne Zählen des Signales Φ_R von dem Ringoszillator 291 in der V_BB-Erzeugerschaltung 29 nachgewiesen werden. Zusätzlich ist, wie durch die punktierte Linie gezeigt, eine Frequenznachweisschaltung 157 zwischen dem Ringoszillator 158 und dem Kondensator 51 vorgesehen, wodurch der Zeitablauf der Änderung des Schaltsignales S_c vom niedrigen Pegel zum hohen Pegel leicht verändert werden kann. Die Frequenznachweisschaltung 157 kann ebenso an die in Fig. 16 gezeigte V_BB-Nachweisschaltung 50 angelegt sein.

Fig. 21 zeigt in einem Blockdiagramm einen Taktimpulsgeber und eine Schaltung zur Steuerung derselben in einer dynamischen RAM entsprechend eines weiteren Ausführungsbeispieles dieser Erfindung.

Entsprechend Fig. 21 und im Vergleich zu dem in Fig. 15 gezeigten weist der Taktimpulsgeber 10 ferner ein NAND-Gatter 5e und einen Inverter 5f auf. Der Inverter 5f ist so verbunden, daß er ein -Signal über einen Anschluß 8 empfängt. Das NAND-Gatter 5e ist zum Empfangen des Schaltsignales S_c verbunden. Im Betrieb kann der nach Einschalten der Spannungsversorgung V_CC einsetzende übermäßig hohe Stromfluß in der durch das -Signal gesteuerten Schaltung verhindert werden, genauso gut wie in der durch das -Signal gesteuerten Schaltung, wie im vorhergehenden beschrieben.

Obwohl das Ausführungsbeispiel dieser Erfindung den Taktimpulsgeber eines dynamischen RAM als ein Beispiel wie im vorhergehenden beschrieben anwendet, kann diese Erfindung auf ein statisches RAM angewendet werden, wobei der gleiche Effekt erzielt werden kann. In dem Fall, bei dem diese Erfindung auf einen statischen RAM angewendet ist, wird statt dem - Anschluß 4 ein (Chip Select)-Anschluß verwendet.

Wie oben beschrieben, legt das NAND-Gatter 5d nach Anliegen der Leitung ein Signal mit hohem Pegel an die innere Schaltung 11 an, so daß der dynamische RAM in den Ruhezustand gebracht wird. Infolgedessen kann der unmittelbar nach Einschalten der Leistung nachfolgend auftretende übermäßig hohe Strom verhindert werden. Zusätzlich arbeitet der dynamische RAM, nachdem die V_BB festgelegt ist, als Reaktion auf das - Signal. Mit anderen Worten, der dynamische RAM wird durch das -Signal nicht gesteuert, bevor V_BB festgelegt ist. Daher kann das Latch-Up-Phänomen, das sonst durch den fließenden Strom oder ein Nichtansteigen der V_BB unmittelbar nach Einschalten der Leistung verursacht wird, verhindert werden. Daher kann eine Halbleiterspeichereinrichtung mit verbesserter Zuverlässigkeit vorgesehen werden, bei der kein übermäßig hoher Strom nach Einschalten der Leistung auftritt.

Claims

1. Halbleiterspeichereinrichtung, die auf einem Halbleitersubstrat gebildet ist, mit

- einer Speicheranordnung (25) zum Speichern von Daten,
- einer Spannungsnachweiseinrichtung (57) zum Nachweisen von an die Halbleiterspeichereinrichtung (1) angelegter Versorgungsspannung (V_CC),
- einem Substratvorspannungsgeber (29) zum Anlegen einer Vorspannung (V_BB) an das Halbleitersubstrat,
- einer Spannungserfassungseinrichtung (50) zum Erfassen der an das Substrat angelegten Vorspannung (V_BB),

dadurch gekennzeichnet,

- daß die Halbleiterspeichereinrichtung (1) in einem ersten und einem zweiten Betriebszustand betreibbar ist, wobei die Halbleiterspeichereinrichtung (1) in dem ersten Betriebszustand mehr Strom als in dem zweiten Betriebszustand verbraucht,
- daß eine Steuereinrichtung (11) zum wahlweisen Betreiben der Halbleiterspeichereinrichtung (1) in dem ersten und dem zweiten Betriebszustand als Reaktion auf ein externes Steuersignal () vorgesehen ist,
- daß ein Pseudozustandssignalgeber (58) zum Erzeugen eines Pseudozustandssignals zum Einstellen des zweiten Betriebszustandes in Abhängigkeit von der Spannungsnachweiseinrichtung (57) vorgesehen ist und
- daß eine Schalteinrichtung (59) zum Anlegen des externen Steuersignales () oder des Pseudozustandssignales an die Steuereinrichtung (11) in Abhängigkeit von der Spannungserfassungseinrichtung (50) vorgesehen ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung (1) eine dynamische Speichereinrichtung mit wahlfreiem Zugriff (DRAM) ist.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Betriebszustand ein aktiver Betriebszustand ist und der zweite Betriebszustand ein Ruhebetriebszustand ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Substratvorspannungsgeber (29) eine erste Oszillatoreinrichtung (291) zum Erzeugen eines Spannungsimpulssignales nach Anlegen der Versorgungsspannung (V_CC) und eine Ladungspumpeneinrichtung (292) zum Erzeugen der Vorspannung (V_BB) durch Aufladen des von der ersten Oszillatoreinrichtung (291) erzeugten Spannungsimpulssignales aufweist.

5. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Spannungserfassungseinrichtung (50) eine erste Zähleinrichtung, die mit der ersten Oszillatoreinrichtung (291) verbunden ist, zum Zählen der durch die erste Oszillatoreinrichtung (291) erzeugten Spannungsimpulssignale aufweist, wobei die erste Zähleinrichtung das Erreichen der Vorspannung (V_BB) durch Zählen einer vorgeschriebenen Anzahl der Spannungsimpulssignale nachweist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Spannungserfassungseinrichtung (50) eine zweite Oszillatoreinrichtung (158) zum Erzeugen von Spannungsimpulssignalen nach Anlegen der Versorgungsspannung (V_CC) und eine zweite Zähleinrichtung, die mit der zweiten Oszillatoreinrichtung (158) verbunden ist, zum Zählen von Spannungsimpulssignalen, die durch die zweite Oszillatoreinrichtung (158) erzeugt werden, aufweist, wobei die zweite Zähleinrichtung durch Zählen einer vorgeschriebenen Anzahl der Spannungsimpulssignale das Erreichen der Vorspannung (V_BB) nachweist.

7. Halbleiterspeichereinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Spannungserfassungseinrichtung (50) eine Frequenzteilereinrichtung (157), die zwischen der zweiten Oszillatoreinrichtung (158) und der zweiten Zähleinrichtung vorgesehen ist, zum Teilen der Spannungsimpulssignale, die durch die zweite Oszillatoreinrichtung (158) erzeugt werden, zum Anlegen der geteilten Signale an die zweite Zähleinrichtung aufweist.

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß das externe Steuersignal zumindest eines von einem Zeilenadressenauswahlsignal () und einem Spaltendressenauswahlsignal () aufweist.

9. Verfahren zum Betreiben einer auf einem Halbleitersubstrat gebildeten Halbleiterspeichereinrichtung (1), die eine Speicheranordnung (25) zum Speichern von Daten und einen Substratvorspannungsgeber (29) zum Anlegen einer Vorspannung (V_BB) an das Halbleitersubstrat aufweist, bei dem eine an der Halbleiterspeichereinrichtung (1) anliegende Versorgungsspannung (V_CC) und eine an dem Halbleitersubstrat anliegende Spannung erfaßt wird, dadurch gekennzeichnet,
daß die Halbleiterspeichereinrichtung (1) in einem ersten und einem zweiten Betriebszustand betreibbar ist, wobei die Halbleiterspeichereinrichtung (1) in dem ersten Betriebszustand mehr Strom verbraucht als in dem zweiten Betriebszustand,
daß eine Steuereinrichtung (11) die Halbleiterspeichereinrichtung (1) wahlweise in dem ersten oder dem zweiten Betriebszustand in Abhängigkeit von einem externen Steuersignal () betreibt,
daß ein Pseudozustandssignal zum Einstellen des zweiten Betriebszustandes als Reaktion auf die an der Halbleiterspeichereinrichtung (1) anliegende Versorgungsspannung erzeugt wird,daß entweder das externe Steuersignal () oder das Pseudozustandssignal an die Steuereinrichtung (11) in Abhängigkeit von der an dem Halbleitersubstrat anliegenden Spannung angelegt wird, und
daß die Steuereinrichtung (11) zum Betreiben der Halbleiterspeichereinrichtung (1) in dem zweiten Betriebszustand als Reaktion auf das Anlegen des Pseudozustandssignales gesteuert wird.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung (1) eine dynamische Speichereinrichtung mit wahlfreiem Zugriff (DRAM) ist.