DE4435787C2

DE4435787C2 - Halbleitervorrichtung mit der Möglichkeit reduzierten Stromverbrauchs

Info

Publication number: DE4435787C2
Application number: DE4435787A
Authority: DE
Inventors: Kiyohiro Furutani
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-10-07
Filing date: 1994-10-06
Publication date: 1997-04-17
Anticipated expiration: 2014-10-07
Also published as: JPH07105681A; DE4435787A1; US5877651A; KR950012455A; US5926051A; KR0145434B1

Description

Die vorliegende Erfindung bezieht sich auf Halbleitervor richtungen, insbesondere ist sie anwendbar auf Halbleiterspeichervorrichtungen, bei denen der Stromverbrauch reduziert werden soll.

Halbleiterspeichervorrichtungen die in verschiedenen Ausrüstun gen oder Geräten eingebaut sind, weisen einen Grad der Integra tion auf, der erhöht ist, um die Größe der Vorrichtung zu redu zieren und um eine leistungsfähigere Logik zu integrieren. Der Anstieg der Integrationsdichte resultiert in einer großen Anzahl von Elementen, die in der Vorrichtung arbeiten, wodurch die Wärme bzw. Wärmeerzeugung ansteigt. Darum ist die Reduzierung des Stromverbrauchs ein wichtiger Faktor. Zum Beispiel bei einem DRAM (dynamischer Speicher mit wahlfreiem Zugriff) gibt es eine große Nachfrage nach Reduzierung des Stromverbrauchs als Ergebnis des Anstiegs der Anzahl der Elemente (Bauelemente) entsprechend des Anstiegs der Speicherkapazität.

Ein DRAM als eine herkömmliche Halbleiterspeichervorrichtung wird im folgenden im Detail beschrieben. Ein DRAM weist eine Zwischen potential-Erzeugungsschaltung zum Erzeugen eines Vorladepotenti als für eine Bitleitung, eine Timer-Schaltung Zeitgeberschal tung) zum Ausführen eines Selbstauffrischungsbetriebes und eine interne Schaltung für Hochspannung zum Erzeugen eines hohen Po tentials, das an eine Wortleitungstreiberschaltung geliefert wird, auf.

Zuerst wird eine Zwischenpotential-Erzeugungsschaltung beschrie ben. Ein Beispiel einer Zwischenpotential-Erzeugungsschaltung ist in IEEE Journal of Solid-State Circuit, Vol. SC-22, No. 5, Okto ber 1987, S. 861-867 offenbart. Fig. 25 ist ein Schaltbild, das eine Struktur einer solchen Zwischenpotential-Erzeugungs schaltung zeigt.

Wie in Fig. 25 gezeigt ist, weist eine Zwischenpotential-Erzeu gungsschaltung Transistoren Q101 bis Q103, die n-Typ MOSFETs sind, Transistoren Q104 bis Q106, die p-Typ MOSFETs sind, und Wi derstände R101 bis R104 auf.

Fig. 26 zeigt schematisch eine Struktur der Zwischenpotential- Erzeugungsschaltung aus Fig. 25 auf einem p-Typ Substrat. Wie in Fig. 26 gezeigt ist, weist die zwischenpotential-Erzeugungsschal tung ein p-Typ Substrat 111, eine n-Typ Wanne 112, Transistoren Q101-Q106 und Widerstände R101-R104 auf. In Fig. 26 weisen die den Komponenten aus Fig. 25 entsprechenden Komponenten dieselben Bezugszeichen auf.

Im folgenden wird unter Bezugnahme auf die Fig. 25 und 26 ein Be trieb der Zwischenpotential-Erzeugungsschaltung beschrieben.

Der Widerstand der Widerstände R101 und R102 ist gleich. Ebenso ist der Widerstand der Widerstände R103 und R104 gleich. Der Wi derstand der Widerstände R101 bis R104 beträgt einige MΩ, was ein hoher Widerstand ist. Darum wird der in den Transistoren Q101, Q102, Q104 und Q105 fließende Strom reduziert, und diese Transi storen leiten leicht (wenig). Darum ist das Gate-Source-Potential der Transistoren Q101, Q102, Q104 und Q105 gleich der Schwell spannung des jeweiligen Transistors.

Entsprechend der oben beschriebenen Struktur ist das Potential der Knoten N1 und N3 ungefähr V_CC/2 (V_CC ist die Stromversor gungsspannung). Darum wird das Potential des Knotens N2 V_CC/2+V_TH101 (V_TH101 ist Schwellspannung des Transistors Q101), und das Potential des Knotens N4 ungefähr V_CC/2-|V_TH105| (V_TH105 ist die Schwellspannung des Transistors Q105). Wenn das Potential eines Ausgabesignals V_sg niedriger als V_CC/2+V_TH101 - V_TH103 (V_TH103 ist die Schwellspannung des Transistors Q103) ist, leitet der Transistor Q103, wodurch das Potential des Ausgabesignals V_sg ansteigt. Wenn das Potential des Ausgabesignal V_sg höher als V_CC/2-|V_TH105|+|V_TH106| (V_TH106 ist die Schwellspannung des Transistors Q106.) ist, leitet der Transistor Q106, wodurch das Potential des Ausgabesignals V_sg fällt. Durch den oben beschriebenen Betrieb wird das Potential des Ausgabesignals V_sg ungefähr V_CC/2.

Eine Zeitgeberschaltung (Timer-Schaltung) für einen Selbstauffri schungsbetrieb wird im folgenden beschrieben. Ein Auffrischbe trieb muß periodisch ausgeführt werden, da ein DRAM ein flüchti ger Speicher ist. Eine Verlängerung des Zeitraums eines Auf frischbetriebes wird den Stromverbrauch desselben reduzieren, um eine Reduzierung des Stromverbrauchs in der Vorrichtung zu ermög lichen. In einer herkömmlichen Zeitgeberschaltung wird ein Auf frischbetrieb ausgeführt, wenn das in einer Speicherzelle gehal tene Potential niedriger als ein vorbestimmtes Niveau wird. Ein Beispiel für eine solche Zeitgeberschaltung ist in IEEE Journal of Solid-State Circuits, Vol. 26, No. 11, November 1991. S. 1556- 1562 offenbart. Fig. 27 zeigt eine Struktur einer solchen Zeitgeberschaltung.

Wie in Fig. 27 gezeigt ist, weist eine Zeitgeberschaltung einen Differenzverstärker 121, eine S-R-Flip-Flop 122, eine Verzöge rungsschaltung 123, einen Transistor Q111, der ein n-Typ MOSFET ist, einen Kondensator 124 einer Speicherzelle und eine n-Typ Diffusionsschicht 125 auf.

Fig. 28 ist ein Zeitablaufdiagramm, das den Betrieb der Zeitge berschaltung aus Fig. 27 zeigt.

Ein Betrieb der Zeitgeberschaltung wird im folgenden unter Bezug nahme auf die Fig. 27 und 28 beschrieben. Wenn das Potential V_N des Kondensators 124 niedriger als ein Referenzpotential V_REF zum Zeitpunkt t₁ wird, wird das S-R-Flip-Flop 122 gesetzt, um das Niveau eines Ausgabesignal Φ_E auf ein H-Niveau (logisch hoch) zu bringen. Das Ausgabesignal Φ_E des S-R-Flip-Flops 122 wird für eine vorbestimmte Zeit verzögert, und dann an einen Rücksetzanschluß R des S-R-Flip-Flops 122 angelegt. Als ein Ergebnis erreicht ein Rücksetzsignal R ein H-Niveau. Dieses verursacht, daß das S-R- Flip-Flop 122 zurückgesetzt wird, wodurch das Ausgabesignal Φ_E ein L-Niveau (logisch niedrig) erreicht. Ein Auffrischbetrieb wird ausgeführt, während das Ausgabesignal Φ_E ein H-Niveau er reicht, wodurch der Transistor Q111 einen leitenden Zustand er reicht, und das Potential des Kondensators 124 einer Speicherzel le wird auf V_CC gehalten. Dann, wenn das Ausgabesignal Φ_E ein L- Niveau erreicht, wird der Transistor Q111 nicht-leitend gemacht, wodurch die Haltespannung V_N des Kondensators 124 nach und nach durch einen Leckstrom reduziert wird. Wenn die Haltespannung V_N des Kondensators 124 niedriger als die Referenzspannung V_REF wird, wird ein dem oben beschriebenen Betrieb vergleichbarer Betrieb ausgeführt. Derart wird ein Auffrischbetrieb nach einer vorbe stimmten Periode ausgeführt.

Eine interne Schaltung für Hochspannung wird beschrieben. Fig. 29 ist ein Blockschaltbild, das eine Struktur einer herkömmlichen internen Schaltung für Hochspannung zeigt. Wie in Fig. 29 gezeigt ist, weist eine interne Schaltung für einen ersten Detektor 131, einen zweiten Detektor 132, einen dritten Detektor 133, einen ersten Oszillator 134, einen zweiten Oszillator 135, eine kleine Pumpe 136, eine große Pumpe 137, eine RAS-Pumpe 138 und UND-Gat ter G101 und einen Inverter G102 auf.

Wenn eine hohe Spannung V_pp, die an einen Wortleitungstreiber 139 ge liefert wird, niedriger als ein vorbestimmtes Potential wird, liefert der erste Detektor 131 ein Ausgabsignal Φ_E1 auf einem H- Niveau an den ersten Oszillator 134. Der erste Oszillator 134 oszilliert, während das Ausgabesignal Φ_E1 ein H-Niveau erreicht bzw. aufweist und liefert ein Schwingungssignal an die kleine Pumpe 136. Die kleine Pumpe 136 antwortet auf dieses Schwingungssignal mit der Lieferung einer hohen Spannung V_pp an den Wortleitungstreiber 139 in einem Bereitschaftszustand (Stand by Zustand).

Wenn die hohe Spannung, die an den Wortleitungstreiber 139 gelie fert wird, niedriger als ein vorbestimmtes Potential wird, lie fert der zweite Detektor 132 ein Ausgabesignal Φ_E2 auf H-Niveau an den zweiten Oszillator 135. Der zweite Oszillator 135 schwingt, wenn das Ausgabesignal Φ_E2 ein H-Niveau erreicht bzw. aufweist und liefert ein Schwingungssignal an die große Pumpe 137. Die große Pumpe 137 antwortet auf dieses Schwingungssignal mit einem schnellen Anstieg der hohen Spannung V_pp, die an den Wortleitungs treiber 139 geliefert wird.

Wenn die hohe Spannung V_pp, die an den Wortleitungstreiber 139 geliefert wird, niedriger als ein vorbestimmtes Potential wird, liefert der dritte Detektor 133 ein Ausgabesignal Φ_E3 auf H-Niveau an das UND-Gatter G101. Das UND-Gatter G101 nimmt bzw. ermittelt das logische Produkt (UND-Verknüpfung) des Ausgabesignals Φ_E3 und eines invertierten Signals eines Zeilenadreßtaktsignals /RAS (′′/′′ zeigt ein auf niedrigem Niveau aktives Signal an) zur Lieferung eines Ausgabesignals an die RAS-Pumpe 138. Das UND-Gatter G101 liefert ein Ausgabesignal, wenn das Zeilenadreßtaktsignal /RAS ein L-Niveau erreicht, wodurch die Halbleitervorrichtung zum He ben der Wortleitung auf hohe Spannung V_pp arbeitet.

Der erste Detektor, der in Fig. 29 gezeigt ist, wird im folgenden unter Bezugnahme auf Fig. 30, die ein Schaltbild desselben zeigt, beschrieben.

Wie in Fig. 30 gezeigt ist, weist ein erster Detektor Transisto ren Q121 bis Q124, die p-Typ MOSFETs sind, und Transistoren Q125 und Q126, die n-Typ MOSFETs sind, auf.

Die hohe Spannung V_pp, die an den ersten Detektor geliefert wird, wird durch eine Schwellspannung V_TH jedes Transistors reduziert, d. h. um 3V_TH durch die Transistoren Q121 bis 123. Darum wird ein Ausgabesignal Φ_E1 auf H-Niveau ausgegeben, wenn die hohe Spannung V_pp niedriger als V_CC+3V_TH ist.

Der zweite Detektor aus Fig. 29 wird nun im folgenden unter Be zugnahme auf die Fig. 31, die ein Schaltbild desselben zeigt, beschrieben.

Wie in Fig. 31 gezeigt ist, weist ein zweiter Detektor Transisto ren Q131 bis Q133, die p-Typ MOSFETs sind, und Transistoren Q134 und Q135, die n-Typ MOSFETs sind, auf.

Die hohe Spannung V_pp, die an den zweiten Detektor geliefert wird, ist um eine Schwellspannung V_TH jedes Transistors reduziert, d. h. um 2V_TH durch die Transistoren Q131 und Q132. Darum liefert der zweite Detektor ein Ausgabesignal Φ_E2 auf H-Niveau, wenn die hohe Spannung V_pp niedriger als V_CC+2V_TH. Der dritte Detektor aus Fig. 29 weist eine Struktur auf, die vergleichbar zu der des zweiten Detektors aus Fig. 31 ist und arbeitet ebenfalls in einer ver gleichbaren Weise.

Der erste Oszillator aus Fig. 29 wird im folgenden unter Bezug nahme auf Fig. 32, die ein Schaltbild desselben zeigt, beschrie ben.

Wie in Fig. 32 gezeigt ist, weist ein erster Oszillator Transi storen Q141 bis Q148, die p-Typ MOSFETs sind, und Transistoren Q149 bis Q156, die n-Typ MOSFETs sind, auf. C101 bis C103, die in Fig. 32 gezeigt sind, sind die parasitäre Kapazität des jeweiligen Abschnitts.

Da der Transistor Q141 eine lange Kanallänge aufweist, ist der in dem Transistor Q149 fließende Strom auf einen Stromwert (Strom stärke) von I₁ begrenzt. Der Transistor Q149 und die Transistoren Q150, Q152, Q154 und Q156 bilden einen Stromspiegel, so daß der Strom, der durch die Transistoren Q143, Q145, Q147, Q152, Q154 und Q156 fließt, auf den Wert von I₁ beschränkt ist. Darum wird die Verzögerungszeit von jedem Inverter, der durch jeden dieser Transistoren gebildet wird, 3C/I₁, wobei jede Kapazität der para sitären Kapazitäten C101-C103 gleich C ist.

Wenn

V_CC/2+V_TH101-V_TH103<V_sg=V_CC/2 und
V_CC/2-|V_TH105|+|V_TH106|<V_sg=V_CC/2,

d. h. V_TH101<V_TH103 und
|V_TH105|<V_TH106|

in der Zwischenpotential-Erzeugungsschaltung aus Fig. 25 ist, fließt ein Durchgangsstrom in den Transistoren Q103 und Q106 zur Zeit der Bereitschaft (Stand-by), da die Transisto ren Q103 und Q106 beide leiten, wenn das Potential des Ausgangs signals V_sg stabil bei V_CC/2 ist. Daher gibt es das Problem, daß der Stromverbrauch der Vorrichtung aufgrund dieses Durchgangs stroms erhöht ist.

In der Zeitgeberschaltung aus Fig. 27 ist der Zeitraum für einen Auffrischbetrieb T₁ bei einer niedrigen Temperatur, wie in Fig. 28(a) gezeigt ist, und er ist T₂ bei einer hohen Temperatur, wie in Fig. 28(b) gezeigt ist, da der Leckstrom des Kondensators 124 sich bei hoher Temperatur erhöht.

Die in Fig. 27 gezeigte Zeitgeberschaltung weist die im folgenden ausgeführten Probleme auf. Ein Phänomen, das Soft-Error genannt wird, ist in einem DRAM zu beobachten. Genauer erzeugen α-Teil chen, die von der Verpackung bzw. Kapselung oder ähnlichem emit tiert werden, Elektronen, die in eine n-Typ Diffusionsschicht 125 einer Speicherzelle eingefangen werden, wodurch die Information in der Speicherzelle zerstört wird. Darum tritt ein Soft-Error leicht auf, wenn die Haltespannung V_N nicht um einen vorbestimm ten Wert von ΔV höher als die niedrigste Haltespannung V_REF, die zum ordnungsgemäßen Betrieb einer Ausleseschaltung für eine Speicherzelle benötigt wird, wird. Als ein Ergebnis ist, wenn das Niveau der Haltespannung V_REF sowohl bei hoher als auch bei nied riger Temperatur gleich ist, der Zeitraum, in dem eine hohe Wahr scheinlichkeit der Erzeugung eines Soft-Errors besteht, d₁ und d₂ bei einer niedrigen Temperatur bzw. bei einer hohen Temperatur, wie in den Fig. 28A und 28B gezeigt ist. Daher gibt es das Pro blem, daß die Wahrscheinlichkeit des Auftretens eines Soft-Errors bei niedriger Temperatur erhöht ist.

Bei dem ersten und zweiten Detektor, die in den Fig. 30 und 31 gezeigt sind, wird ein Durchgangsstrom geleitet, der den Strom verbrauch erhöht, da alle Transistoren Q124, Q126, Q133 und Q135 leitend werden, wenn das Niveau der Ausgangssignale Φ_E1 und Φ_E2 sich ändert.

Bei dem in Fig. 31 gezeigten dritten Detektor ist die Zeit, die zum Ziehen des Potentials des Knotens zwischen den Transistoren Q132 und Q134 von einem H-Niveau auf ein L-Niveau benötigt wird, einige µs. Ein Betrieb eines DRAMs tritt minimal zum Beispiel alle 90ns auf. Darum wird eine Wortleitung einige zehn Mal wäh rend des Übergangs des dritten Detektors von einem AUS-Zustand in einen AN-Zustand getrieben, was in einer Reduzierung des Niveaus der hohen Spannung V_pp des Wortleitungstreibers 139 resultiert. Fig. 33 ist eine Darstellung zur Beschreibung der Änderung in dem Niveau der hohen Spannung V_pp bezüglich des Ausgabesignals Φ_E3 des dritten Detektors. Es ist Fig. 33 zu entnehmen, daß das Niveau der hohen Spannung V_pp nach und nach entsprechend jeder Änderung des Zeilenadreßtaktsignals /RAS reduziert wird, wenn das Ausgabe signal Φ_E3 ein L-Niveau erreicht. Darum ist ein herkömmlicher dritter Detektor so eingestellt, daß ein ausreichender Strom zum Transistor Q134 geleitet wird, um das Potential des Knotens zwi schen den Transistoren Q132 und Q134 schnell von einem H-Niveau auf ein L-Niveau herunter zu ziehen. Daher gibt es das Problem, daß der Stromverbrauch während der Bereitschaft (Stand-by) erhöht ist.

Bei dem ersten Oszillator aus Fig. 32 wird die Verzögerungszeit von 3C/I₁ aufgrund des Anstiegs des Stroms I₁, der in dem Transi stor Q141 als Reaktion auf den Anstieg des Stromversorgungspoten tials V_CC fließt, reduziert. Das verursacht, daß die Schwingungs frequenz des ersten Oszillators erhöht wird, wodurch der Be triebszyklus verkürzt wird. Dadurch entsteht das Problem, daß der Stromverbrauch der Vorrichtung erhöht wird.

Aus der DE 42 37 589 A1 ist eine Halbleitervorrichtung nach dem Oberbegriff des Anspruchs 1 bekannt.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleitervor richtung anzugeben, bei der der Stromverbrauch reduziert werden kann.

Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder 17 oder 21 oder 26 oder 31.

Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung ermöglicht eine Halbleitervor richtung mit einer internen Schaltung für hohe Spannung, die eine stabile hohe Spannung mit geringer Niveau-Variation liefern kann, die während eines Bereitschaftszustandes keinen zusätzlichen Strom verbraucht, eine Halbleiterspeichervorrichtung mit einem Schwingungsgeber, dessen Schwingungsfrequenz nicht variiert, selbst wenn sich die Stromversorgungsspannung ändert, und eine Halbleiterspeichervorrichtung mit einer Selbstauffrischungs-Zeit geberschaltung, die auf einen Auffrischzeitraum eingestellt ist, der einen Soft-Error in Betracht zieht.

Der Betrieb der Spannungsnachlieferungsschaltung wird als Reaktion auf den Eintritt der Zeitsteuerung für die interne Schaltung von einem Bereitschaftszustand in einen aktiven Zustand und das Detektionssignal gesteuert, so daß die Spannungs nachlieferungsschaltung in einem aktiven Zustand mit hoher Ge schwindigkeit arbeiten kann. Während der Bereitschaft kein eigentlich gar nicht benötigter Strom verbraucht und eine Reduzierung des Stromverbrauchs der Vorrichtung kann realisiert werden.

Eine Halbleitervorrichtung nach einer Ausführungsform der vorlie genden Erfindung weist eine Zwischenpotential-Erzeugungsschaltung zum Erzeugen eines vorbestimmten Zwischenpotentials auf. Die Zwi schenpotential-Erzeugungsschaltung weist einen diodenverbundenen (diodengeschalteten) ersten Transistor, bei dem die Kathodenseite mit dem Referenzpotential verbunden ist, einen diodenverbundenen zweiten Transistor, bei dem die Anodenseite mit einem Referenzpo tential verbunden ist, einen dritten Transistor, der ein Gate, das die Ausgabe der Anodenseite des ersten Transistors empfängt, aufweist, und einen vierten Transistor auf, der mit dem dritten Transistor verbunden ist und ein Gate, das die Ausgabe der Katho denseite des zweiten Transistors empfängt, aufweist. Die Schwell spannung des ersten Transistors ist niedriger als die Schwell spannung des dritten Transistors. Die Schwellspannung des zweiten Transistors ist niedriger als die Schwellspannung des vierten Transistors.

Entsprechend der oben beschriebenen Struktur wird ein Durchgangs strom nicht fließen, da der dritte Transistor und der vierte Transistor nicht zur selben Zeit leitend werden. Darum kann ein Durchgangsstrom in dem dritten und dem vierten Transistor unter drückt werden, um eine Reduzierung des Stromverbrauchs der Vor richtung zu realisieren.

Eine Halbleitervorrichtung nach einer weiteren Ausführungsform der vorlie genden Erfindung weist eine selbstauffrischungs-Timerschaltung (Zeitgeberschaltung) auf. Die Selbstauffrischungs-Timerschaltung weist einen Kondensator zum Speichern von Ladung, eine Ladeschal tung zum Laden des Kondensators für eine vorbestimmte Zeit, wenn eine Ausgabe des Kondensators niedriger als ein erstes Potential wird, eine erste Stromquelle, die mit dem Kondensator verbunden ist, und eine zweite Stromquelle, die mit dem Kondensator verbun den ist, auf. Die erste Stromquelle weist eine stärkere Abhängig keit von der Temperatur als die zweite Stromquelle auf.

Entsprechend der oben beschriebenen Struktur kann der Zeitraum, in dem die Ausgabe des Kondensators ein Niveau erreicht, das nie driger als das erste Potential ist, auf einen gewünschten Wert unter Berücksichtigung der Änderung der Temperatur eingestellt werden, so daß ein Auffrischzeitraum, der einen Soft-Error be rücksichtigt, realisiert werden kann. Darum kann eine Reduzierung des Stromverbrauchs der Vorrichtung ohne Erhöhung der Soft-Error- Rate (der Häufigkeit des Auftretens von Soft-Errors) realisiert werden.

Eine Halbleitervorrichtung nach einer abermals weiteren Ausführungsform der vorliegenden Erfindung weist einen ersten und einen zweiten Detektor, die das Niveau einer intern erzeugten hohen Spannung detektieren, auf. Der erste Detektor weist eine erste Detek tionsschaltung zum Liefern eines ersten Hochspannungs-Erkennungs signals, wenn das Niveau eines ersten Vergleichssignals, welches die hohe Spannung reduziert um eine zweite Spannung in der Ein heit einer ersten Spannung ist, niedriger als ein erstes Refe renzpotential wird, und eine erste Ausgabeschaltung zum Liefern eines ersten Steuersignals als Reaktion auf das erste Hochspan nungs-Erkennungssignal auf. Der zweite Detektor weist eine zweite Detektionsschaltung zum Liefern eines zweiten Hochspannungs-Er kennungssignals, wenn das Niveau eines dritten Vergleichssignals, welches die hohe Spannung reduziert um die zweite Spannung in der Einheit einer ersten Spannung ist, niedriger als ein zweites Re ferenzpotential wird, und eine zweite Ausgabeschaltung zum Lie fern eines zweiten Steuersignals als Reaktion auf das zweite Hochspannungs-Erkennungssignal auf. Die Differenz zwischen dem ersten und dem zweiten Referenzpotential ist kleiner als die er ste Spannung.

Entsprechend der oben beschriebenen Struktur ist die Differenz zwischen dem ersten und dem zweiten Referenzpotential kleiner als die erste Spannung, so daß das Niveau einer hohen Spannung in einem schmaleren Bereich detektiert werden kann. Darum kann eine stabile hohe Spannung entsprechend den zwei detektierten Niveaus der hohen Spannung geliefert werden. Derart kann eine Reduzierung des Stromverbrauchs der Vorrichtung realisiert werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das eine Struktur einer Halbleitervorrichtung entsprechend einer er sten Ausführungsform der Erfindung zeigt;

Fig. 2 ein Schaltbild, das eine Struktur der Zwi schenpotentialerzeugungsschaltung aus Fig. 1 zeigt;

Fig. 3 schematisch eine Struktur der Zwischenpoten tialerzeugungsschaltung aus Fig. 1;

Fig. 4 eine Struktur der Selbstauffrischungs- Timerschaltung aus Fig. 1;

Fig. 5A und 5B Schaltbilder, die eine Struktur einer ersten und zweiten Stromquelle aus Fig. 4 zeigen;

Fig. 6 ein Diagramm, das die Beziehung zwischen der Gate-Source-Spannung und dem Drainstrom pro Gatebreiteneinheit zeigt;

Fig. 7 ein Blockschaltbild, das eine Struktur der internen Schaltung für hohe Spannung aus Fig. 1 zeigt;

Fig. 8 ein Schaltbild, das eine Struktur des ersten und des zweiten Detektors aus Fig. 7 zeigt;

Fig. 9 ein Schaltbild, das eine Struktur des dritten Detektors aus Fig. 7 zeigt;

Fig. 10 ein Zeitablaufdiagramm zur Beschreibung des Betriebes des dritten Detektors aus Fig. 9;

Fig. 11 ein Diagramm zur Beschreibung der Änderung des Niveaus der hohen Spannung bezüglich des Ausgabesignals des dritten Detektors aus Fig. 9;

Fig. 12 ein Schaltbild, das eine Struktur des ersten Oszillators aus Fig. 7 zeigt;

Fig. 13 ein Blockschaltbild, das eine andere Struktur der internen Schaltung für hohe Spannungen aus Fig. 1 zeigt;

Fig. 14 ein Schaltbild, das eine Struktur des dritten Detektors aus Fig. 13 zeigt;

Fig. 15 ein Blockschaltbild, das eine Struktur einer Halbleitervorrichtung nach einer zweiten Aus führungsform zeigt;

Fig. 16 ein Blockschaltbild, das ein Beispiel einer Struktur der internen Schaltung für hohe Spannung aus Fig. 15 zeigt;

Fig. 17 ein Schaltbild, das eine Struktur des vierten Detektors aus Fig. 16 zeigt;

Fig. 18 ein Schaltbild, das eine Struktur des Ausga bepuffers aus Fig. 16 zeigt;

Fig. 19 ein Blockschaltbild, das ein zweites Beispiel einer Struktur der internen Schaltung für hohe Spannung aus Fig. 15 zeigt;

Fig. 20 ein Schaltbild, das eine Struktur des fünften Detektors aus Fig 19 zeigt;

Fig. 21 ein Schaltbild, das eine Struktur des dritten Oszillators aus Fig. 19 zeigt;

Fig. 22 ein Schaltbild, das eine Struktur der WL-Hal tepumpe aus Fig. 19 zeigt;

Fig. 23 ein Blockschaltbild, das ein drittes Beispiel der Struktur der internen Schaltung für hohe Spannung aus Fig. 15 zeigt;

Fig. 24 ein Schaltbild, das eine Struktur der Niveau- Haltepumpe aus Fig. 23 zeigt;

Fig. 25 ein Schaltbild, daß eine Struktur einer Zwischenpotentialerzeugungsschal tung zeigt;

Fig. 26 schematisch eine Struktur einer Zwischenpotentialerzeugungsschaltung;

Fig. 27 eine Struktur einer Selbstauf frischungs-Timerschaltung;

Fig. 28A und 28B Zeitablaufdiagramme zum Beschreiben des Be triebes der Selbstauffrischungs-Timerschal tung aus Fig. 27;

Fig. 29 ein Blockschaltbild, das eine Struktur einer internen Schaltung für hohe Spannung zeigt;

Fig. 30 und 31 Schaltbilder, die die Struktur des ersten bzw. des zweiten Detektors aus Fig. 29 zei gen;

Fig. 32 ein Schaltbild, das eine Struktur des ersten Oszillators aus Fig. 29 zeigt; und

Fig. 33 ein Diagramm zum Beschreiben der Änderung des Niveaus der hohen Spannung der internen Schaltung für hohe Spannung aus Fig. 29.

Eine Halbleitervorrichtung entsprechend einer ersten Ausführungs form der vorliegenden Erfindung wird im folgenden unter Bezugnah me auf die Figuren beschrieben.

Fig. 1 ist ein Blockschaltbild, das eine Struktur eines DRAM (Dy namischer Speicher mit wahlfreiem Zugriff) entsprechend einer ersten Ausführungsform der vorliegenden Erfindung zeigt.

Wie in Fig. 1 gezeigt ist, weist ein DRAM eine Steuerschaltung 1, eine Selbstauffrischungs-Timerschaltung (Zeitgeberschaltung) 2, einen Adreßpuffer 3, eine interne Schaltung für hohe Spannung 4, einen Spaltendekoder 5, ein I/O-Gatter (Eingabe-/Ausgabe-Gatter) 6, einen Leseverstärker 7, einen Zeilendekoder 8, ein Speicher zellenfeld 9, eine Eingabe-/Ausgabe-Schaltung 10 und eine Zwi schenpotential-Erzeugungsschaltung 11 auf.

Ein Zeilenadreßtaktsignal /RAS, ein Spaltenadreßtaktsignal /CAS, ein Ausgabefreigabesignal /OE und ein Schreibfreigabesignal /WE werden an die Steuerschaltung 1 zum Liefern von Steuersignalen zur Bestimmung des Zeitablaufs von jedem Betrieb des DRAM ange legt. Die Selbstauffrischungs-Timerschaltung 2 empfängt ein Aus gabesignal der Steuerschaltung 1 zum Liefern eines Steuersignals zum Bestimmen des Zeitablaufs eines Selbstauffrischungsbetriebes an die Steuerschaltung 1. Der Adreßpuffer 3 empfängt ein Adreßsi gnal zum Liefern eines internen Spaltenadreßsignals und eines internen Zeilenadreßsignals an den Spaltendekoder 5 bzw. den Zei lendekoder 8. Die interne Schaltung 4 für hohe Spannung erzeugt eine hohe Spannung V_pp, die höher als die Stromversorgungsspannung V_CC ist, die an den Zeilendekoder 8 geliefert wird. Der Zeilende koder 8 antwortet auf ein internes Zeilenadreßsignal mit der Aus wahl und dem Treiben einer vorbestimmten Wortleitung in dem Spei cherzellenfeld 9. Eine Information in einer Speicherzelle, die mit der ausgewählten Wortleitung verbunden ist, wird über eine Bitleitung an den Leseverstärker 7 übertragen. Der Spaltendekoder 5 antwortet auf ein internes Spaltenadreßsignal mit der Auswahl einer vorbestimmten Bitleitung. Die ausgewählte Bitleitung ist mit dem Leseverstärker 7 verbunden. Der verbundene Leseverstärker 7 ist mit der Eingabe-Ausgabe-Schaltung 10 über das I/O-Gatter 6 verbunden. Die Zwischenpotential-Erzeugungsschaltung 11 legt ein Zellplattenpotential an eine Speicherzelle in dem Speicherzellen feld 9 und ein Vorladepotential an eine Bitleitung an.

Entsprechend des obigen Betriebes wird das Schreiben oder Lesen von Information bezüglich einer vorbestimmten Speicherzelle in dem Speicherzellenfeld 9 entsprechend eines Steuersignals der Steuerschaltung ausgeführt.

Die Zwischenpotential-Erzeugungsschaltung, die in Fig. 1 gezeigt ist, wird nun im Detail unter Bezugnahme auf Fig. 2, die ein Schaltbild derselben zeigt, beschrieben.

Wie in Fig. 2 gezeigt ist, weist eine Zwischenpotential-Erzeu gungsschaltung Transistoren Q1 bis Q3, die n-Typ MOSFETs sind, Transistoren Q4 bis Q6, die p-Typ MOSFETs sind, und Widerstände R1 bis R4 auf.

Der Widerstand R1 ist mit der Stromversorgungsspannung V_CC und dem diodenverbundenen Transistor Q1 verbunden. Der Transistor Q1 ist mit dem diodenverbundenen Transistor Q2 verbunden. Der Transistor Q2 ist mit dem Widerstand R2 verbunden. Der Widerstand R2 ist mit dem Massepotential GND verbunden. Der Transistor Q1 empfängt ein Substratpotential von einem Knoten N1. Der Transistor Q2 empfängt ein Substratpotential von einem Knoten N6.

Der Widerstand R3 ist mit der Stromversorgungsspannung V_CC und dem diodenverbundenen Transistor Q4 verbunden. Der Transistor Q4 ist mit dem diodenverbundenen Transistor Q5 verbunden. Der Transistor Q5 ist mit dem Widerstand R4 verbunden. Der Widerstand R4 ist mit dem Massepotential GND verbunden. Der Transistor Q4 empfängt ein Substratpotential von einem Knoten N5. Der Transistor Q5 empfängt ein Substratpotential von einem Knoten N3.

Der Transistor Q3 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q6 verbunden. Der Transistor Q6 ist mit dem Massepo tential GND verbunden. Das Gate des Transistors Q3 empfängt ein Potential des Knotens N2. Der Transistor Q3 empfängt ein Sub stratpotential von dem Knoten N6. Das Gate des Transistors Q6 empfängt ein Potential von dem Knoten N4. Der Transistor Q6 emp fängt ein Substratpotential von dem Knoten N5.

Fig. 3 zeigt schematisch eine Struktur der Zwischenpotential-Er zeugungsschaltung aus Fig. 2. In Fig. 3 sind die Komponenten, die denen aus Fig. 2 entsprechen, mit denselben Bezugszeichen be zeichnet und ihre Beschreibung wird nicht wiederholt.

Wie in Fig. 3 gezeigt ist, weist die Zwischenpotential-Erzeu gungsschaltung weiter ein p-Typ Substrat 11, n-Wannenschichten 12-15 und p-Wannenschichten 17-19 auf. Außerdem sind eine Wort leitung 21, eine Bitleitung 22, eine n-Typ Diffusionsschicht 23, die den Kondensator einer Speicherzelle bildet, eine n-Wannen schicht 16 und eine eine p-Wannenschicht 20 gezeigt. Hier ist das p- Typ Substrat 11 auf 0V vorgespannt. Die p-Wannenschicht 20, die eine Speicherzelle bildet, ist von dem p-Typ Substrat 11 durch die n-Wannenschicht 16 getrennt und auf -1,5V vorgespannt.

Ein Betrieb der wie oben aufgebauten Zwischenpotential-Erzeu gungsschaltung wird im folgenden beschrieben. Der Widerstand der Widerstände R1 und R2 ist einander gleich, und der Widerstand der Widerstände R3 und R4 ist einander gleich. Die Widerstände R1 bis R4 sind hohe Widerstände, die jeweils einen Widerstand von eini gen MΩ aufweisen. Darum ist der Stromfluß in den Transistoren Q1, Q2, Q4 und Q5 niedrig, so daß diese Transistoren leicht (wenig) leiten. Darum ist das Gate-Source-Potential der Transistoren Q1, Q2, Q4 und Q5 gleich der Schwellspannung des jeweiligen Transi stors. Als ein Ergebnis ist das Potential des Knotens N1 V_CC/2.

Das Potential des Knotens N2 ist V_CC/2+V_TH1 (V_TH1 ist die Schwell spannung des Transistors Q1). Das Potential des Knotens N6 ist V_CC/2-V_TH2 (V_TH2 ist die Schwellspannung des Transistors Q2). Das Potential des Knotens N3 ist V_CC/2. Das Potential des Knotens N4 ist V_CC/2-|V_TH5| (V_TH5 ist die Schwellspannung des Transistors Q5). Das Potential des Knotens N5 ist V_CC/2+|V_TH4| (V_TH4 ist die Schwell spannung des Transistors Q4). Darum leitet der Transistor Q3 zum Anheben des Potentials des Ausgabesignals V_sg, wenn das Potential des Ausgabesignals V_sg niedriger als V_CC/2+V_TH1-V_TH3 (V_TH3 ist die Schwellspannung des Transistors Q3) ist. Wenn das Potential des Ausgabesignals V_sg höher als V_CC/2-|V_TH5|+|V_TH6| (V_TH6 ist die Schwellspannung des Transistors Q6) ist, leitet der Transistor Q6 zum Reduzieren des Potentials des Ausgabesignals V_sg. Entsprechend der in Fig. 2 gezeigten Struktur sind die Source-Substrat-Poten tiale der Transistoren Q1, Q3, Q5 und Q6 entsprechend 0V, V_TH2, 0V bzw. -|V_TH4|. Durch den Substratvorspanneffekt ist die Schwell spannung V_TH3 des Transistors Q3 höher als die Schwellspannung V_TH1 des Transistors Q1, und der Betrag der Schwellspannung |V_TH6| des Transistors Q6 ist höher als der Betrag der Schwellspannung |V_TH5| des Transistors Q5. Als ein Ergebnis werden die Transistoren Q3 und Q6 nicht zusammenleiten, so daß ein Durchgangsstrom nicht fließen wird. Darum kann der Stromverbrauch der Vorrichtung redu ziert werden.

Zusätzliche Herstellungsschritte werden nicht erforderlich, da die n-Wannenschicht 12, die die p-Wannenschichten 17-19 ein schließt, in demselben Schritt mit der Ausbildung der n-Wannen schicht 16, die die p-Wannenschichten 20, die eine Speicherzelle implementiert, einschließt, hergestellt werden kann.

Die Selbstauffrischungs-Zeitgeberschaltung aus Fig. 1 wird nun im folgenden unter Bezugnahme auf Fig. 4, die eine Struktur dersel ben zeigt, beschrieben.

Wie in Fig. 4 gezeigt ist, weist eine Selbstauffrischungs-Zeit geberschaltung einen Transistor Q11, der ein p-Typ MOSFET ist, einen Kondensator C1, Inverter G1 und G2, Stromquellen 31 und 32, ein S-R-Flip-Flop 33 und eine Verzögerungsschaltung 34 auf.

Der Transistor Q11 ist mit der Stromversorgungspannung V_CC, dem Kondensator C1, den Stromquellen 31 und 32 und dem Inverter G2 verbunden. Der Kondensator C1 und die Stromquellen 31 und 32 sind mit dem Massepotential GND verbunden. Der Inverter G2 ist mit einem Setzanschluß S des S-R-Flip-Flops 33 verbunden. Ein Ausga beanschluß Q des S-R-Flip-Flops 33 ist mit der Verzögerungsschal tung 34 und dem Inverter G1 verbunden. Die Verzögerungsschaltung 34 ist mit einem Rücksetzanschluß R des S-R-Flip-Flops 33 verbun den. Der Inverter G1 ist mit dem Gate des Transistors Q11 verbun den.

Wenn das Potential V_N, das durch den Kondensator C1 gehalten wird, niedriger als ein vorbestimmter Wert wird, erreicht der Inverter G2 ein H-Niveau, und das S-R-Flip-Flop 33 wird zum Lie fern eines Ausgabesignals ΦE auf H-Niveau gesetzt. Das Ausgabesi gnal Φ_E wird an den Inverter G1 angelegt, wodurch das Ausgabesi gnal des Inverters G1 ein L-Niveau erreicht. Dabei erreicht der Transistor Q11 einen leitenden Zustand, wodurch das Haltepotenti al V_N des Kondensators C1 ansteigt. Das Ausgabesignal Φ_E wird an die Verzögerungsschaltung 34 zur Verzögerung um eine vorbestimmte Zeit angelegt. Das verzögerte Ausgabesignal wird an den Rücksetz anschluß R des S-R-Flip-Flops 33 angelegt. Als ein Ergebnis wird das S-R-Flip-Flop 33 zurückgesetzt und das Ausgabesignal Φ_E wird auf ein L-Niveau heruntergezogen. Das verursacht, daß der Transi stor Q11 einen nicht-leitenden Zustand erreicht, und die Halte spannung des Kondensators C1 wird durch die Stromquellen 31 und 32 reduziert. Wenn die Haltespannung V_N des Kondensators niedri ger als ein vorbestimmtes Potential wird, wird ein vergleichbarer Betrieb ausgeführt, um ein Ausgabesignal Φ_E für einen vorbestimm ten Zeitraum zu liefern.

Die erste und die zweite Stromquelle, die in Fig. 4 gezeigt sind, werden im folgenden unter Bezugnahme auf die Fig. 5A und 5B, die ein Schaltbild derselben zeigen, beschrieben.

Wie in Fig. 5A und 5B gezeigt ist, weist eine erste Stromquelle einen Transistor Q12, der ein p-Typ MOSFET ist, und Transistoren Q14 bis Q19, die n-Typ MOSFETs sind, auf. Eine zweite Stromquel le weist einen Transistor Q13, der ein p-Typ MOSFET ist, und Transistoren Q20 und Q21, die n-Typ MOSFETs sind, auf.

Der Transistor Q12 ist mit der Stromversorgungsspannung V_CC und dem, diodenverbundenen Transistor Q14 verbunden. Das Gate des Transistors Q12 ist mit dem Massepotential GND verbunden. Der Transistor Q14 ist mit dem diodenverbundenen Transistor Q15 ver bunden. Der Transistors Q15 ist mit dem Massepotential GND ver bunden. Der Transistors Q16 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q17 verbunden. Das Gate des Transistors Q16 ist mit dem Knoten der Verbindung zwischen den Transistoren Q12 und Q14 verbunden. Der Transistor Q17 ist mit dem Transistor Q18 verbunden. Die Gates der Transistoren Q17 und Q18 sind mit der Stromversorgungsspannung V_CC verbunden. Der Transistor Q18 ist mit dem Massepotential GND verbunden. Der Transistor Q19 ist mit dem Massepotential GND verbunden. Das Gate des Transistors Q19 ist mit dem Knoten der Transistoren Q17 und Q18 verbunden.

Der Transistor Q13 ist mit der Stromversorgungsspannung V_CC und dem diodenverbundenen Transistor Q20 verbunden. Der Transistor Q20 ist mit dem Massepotential GND verbunden. Der Transistor Q21 ist mit dem Massepotential GND verbunden. Das Gate des Transi stors Q21 ist mit dem Gate des Transistors Q20 verbunden.

Jeder der Transistoren Q12, Q13, Q17 und Q18 weist ein langes Gate und eine extrem niedrige Konduktanz (Wirkleitwert) auf. Die Kanallänge ist so eingestellt, daß die Stromdichte I₃ des in den Transistoren Q12, Q14, Q15 fließenden Stroms, die Stromdichte I₄ des in den Transistoren Q16, Q17 und Q18 fließenden Stroms und die Stromdichte I₅ des in dem Transistor Q20 fließenden Stroms im wesentlichen einander gleich sind und einen niedrigen Wert von I₀ annehmen. Darum werden jeweils die Gate-Source-Spannungen V₁ der Transistoren Q14, Q15, Q16 und Q20 einander gleich. Eine Strom dichte ist der Drainstrom pro Gateeinheitsbreite. Da die Drain spannung des Transistors Q17 V₁ ist, nimmt das Gatepotential des Transistors Q19 einen Wert von kV₁ (k ist das Teilungsverhält nis), der eine Teilung durch den Widerstand von jeweils dem Kanal der Transistoren Q17 und Q18 ist.

Die Beziehung zwischen der Gate-Source-Spannung V_gs und den Drain strom pro Gatebreiteneinheit wird im folgenden unter Bezugnahme auf Fig. 6 beschrieben.

Falls der Wert der Stromdichte I₀ bei 27°C gleich I₀ (27°C) ist, ist die Gate-Source-Spannung gleich V₁ (27°C). Wenn die Tempera tur auf 70°C ansteigt, wird der Stromfluß in den Transistoren Q12 und Q13 reduziert, da die Beweglichkeit der Löcher kleiner wird. Darum wird der Wert von I₀ bei 70°C ein wenig niedriger als bei 27°C. Da die Drain-Source-Spannung kV₁ ist, wird die Stromdichte I₂ des Transistors Q19 I′₂ (27°C) bei 27°C, und I′₂ (70°C) bei 70°C, wenn k=0,75 ist. Wenn k=0,5 ist, ist die Stromdichte I′′₂ (27°C) bei 27°C, und I′′₂ (70°C) bei 70°C. Darum wird die Stromdichte I₂ des Transistors Q19 bei einer hohen Temperatur höher, und die Änderungsrate derselben variiert entsprechend des Wertes von k. Als ein Ergebnis kann die Stromdichte I₂ in dem Transistor Q19 durch Einstellen des Teilungsverhältnisses k auf einen gewünschten Wert eingestellt werden.

Der Zeitraum T eines Selbstauffrischungstimers ist:

T=(V_CC/2)·C/(I₂·W₂+I₁·W₁)+Td

wobei C die Kapazität des Kondensators C1, V_CC/2 die Schwellspan nung des Inverters G2, W₂ die Kanalbreite des Transistors Q19, W₁ die Kanalbreite des Transistors Q21, I₂ die Stromdichte des Tran sistors Q19 und I₁ die Stromdichte des Transistors Q21 ist. Darum kann der Zeitraum T des Selbstauffrischungstimers auf einen will kürlichen (frei wählbaren) Wert unter Berücksichtigung der Tempe raturabhängigkeit durch Variation des Teilungsverhältnisses k und der Kanalbreiten W₁ und W₂ eingestellt werden. Da der Strom I₁ eine schwächere Abhängigkeit von der Temperatur als der Strom I₂ auf weist, ist der Auffrischzeitraum auf T=(V_CC/2)·C/(I₁·W₁)+Td bei niedriger Temperatur begrenzt. Derart kann die Erzeugung eines Soft-Errors selbst bei niedriger Temperatur verhindert werden.

Die interne Schaltung für hohe Spannung 4 aus Fig. 1 wird im fol genden unter Bezugnahme auf Fig. 7, die ein Blockschaltbild der selben zeigt, beschrieben.

Wie in Fig. 7 gezeigt ist, weist eine interne Schaltung für hohe Spannung 4 einen ersten Detektor 41, einen zweiten Detektor 42, einen dritten Detektor 43, einen ersten Oszillator 44, einen zweiten Oszillator 45, eine kleine Pumpe 46, eine große Pumpe 47, eine RAS-Pumpe 48, ein UND-Gatter G11 und einen Inverter G10 auf.

Der erste Detektor 41 detektiert das Potential der hohen Spannung V_pp, die einem Wortleitungstreiber 49 zugeführt wird. Falls die hohe Spannung V_pp niedriger als ein vorbestimmter Wert ist, wird ein Ausgabsignal Φ_E1 auf H-Niveau an den ersten Oszillator 44 ge liefert. Der erste Oszillator 44 schwingt bzw. oszilliert, wenn das Ausgabesignal Φ_E1 H-Niveau erreicht und liefert ein Taktsignal mit einer langen Periode an die kleine Pumpe 46. Die kleine Pumpe 46 wird durch ein Taktsignal von dem ersten Oszillator 44 zum Liefern einer hohen Spannung V_pp an den Wortleitungstreiber 49 getrieben. Darum wird der Leckstrom während der Bereitschaft (Stand-by) nachgeliefert bzw. ausgeglichen.

Der zweite Detektor 42 detektiert das hohe Potential V_pp, das ei nem Wortleitungstreiber 49 zugeführt wird. Falls die hohe Span nung V_pp niedriger als ein vorbestimmter Wert ist, wird ein Aus gabesignal Φ_E2 auf H-Niveau an den zweiten Oszillator 45 geliefert. Der zweite Oszillator 45 schwingt, wenn das Ausgabesignal Φ_E2 H- Niveau erreicht, zu Liefern eines Taktsignales mit einer kurzen Periode an die große Pumpe 47. Die große Pumpe 47 wird durch ein Taktsignal von dem zweiten Oszillator 45 zum Liefern der hohen Spannung V_pp an den Wortleitungstreiber 49 getrieben. Derart wird die hohe Spannung V_pp beim Anschalten der Stromversorgung schnell angehoben.

Der dritte Detektor 43 detektiert das hohe Potential der hohen Spannung V_pp, die an den Wortleitungstreiber 49 geliefert wird. Wenn die hohe Spannung V_pp niedriger als ein vorbestimmter Wert ist, wird ein Ausgabesignal Φ_E3 auf H-Niveau an ein UND-Gatter 11 als Reaktion auf das Zeilenadressentaktsignal /RAS geliefert. Das Zeilenadressentaktsignal /RAS wird an das UND-Gatter G11 über den Inverter G10 angelegt, um der RAS-Pumpe 48 ein logisches Produkt (UND-Verknüpfung) eines invertierten Signals des Zeilenadreßtakt signals /RAS und des Ausgabesignals Φ_E3 als ein Ausgabesignal zu liefern. Die RAS-Pumpe 48 antwortet auf ein Ausgabesignal des UND-Gatters G11 mit dem Liefern der hohen Spannung V_pp an den Wortleitungstreiber 49. Genauer erreicht das Zeilenadreßtaktsi gnal /RAS ein L-Niveau, wodurch die Vorrichtung zum Nachliefern der hohen Spannung V_pp arbeitet, die verbraucht wird (bzw. die entsprechenden spannungerzeugenden Ladungen), wenn die Wortlei tung auf das Niveau der hohen Spannung V_pp angehoben wird.

Der erste und der zweite Detektor aus Fig. 7 werden im folgenden unter Bezugnahme auf Fig. 8 beschrieben.

Wie in Fig. 8 gezeigt ist, weisen der erste und der zweite Detek tor Transistoren Q31 bis Q39, die p-Typ MOSFETs sind, und Transi storen Q40 bis Q48, die n-Typ MOSFETs sind, auf.

Der Transistor Q31 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q32 verbunden. Der Transistor Q32 ist mit dem dio denverbundenen Transistor Q40 verbunden. Die Gates der Transi storen Q31 und Q32 sind mit dem Massepotential GND verbunden. Der Transistor Q40 ist mit dem Massepotential GND verbunden. Der dio denverbundene Transistor Q34 ist mit der hohen Spannung V_pp und dem Transistor Q35 verbunden. Der Transistor Q35 ist mit dem Transistor Q41 verbunden. Das Gate des Transistors Q35 ist mit der Stromversorgungsspannung V_CC verbunden. Der Transistor Q41 ist mit dem Massepotential GND verbunden. Der Transistor Q42 ist mit dem Knoten zwischen den Transistoren Q35 und Q41 verbunden, und er ist mit dem Transistor Q43 verbunden. Der Transistor Q43 ist mit dem Massepotential GND verbunden. Der Transistor Q36 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q44 verbunden. Der Transistor Q44 ist mit dem Transistor Q45 verbunden. Der Transistor Q44 ist mit dem Massepotential GND verbunden. Die Ga tes der Transistoren Q36 und Q44 sind mit dem Knoten zwischen den Transistoren Q35 und Q41 verbunden. Das Gate des Transistors Q42 ist mit dem Knoten zwischen den Transistoren Q36 und Q44 verbun den.

Der diodenverbundene Transistor Q37 ist mit der hohen Spannung V_pp und dem Transistor Q38 verbunden. Der Transistor Q38 ist mit dem Transistor Q46 verbunden. Der Transistor Q46 ist mit dem Massepo tential GND verbunden. Das Gate des Transistors Q38 ist mit dem Knoten zwischen den Transistoren Q31 und Q32 verbunden. Der Tran sistor Q39 ist mit der Stromversorgungsspannung V_CC und dem Tran sistor Q47 verbunden. Der Transistor Q47 ist mit dem Transistor Q48 verbunden. Die Gates der Transistoren Q39 und Q47 sind mit dem Knoten zwischen den Transistoren Q38 und Q46 verbunden. Der Transistor Q48 ist mit dem Massepotential GND verbunden. Das Gate des Transistors Q40 ist jeweils mit dem Gate der Transistoren Q41, Q43, Q45 und Q46 und Q48 verbunden.

Der Betrieb des oben beschriebenen ersten und zweiten Detektors wird im folgenden beschrieben.

Die Transistoren Q31 und Q32 weisen einen langen Kanal auf und leiten einen schwachen Strom I₁. Da die Kanalbreite und die Ka nallänge von jeweils den Transistoren Q40, Q41, Q43, Q45, Q46 und Q48 dieselben sind, ist der Spiegelstrom, der in jedem Transistor fließt, auf I₁ begrenzt. Das Potential des Knotens N7 wird um ΔV aufgrund des Kanalwiderstands des Transistors Q31 reduziert, d. h. es ist V_CC-ΔV. Darum wird, wenn das Potential der hohen Spannung V_pp höher als V_CC-ΔV+2|V_THP| (V_THP ist die Schwellspannung der Tran sistoren Q37 und Q38), der Strom in den Transistoren Q37 und Q38 größer als der Strom I₁, der über den Transistor Q46 entladen wird. Darum steigt das Potential des Knotens N8 an und verur sacht, daß das Ausgabesignal Φ_E2 ein L-Niveau erreicht. Dement sprechend arbeitet, wenn der Strom angeschaltet ist, die große Pumpe 47 bis das Niveau der hohen Spannung V_pp höher als V_CC-ΔV+2|V_THP| wird. Wenn die hohe Spannung V_pp höher als V_CC-ΔV+2|V_THP| wird, arbeitet nur die kleine Pumpe 46. Dann wird, wenn hohe Spannung V_pp höher als V_CC+2 |V_THP| wird, ein Strom, der größer als der Strom I₀ ist, der durch die Transistoren Q41, Q42 und Q43 entladen wird, in den Transistoren Q34 und Q35 fließen, da das Gatepotential des Transistors Q35 die Stromversorgungs spannung V_CC ist. Dieses bringt das Potential des Knotens N9 zum Ansteigen, wodurch das Ausgabesignal Φ_E1 ein L-Niveau erreicht. Der erste Oszillator 44 hört auf, den Betrieb der kleinen Pumpe 46 zu unterdrücken bzw. zu unterbinden. Dann, wenn das Ausgabesi gnal Φ_E1 ein H-Niveau erreicht, erreicht der Transistor Q42 einen nicht-leitenden Zustand. Darum wird der über die Transistoren Q34 und Q35 zugeführte Strom kleiner als der Strom I₀, der durch den Transistor Q41 gezogen wird, wodurch die hohe Spannung V_pp redu ziert wird. Diese Reduzierung der hohen Spannung V_pp verursacht die Reduzierung des Potentials des Knotens N9, wodurch das Aus gabesignal Φ_E1 ein H-Niveau zum erneuten Starten des Betriebes der kleinen Pumpe 46 erreicht.

Da bei dem ersten und dem zweiten Detektor der Durchgangsstrom in den Transistoren Q36, Q44, Q39 und Q47 durch den von dem Transi stor Q40 und den Transistoren Q45 und Q38 gebildeten Stromspiegel auf I₁ reduziert ist, ist der Stromverbrauch der Vorrichtung reduziert. Darüber hinaus wird, da das Gatepotential des Transistors Q38 auf V_CC-ΔV eingestellt ist, was durch die Widerstandsteilung der Tran sistoren Q31 und Q32 leicht niedriger als V_CC ist, die hohe Spannung V_pp zum Zeitpunkt der Bereitschaft (Stand-by) V_CC+2|V_THP| und zum Zeitpunkt eines aktiven Zustands V_CC-ΔV+2|V_THP|, was die Reduzierung des Unterschiedes dazwischen erlaubt. Darum kann die Variation des Niveaus der hohen Spannung V_pp reduziert werden.

Der dritte Detektor aus Fig. 7 wird im folgenden unter Bezugnahme auf das Schaltbild aus Fig. 9 beschrieben.

Wie in Fig. 9 gezeigt ist, weist der dritte Detektor Transistoren Q51 bis Q57, die p-Typ MOSFETs sind, Transistoren Q58 bis Q61, die n-Typ MOSFETs sind, Inverter G21 bis G29, ein NOR-Gatter G30 und Kondensatoren C11 und C12 auf.

Der Transistor Q51 ist mit der hohen Spannung V_pp und dem Transistor Q58 verbunden (wie im vorhergehenden bedeutet, daß der Transistor mit einer Spannung, einem Potential oder einem Transistor verbun den ist, daß ein entsprechender Leitungsanschluß des Transistors entsprechend verbunden ist). Der Transistor Q58 ist mit dem Mas sepotential GND verbunden. Der Transistor Q52 ist mit der hohen Spannung V_pp und dem Transistor Q59 verbunden. Der Transistor Q59 ist mit dem Massepotential GND verbunden. Das Gate des Transi stors Q51 ist mit dem Knoten (der Verbindung) zwischen den Tran sistoren Q52 und Q59 verbunden. Das Gate des Transistors Q52 ist mit dem Knoten zwischen den Transistoren Q51 und Q58 verbunden. Der Transistor Q53 ist mit der hohen Spannung V_pp und dem dioden verbundenen Transistor Q54 verbunden. Der Transistor Q54 ist mit dem Transistor Q55 verbunden. Der Transistor Q55 ist mit dem Transistor Q60 und dem Inverter G22 verbunden. Der Transistor Q60 ist mit dem Massepotential GND verbunden. Das Gate des Tran sistors Q58 ist mit dem Gate des Transistors Q60 und dem Inverter G23 verbunden, und weiter ist es mit dem Gate des Transistors Q59 über den Inverter G21 verbunden. Das Gate des Transistors Q53 ist mit dem Knoten zwischen den Transistoren Q52 und Q59 verbunden. Das Gate des Transistors Q55 ist mit der Stromversorgungsspannung V_CC verbunden. Der Inverter G22 ist mit den Transistoren Q61 und Q56 verbunden. Die Transistoren Q61 und Q56 sind mit den Transi storen Q62 und Q57 und dem Inverter G24 verbunden. Der Inverter G24 ist mit dem Inverter G25 verbunden. Der Inverter G25 ist mit den Transistoren Q62 und Q57 verbunden. Der Inverter G23 ist mit dem Gate des Transistors Q61 und dem Gate des Transistors Q57 verbunden. Die Gates der Transistoren Q57 und Q62 sind mit dem Gate des Transistors Q60 verbunden. Das Zeilenadreßtaktsignal /RAS ist an das NOR-Gatter G30 und den Inverter G26 angelegt. Der Inverter G26 ist mit den Kondensatoren C11, C12 und dem Inverter G27 verbunden. Der Kondensator C11 ist mit der Stromversorgungs spannung V_CC verbunden. Der Kondensator C12 ist mit dem Massepo tential GND verbunden. Der Inverter G27 ist dem Inverter G28 ver bunden. Der Inverter G28 ist mit dem NOR-Gatter G30 verbunden. Das NOR-Gatter G30 ist mit dem Inverter G29 verbunden.

Ein Betrieb der oben beschriebenen Struktur des dritten Detektors wird im folgenden unter Bezugnahme auf das Zeitablaufdiagramm aus Fig. 10 beschrieben. Wenn das Zeilenadreßtaktsignal /RAS logisch niedrig ist, erreicht ein Abtastpuls/Φ_S ein L-Niveau für einen vorbestimmten Zeitraum. Dabei wird der Knoten N10 auf ein L-Ni veau heruntergezogen, wodurch der Transistor Q53 eine leitenden Zustand und der Transistor Q60 einen nicht-leitenden Zustand er reicht. Dann erreicht, wenn das Potential der hohen Spannung V_pp höher als V_CC+2|V_THP| wird (V_THP ist die Schwellspannung der Transi storen Q53, Q54), der Knoten N11 ein H-Niveau. Dabei verriegelt eine Latch-Schaltung (Verriegelungsschaltung), die von den Tran sistoren Q61, Q56, Q62 und Q54 und den Invertern G24 und G25 ge bildet wird, ein Signal auf einem L-Niveau, wodurch das Ausgabe signal ΦE₃ ein L-Niveau erreicht. Wenn das Potential der hohen Spannung V_PP niedriger als V_CC+2|V_THP| wird, erreicht der Knoten N11 ein L-Ni veau, wodurch ein Signal auf H-Niveau in der oben beschriebenen Verriegelungsschaltung verriegelt wird. Als ein Ergebnis erreicht das Ausgabesignal ΦE₃ ein H-Niveau. Darum arbeitet der dritte Detektor als Reaktion auf den Abfall des Zeilenadreßtaktsignals /RAS. Kein Strom wird verbraucht, wenn das Zeilenadreßtaktsignal /RAS ein H-Niveau erreicht. Darum kann eine Reduzierung des Stromverbrauches während der Bereitschaft (Stand-by) realisiert werden.

Fig. 11 ist ein Graph, der die Änderung des Niveaus der Spannung V_pp bezüglich des Ausgabesignals ΦE₃ des dritten Detektors zeigt. Es ist aus Fig. 3 zu entnehmen, daß das Ausgabesignal ΦE₃ ein H- Niveau zum Betreiben der RAS-Pumpe 48 erreicht, wenn das Potenti al der hohen Spannung V_pp niedriger als zum Beispiel 4,8V wird, wenn das Zeilenadreßtaktsignal /RAS auf ein L-Niveau herunterge zogen wird. Darum verbraucht der dritte Detektor während der Be reitschaft keinen Strom und arbeitet als Reaktion auf das Zeilen adreßtaktsignal /RAS während eines aktiven Zustands. Darum ist eine Hochgeschwindigkeitsreaktion möglich. Derart wird die Varia tion des Niveaus der hohen Spannung V_pp reduziert, was das Bereit stellen einer stabilen hohen Spannung V_pp ermöglicht.

Der erste Oszillator aus Fig. 7 wird im folgenden unter Bezugnah me auf das Schaltbild aus Fig. 12 beschrieben.

Wie in Fig. 12 gezeigt ist, weist der erste Oszillator Transisto ren Q71 bis Q78, die p-Typ MOSFETs sind, und Transistoren Q79 bis Q88, die n-Typ MOSFETs sind, auf. C21 bis C23, die in Fig. 12 ge zeigt sind, sind parasitäre Kapazitäten.

Der Transistor Q79 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q80 verbunden. Der Transistor Q80 ist mit dem Mas sepotential GND verbunden. Die Gates der Transistoren Q79 und Q80 sind mit der Stromversorgungsspannung V_CC verbunden. Der Transi stor Q71 ist mit der Stromversorgungsspannung VCC und dem dioden verbundenen (das bedeutet wie im vorherigen diodengeschalteten) Transistor Q81 verbunden. Der Transistor Q81 ist mit dem Masse potential GND verbunden. Das Gate des Transistors Q71 ist mit dem Massepotential GND verbunden. Der Transistor Q72 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q82 verbunden. Der Transistor Q82 ist mit dem Massepotential GND verbunden. Der Transistor Q73 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q74 verbunden. Der Transistor Q74 ist mit dem Transi stor Q83 verbunden. Der Transistor Q83 ist mit dem Transistor Q84 verbunden. Der Transistor Q84 ist mit dem Massepotential GND ver bunden. Der Transistor Q75 ist mit Stromversorgungsspannung V_CC und dem Transistor Q76 verbunden. Der Transistor Q76 ist mit dem Transistor Q85 verbunden. Der Transistor Q85 ist mit dem Transi stor Q86 verbunden. Der Transistor Q86 ist mit dem Massepotential GND verbunden. Der Transistor Q77 ist mit der Stromversorgungs spannung V_CC und dem Transistor Q78 verbunden. Der Transistor Q78 ist mit dem Transistor Q87 verbunden. Der Transistor Q87 ist mit dem Transistor Q88 verbunden. Der Transistor Q88 ist mit dem Mas sepotential GND verbunden. Die Gates der Transistoren Q72, Q73, Q75 und Q77 sind miteinander und außerdem mit dem Knoten zwischen den Transistoren Q72 und Q82 verbunden. Die Gates der Transisto ren Q74 und Q83 sind mit dem Knoten zwischen den Transistoren Q78 und Q87 verbunden. Die Gates der Transistoren Q76 und Q85 sind mit dem Knoten zwischen den Transistoren Q74 und Q83 verbunden. Die Gates der Transistoren Q78 und Q87 sind mit dem Knoten zwi schen den Transistoren Q76 und Q85 verbunden. Die Gates der Tran sistoren Q81, Q82, Q84, Q86 und Q88 sind miteinander verbunden.

Ein Betrieb des wie oben aufgebauten ersten Oszillators wird im folgenden beschrieben. Entsprechend der oben beschriebenen Struk tur bildet der erste Oszillator einen Ringoszillator und schwingt (oszilliert) mit einer vorbestimmten Frequenz. Jeder der Transi storen Q79 und Q80 weist einen langen Kanal auf und teilt die Stromversorgungsspannung V_CC durch jeweils den Kanalwiderstand. Angenommen, das das Teilungsverhältnis (der Teilungsbetrag) der Stromversorgungsspannung k ist, ist das Substratpotential des Transistors Q81 auf kV_CC eingestellt. Durch Einstellen des Tei lungsbetrages k auf zum Beispiel 0,05 wird die Schwellspannung des Transistors Q81 reduziert, da das Substratpotential des Tran sistors Q81 mit dem Anstieg der Stromversorgungsspannung V_CC ansteigt, selbst wenn die Stromversorgungsspannung ansteigt, wo durch der Strom I₁, der in dem Transistor Q71 fließt, ansteigt. Da die Gate-Source-Spannung V_gs des Transistors Q81 nicht erhöht wird, erhöht sich der in den Transistoren Q82, Q84, Q86, Q88 fließender Strom I₂ nicht. Darüber hinaus erhöht sich der in den Transistoren Q73, Q75 und Q77 fließende Strom, der der Spiegel strom ist, nicht. Obwohl der Verzögerungszeitraum für jeden In verter in dem ersten Oszillator gleich 3C/I₂ ist, wobei C das Niveau bzw. die Höhe der parasitären Kapazitäten C21 bis C23 ist, verursacht ein Anstieg der Stromversorgungsspannung V_CC keine Ver änderung des Verzögerungszeitraums, da der Strom I₂, der in den Transistoren Q84, Q86 und Q88 fließt, sich nicht erhöht. Darum erhöht sich die Schwingungsfrequenz des ersten Oszillators nicht und schwingt mit einer vorbestimmten Periode, selbst wenn die Stromversorgungsspannung V_CC ansteigt. Darum wird der Stromver brauch nicht erhöht. Derart kann eine Reduzierung des Stromver brauchs der Vorrichtung realisiert werden.

Die vorliegende Erfindung ist nicht auf die obige Beschreibung des ersten Oszillators begrenzt, und eine vergleichbare Wirkung kann durch einen zweiten Oszillator mit einer Struktur, die der aus Fig. 12 identisch ist, erhalten werden.

Ein anderes Beispiel für eine interne Schaltung für hohe Spannung wird im folgenden unter Bezugnahme auf das Blockschaltbild aus Fig. 13 beschrieben.

Die interne Schaltung für hohe Spannung aus Fig. 13 unterscheidet sich von der internen Schaltung für hohe Spannung aus Fig. 7 da durch, daß der dritte Detektor 43 in einen anderen dritten Detek tor 43a modifiziert ist. Die verbleibenden Elemente sind ver gleichbar bzw. dieselben wie die der internen Schaltung für hohe Spannung aus Fig. 7, die mit den gleichen Bezugszeichen bezeich net sind. Darum wird deren Beschreibung nicht wiederholt.

Fig. 14 ist ein Schaltbild, das eine Struktur des dritten Detek tors aus Fig. 13 zeigt.

Wie in Fig. 14 gezeigt ist, weist ein dritter Detektor 43a Tran sistoren Q65 und Q66, die p-Typ MOSFETs sind, einen Transistor Q67, der ein n-Typ MOSFET ist, einen Inverter G31 und ein NAND- Gatter 32 auf.

Der diodenverbundene Transistor Q65 ist mit der hohen Spannung V_pp und dem Transistor Q66 verbunden. Der Transistor Q66 ist mit dem Transistor Q67 verbunden und sein Gate ist mit dem Stromversor gungspotential V_CC verbunden. Der Transistor Q67 ist mit dem Mas sepotential GND verbunden. Der Inverter G31 empfängt das Zeilen adreßtaktsignal /RAS und die Ausgangsseite desselben ist dem Gate des Transistors Q67 verbunden. Das NAND-Gatter G32 empfängt ein Ausgabesignal des Knoten N1 und das Zeilenadreßtaktsignal/RAS zum Liefern eines Ausgabesignals ΦE₃.

Der Transistor Q67 weist einen kurzen Kanal auf. Die Geschwindig keit des Herunterziehens des Potentials des Knotens N1 auf ein L- Niveau von einem H-Niveau wird, wenn das Niveau der hohen Span nung V_pp abfällt, schneller während des Zeitraums, in dem das Zei lenadreßtaktsignal/RAS ein L-Niveau erreicht. Genauer wird die Reaktion des dritten Detektors 43a beschleunigt, wenn das Zeilen adreßtaktsignal /RAS ein L-Niveau erreicht. Darum wird der Strom verbrauch während der Bereitschaft nicht erhöht, und eine Redu zierung des Stromverbrauchs kann in der Vorrichtung realisiert werden.

Eine Halbleitervorrichtung entsprechend einer zweiten Ausführungs form der vorliegenden Erfindung wird im folgenden beschrieben.

Fig. 15 ist ein Blockschaltbild, das eine Struktur eines DRAM zeigt, der die zweite Ausführungsform der vorliegenden Erfindung ist. Der DRAM aus Fig. 15 unterscheidet sich von dem DRAM auf Fig. 1 dadurch, daß die interne Schaltung für hohe Spannung 4 in eine interne Schaltung für hohe Spannung 4a modifiziert ist, daß die Eingabe-/Ausgabe-Schaltung 10 in eine andere Eingabe-/Ausga be-Schaltung 10a modifiziert ist, und daß die hohe Spannung V_pp von der internen Schaltung 4a für hohe Spannung an die Eingabe- /Ausgabe-Schaltung 10a geliefert wird.

Die anderen Komponenten des DRAM aus Fig. 15 sind vergleichbar bzw. dieselben wie diejenigen aus Fig. 1, und sie weisen diesel ben Bezugszeichen auf. Darum wird deren Beschreibung hier nicht wiederholt.

Fig. 16 ist ein Blockschaltbild, das eine Struktur der internen Schaltung für hohe Spannung aus Fig. 15 zeigt. Die interne Schal tung für hohe Spannung aus Fig. 16 unterscheidet sich von der internen Schaltung für hohe Spannung, die in Fig. 7 gezeigt ist, dadurch, das ein vierter Detektor 51, eine Dout-Pumpe 52 und ein UND-Gatter G12 hinzugefügt sind. Die verbleibenden Elemente sind vergleichbar bzw. dieselben wie diejenigen aus Fig. 7, und sie weisen dieselben Bezugszeichen auf. Deren Beschreibung wird nicht wiederholt.

Der vierte Detektor 51 detektiert das Potential der hohen Span nung V_pp, die an den Ausgabepuffer 53 geliefert wird. Wenn die hohe Spannung V_pp niedriger als ein vorbestimmter Wert ist, wird ein Ausgabesignal ΦE₄ auf H-Niveau an das UND-Gatter G12 als Re aktion auf ein Ausgabepuffer-Aktivierungssignal OEM und ein Da tensignal D geliefert. Das UND-Gatter G12 liefert das logische Produkt (UND-Verknüpfung) des Ausgabesignals ΦE₄, des Ausgabepuf fer-Aktivierungssignals OEM und des Datensignals D als ein Aus gabesignal an die Dout-Pumpe 52. Die Dout-Pumpe 52 reagiert auf ein Ausgabesignal des UND-Gatters G12 mit der Lieferung einer hohen Spannung V_pp an den Ausgabepuffer 53.

Der in Fig. 16 gezeigte vierte Detektor wird im folgenden unter Bezugnahme auf das Schaltbild aus Fig. 17 beschrieben.

Wie in Fig. 17 gezeigt ist, weist der vierte Detektor Transisto ren Q201 bis Q207, die p-Typ MOSFETs sind, Transistoren Q208 bis Q212, die n-Typ MOSFETs sind, Inverter G201 bis G209, ein NOR- Gatter G210, ein NAND-Gatter G211 und Kondensatoren C201 und C202 auf.

Der Transistor Q201 ist mit der hohen Spannung V_pp und dem Transistor Q208 verbunden. Der Transistor Q208 ist mit dem Massepotential GND verbunden. Der Transistor Q202 ist mit der hohen Spannung V_PP und dem Transistor Q209 verbunden. Der Transistor Q209 ist mit dem Massepotential GND verbunden. Das Gate des Transistors Q201 ist mit dem Knoten zwischen den Transistoren Q202 und Q209 ver bunden. Das Gate des Transistors Q202 ist mit dem Knoten zwischen den Transistoren Q201 und Q208 verbunden. Das Gate des Transi stors Q208 ist mit dem Gate des Transistor Q209 über den Inverter G201 verbunden. Der Transistor Q203 ist mit der hohen Spannung V_pp und dem diodenverbundenen Transistor Q204 verbunden. Der Transi stor Q205 ist mit dem Transistor Q204, dem Inverter G202 und dem Transistor Q210 verbunden. Der Transistors Q210 ist mit Massepo tential GND verbunden. Das Gatte des Transistors Q203 ist mit dem Knoten zwischen den Transistoren Q202 und Q209 verbunden. Das Gate des Transistors Q205 ist mit dem Stromversorgungspotential V_CC verbunden. Das Gate des Transistors Q210 ist mit dem Gate des Transistors Q208 verbunden. Der Inverter G202 ist mit den Transi storen Q211 und Q206 verbunden. Die Transistoren Q211 und Q206 sind mit dem Inverter G205 verbunden. Der Inverter G204 ist mit dem Inverter G205 verbunden. Der Inverter G205 ist mit den Transisto ren Q212 und Q207 verbunden. Die Transistoren Q212 und Q207 sind mit den Transistoren Q211 und Q206 verbunden. Die Gates der Tran sistoren Q206 und Q212 sind mit dem Gate des Transistors Q210 verbunden. Die Gates der Transistoren Q211 und Q207 sind mit dem Gate des Transistors Q210 über den Inverter G203 verbunden. Das NAND-Gatter G211 empfängt ein Ausgabepuffer-Aktivierungssignal OEM und ein Datensignal D. Die Ausgabeseite des NAND-Gatters G211 ist mit dem Inverter G206 und dem NOR-Gatter 210 verbunden. Der Inverter G206 ist mit den Kondensatoren C201 und C202 und dem Inverter G207 verbunden. Der Kondensator C201 ist mit dem Strom versorgungspotential V_CC verbunden. Der Kondensator C202 ist mit dem Massepotential GND verbunden. Der Inverter G207 ist mit dem In verter G208 verbunden. Der Inverter G208 ist mit dem NOR-Gatter G210 verbunden. Das NOR-Gatter G210 ist mit dem Inverter G209 verbunden. Der Inverter G209 ist mit dem Gate des Transistors Q210 verbunden. Wie oben beschrieben ist, weist der vierte Detek tor eine Struktur auf, die im wesentlichen vergleichbar bzw. die selbe wie die des dritten Detektors aus Fig. 9 ist. Die Reaktion auf das Ausgabepuffer-Aktivierungssignal OEM und das Datensignal D anstelle des Zeilenadreßtaktsignals /RAS ist der einzige Unter schied beim Betrieb gegenüber dem dritten Detektor aus Fig. 9. Darum wird die Beschreibung des Betriebes nicht wiederholt.

Der Ausgabepuffer 53 aus Fig. 16 wird im folgenden beschrieben. Dies ist ein Teil der Eingabe-/Ausgabe-Schaltung 10a aus Fig. 15 bezüglich des Betriebs der Ausgabe. Fig. 18 ist ein Schaltbild, das eine Struktur des Ausgabepuffers aus Fig. 16 zeigt.

Wie in Fig. 18 gezeigt ist, weist ein Ausgabepuffer Transistoren Q221 bis Q223, die p-Typ MOSFETs sind, Transistoren Q224 bis Q228, die n-Typ MOSFETs sind, Inverter G221 bis G223 und NAND- Gatter G224 und G225 auf.

Der Transistor Q221 ist mit der hohen Spannung V_pp und dem Transistor Q224 verbunden. Der Transistor Q224 ist mit dem Massepotential GND verbunden. Der Transistor Q222 ist mit der hohen Spannung V_pp und dem Transistor Q225 verbunden. Das Gate des Transistors Q221 ist mit dem Knoten zwischen den Transistoren Q222 und Q225 ver bunden. Das Gate des Transistors Q222 ist mit dem Knoten zwischen den Transistoren Q221 und Q224 verbunden. Der Transistor Q223 ist mit der hohen Spannung V_pp und dem Transistor Q226 verbunden. Der Transistor Q226 ist mit Massepotential GND verbunden. Die Gates der Transistoren Q223 und Q226 sind mit dem Knoten zwischen den Transistoren Q222 und- Q225 verbunden. Der Transistor Q227 ist mit der Stromversorgungsspannung V_CC und dem Transistor Q228 verbun den. Der Transistor Q228 ist mit Massepotential GND verbunden. Das Ausgabepuffer-Aktivierungssignal OEM und das Datensignal D werden dem NAND-Gatter G225 zugeführt. Die Ausgabeseite des NAND- Gatters G225 ist mit dem Gate des Transistors Q224 und dem Inver ter G221 verbunden. Die Ausgabeseite des Inverters G221 ist mit dem Gate des Transistors Q225 verbunden. Das Ausgabepuffer-Akti vierungssignal OEM und das Datensignal D werden über den Inverter G222 an das NAND-Gatter G224 angelegt. Die Ausgabeseite des NAND- Gatters G224 ist mit dem Inverter G223 verbunden. Die Ausgabesei te des Inverter G223 ist mit dem Gate des Transistors Q228 ver bunden. Das Gate des Transistors Q227 ist mit dem Knoten zwischen den Transistoren Q223 und Q226 verbunden.

Ein Betrieb des wie oben aufgebauten Ausgabepuffers wird im fol genden beschrieben. Der Ausgabepuffer treibt das Gate des Transi stors Q227 auf hohe Spannung V_pp zum Kompensieren des Spannungs abfalls aufgrund der Schwellspannung des Transistors Q222, um das H-Niveau des Ausgabesignals Dout auf die Stromversorgungsspannung V_CC einzustellen. Darum wird, wenn das Datensignal D und das Aus gabepuffer-Aktivierungssignal OEM beide ein H-Niveau erreichen, das Ausgabesignal Dout auf H-Niveau geliefert. Dabei wird, wenn das Ausgabesignal ΦE₄ des vierten Detektors 51 aus Fig. 16 H-Ni veau erreicht, die Dout-Pumpe 52 zum Nachfüllen der hohen Span nung V_pp, die durch den Ausgabepuffer 53 verbraucht wird, akti viert. Wenn der DRAM einen Page-Mode erreicht, wird das Ausgabe signal Dout fortlaufend mit einem Zyklus von ungefähr 25ns gelie fert. Darum benötigt der vierte Detektor 51 wie im dritten Detek tor 43 hohe Geschwindigkeit. Da der vierte Detektor 51 vergleich bar zu dem dritten Detektor 43 arbeitet, wird der Hochge schwindigkeitsbetrieb als Reaktion auf das Ausgabepuffer-Aktivi rungssignal OEM und das Datensignal D ausgeführt. Darüber hinaus wird kein Strom verbraucht, außer in dem Zeitraum der Datenaus gabe. Darum kann die Reduzierung des Stromverbrauchs während der Bereitschaft realisiert werden.

Ein anderes Beispiel der internen Schaltung für hohe Spannung aus Fig. 15 wird im folgenden unter Bezugnahme auf Fig. 19 beschrie ben.

Die interne Schaltung für hohe Spannung aus Fig. 19 unterscheidet sich von der internen Schaltung für hohe Spannung aus Fig. 16 dadurch, das ein fünfter Detektor 61, ein dritter Oszillator 62 und eine WL-Haltepumpe 63 hinzugefügt sind. Die verbleibenden Komponenten sind dieselben bzw. vergleichbar zu denen aus Fig. 16 und sie weisen dieselben Bezugszeichen auf. 09824 00070 552 001000280000000200012000285910971300040 0002004435787 00004 09705 Darum wird die Be schreibung derselben nicht wiederholt.

Der fünfte Detektor 61 detektiert das Potential der hohen Span nung V_pp, die dem Wortleitungstreiber 49 zugeführt wird. Wenn die hohen Spannung V_pp niedriger als ein vorbestimmter Wert ist, wird ein Ausgabesignal ΦE₅ auf H-Niveau an den dritten Oszillator 62 als Reaktion auf das Zeilenadreßtaktsignal /RAS geliefert. Der dritte Oszillator 62 oszilliert bzw. schwingt, wenn das Ausgabe signal ΦE₅ ein H-Niveau erreicht, und liefert ein Taktsignal CL mit einer kurzen Periode an die WL-Haltepumpe 63. Die WL-Halte pumpe 63 wird durch das Taktsignal CL von dem dritten Oszillator 62 getrieben und liefert die hohe Spannung V_pp an den Wortlei tungstreiber 49, wenn das Zeilenadreßtaktsignal /RAS ein L-Niveau erreicht, d. h. wenn eine Wortleitung ausgewählt ist, um zum Bei spiel zu verhindern, daß eine Wortleitung mit einer anderen Ver bindung kurzgeschlossen wird, was eine Reduzierung der hohen Spannung V_pp verursachen würde.

Der fünfte Detektor aus Fig. 19 wird im folgenden unter Bezugnah me auf Fig. 20, die ein Schaltbild desselben zeigt, beschrieben.

Wie in Fig. 20 gezeigt ist, weist ein fünfter Detektor Transisto ren Q231 und Q232, die p-Typ MOSFETs sind, einen Transistor Q233, der ein n-Typ MOSFET ist, einen Inverter G231 und ein NAND-Gatter G232 auf.

Der diodenverbundene Transistor Q231 ist mit der hohen Spannung V_pp und dem Transistor Q232 verbunden. Der Transistor Q232 ist mit dem Transistor Q233 verbunden. Das Gate des Transistors Q232 ist mit der Stromversorgungsspannung V_CC verbunden. Der Transistor Q233 ist mit dem Massepotential GND verbunden. Das Zeilenadreß taktsignals /RAS wird an das Gate des Transistors Q233 über den Inverter G231 angelegt. Das NAND-Gatter G232 empfängt ein Ausga besignal des Knotens N1 und das Zeilenadreßtaktsignals /RAS zum Ausgeben eines Ausgabesignals ΦE₅.

Ein Betrieb des wie oben aufgebauten fünften Detektors wird im folgenden beschrieben. Bei dem fünften Detektor ist der Kanal des Transistors Q231 auf eine kurze Kanallänge eingestellt, so daß die Geschwindigkeit des Herunterziehens des Potentials des Kno tens N1 auf ein L-Niveau von einem H-Niveau, wenn das Niveau der hohen Spannung V_pp abfällt, schneller während des Zeitraums wird, in dem das Zeilenadreßtaktsignal /RAS ein L-Niveau erreicht. Genauer gesagt kann der fünfte Detektor schnell antworten bzw. reagieren, wenn das Zeilenadreßtaktsignal /RAS ein L-Niveau er reicht. Da es nicht notwendig ist, den Strom in den Transistor Q233 zum schnellen Herunterziehen des Potentials des Knotens N1 auf ein L-Niveau zu erhöhen, ist der Stromverbrauch während der Bereitschaft reduziert, um dadurch eine Reduzierung des Stromver brauchs der Vorrichtung zu realisieren.

Der in Fig. 19 gezeigte dritte Oszillator wird im folgenden unter Bezugnahme auf das Schaltbild aus Fig. 21 beschrieben. Wie in Fig. 21 gezeigt ist, weist ein dritter Oszillator 62 ein NAND- Gatter G211, Inverter G222 bis G245 und Kondensatoren C241 bis C246 auf.

Das NAND-Gatter G241 empfängt ein Ausgabesignal ΦE₅ des fünften Detektors und ist mit dem Inverter G242 verbunden. Der Inverter G242 ist mit den Kondensatoren C241, C242 und dem Inverter G243 verbunden. Der Inverter G243 ist mit den Kondensatoren C243, C244 und dem Inverter G244 verbunden. Der Inverter G244 ist mit den Kondensatoren C245, C246 und dem Inverter G245 verbunden. Die Kondensatoren C241, C243 und C245 sind mit der Stromversorgungs spannung V_CC verbunden. Die Kondensatoren C242, C244 und C246 sind mit dem Massepotential GND verbunden. Die Ausgabe des Inverters G245 wird als ein Taktsignal CL geliefert und an das NAND-Gatter G241 angelegt.

Der oben beschriebene dritte Oszillator bildet den wohlbekannten Ringoszillator und liefert ein Taktsignal CL mit einer kurzen vorbestimmten Periode, wenn das Ausgabesignal ΦE₅ ein hohes Ni veau erreicht.

Die WL-Haltepumpe aus Fig. 19 wird im folgenden unter Bezugnahme auf das Schaltbild aus Fig. 22 beschrieben.

Wie in Fig. 22 gezeigt ist, weist eine WL-Haltepumpe Transistoren Q251 bis Q253, die n-Typ MOSFETs sind, Kondensatoren C251, C252 und einen Inverter G251 auf.

Der Transistor Q251 ist mit der Stromversorgungsspannung V_CC, dem Kondensator C251 und dem Gate des Transistors Q252 verbunden. Das Gate des Transistors Q251 ist mit der Stromversorgungsspannung V_CC verbunden. Der Transistor Q252 ist mit der Stromversorgungsspan nung V_CC, dem Kondensator C252 und dem diodenverbundenen Transi stor Q253 verbunden. Das Taktsignal CL wird an den Kondensator C251 und den Inverter G251 angelegt. Der Inverter G251 ist mit dem Kondensator C252 verbunden.

Die wie oben aufgebaute WL-Haltepumpe arbeitet wie folgt. Wenn das Taktsignal CL ein L-Niveau erreicht, wird der Knoten N1 auf ein Niveau von V_CC-V_TH geladen (V_TH ist die Schwellspannung des Transistors Q251). Wenn das Taktsignal CL ein H-Niveau erreicht, wird der Knoten N1 durch den Kondensator C251 geboosted (in der Spannung erhöht), wodurch an dem Knoten N1 das Potential 2V_CC-V_TH wird. Darum wird das Potential des Knotens N2 nach und nach auf das Niveau der Stromversorgungsspannung V_CC geladen. Dann wird, wenn das Taktsignal CL ein L-Niveau erreicht, der Knoten N2 durch den Kondensator C252 geboosted, wodurch an dem Knoten N2 das Po tential 2V_CC wird. Dabei leitet der Transistor Q253, so daß das Ausgabesignal V_pp auf das Maximalniveau von 2V_CC-V_TH zum Ausgeben geboosted wird.

Ein weiteres Beispiel der internen Schaltung für hohe Spannung aus Fig. 15 wird im folgenden unter Bezugnahme auf das Block schaltbild aus Fig. 23 beschrieben.

Die interne Schaltung für hohe Spannung aus Fig. 23 unterscheidet sich von der internen Schaltung für hohe Spannung aus Fig. 19 dadurch, daß der Detektor 61 weggelassen ist, daß das Zeilen adreßtaktsignal /RAS über den Inverter G13 an den dritten Oszil lator 62 angelegt ist, und daß eine Niveauklemmschaltung (Niveau halteschaltung) 64 hinzugefügt ist. Die anderen Komponenten sind vergleichbar bzw. dieselben wie diejenigen aus der internen Schaltung für hohe Spannung aus Fig. 19, und dieselben Bezugszei chen werden dafür verwendet. Darum wird die Beschreibung dersel ben nicht wiederholt.

Fig. 24 ist ein Schaltbild, das eine Struktur der Niveauhalte schaltung aus Fig. 23 zeigt.

Wie in Fig. 24 gezeigt ist, weist eine Niveauklemmschaltung bzw. Niveauhalteschaltung Transistoren Q261, Q262, die p-Typ MOSFETs sind, einen Transistor Q263, der ein n-Typ MOSFET ist, und einen Inverter G261 auf.

Der diodenverbundene Transistor Q261 ist mit der hohen Spannung V_pp und dem Transistor Q262 verbunden. Der Transistor Q262 ist mit dem Transistor Q263 verbunden. Der Transistor Q263 ist mit dem Massepotential GND verbunden. Das Gate des Transistors Q262 ist mit der Stromversorgungsspannung V_cc verbunden. Das Zeilenadreß taktsignal /RAS ist an das Gate des Transistors Q263 über den Inverter G261 angelegt.

Bei der internen Schaltung für hohe Spannung aus Fig. 23 bringt der Abfall des Zeilenadreßtaktsignals /RAS auf ein L-Niveau die Ausgabe des Inverters G13 zum Erreichen eines H-Niveaus, wodurch der dritte Oszillator 62 arbeitet bzw. betrieben wird. Die WL- Haltepumpe 63 arbeitet als Reaktion auf ein Taktsignal von dem dritten Oszillator 62. Da die WL-Haltepumpe 63 immer arbeitet, wenn das Zeilenadreßtaktsignal /RAS ein L-Niveau erreicht, wird das Niveau der hohen Spannung V_pp erhöht, falls der Leckstrom der Wortleitung niedrig ist. Die Niveau-Halteschal tung aus Fig. 24 ist vorgesehen, um dieses zu verhindern. Genauer gesagt, wenn das Zeilenadreßtaktsignal /RAS ein L-Niveau erreicht und die hohe Spannung V_pp V_CC+2V_TH überschreitet (V_TH ist die Schwellspannung der Transistoren Q261 und Q262), leiten die Tran sistoren Q261, Q262 und Q263 zum Festklemmen bzw. Halten des Ni veaus der hohen Spannung V_pp auf V_CC+2V_TH.

Da der dritte Oszillator 62 in der internen Schaltung für hohe Spannung aus Fig. 23 als Reaktion auf das Zeilenadreßtaktsignal /RAS schnell arbeitet, und die WL-Haltepumpe 63 außerdem schnell arbeitet, wird dadurch das Niveau der hohen Spannung V_pp, die dem Wortleitungstreiber 49 zügeführt wird, auf einem konstanten Ni veau gehalten. Darum wird der Stromverbrauch während der Bereit schaft nicht erhöht. Derart kann eine Reduzierung des Stromver brauchs in der Vorrichtung realisiert werden.

Die vorliegende Erfindung ist nicht auf den in den obigen Ausfüh rungsformen beschriebenen DRAM beschränkt, und die vorliegende Erfindung kann ebenso auf jedwede Schaltung mit einer vergleich baren oder ähnlichen Funktion in den anderen Halbleitervorrich tungen angewendet werden.

Claims

1. Halbleitervorrichtung mit
einer internen Schaltung (49), der eine hohe Spannung, die höher als eine normale Stromversorgungsspannung der Halbleitervorrich tung ist, zum Ausführen eines vorbestimmten Betriebes der internen Schaltung (49) zugeführt wird,
einer Spannungsnachlieferungsschaltung (48) zum Nachliefern der hohen Spannung, die durch die interne Schaltung (49) verbraucht wird, als Reaktion auf ein Steuersignal, und
einem Steuermittel zum Steuern des Betriebes der Spannungsnach lieferungsschaltung, das das Steuersignal liefert,
dadurch ge kennzeichnet, daß das Steuermittel (43, 43a, G11, G12) einen ersten Eingang, an dem ein Anweisungssignal (/RAS) für die interne Schaltung (49) anliegt, dessen aktives Niveau (′′L′′) die interne Schaltung (49) zum Übergang vom Bereitschaftszustand in den aktiven Zustand an weist, und einen ersten Detektor (43), der, wenn er arbeitet, de tektiert, ob das Niveau der hohen Spannung (V_pp) niedriger als ein erstes Potential ist und dann ein Detektionssignal ausgibt, aufweist und das Steuersignal als Reaktion auf die Änderung des Anweisungssignals (/RAS) und das Detektionssignal ausgibt.

2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeich net,
daß die Halbleitervorrichtung eine Halbleiterspeichervorrichtung aufweist,
daß die interne Schaltung einen Wortleitungstreiber (49) zum Treiben einer Wortleitung aufweist,
daß die Spannungsnachlieferungsschaltung eine erste Pumpenschaltung (48) zum Liefern der hohen Spannung an den Wortleitungstreiber aufweist, und
daß das Steuermittel den ersten Detektor (43, 43a), der als Re aktion auf das Anweisungssignal in Form eines Zeilenadreßtaktsi nals zum Liefern des Detektionssignals in Form eines ersten Pumpbetriebs-Anweisungssignals, wenn das Niveau der hohen Span nung niedriger als das erste Potential wird, arbeitet, und eine erste Logikschaltung (G11, G12) zum Liefern eines logischen Produktes des ersten Pumpbetriebs-Anweisungssignals und des Zei lenadreßtaktsignals als das Steuersignal an die erste Pumpschal tung aufweist.

3. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeich net, daß der erste Detektor (43)
ein Pulserzeugungsmittel (G26-G30, C11-C12), das auf das Zeilen adreßtaktsignal reagiert, zum Liefern eines Abtastpulses und
ein Ausgabemittel (Q51-Q62, G21-G25), das auf den Abtastpuls ant wortet, zum Liefern des ersten Pumpbetriebs-Anweisungssignals auf weist.

4. Halbleitervorrichtung nach Anspruch 2 oder 3, gekennzeichnet durch
eine zweite Pumpschaltung (46) zum Nachliefern des Leckstroms des Wortleitungstreibers während der Bereitschaft,
einen zweiten Detektor (41) zum Liefern eines zweiten Pumpbe triebs-Anweisungssignals, wenn die hohe Spannung niedriger als ein zweites Potential wird,
einen ersten Oszillator (44), der auf das zweite-Pumpbetriebs- Anweisungssignal reagiert zum Liefern eines Taktsignals mit einer ersten Periode an die zweite Pumpschaltung,
eine dritte Pumpschaltung (47) zum Liefern der hohen Spannung an den Wortleitungstreiber beim Anschalten des Stroms,
einen dritten Detektor (42) zum Liefern eines dritten Pumpbe triebs-Anweisungssignals, wenn die hohe Spannung niedriger als ein drittes Potential wird, und
einen zweiten Oszillator (45), der auf da,s dritte Pumpbetriebs- Anweisungssignal reagiert zum Liefern eines Taktsignals mit einer zweiten Periode, die kürzer als die erste Periode ist, an die dritte Pumpschaltung.

5. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeich net,
daß der zweite Detektor (41)
ein erstes Detektionsmittel (Q34, Q35) zum Liefern eines ersten Hochspannungs-Erkennungssignals, wenn das Niveau eines zweiten Vergleichssignals, welches die hohe Spannung reduziert um eine zweite Spannung in der Einheit einer ersten Spannung ist, niedri ger als ein erstes Referenzpotential wird, und
ein erstes Ausgabemittel (Q40-Q45, Q36), das auf das erste Hoch spannungs-Erkennungssignal reagiert, zum Liefern des zweiten Pumpbetriebs-Anweisungssignals aufweist, und
daß der dritte Detektor (42)
ein zweites Detektionsmittel (Q31, Q32, Q37, Q38) zum Liefern eines zweiten Hochspannungs-Erkennungssignals, wenn das Niveau eines zweiten Vergleichssignals, welches die hohe Spannung redu ziert um die zweite Spannung in der Einheit einer ersten Spannung ist, niedriger als ein zweites Referenzpotential wird, und
ein zweites Ausgabemittel (Q40, Q46-Q48, Q39), das auf das zweite Hochspannungs-Erkennungssignal reagiert, zum Liefern des dritten Pumpbetriebs-Anweisungssignals aufweist
wobei die Differenz zwischen dem ersten Referenzpotential und dem zweiten Referenzpotential kleiner als die erste Spannung ist.

6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeich net,
daß das erste Detektionsmittel
einen diodenverbundenen ersten Transistor (Q34), der an einem Ende die hohe Spannung empfängt, und
einen zweiten Transistor (Q35) aufweist, der ein Ende, das mit dem anderen Ende des ersten Transistors verbunden ist, und ein Gate, das die Stromversorgungsspannung empfängt, aufweist, und
daß das zweite Detektionsmittel
einen dritten Transistor (Q31), der ein Ende, das die Stromver sorgungsspannung empfängt, und ein Gate, das auf Masse gelegt ist, aufweist,
einen vierten Transistor (Q32), der ein Ende, das mit dem anderen Ende des dritten Transistors verbunden ist, und ein Gate, das auf Masse gelegt ist, aufweist,
einen diodenverbundenen fünften Transistor (Q37), der ein Ende, das die hohe, Spannung empfängt, aufweist, und
einen sechsten Transistor (Q38) aufweist, der ein Ende, das mit dem anderen Ende des fünften Transistors verbunden ist, und ein Gate, das mit einem Knoten zwischen dem dritten und dem vierten Transistor verbunden ist, aufweist.

7. Halbleitervorrichtung nach Anspruch 5 oder 6, dadurch ge kennzeichnet, daß das erste Ausgabemittel
einen diodenverbundenen siebten Transistor (Q40), der zwischen den vierten Transistor und Massepotential verbunden ist, und
einen achten Transistor (Q45) aufweist, der ein Gate, das mit dem Gate des siebten Transistors verbunden ist, aufweist, und
daß das zweite Ausgabemittel einen neunten Transistor (Q48) aufweist, der ein Gate, das mit dem Gate des siebten Transistors verbunden ist, aufweist.

8. Halbleitervorrichtung nach einem der Ansprüche 4 bis 7, da durch gekennzeichnet, daß der erste Oszillator
ein Stromzuführungsmittel (Q71), das einen vorbestimmten Strom zuführt,
einen diodenverbundenen ersten Transistor (Q81), der ein Drain, das den vorbestimmten Strom von dem Stromzuführungsmittel empfängt, aufweist
einen zweiten Transistor (Q82, Q84, Q86, Q88), der ein Gate, das mit dem Gate des ersten Transistors verbunden ist, aufweist, und Steuermittel (Q79, Q80) zum Steuern eines Substratpotentials des ersten Transistors entsprechend des Werten des von dem Stromzu führungsmittel zugeführten Stroms aufweist.

9. Halbleitervorrichtung nach Anspruch 8, dadurch gekennzeich net, daß das Steuermittel
einen dritten Transistor (Q79), bei dem ein Ende und sein Gate die Stromversorgungsspannung empfangen, und
einen vierten Transistor (Q80) aufweist, der zwischen den dritten Transistor und Massepotential verbunden ist und ein Gate, das die Stromversorgungsspannung empfängt, aufweist,
wobei das Potential eines Knotens des dritten und des vierten Transistors als das Substratpotential des ersten Transistors zu geführt wird.

10. Halbleitervorrichtung nach einem der Ansprüche 2 bis 9, da durch gekennzeichnet, daß der erste Detektor (43)
einen diodenverbundenen ersten Transistor (Q65), der ein Ende, das die hohe Spannung empfängt, aufweist,
einen zweiten Transistor (Q66), der ein Ende, das mit dem anderen Ende der ersten Transistors verbunden ist, und ein Gate, das die Stromversorgungsspannung empfängt, aufweist,
einen dritten Transistor (Q67), der zwischen den zweiten Transi stor und Massepotential verbunden ist,
einen Inverter (G31), der das Zeilenadreßtaktsignal empfängt und mit dem Gate des dritten Transistors verbunden ist, und
ein UND-Gatter (G32) aufweist, das ein Signal eines Knotens zwi schen dem zweiten und dem dritten Transistor und das Zeilenadreß taktsignal zum Liefern des ersten Pumpbetriebs-Anweisungssignals empfängt.

11. Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, gekennzeichnet durch
einen Ausgabepuffer (53), dem die hohe Spannung zugeführt wird, zum Liefern von Daten als Reaktion auf ein Ausgabepuffer-Steuer signal,
eine vierte Pumpschaltung (52) zum Liefern der hohen Spannung an den Ausgabepuffer, und
einen vierten Detektor (51), der als Reaktion auf das Ausgabepuffer-Steuer signal arbeitet, zum Liefern eines vierten Pumpbetriebs-Anwei sungssignals, wenn das Niveau der hohen Spannung niedriger als ein vorbestimmtes Potential wird, und
eine zweite Logikschaltung (G12) zum Liefern eines logischen Produktes des vierten Pumpbetrieb-Anweisungssignals und des Ausgabepuffer-Steuersi gnals an die vierte Pumpschaltung, wobei der vierte Detektor (51) und die zweite Logikschaltung in dem Steuermittel vorgesehen sind.

12. Halbleitervorrichtung nach Anspruch 11, dadurch gekennzeich net, daß das Ausgabe-Puffer-Steuersignal ein Ausgabepuffer-Aktivie rungssignal und dein Datensignal aufweist.

13. Halbleitervorrichtung nach Anspruch 11 oder 12, dadurch ge kennzeichnet, daß der vierte Detektor (51)
eine Pulserzeugungsschaltung (G206-G211, C201, C202), die auf das Ausgabepuffer-Steuersignal reagiert, zum Liefern eines Abtastpul ses und
eine Ausgabeschaltung (Q201-Q212, G201-G205), die auf den Abtast puls reagiert, zum Liefern des vierten Pumpbetriebs-Anweisungssignals aufweist.

14. Halbleitervorrichtung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet,
daß die Halbleitervorrichtung eine Halbleiterspeichervorrichtung aufweist,
daß die interne Schaltung einen Wortleitungstreiber (49) zum Treiben einer Wortleitung aufweist,
daß die Halbleitervorrichtung eine fünfte Pumpschaltung (63) zum Liefern der hohen Spannung an den Wortleitungstreiber,
einen Detektor (61), der als Reaktion auf ein Zeilenadreßtaktsi gnal arbeitet, zum Liefern eines fünften Pumpbetriebs-Anweisungssignals, wenn das Niveau der hohen Spannung niedriger als ein vorbestimm tes Potential ist, und
einen Oszillator (62), der auf das fünfte Pumpbetriebs-Anweisungssignal reagiert, zum Liefern eines Taktsignales mit einer vorbestimmten Periode an die fünfte Pumpschaltung aufweist.

15. Halbleitervorrichtung nach Anspruch 14, dadurch ge kennzeichnet, daß der fünfte Detektor (61)
einen diodenverbundenen ersten Transistor (Q231), der ein Ende, das die hohe Spannung empfängt, aufweist,
einen zweiten Transistor (Q232), der ein Ende, das mit dem ande ren Ende des ersten Transistors verbunden ist, und ein Gate, das die Stromversorgungsspannung empfängt, aufweist,
einen dritten Transistor (Q233), der zwischen den zweiten Transi stor und Massepotential verbunden ist,
einen Inverter (G231), der das Zeilenadreßtaktsignal empfängt und mit dem Gate des dritten Transistors verbunden ist, und
ein UND-Gatter (G232) aufweist, das ein Signal eines, Knotens zwi schen dem zweiten und dem dritten Transistor und das Zeilenadreß taktsignal zum Liefern des Pumpbetriebs-Anweisungssignals empfängt.

16. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet,
daß die Halbleitervorrichtung eine Halbleiterspeichervorrichtung aufweist,
daß die interne Schaltung einen Wortleitungstreiber (49) zum Treiben einer Wortleitung aufweist, und
daß die Halbleitervorrichtung weiter
eine sechste Pumpenschaltung (63) zum Liefern der hohen Spannung an den Wortleitungstreiber,
einen Oszillator (G13, 62), der auf das Zeilenadreßsignal rea giert, zum Liefern eines Taktsignales mit einer vorbestimmten Periode an die sechste Pumpschaltung, und
ein Haltemittel (64) zum Halten des Niveaus der hohen Spannung auf einem vorbestimmten Potential aufweist.

17. Halbleitervorrichtung, die eine Zwischenpotential-Erzeu gungsschaltung zum Erzeugen eines vorbestimmten Zwischenpotenti als aufweist,
wobei die Zwischenpotential-Erzeugungsschaltung
einen diodenverbundenen ersten Transistor (Q1), bei dem die Ka thodenseite mit dem Referenzpotential verbunden ist,
einen diodenverbundenen zweiten Transistor (Q5), bei dem die Ano denseite mit dem Referenzpotential verbunden ist,
einen dritten Transistor (Q3), der ein Gate, das eine Ausgabe der Anodenseite des ersten Transistors empfängt, aufweist, und
einen vierten Transistor (Q6) aufweist, der mit dem dritten Tran sistor verbunden ist und ein Gate, das eine Ausgabe der Kathoden seite des zweiten Transistors empfängt, aufweist,
wobei das Zwischenpotential von einem Knoten des dritten und des vierten Transistors geliefert wird,
wobei die Schwellspannung des ersten Transistors niedriger als die des dritten Transistors ist, und
wobei die Schwellspannung des zweiten Transistors niedriger als die des vierten Transistors ist.

18. Halbleitervorrichtung nach Anspruch 17, dadurch gekennzeich net, daß die Zwischenpotential-Erzeugungsschaltung weiter
einen diodenverbundenen fünften Transistor (Q2), der mit der Ka thodenseite des ersten Transistors verbunden ist, und
einen diodenverbundenen sechsten Transistor (Q4), der mit der Anodenseite des zweiten Transistors verbunden ist, aufweist,
wobei eine Ausgabe der Kathodenseite des fünften Transistors als ein Substratpotential des dritten Transistor zugeführt wird, und eine Ausgabe der Anodenseite des sechsten Transistors als ein Substratpotential des vierten Transistors zugeführt wird.

19. Halbleitervorrichtung nach Anspruch 17 oder 18, dadurch ge kennzeichnet,
daß die Halbleitervorrichtung eine Halbleiterspeichervorrichtung aufweist, und
daß das Zwischenpotential ein plattenpotential einer Speicherzel le der Halbleiterspeichervorrichtung aufweist.

20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet,
daß die Halbleitervorrichtung eine Halbleiterspeichervorrichtung aufweist, und
daß das Zwischenpotential ein Vorladepotential einer Bitleitung der Halbleiterspeichervorrichtung aufweist.

21. Halbleitervorrichtung, die eine Selbstauffrischungs-Timer schaltung aufweist, wobei die Selbstauffrischungs-Timerschal tung eine Zeitsteuerschaltung aufweist, die den Zeitraum (T) zwischen zwei aufeinanderfolgenden Auffrischzeiträumen bei niedriger Temperatur derart steuert, daß er nicht länger als ein vorgeschriebener Zeitraum ist.

22. Halbleitervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Zeitsteuerschaltung
einen Kondensator (C1) zum Speichern von Ladung,
ein Lademittel (G1, G2, 33, Q11) zum Laden des Kondensators für einen vorbestimmten Zeitraum, wenn eine Ausgabe des Kondensators niedriger als ein erstes Potential wird,
eine erste Stromquelle (31), die mit dem Kondensator verbunden ist und diesen entlädt, und
eine zweite Stromquelle (32), die mit dem Kondensator verbunden ist und diesen entlädt, aufweist,
wobei die erste Stromquelle eine stärkere Abhängigkeit des von ihr erzeugten Stromflusses von der Temperatur als die zweite Stromquelle aufweist und die Zeitsteuerschaltung als Reaktion darauf, daß die Ausgabe des Kondensators niedriger als das erste Potential ist, ein Signal ausgibt.

23. Halbleitervorrichtung nach Anspruch 22, dadurch gekennzeich net,
daß die erste Stromquelle
einen ersten Transistor (Q19) mit einer vorbestimmten Kanalbrei te, der eine Leckage der Ladung des Kondensators auf ein erstes Potential verursacht, und
ein Spannungsteilungsmittel (Q17, Q18) zum Spannungsteilen eines vorbestimmten zweiten Potentials zum Liefern einer Ausgabe auf einem vorbestimmten dritten Potential an ein Gate des ersten Transistors aufweist und
daß die zweite Stromquelle einen zweiten Transistor (Q21) mit einer vorbestimmten Kanalbreite, die eine Leckage der Ladung des Kondensators auf ein erstes Potential verursacht, aufweist.

24. Halbleitervorrichtung nach Anspruch 23, dadurch gekennzeich net, daß das Spannungsteilungsmittel
einen zweiten Transistor (Q17), der ein Ende, dem das zweite Po tential zugeführt wird, und ein Gate, das die Stromversorgungs spannung empfängt, aufweist, und
einen dritten Transistor (Q18) aufweist, der zwischen den zweiten Transistor und Massepotential verbunden ist, und ein Gate, das die Stromversorgungsspannung empfängt, aufweist,
wobei eine Ausgabe des dritten Potentials von einem Knoten des zweiten und dritten Transistors zugeführt wird.

25. Halbleitervorrichtung nach einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, daß das Lademittel
einen ersten Inverter (G2), der mit einem Ende des Kondensators verbunden ist,
ein S-R-Flip-Flop (33) zum Empfangen einer Ausgabe des Inverters an einem Setzanschluß,
eine Verzögerungsschaltung (34) zum Verzögern eines Ausgabesi gnals des S-R-Flip-Flops zum Liefern eines verzögerten Ausgabesi gnals an einen Rücksetzanschluß des S-R-Flip-Flops,
einen zweiten Inverter (G1) zum Empfangen eines Ausgabesignals des S-R-Flip-Flops, und
einen zweiten Transistor (Q11) aufweist, der zwischen die Strom versorgungsspannung und den Kondensator verbunden ist und ein Gate, das eine Ausgabe des zweiten Inverters empfängt, aufweist.

26. Halbleitervorrichtung, die eine Selbstauffrischungs- Timerschaltung aufweist, wobei die Selbstauffrischungs- Timerschaltung
einen Kondensator (C1) zum Speichern von Ladung, ein Lademittel (G1, G2, 33, Q11) zum Laden des Kondensators für einen vorbestimmten Zeitraum, wenn eine Ausgabe des Kondensators niedriger als ein erstes Potential wird,
eine erste Stromquelle (31), die mit dem Kondensator verbunden ist, und
eine zweite Stromquelle (32), die mit dem Kondensator verbunden ist, aufweist,
wobei die erste Stromquelle eine stärkere Abhängigkeit von der Temperatur als die zweite Stromquelle aufweist.

27. Halbleitervorrichtung nach Anspruch 26, dadurch gekennzeich net,
daß die erste Stromquelle
einen ersten Transistor (Q19) mit einer vorbestimmten Kanalbrei te, der eine Leckage der Ladung des Kondensators auf ein erstes Potential verursacht, und
ein Spannungsteilungsmittel (Q17, Q18) zum Spannungsteilen eines vorbestimmten zweiten Potentials zum Liefern einer Ausgabe auf einem vorbestimmten dritten Potential an ein Gate des ersten Transistors aufweist.

28. Halbleitervorrichtung nach Anspruch 22, dadurch gekennzeich net, daß das Spannungsteilungsmittel
einen zweiten Transistor (Q17), der ein Ende, dem das zweite Po tential zugeführt wird, und ein Gate, das die Stromversorgungs spannung empfängt, aufweist, und
einen dritten Transistor (Q18) aufweist, der zwischen den zweiten Transistor und Massepotential verbunden ist, und ein Gate, das die Stromversorgungsspannung empfängt, aufweist, wobei eine Ausgabe des dritten Potentials von einem Knoten des zweiten und dritten Transistors zugeführt wird.

29. Halbleitervorrichtung nach einem der Ansprüche 26 bis 28, dadurch gekennzeichnet, daß das Lademittel
einen ersten Inverter (G2), der mit einem Ende des Kondensators verbunden ist,
ein S-R-Flip-Flop (33) zum Empfangen einer Ausgabe des Inverters an einem Setzanschluß,
eine Verzögerungsschaltung (34) zum Verzögern eines Ausgabesi gnals des S-R-Flip-Flops zum Liefern eines verzögerten Ausgabesi gnals an einen, Rücksetzanschluß des S-R-Flip-Flops,
einen zweiten Inverter (G1) zum Empfangen eines Ausgabesignals des S-R-Flip-Flops, und
einen zweiten Transistor (Q11) aufweist, der zwischen die Strom versorgungsspannung und den Kondensator verbunden ist und ein Gate, das eine Ausgabe des zweiten Inverters empfängt, aufweist.

30. Halbleitervorrichtung nach einem der Ansprüche 26 bis 29, dadurch gekennzeichnet, daß die zweite Stromquelle einen zweiten Transistor (Q21) mit einer vorbestimmten Kanalbrei te, die eine Leckage der Ladung des Kondensators auf ein erstes Potential verursacht.

31. Halbleitervorrichtung, die einen ersten und einen zweiten Detektor zum Detektieren eines Niveaus einer intern erzeugten hohen Spannung aufweist,
wobei der erste Detektor
ein erstes Detektionsmittel (Q34, Q35) zum Liefern eines ersten Hochspannungs-Erkennungssignals, wenn das Niveau eines ersten Vergleichssignals, welches die hohe Spannung reduziert um eine zweite Spannung in der Einheit einer ersten Spannung ist, niedri ger als ein erstes Referenzpotential wird, und
ein erstes Ausgabemittel (Q36, Q49-Q45), das auf das erste Hoch spannungs-Erkennungssignal reagiert, zum Liefern eines ersten Steuersignals aufweist, und
wobei der zweite Detektor
ein zweites Detektionsmittel (Q31, Q32, Q37, Q38) zum Liefern eines zweiten Hochspannungs-Erkennungssignals, wenn das Niveau eines zweite Vergleichssignals, welches die hohe Spannung redu ziert um die zweite Spannung an der Einheit einer ersten Spannung ist, niedriger als ein zweites Referenzpotential wird, und
ein zweites Ausgabemittel (Q40, Q46-Q48, Q39), das auf das zweite Hochspannungs-Erkennungssignal reagiert, zum Liefern eines zwei ten Steuersignals aufweist,
wobei die Differenz zwischen dem ersten und dem zweiten Referenz potential kleiner als die erste Spannung ist.

32. Halbleitervorrichtung nach Anspruch 31, dadurch gekennzeich net
daß das erste Detektionsmittel
einen diodenverbundenen ersten Transistor (Q34), der ein Ende, das die hohe Spannung empfängt, aufweist, und
einen zweiten Transistor (Q35), aufweist, der ein Ende, das mit dem anderen Ende des ersten Transistors verbunden ist, und ein Gate, das die Stromversorgungsspannung empfängt, aufweist, und
daß das zweite Detektionsmittel
einen dritten Transistor (Q31), der ein Ende, das die Stromver sorgungsspannung empfängt, und ein Gate, das auf Masse gelegt ist, aufweist,
einen vierten Transistor (Q32), der ein Ende, das mit dem anderen Ende des dritten Transistors verbunden ist, und ein Gate, das auf Masse gelegt ist, aufweist,
einen diodenverbundenen fünften Transistor (Q37), der ein Ende das die hohe Spannung empfängt, aufweist, und
einen sechsten Transistor (Q38) aufweist, der ein Ende, das mit dem anderen Ende des fünften Transistors verbunden ist, und ein Gate, das mit einem Knoten zwischen dem dritten und dem vierten Transistor verbunden ist, aufweist.

33. Halbleitervorrichtung nach Anspruch 31 oder 32, dadurch ge kennzeichnet, daß das erste Ausgabemittel
einen diodenverbundenen siebten Transistor (Q40), der zwischen den vierten Transistor und Massepotential verbunden ist, und
einen achten Transistor (Q45) aufweist, der ein Gate, das mit dem Gate des siebten Transistors verbunden ist, aufweist, und
daß das zweite Ausgabemittel einen neunten Transistor (Q48) aufweist, der ein Gate, das mit dem Gate des siebten Transistors verbunden ist, aufweist.