DE10323052B4

DE10323052B4 - Ferroelektrisches Speicherbauelement

Info

Publication number: DE10323052B4
Application number: DE10323052A
Authority: DE
Inventors: Byung-Gil Suwon Jeon; Ki-Nam Yongin Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-05-21
Filing date: 2003-05-20
Publication date: 2008-08-21
Anticipated expiration: 2023-05-21
Also published as: CN100530421C; US7313011B2; KR100448921B1; KR20030090072A; US7106617B2; US20050117383A1; US20060256607A1; US6847537B2; CN1459795A; DE10323052A1; US20030218899A1; JP2003338172A

Abstract

Ferroelektrisches Speicherbauelement mit
– einer ferroelektrischen Speicherzelle (MC), die mit einer Wortleitung (WL), einer Plattenleitung (PL) und einer Bitleitung (BL, BLR) gekoppelt ist,
– einem Plattenleitungstreiber (140) zum Treiben der Plattenleitung,
– einem Zeilendecoder (140) zum Treiben der Wortleitung in Reaktion auf eine Zeilenadresse,
– einem Abtastverstärker (AMP) zum Abtasten und Verstärken einer Spannung auf der Bitleitung,
– einen Dateneingabeschaltkreis (200), um Daten von außerhalb zu der Datenleitung zu übertragen, und
– einen Spaltenauswahlschaltkreis (170), um die Bitleitung selektiv mit einer Datenleitung in Reaktion auf eine Spaltenadresse zu verbinden
gekennzeichnet durch
– eine Steuerlogik (230) zum Steuern des Betriebszeitablaufs des Plattenleitungstreibers (140), des Spaltenauswahlschaltkreises (170), des Abtastverstärkerschaltkreises und des Dateneingabeschaltkreises (200), wobei
– die Steuerlogik einen ersten Signalgenerator (231) zum sequentiellen Erzeugen eines ersten Steuersignals (PPL), eines zweiten Steuersignals (SAP) und eines dritten Steuersignals (SAN) in Reaktion auf ein Chipfreigabesignal (ICE)...

Description

Die Erfindung bezieht sich auf ein ferroelektrisches Speicherbauelement.
In der letzten Zeit wurden ferroelektrische Speicherbauelemente, die ferroelektrische Schichten verwenden, als eine alternative Technik für bestimmte Speicheranwendungen untersucht. Ferroelektrische Speicherbauelemente werden allgemein in zwei Kategorien eingeteilt. Die erste Kategorie beinhaltet Bauelemente, die einen ferroelektrischen Kondensator verwenden, wie z. B. in der Patentschrift US 5.523.964 beschrieben. Die zweite Kategorie beinhaltet Bauelemente mit einem ferroelektrischen Feldemissionstransistor (FET), wie zum Beispiel in der Patentschrift US 5.198.994 beschrieben. Ferroelektrische Speicherbauelemente verwenden im Allgemeinen Polarisationsinversion und remanente Polarisationseigenschaften einer enthaltenen ferroelektrischen Schicht, um den Speicherbauelementen gewünschte Eigenschaften zu verleihen. Diese Bauelemente können Lese- und Schreibvorgänge mit höherer Geschwindigkeit und/oder einen geringeren Leistungsverbrauch als andere Typen von Speicherbauelementen bereitstellen.
Da Polarisationsinversion einer ferroelektrischen Schicht aus der Drehung eines Dipols resultiert, können ferroelektrische Speicherbauelemente eine Betriebsgeschwindigkeit von mehr als hundert Mal schneller als andere nicht-flüchtige Speicherbauelemente aufweisen, wie elektrisch löschbare programmierbare Festwertspeicherbauelemente (EEPROM-Bauelemente) oder Flash-Speicherbauelemente. Außerdem können ferroelektrische Speicherbauelemente mit optimiertem Design zu Schreibbetriebsgeschwindigkeiten führen, die im Bereich von mehre ren hundert Nanosekunden bis zu mehreren zehn Nanosekunden liegen. Derartige Hochgeschwindigkeitsvorgänge sind sogar vergleichbar mit der Betriebsgeschwindigkeit von dynamischen Speicherbauelementen mit wahlfreiem Zugriff (DRAM-Bauelementen). Bezüglich möglichen Leistungseinsparungen erfordern EEPROM- oder Flash-Speicherbauelemente typischerweise die Verwendung einer hohen Spannung von etwa 18 Volt (V) bis etwa 22 V für einen Schreibvorgang. Ferroelektrische Speicherbauelemente benötigen im Allgemeinen lediglich 2 V bis etwa 5 V für eine Polarisationsinversion. Demgemäß können sie so ausgelegt werden, dass sie mit einer einzigen Niederspannungsleistungsversorgung arbeiten.
Ferroelektrische Speicherzellen speichern im Allgemeinen einen Logikzustand basierend auf einer elektrischen Polarisation eines ferroelektrischen Kondensators, wie vorstehend erwähnt. Der ferroelektrische Kondensator weist typischerweise ein dielektrisches Material auf, das ein ferroelektrisches Material beinhaltet, wie Bleizirkonattitanat (PZT). Wenn Spannungen an beide Elektroden (oder Platten) eines ferroelektrischen Kondensators angelegt werden, wird das ferroelektrische Material im Allgemeinen in die Richtung des resultierenden elektrischen Feldes polarisiert. Die Schaltschwelle zum Ändern des Polarisationszustands des ferroelektrischen Kondensators wird manchmal als Koerzitivspannung bezeichnet.
Ein ferroelektrischer Kondensator zeigt typischerweise eine Hysterese-Charakteristik. Strom fließt allgemein in einen ferroelektrischen Kondensator basierend auf seinem Polarisationszustand. Wenn eine Differenzspannung zwischen den Elektroden des ferroelektrischen Kondensators höher als die Koerzitivspannung ist, kann der Polarisationszustand des ferroelektrischen Kondensators basierend auf der Polarität einer an den ferroelektrischen Kondensator angelegten Spannung geändert werden. Der Polarisationszustand des Kondensators wird im Allgemeinen selbst nach einem Abschalten der Leistungsversorgung aufrechterhalten, womit ein ferroelektrisches Speicherbauelement mit einer nicht-flüchtigen Charakteristik versehen wird. Der ferroelektrische Kondensator kann in ungefähr 1 Nanosekunde zwischen Polarisationszuständen variieren. Somit kann ein Bauelement mit einer schnelleren Programmierzeit als nicht-flüchtige Speicherbauelemente, wie EPROMs und Flash-EEPROMs, bereitgestellt werden.
1 stellt eine ferroelektrische Speicherzelle mit einem herkömmlichen Aufbau aus einem Transistor und einem Kondensator (1T/1C) dar. Es ist eine ferroelektrische Speicherzelle MC mit einem Schalttransistor Tr und einem ferroelektrischen Kondensator Cf bereitgestellt. Eine Stromelektrode des Schalttransistors Tr ist mit einer Bitleitung BL verbunden, und die andere desselben ist mit einer Plattenleitung PL verbunden. Wie in 1 dargestellt, ist eine Spannung Vp an die Plattenleitung PL angelegt. Eine Spannung Vf ist eine Teilungsspannung (oder eine Kopplungsspannung) zwischen beiden Elektroden des ferroelektrischen Kondensators Cf. Die Spannung Vf entspricht der Bitleitungsspannung.
Lese- und Schreibvorgänge für ein derartiges ferroelektrisches Speicherbauelement können durch Anlegen eines Impulssignals an eine Plattenleitung PL ausgeführt werden, die mit dem ferroelektrischen Kondensator Cf verbunden ist. Da der ferroelektrische Kondensator im All gemeinen eine hohe Dielektrizitätskonstante aufweist, kann der ferroelektrische Kondensator Cf eine hohe Kapazität haben. Da eine große Anzahl von ferroelektrischen Kondensatoren gemeinsam mit einer Plattenleitung verbunden ist, kann des Weiteren ein Impulssignal, das an die Plattenleitung angelegt ist, eine große Verzögerungszeit (und/oder eine lange Anstiegszeit) aufweisen. Eine derartige große Verzögerungszeit kann die Betriebsgeschwindigkeit eines ferroelektrischen Speichers reduzieren, ein derartiges Resultat ist jedoch möglicherweise in Anbetracht des Aufbaus eines ferroelektrischen Speicherbauelements unvermeidbar. Um die Betriebsgeschwindigkeit des ferroelektrischen Speicherbauelements zu erhöhen, können statt einer Einstellung der Verzögerungszeit eines an die Plattenleitung angelegten Impulssignals andere Änderungen der Steuerlogik wünschenswert sein, wenn die Grenze der Verzögerungszeit erreicht ist.
Ferroelektrische Speicherelemente sind beispielsweise aus der DE 199 15 075 A1 , US 2002/0057590 A1 , US 6,288,961 B1 , DE 198 46 264 A1 und den Veröffentlichungen „FRAM Cell Design with High Immunity to Fatigue and Imprint for 0,5 μm 3 V 1T1 C 1 Mbit FRAM", Sumio Tanaka et. al.; in IEEE Transactions an Electron Devices, VOL. 47, NO. 4, April 2000, und „A Survey of Circuit Innovations in Ferroelectric Random-Acess Memories", Ali Sheikholeslami, in Proceedings of IEEE, Vol. 88, NO. 5, Mai 2000 bekannt.
Dabei ist insbesondere aus der US 6,288,961 B1 ein ferroelektrisches Speicherbauelement mit einer ferroelektrischen Speicherzelle, die mit einer Wortleitung, einer Plattenleitung und einer Bitleitung gekoppelt ist, bekannt, wobei zum Verhindern von Fehlern bei einem Lesevorgang parasitäre Kapazitäten einer ersten und einer zweiten Bitleitung ausgeglichen werden bevor ein Abtasten durch einen Abtastverstärker erfolgt. Bei einem anderen Verfahren gemäß US 6,288,961 B1 wird in einem Lesevorgang eine ausgewählte Wortleitung kurzfristig deaktiviert bevor ein Abtasten durch den Abtastverstärker erfolgt.
Der Erfindung liegt als technisches Problem die Bereitstellung eines ferroelektrischen Speicherbauelements zugrunde, welche die obigen Schwierigkeiten herkömmlicher Speicherbauelemente wenigstens teilweise überwinden und eine vergleichsweise hohe Betriebsgeschwindigkeit ermöglichen.
Die Erfindung löst dieses Problem durch die Bereitstellung eines ferroelektrischen Speicherbauelements mit den Merkmalen des Anspruchs 1.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung und das zu deren besserem Verständnis vorstehend erläuterte herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
1 ein Schaltbild einer herkömmlichen ferroelektrischen Speicherzelle,
2 eine graphische Darstellung, die eine Hysterese-Charakteristik eines ferroelektrischen Materials, das zwischen Elektroden eines ferroelektrischen Kondensators einer ferroelektrischen Speicherzelle eingefügt ist, gemäß Ausführungsformen der Erfindung darstellt,
3A ein Zeitablaufdiagramm, das einen Lesevorgang eines herkömmlichen ferroelektrischen Speicherbauelements darstellt,
3B ein Zeitablaufdiagramm, das einen Schreibvorgang eines herkömmlichen ferroelektrischen Speicherbauelements darstellt,
4 ein Blockschaltbild, das ein erfindungsgemäßes ferroelektrisches Speicherbauelement darstellt,
5 ein Schaltbild, das einen Teil eines Steuerlogikschaltkreises von 4 darstellt,
6A ein Zeitablaufdiagramm, das einen Schreibvorgang eines erfindungsgemäßen ferroelektrischen Speicherbauelements darstellt, und
6B ein Zeitablaufdiagramm, das einen Lesevorgang eines erfindungsgemäßen ferroelektrischen Speicherbauelements darstellt.
Die Erfindung wird nunmehr im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen typische Ausführungsformen der Erfindung gezeigt sind. Es versteht sich, dass wenn ein Element, wie ein Bauelement oder eine Schaltkreiskomponente, als mit einem anderen Bauelement gekoppelt oder verbunden bezeichnet ist, es mit dem anderen Bauelement direkt gekoppelt sein kann oder auch zwischenliegende Bauelemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Bauelemente vorhanden, wenn ein Bauelement als direkt mit einem anderen Bauelement gekoppelt oder verbunden bezeichnet ist. Wenngleich hierin verwendete Zeitablaufdiagramme im Allgemeinen ansteigende Flanken und einen hohen Pegel mit Aktivierung und abfallende Flanken und ein niedriger Pegel mit Deaktivierung verknüpfen, versteht es sich des Weiteren, dass Ausführungsformen, die den entgegengesetzten Logikzustand verwenden, ebenso in den Umfang der Erfindung fallen. Außerdem beinhaltet die Erfindung zu jeder hierin beschriebenen und dargestellten Ausführungsform ebenso eine Ausführungsform mit komplementärem Leitfähigkeitstyp.
Nunmehr werden integrierte Schaltkreisbauelemente zur Bildung derartiger Bauelemente gemäß Ausführungsformen der Erfindung unter Bezugnahme auf die 2 bis 6B beschrieben. Um das Verständnis der Offenbarung zu vereinfachen, werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf ein Speicherbauelement beschrieben, spezieller auf ein Speicherbauelement mit wahlfreiem Zugriff. Die Erfindung kann jedoch auch auf andere Bauelemente anstelle von Speicherbauelementen angewendet werden.
2 ist eine graphische Darstellung, die eine Hysterese-Schaltschleife eines ferroelektrischen Kondensators veranschaulicht. In 2 zeigt die Abszisse die Potentialdifferenz (V) zwischen den Elektroden des ferroelektrischen Kondensators an (d. h. die Spannung zwischen den Elektroden). Die Ordinate zeigt die Ladungsmenge an, die auf einer Oberfläche des ferroelektrischen Kondensators aufgrund spontaner Polarisation induziert wird, das heißt den Grad an Polarisation (P) (μC/cm²). Der mit C markierte Punkt entspricht dem ersten Polarisationszustand P1, und der mit A markierte Punkt entspricht dem zweiten Polarisationszustand P2. Der erste Polarisationszustand P1 entspricht einem ersten Datenzustand, der als ein in dem ferroelektrischen Kondensator Cf gespeicherter Datenwert mit hohem Pegel (H-Pegel) gezeigt ist. Der zweite Polarisationszustand P2 entspricht einem zweiten Datenzustand, der als ein in dem ferroelektrischen Kondensator Cf gespeicherter Datenwert mit niedrigem Pegel (L-Pegel) gezeigt ist.
Um einen Polarisationszustand des ferroelektrischen Kondensators Cf zu detektieren, nimmt eine Teilungsspannung Vf, die zwischen den Elektroden des ferroelektrischen Kondensators Cf erzeugt wird, einen Spannungspegel V1, wenn der ferroelektrische Kondensator Cf den ersten Polarisationszustand P1 aufweist, und einen Spannungspegel V2 an, wenn der ferroelektrische Kondensator Cf den zweiten Polarisationszustand P2 aufweist. Unter der Annahme, dass die Kapazität eines Lastkondensators Cbl (1) die Steigung einer Linie L1 aufweist, kann die Teilungsspannung Vf basierend auf der Kapazität des Lastkondensators Cbl variiert werden. Durch Vergleichen der Teilungsspannung Vf mit einer vorgegebenen Referenzspannung ist es möglich, einen Polarisationszustand des ferroelektrischen Kondensators Cf zu detektieren. Mit anderen Worten ist es möglich zu detektieren, ob der ferroelektrische Kondensator Cf den ersten Polarisationszustand P1 oder den zweiten Polarisationszustand P2 aufweist.
3A ist ein Zeitablaufdiagramm, das einen Lesevorgang eines herkömmlichen ferroelektrischen Speicherbauelements darstellt. Wie in einer Zeitperiode T0 gezeigt, wird nach Beginn eines Lesevorgangs eine ausgewählte Wortleitung WL aktiviert, basierend auf der Decodierung einer extern angelegten Adresse, um die Schalttransistoren Tr (1) von Speicherzellen einzuschalten, die mit der aktivierten Wortleitung verbunden sind. Am Ende der TO-Periode wird nach der Aktivierung der Wortleitung WL eine Bitleitung BL, die mit jeder der ferroelektrischen Speicherzellen MC verbunden ist, geerdet, und dann wird das Bitleitungspaar BL/BLR in einen floatenden, d. h. potentialschwebenden, Zustand versetzt. Daten, die in den ferroelektrischen Speicherzellen MC der aktivierten Wortleitung gespeichert sind, werden dann während der Zeitperiode T1 auf entsprechende Bitleitungen BL/BLR übertragen. Spezieller wird, wie in 3A gezeigt, ein Impulssignal mit einem Pegel von Vcc an die Plattenleitung PL angelegt, d. h. an eine Elektrode von jedem der ferroelektrischen Kondensatoren Cf, die mit der Plattenleitung PL gekoppelt sind. Als Folge wird die Teilungsspannung (oder eine Kopplungsspannung) Vf zwischen den Elektroden von jedem der ferroelektrischen Kondensatoren Cf erzeugt. Die Teilungsspannung Vf kann dann gelesen werden, wie anschließend weiter beschrieben wird.
Wenn ein Datenwert "1" (oder H) in einem ferroelektrischen Kondensator Cf gespeichert wird (d. h. wenn der ferroelektrische Kondensator Cf den ersten Polarisationszustand P1 aufweist), nimmt die Spannung Vf einen Spannungspegel V1 an. Demgemäß wechselt der Polarisationszustand des ferroelektrischen Kondensators Cf, der den Datenwert "1" speichert, von dem Punkt C zu dem Punkt C1 in 2. Wenn ein Datenwert "0" (oder L) in dem ferroelektrischen Kondensator Cf gespeichert wird (d. h. wenn der ferroelektrische Kondensator Cf den zweiten Polarisationszustand P2 aufweist), nimmt die Spannung Vf einen Spannungspegel V2 an. Demgemäß wechselt der Polarisationszustand des ferroelektrischen Kondensators Cf, der den Datenwert "0" speichert, vom Punkt A zum Punkt D1. Es wird eine Teilungsspannung Vf, die von dem gespeicherten Datenwert abhängig ist, basierend auf dem resultierenden Spannungsdatenwert gemessen, der auf einer entsprechenden Bitleitung (oder über ein entsprechendes Bitleitungspaar hinweg) induziert wird.
Während einer Zeitperiode T2 wird die auf jeder Bitleitung BL (oder Bitleitungspaar BL/BLR) induzierte Teilungsspannung Vf (in 2 V1 oder V2) über einen Vergleichsvorgang zum Beispiel mit einer Referenzspannung entweder auf eine Massespannung oder eine Betriebsspannung (wie eine Leistungsversorgungsspannung) verstärkt. Wenn ein Abtastverstärkungsvorgang ausgeführt wird (SAP/SAN aktiviert wird) und ein Spaltenauswahlsignal YSW aktiviert wird, werden Daten auf einer ausgewählten Bitleitung BL (ausgewählten Bitleitungen BL/BLR) zum Beispiel über einen Spaltendurchlassgatterschaltkreis zu einer Datenleitung SDL (Datenleitungen SDL/SDLb) übertragen.
Ein ferroelektrischer Kondensator Cf, der ursprünglich einen Datenwert "0" speichert, weist im Allgemeinen einen durch einen Punkt D1 in 2 gezeigten Polarisationszustand auf, der als Folge eines Lesevorgangs, der in der T1-Periode ausgeführt wird, geringer als am Punkt D ist. Ein Abtastverstärkungsvorgang wird in der Periode T2 ausgeführt, in welcher der Polarisationszustand eines ferroelektrischen Kondensators Cf detektiert wird. In einer Zeitperiode T3 wird das Plattenleitungssignal PL deaktiviert (was als Übergang von einem hohen Pegel auf einen niedrigen Pegel gezeigt ist). Mit anderen Worten wird eine Massespannung anstelle einer Leistungsversorgungsspannung an die Plattenleitung PL angelegt. Als Folge dieser Vorspannungsbedingung wird ein Datenwiederherstellungsvorgang für ferroelektrische Kondensatoren Cf bereitgestellt, die einen Datenwert "1" speichern. Lesevorgänge werden mit einem Initialisierungsvorgang in der Zeitperiode T4 beendet.
3B ist ein Zeitablaufdiagramm, das einen Schreibvorgang für ein herkömmliches ferroelektrisches Speicherbauelement darstellt. Nach Beginn eines Schreibvorgangs wird in einer Zeitperiode T0 eine ausgewählte Wortleitung WL aktiviert, basierend auf der Decodierung einer extern angelegten Adresse, um Schalttransistoren Tr von ferroelektrischen Speicherzellen MC einzuschalten, die mit der aktivierten Wortleitung verbunden sind. Außerdem werden während der Zeitperiode T0 Daten, die auf eine oder mehrere ferroelektrische Speicherzellen zu schreiben sind, über einen Decodierprozess auf eine oder mehrere Datenleitungen geladen. Die Bitleitung BL (oder das Bitleitungspaar BL/BLR), die mit jedem der ferroelektrischen Speicherzellen MC verbunden ist, wird geerdet und dann in einen floatenden Zustand versetzt. Während einer Zeitperiode T1 werden in Reaktion auf ein Impulssignal mit einem Pegel Vcc, das an die Plattenleitung PL angelegt wird, Daten, die in ferroelektrischen Speicherzellen MC der aktivierten Wortleitung WL gespeichert sind, auf entsprechende Bitleitungen übertragen.
Während einer Zeitperiode T2 wird ein Abtastverstärkungsvorgang durchgeführt (SAP/SAN aktiviert), und ein Spaltenauswahlsignal YSW wird aktiviert. Als Folge können externe Daten auf einer Datenleitung SDL (Datenleitungen SDl/SDLb) zu der (den) ausgewählten Bitleitung BL (Bitleitungen BL/BLR) übertragen werden. Somit wird die Spannung auf der ausgewählten Bitleitung oder den Bitleitungspaaren in Reaktion auf Daten auf der bzw. den Datenleitungen SDL (SDL/SDLb) variiert. Wenn zum Beispiel eine Bitleitung BL auf einer Massespannung liegt und eine Datenleitung SDL auf einem Leistungsversorgungsspannungspegel liegt, wird die Spannung der Bitleitung BL von der Massespannung auf die Leistungsversorgungsspannung verändert. Wenn die Bitleitung BL und die Datenleitung SDL beide auf der Massespannung oder der Leistungsversorgungsspannung liegen, wird die Spannung der Bitleitung BL auf einem unveränderten Logikpegel gehalten. Da die Plattenleitung PL in der T2-Periode auf den Leistungsversorgungsspannungs pegel aktiviert wird, kann ein Datenwert "0" in einer oder mehreren Speicherzellen gespeichert werden. Ein ferroelektrischer Kondensator Cf, der einen Datenwert "0" speichert, weist einen Polarisationszustand des Punktes D in 2 auf.
In einer Zeitperiode T3 geht das Plattenleitungssignal PL von einem hohen Pegel auf einen niedrigen Pegel über (wird deaktiviert). Somit wird eine Massespannung anstelle einer Leistungsversorgungsspannung an die Plattenleitung PL angelegt. Unter dieser Vorspannungsbedingung kann ein Datenwiedergewinnungsvorgang bezüglich eines ferroelektrischen Kondensators ausgeführt werden, der einen Datenwert "1" speichert, während der externe Datenwert "1" in einer oder mehreren Speicherzellen gespeichert wird. In einer Periode T4 wird ein Initialisierungsvorgang durchgeführt, um den Schreibvorgang zu beenden.
Wie vorstehend beschrieben, werden herkömmliche Lese- beziehungsweise Schreibvorgänge im Allgemeinen über fünf Zeitperioden T0 bis T4 hinweg ausgeführt, wobei in der Periode T0 eine Adresse decodiert wird, in der Periode T1 Zellendaten zu einer Bitleitung übertragen werden, in der Periode T2 ein Datenwert "0" geschrieben oder gespeichert wird, in der Periode T3 ein Datenwert "1" geschrieben oder gespeichert wird und in der Periode T4 ein Initialisierungsvorgang ausgeführt wird.
4 ist ein Blockschaltbild eines ferroelektrischen Speicherbauelements 100 gemäß Ausführungsformen der Erfindung. Wie in 4 gezeigt, beinhaltet das ferroelektrische Speicherbauelement 100 ein Speicherzellenfeld 110, das eine Mehrzahl von ferroelektrischen Speicherzellen MC beinhaltet, die in einer Matrix von Zeilen und Spalten angeordnet sind. Jede Zeile ist durch eine Wortleitung WL und eine Plattenleitung PL definiert. Alternativ können andere Anordnungen vorgesehen sein, in denen zum Beispiel jede Zeile derart gebildet ist, dass sich zwei Wortleitungen eine Plattenleitung teilen. Jede Spalte ist so dargestellt, dass sie von einem Paar von Bitleitungen BL und BLR gebildet ist. Zwecks leichteren Verständnisses der Erfindung ist in 4 lediglich eine ferroelektrische Speicherzelle MC dargestellt, und die dargestellte ferroelektrische Speicherzelle MC beinhaltet einen Schalttransistor Tr und einen ferroelektrischen Kondensator Cf. Eine Stromelektrode des Schalttransistors Tr ist mit der Bitleitung BL verbunden, und die andere ist mit einer Elektrode des ferroelektrischen Kondensators Cf verbunden. Eine Gateelektrode des Schalttransistors Tr ist mit der Wortleitung WL verbunden. Die andere Elektrode des ferroelektrischen Kondensators Cf ist mit der Plattenleitung PL verbunden.
Außerdem ist in dem Bauelement 100 von 4 ein Abtastverstärker AMP gezeigt, der zwischen die Bitleitungen BL und BLR eingeschleift ist und eine Spannungsdifferenz zwischen den Bitleitungen BL und BLR jedes Paars in Reaktion auf Steuersignale SAN und SAP abtastet und verstärkt. Ein Chipfreigabepuffer 120 empfängt ein externes Chipfreigabesignal XCEb, um ein internes Chipfreigabesignal ICE zu erzeugen. Das interne Chipfreigabesignal ICE wird deaktiviert, wenn das Steuersignal SAP deaktiviert wird (z. B. in Reaktion auf einen Übergang des Steuersignals SAP von hohem Pegel auf niedrigen Pegel). Ein Zeilenadressenpuffer 130 empfängt eine Zeilenadresseninformation in Reaktion auf das interne Chipfreigabesignal ICE. Ein Zeilendecoder- und Plattenleitungstreiberblock 140 wählt eine der Zeilen in Reaktion auf eine Zeilenadresse RA von dem Zeilenadressenpuffer 130 aus und treibt eine Wortleitung der ausgewählten Zeile mit einer Wortleitungsspannung VPP. Ein Spaltenadressenpuffer 150 empfängt eine Spaltenadresseninformation in Reaktion auf das interne Chipfreigabesignal ICE. Ein Spaltendecoder 160 decodiert eine Spaltenadresse CA von dem Spaltenadressenpuffer 150 in Reaktion auf ein Steuersignal CDENb und aktiviert ein Spaltenauswahlsignal YSW basierend auf dem Decodierungsresultat.
Wie in 4 dargestellt, wählt ein Spaltendurchlassgatterschaltkreis 170 eine oder mehrere spezielle Spalten in Reaktion auf das Spaltenauswahlsignal YSW von dem Spaltendecoder 160 aus. Die ausgewählten Spalten werden über den Spaltendurchlassgatterschaltkreis 170 mit einem Datenbus DB verbunden. Wie vorstehend beschrieben, ist jede Spalte in den Ausführungsformen von 4 aus einem Paar von Bitleitungen gebildet, und der Datenbus DB ist aus Datenleitungspaaren gebildet. Ein Paar von Bitleitungen BL und BLR wird zum Beispiel über den Spaltendurchlassgatterschaltkreis 170 mit einem entsprechenden Paar von Datenleitungen SDL und SDLb elektrisch verbunden. Für einen Lesevorgang werden Auslesedaten auf dem Datenbus DB über einen Lesetreiber 180, einen Datenausgabepuffer 190 und einen Eingangs-/Ausgangstreiber 200 nach extern ausgegeben. Für einen Schreibvorgang werden extern angelegte Daten über den Eingangs-/Ausgangstreiber 200, einen Dateneingabepuffer 210 und einen Schreibtreiber 220 auf den Datenbus DB übertragen. Die Treiber 180 und 220 sowie die Puffer 190 und 210 können durch eine Steuerlogik 230 basierend auf einer Lese- und einer Schreibvorgangssequenz selektiv gesteuert werden.
Die Steuerlogik 230 kann in Reaktion auf das interne Chipfreigabesignal ICE, ein Schreibfreigabesignal WEb von einem Puffer 240 und ein Ausgabefreigabesignal OEb von einem Puffer 250 arbeiten. Wie in 4 gezeigt, beinhaltet die Steuerlogik 230 eine Verzögerungskette 231 für eine sequentielle Erzeugung von Steuersignalen PPL, SAN und SAP sowie einen Signalgenerator 232 zur Erzeugung des Steuersignals CDENb, das zur Steuerung des Spaltendecoders 160 verwendet wird. Spezieller erzeugt die Verzögerungskette 231 der Steuerlogik 230 sequentiell die Steuersignale PPL, SAP und SAN in Reaktion auf die Aktivierung des internen Chipfreigabesignals ICE. Der Signalgenerator 232 erzeugt das Steuersignal CDENb in Reaktion auf das interne Chipfreigabesignal ICE, das Steuersignal SAP und das Schreibfreigabesignal WEb. Das Steuersignal PPL wird zum Zeilendecoder- und Plattenlei tungstreiberblock 140 übertragen, der eine Plattenleitung PL der ausgewählten Zeile mit einer vorgegebenen Spannung in Reaktion auf das Steuersignal PPL treibt. Die Steuersignale SAP und SAN werden dem Abtastverstärker AMP zugeführt, der in Reaktion auf die Steuersignale SAN und SAP arbeitet. Das Steuersignal CDENb wird dem Spaltendecoder 160 zugeführt, der in Reaktion auf das Steuersignal CDENb arbeitet.
5 stellt Ausführungsformen des Signalgenerators 232 in der in 4 dargestellten Steuerlogik 230 gemäß einigen Ausführungsformen der Erfindung dar. Wie in 5 dargestellt, arbeitet der Signalgenerator 232 in Reaktion auf die Steuersignale ICE, SAP und WEb und beinhaltet NAND-Gatter G10, G12 und G14, einen Inverter INV10 und Kurzimpulsgeneratoren 233 und 234. Der Signalgenerator 232 arbeitet in Reaktion auf die Aktivierung des internen Chipfreigabesignals ICE. Für die dargestellte Ausführungsform eines Signalgenerators 232 werden Aktivierungs- und Deaktivierungszeitabläufe des Steuersignals CDENb für Lese- und Schreibvorgänge unterschiedlich gesteuert. Während eines Schreibvorgangs kann das Steuersignal CDENb synchron mit der Akti vierung des WEb-Signals aktiviert werden und kann synchron mit der Deaktivierung des SAP-Signals deaktiviert werden. Während eines Lesevorgangs kann das Steuersignal CDENb synchron mit der Aktivierung und Deaktivierung des SAP-Signals ungeachtet des WEb-Signals aktiviert beziehungsweise deaktiviert werden.
Wenn das Schreibfreigabesignal WEb beispielsweise von einem hohen Pegel zu einem niedrigen Pegel übergeht und sich das Steuersignal SAP auf einem niedrigen Pegel befindet, geht ein Ausgangssignal des NAND-Gatters G10 von dem niedrigen Pegel zu dem hohen Pegel über. Der Kurzimpulssignalschaltkreis 233 erzeugt ein Kurzimpulssignal SP1 in Reaktion auf einen Übergang des Ausgangssignals des NAND-Gatters G10 von niedrigem zu hohem Pegel. Dies gibt das Steuersignal CDENb für einen Übergang von dem hohen Pegel zu dem niedrigen Pegel frei. Mit anderen Worten kann das Steuersignal CDENb synchron mit einem Übergang des Schreibfreigabesignals WEb von hohem zu niedrigem Pegel aktiviert werden. Der Kurzimpulsgenerator 234 erzeugt ein Kurzimpulssignal SP2, wenn ein Ausgangssignal des Inverters INV10 von dem niedrigen Pegel zu dem hohen Pegel übergeht. Dies bewirkt, dass das Steuersignal CDENb von dem niedrigen Pegel zu dem hohen Pegel übergeht. Mit anderen Worten wird das aktivierte Steuersignal CDENb synchron mit einem Übergang des Steuersignals SAP von hohem Pegel zu niedrigem Pegel deaktiviert.
Für einen Lesevorgang (oder während das Schreibfreigabesignal WEb auf hohem Pegel gehalten wird) gibt das NAND-Gatter G10 ein Signal mit einem Übergang von niedrigem Pegel zu hohem Pegel ab, wenn das Steuersignal SAP von dem niedrigen Pegel zu dem hohen Pegel übergeht. Der Kurzimpulssignalschaltkreis 233 erzeugt das Kurzimpulssignal SP1 in Reaktion auf einen Übergang von niedrigem Pegel zu hohem Pegel eines Ausgangssignals des NAND-Gatters G10. Dies bewirkt, dass das Steuersignal CDENb von dem hohen Pegel zu dem niedrigen Pegel übergeht. Demgemäß wird das Steuersignal CDENb synchron mit einem Übergang des Schreibfreigabesignals WEb von hohem Pegel zu niedrigem Pegel aktiviert. Nachfolgend erzeugt der Kurzimpulsgenerator 234 das Kurzimpulssignal SP2 in Reaktion auf ein Ausgangssignal des Inverters INV10, wenn das Steuersignal SAP von dem hohen Pegel zu dem niedrigen Pegel übergeht. Dies ermöglicht, dass das Steuersignal CDENb von dem niedrigen Pegel zu dem hohen Pegel übergeht. Demgemäß wird das Steuersignal CDENb synchron mit einem Übergang des Steuersignals SAP von hohem Pegel zu niedrigem Pegel deaktiviert.
6A ist ein Zeitablaufdiagramm, das einen Schreibvorgang eines ferroelektrischen Speicherbauelements gemäß einigen Ausführungsformen der Erfindung darstellt. Nach Beginn eines Schreibvorgangs gehen die XCEb- und XWEb-Signale in einer Zeitperiode WT0 von hohem Pegel zu niedrigem Pegel über. Wenn das XCEb-Signal von dem hohen Pegel zu dem niedrigen Pegel übergeht, empfangen Zeilen- und Spaltenadressenpuffer 130 und 150 (4) in Reaktion auf das interne Chipfreigabesignal ICE externe Zeilen- beziehungsweise Spaltenadressen. Der Zeilendecoder- und Plattenleitungstreiberblock 140 wählt in Reaktion auf eine Zeilenadresse RA von dem Zeilenadressenpuffer 130 eine Zeile aus und treibt eine Wortleitung der ausgewählten Zeile mit einer vorgegebenen Wortleitungsspannung. Der Signalgenerator 232 der Steuerlogik 230 aktiviert im Wesentlichen gleichzeitig das Steuersignal CDENb auf niedrigem Pegel, wenn das XWEb-Signal von dem hohen Pegel auf den niedrigen Pegel übergeht. Der Spaltendecoder 160 aktiviert das Spaltenauswahlsignal YSW in Reaktion auf eine Spaltenadresse CA von dem Spaltenadressenpuffer 150, wenn das Steuersignal CDENb auf niedrigen Pegel aktiviert wird. Somit wird in der WT0-Periode eine Decodierung der Zeilen- und Spaltenadressen ausgeführt.
In einer Zeitperiode WT1 werden externe Daten auf dem Datenbus DB zu Spalten übertragen, die über den Spaltendurchlassgatterschaltkreis 170 ausgewählt werden, wenn das Spaltenauswahlsignal YSW aktiviert wird. Die Verzögerungskette 231 der Steuerlogik 230 aktiviert ein Steuersignal PPL in Reaktion auf das interne Chipfreigabesignal ICE. Der Zeilendecoder- und Plattenleitungstreiberblock 140 treibt die Plattenleitung PL der ausgewählten Zeile in Reaktion auf eine Aktivierung des Steuersignals PPL. Wenn die Plattenleitung PL angesteuert (aktiviert) wird, werden Daten, die in Speicherzellen der ausgewählten Zeile gespeichert sind, auf entsprechende Bitleitungen übertragen, während außerdem ein Schreibvorgang für Zellen ausgeführt werden kann, um einen Datenwert "0" zu empfangen. Spezieller werden die "0"-Werte von Schreibdatenbits, die auf die ausgewählten Spalten übertragen werden, in entsprechende Speicherzellen geschrieben, wenn eine Massespannung entsprechend einem Datenwert "0" an die Bitleitung angelegt wird und eine Leistungsversorgungsspannung an die Plattenleitung PL angelegt wird. Unter Bezugnahme auf 2 weist ein ferroelektrischer Kondensator in einer Speicherzelle, die einen Datenwert "0" speichert, den Polarisationszustand D auf.
Die Steuerlogik 230 aktiviert nach einer ausgewählten Zeitverzögerungsperiode seit einer Aktivierung des Steuersignals PPL das Steuersignal SAP auf hohen Pegel und das Steuersignal SAN auf niedrigen Pegel. Die Steuerlogik 230 aktiviert die Steuersignale SAP und SAN und deaktiviert im Wesentlichen gleichzeitig das Steuersignal PPL. Als Folge geht das Plattenleitungssignal PL von einem hohen Pegel einer Leistungsversorgungsspannung auf einen niedrigen Pegel einer Massespannung über (wird deaktiviert). Unter dieser Vorspannungsbedingung werden Schreibdatenbits "1" in entsprechende Speicherzellen geschrieben, in die Datenbits "1" zu schreiben sind, während ein Datenwiederherstellungsvorgang bezüglich ferroelektrischer Kondensatoren durchgeführt wird, die bereits einen Datenwert "1" speichern. Somit werden in der Periode WT2 Wiederherstellungs- und Schreibvorgänge für einen Datenwert "1" ausgeführt.
Die beispielhaften Schreibvorgänge von 6A sind mit den entsprechenden Datenzuständen unter Bezugnahme auf die Kennlinie von 2 unten in 6A verknüpft. So weist nach den Vorgängen in den Perioden WT1 und WT2 ein ferroelektrischer Kondensator, der einem Datenwert "0" entspricht (D0), einen Polarisationszustand A auf, und ein ferroelektrischer Kondensator, der einem Datenwert "1" entspricht (D1), weist einen Polarisationszustand B auf.
Nach der Durchführung von Datenwiederherstellungs- und Datenschreibvorgängen in der WT2-Periode wird in einer WT3-Periode ein Initialisierungsvorgang für das ferroelektrische Speicherbauelement durchgeführt. Spezieller wird das interne Chipfreigabesignal ICE deakti viert (auf niedrigen Pegel), wenn das Steuersignal SAP deaktiviert wird (auf niedrigen Pegel). Als Folge werden die Ausgangssignale der Puffer 130 und 150 und des Blocks 140 sequentiell initialisiert. Im Wesentlichen zur gleichen Zeit wird das Steuersignal CDENb synchron mit einem Übergang des Steuersignals SAP von hohem Pegel zu niedrigem Pegel deaktiviert, so dass ein Ausgang des Spaltendecoders 160 zurückgesetzt wird.
Wie für die dargestellten Ausführungsformen der Erfindung beschrieben, kann während eines Schreibvorgangs ein Schreibvorgang für einen Datenwert "0" ausgeführt werden, während Daten, die in Speicherzellen einer ausgewählten Zeile gespeichert sind, auf Bitleitungen übertragen werden (d. h. während die Bitleitungen mit den Zellenkondensatoren gekoppelt sind). Die Steuerlogik 230 führt einen Steuervorgang durch, so dass Schreibdaten von extern auf ausgewählte Bitleitungen übertragen werden. Daher kann durch Ausführen beider dieser Vorgänge in einer einzigen Zeitperiode die Betriebsgeschwindigkeit eines ferroelektrischen Speicherbauelements gemäß Ausführungsformen der Erfindung um eine Periode (eine Wiederherstellungsperiode von "0"-Daten) im Vergleich zu dem im Zeitablaufdiagramm von 3B dargestellten Schreibvorgang erhöht werden.
6B ist ein Zeitablaufdiagramm, das einen Lesevorgang gemäß einigen Ausführungsformen der Erfindung darstellt. Wenn der Lesevorgang beginnt, geht ein XCEb-Signal in einer RT0-Zeitperiode von einem hohen Pegel auf einen niedrigen Pegel über. Wenn das XCEb-Signal von dem hohen Pegel auf den niedrigen Pegel übergeht, empfangen die Zeilen- und Spaltenadressenpuffer 130 und 150 (4) externe Zeilen- beziehungsweise Spaltenadressen in Reaktion auf das interne Taktsignal ICE. Der Zeilendecoder und der Plattenleitungstreiberblock 140 wählt eine der Zeilen in Reaktion auf die Zeilenadresse RA von dem Puffer 130 aus und treibt die Wortleitung WL der ausgewählten Zeile mit einer vorgegebenen Wortleitungsspannung. Anders als bei dem zuvor beschriebenen Schreibvorgang wird das Steuersignal CDENb auf hohem Pegel gehalten, wenn das XWEb-Signal auf dem hohen Pegel liegt. So wird während der RT0-Periode die Zeilenadresse decodiert.
Die Verzögerungskette 231 der Steuerlogik 230 aktiviert das Steuersignal PPL in Reaktion auf das interne Chipfreigabesignal ICE. Der Block 140 treibt (aktiviert) die Plattenleitung PL der ausgewählten Zeile in Reaktion auf eine Aktivierung des Steuersignals PPL. Mit der Aktivierung der Plattenleitung PL werden Daten in Speicherzellen der ausgewählten Zeile auf Bitleitungen übertragen. Zu diesem Zeitpunkt weist ein ferroelektrischer Kondensator, der einen Datenwert "0" speichert, einen Polarisationszustand D1 auf, und ein ferroelektrischer Kondensator, der einen Datenwert "1" speichert, weist einen Polarisationszustand C1 auf (2).
Während der RT1-Zeitperiode aktiviert die Steuerlogik 230 das Steuersignal SAP auf hohen Pegel und das Steuersignal SAN auf niedrigen Pegel. Dies ermöglicht, dass Spannungen auf Bitleitungen BL und BLR von jedem Paar durch den Abtastverstärker auf entweder eine Leistungsversorgungsspannung/Massespannung oder die Massespannung/Leistungsversorgungsspannung verstärkt werden (d. h. der Abtastverstärker aktiviert wird). Wenn die Plattenleitung PL auf die Leistungsversorgungsspannung aktiviert wird, wird der Polarisationszustand eines ferroelektrischen Kondensators, der einen Datenwert "0" speichert, von D1 nach D geändert (2). Wie in den Ausführungsformen von 6B weiter dargestellt, wird die Plattenleitung PL sofort nach einer Aktivierung des Abtastverstärkers AMP in Reaktion auf eine Aktivierung der Steuersignale SAP und SAN deaktiviert.
Der Signalgenerator 232 der Steuerlogik 230 aktiviert das Steuersignal CDENb in Reaktion auf einen Übergang des Steuersignals SAP von niedrigem Pegel auf hohen Pegel. Der Spaltendecoder 160 aktiviert das Spaltenauswahlsignal YSW in Reaktion auf eine Spaltenadresse CA von dem Puffer 150, wenn das Steuersignal CDENb auf niedrigen Pegel aktiviert wird. Wenn das Spaltenauswahlsignal YSW aktiviert wird, werden Daten auf ausgewählten Spalten durch den Spaltendurchlassgatterschaltkreis 170 auf den Datenbus DB übertragen. Die Daten auf dem Datenbus DB werden durch den Lesetreiber 180, den Datenausgabepuffer 190 und den Eingangs-/Ausgangstreiber 200 unter der Steuerung der Steuerlogik 230 nach außen abgegeben. Während die Auslesedaten nach außen abgegeben werden, wird ein Datenwiederherstellungsvorgang bezüglich eines ferroelektrischen Kondensators durchgeführt, der ursprünglich einen Datenwert "1" speichert. So wird in der RT2-Zeitperiode der Wiederherstellungsvorgang für "1"-Daten ausgeführt.
Nach dem Datenwiederherstellungsvorgang wird in einer RT3-Zeitperiode ein Initialisierungsvorgang des ferroelektrischen Speicherbauelements durchgeführt. Spezieller wird das interne Chipfreigabesignal ICE auf niedrigen Pegel deaktiviert, wenn das Steuersignal SAP auf niedrigen Pegel deaktiviert wird. Dies bewirkt, dass die Ausgänge der Puffer 130 und 150 und des Blocks 140 sequentiell initialisiert werden. Im Wesentlichen zur gleichen Zeit wird das Steuersignal CDENb in Reaktion auf einen Übergang des Steuersignals SAP von hohem Pegel auf niedrigen Pegel deaktiviert, so dass ein Ausgang des Spaltendecoders 160 zurückgesetzt wird.
Für Schreib- und Lesevorgänge gemäß Ausführungsformen der Erfindung wird die Plattenleitung PL nach Betreiben des Abtastverstärkers AMP deaktiviert. Wenn die Plattenleitung PL vor dem Betrieb des Abtastverstärkers AMP deaktiviert wird, kann ein bekanntes Depolarisationsphänomen auftreten, das zu einer Verringerung einer Abtasttoleranz führen kann. In 2 wird zum Beispiel der Polarisationszustand eines ferroelektrischen Kondensators, der einen Datenwert "0" speichert, von einem Punkt A zu einem Punkt A1 geändert. Ein derartiges Depolarisationsphänomen ist in der Patentschrift US 5.579.258 weitergehend beschrieben. Demgemäß kann die Plattenleitung PL deaktiviert werden, nachdem der Abtastverstärker AMP arbeitet (oder nachdem eine Bitleitung auf eine Massespannung gesetzt ist), wie für die in den 6A und 6B gezeigten Ausführungsformen der Erfindung beschrieben. So kann die Zeitperiode von einem Betrieb des Abtastverstärkers AMP bis zu einem Übergang von hohem Pegel zu niedrigem Pegel (Deaktivierung) des Plattenleitungssignals kürzer als die Zeit einer Bitleitung zum Wechsel auf hohe Pegel (Anstiegszeit) sein, die mit einer ferroelektrischen Speicherzelle mit einem Datenwert "1" verbunden ist, der durch den Abtastverstärker AMP verstärkt wird.
Wie vorstehend für einige Ausführungsformen der Erfindung beschrieben, kann ein Schreibvorgang für einen Datenwert "0" durchgeführt werden, während Daten in einer oder mehreren Speicherzellen einer ausgewählten Zeile zu einer oder mehreren Bitleitungen übertragen werden (d. h. die Zelle(n) mit der bzw. den Bitleitungen gekoppelt wird (werden)). Als Folge wird die für einen Schreibvorgang benötigte Zeit verkürzt. In weiteren Ausführungsformen wird eine Plattenleitung während eines Lesevorgangs, während Daten in einer oder mehreren Speicherzellen einer ausgewählten Zeile zu einer oder mehreren Bitleitungen übertragen werden, sofort nach dem Betrieb (der Aktivierung) eines Abtastverstärkers deaktiviert. So kann die für einen Wiederherstellungsvorgang von "0"-Daten benötigte Zeit verkürzt werden. Demgemäß kann die Betriebsgeschwindigkeit von ferroelektrischen Speicherbauelementen gemäß Ausführungsformen der Erfindung verbessert werden.

Claims

Ferroelektrisches Speicherbauelement mit – einer ferroelektrischen Speicherzelle (MC), die mit einer Wortleitung (WL), einer Plattenleitung (PL) und einer Bitleitung (BL, BLR) gekoppelt ist, – einem Plattenleitungstreiber (140) zum Treiben der Plattenleitung, – einem Zeilendecoder (140) zum Treiben der Wortleitung in Reaktion auf eine Zeilenadresse, – einem Abtastverstärker (AMP) zum Abtasten und Verstärken einer Spannung auf der Bitleitung, – einen Dateneingabeschaltkreis (200), um Daten von außerhalb zu der Datenleitung zu übertragen, und – einen Spaltenauswahlschaltkreis (170), um die Bitleitung selektiv mit einer Datenleitung in Reaktion auf eine Spaltenadresse zu verbinden gekennzeichnet durch – eine Steuerlogik (230) zum Steuern des Betriebszeitablaufs des Plattenleitungstreibers (140), des Spaltenauswahlschaltkreises (170), des Abtastverstärkerschaltkreises und des Dateneingabeschaltkreises (200), wobei – die Steuerlogik einen ersten Signalgenerator (231) zum sequentiellen Erzeugen eines ersten Steuersignals (PPL), eines zweiten Steuersignals (SAP) und eines dritten Steuersignals (SAN) in Reaktion auf ein Chipfreigabesignal (ICE) beinhaltet, der Plattenleitungstreiber (140) durch das erste Steuersignal (PPL) freigegeben wird, der Abtastverstärkerschaltkreis durch das zweite und das dritte Steuersignal (SAP, SAN) freigegeben wird, – die Steuerlogik einen zweiten Signalgenerator (232) zum Erzeugen eines vierten Steuersignals (CDENb) in Reaktion auf ein Schreibfreigabesignal (WEb), das Chipfreigabesignal (ICE) und das erste Abtastverstärkersteuersignal (SAP) beinhaltet, der Spaltenauswahlschaltkreis (170) durch das vierte Steuersignal (CDENb) freigegeben wird, – der zweite Signalgenerator (232) das vierte Steuersignal (CDENb) in einem Schreibvorgang vor der Aktivierung des ersten Steuersignals (PPL) in Reaktion auf die Aktivierung des Schreibfreigabesignals (WEb) aktiviert, das den Schreibvorgang anzeigt, und – der erste Signalgenerator (231) in Lese- und Schreibvorgängen das erste aktivierte Steuersignal (PPL) nach der Aktivierung des zweiten und des dritten Steuersignals deaktiviert.
Ferroelektrisches Speicherbauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Daten in dem Schreibvorgang von außerhalb über den Dateneingabeschaltkreis (200) vor der Aktivierung des Spaltenauswahlschaltkreises (170) auf die Datenleitung geladen werden.
Ferroelektrisches Speicherbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das aktivierte vierte Steuersignal (CDENb) in dem Schreibvorgang in Abhängigkeit von der Deaktivierung des zweiten Steuersignals (SAP) deaktiviert wird.
Ferroelektrisches Speicherbauelement nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die Steuerlogik den Spaltenauswahlschaltkreis (170) in einem Lesevorgang nach der Aktivierung des Abtastverstärkerschaltkreises freigibt.
Ferroelektrisches Speicherbauelement nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der zweite Signalgenerator (232) das vierte Steuersignal (CDENb) in einem Lesevorgang in Reaktion auf die Aktivierung des zweiten Steuersignals (SAP) aktiviert.
Ferroelektrisches Speicherbauelement nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das aktivierte vierte Steuersignal (CDENb) in einem Lesevorgang in Abhängigkeit von der Deaktivierung des zweiten Steuersignals (SAP) deaktiviert wird.