JP2009271991A - 半導体記憶装置 - Google Patents

Abstract

【課題】クロック信号に同期して連続的にデータの読み出し及び再書き込みを行う際の強誘電体キャパシタのインプリント等を防止し、データの信頼性を向上させる。
【解決手段】半導体記憶装置は、強誘電体キャパシタを含むメモリセルアレイ１１と、メモリセルアレイ１１を選択してビット線に接続させる選択トランジスタＱＮ４、ＱＮ５と、強誘電体キャパシタＣにデータ読み出し又は再書き込みのための電位を与えるプレート線ＰＬと、強誘電体キャパシタＣからビット線ＢＬ、/ＢＬに読み出される信号を比較増幅するセンスアンプ回路１５と、クロック信号ＣＬＫに同期して、プレート線ＰＬの電位を制御するプレート線制御回路１２とを備える。
【選択図】図２

Description

本発明は、半導体記憶装置に関し、特に、強誘電体メモリの構造及びその動作方法に関する。

従来、不揮発性メモリのひとつとして、強誘電体メモリが周知である。強誘電体メモリは、強誘電体の特性の一つである自発分極がヒステリシス特性を示すことを利用して、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶することができるメモリである。従来の強誘電体メモリのメモリセルは、一般にＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタとトランジスタが直列接続して構成されている。これを複数配置して、メモリセルアレイが構成される。

強誘電体メモリの場合、強誘電体キャパシタに電圧を印加し、分極反転させることでデータを読み出すため、破壊読出しとなる。したがって、データの読み出し後、ＦｅＲＡＭのような強誘電体メモリでは読み出したデータを再書き込みする動作が必要である。センスアンプで比較増幅した状態を保持することで“０”データの再書き込みを行うことができる。その後、プレート線の電位をＶＳＳ（接地電位）に戻すことで“１”データの再書き込みを行うことができる（例えば、特許文献１）。

従来、データを連続的に読み出し、書き込みを行うバーストモードにおいては、プレート線ＰＬの電位を長時間“Ｈ”状態に保持し、“０”データの再書き込みを行い、動作サイクル終了時に、プレート線ＰＬの電位を“Ｌ”状態にし、“１”データの再書き込みを行っていた。このため、“０”データの再書き込み時間が“１”データの再書き込み時間に比べ長くなっており、“０”データの再書き込み時間と、“１”データの再書き込み時間との間でアンバランスが生じていた。このアンバランスに起因して、強誘電体キャパシタにインプリント等の不良が発生し、データの信頼性が低下するという問題が生じていた。

ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ ａｎｄ Ｃｈｅｃｋｉｎｇ）回路はメモリから読み出された複数のデータの中にある誤りビットを正しい値に訂正する機能を持つ回路である。ある確率で誤りデータが読み出されてしまう場合にその誤りを訂正して出力できるため、ＥＣＣ回路を搭載することで、メモリの信頼性をある程度向上させることが可能である。

しかし、メモリセルに訂正データを書き戻すためには、ＥＣＣ計算が終わり、ビット線に訂正データが反映されるまで、プレート線ＰＬを“Ｈ”状態に保持し、“０”データの再書き込み状態を維持しなければならない。したがって、“０”データの再書き込み時間が、“１”データの再書き込み時間に比べ長くなり、“０”データの再書き込み時間と、“１”データの再書き込み時間との間にやはりアンバランスが生じる。その結果、強誘電体キャパシタにインプリント等の不良が発生して信頼性の低下を導くことになる。
特開２００１−２５０３７６号公報

本発明は、クロック信号に同期して連続的にデータの読み出し及び再書き込みを行う場合の、“０”データの再書き込み時間と、“１”データの再書き込み時間のバランスを保つことにより、強誘電体キャパシタのインプリント等を防止し、データの信頼性を向上させることを目的とする。

本発明の一つの態様において、半導体記憶装置は、強誘電体キャパシタを含むメモリセルアレイと、メモリセルアレイを選択してビット線に接続させる選択トランジスタと、強誘電体キャパシタにデータ読み出し又は書き込みのための電位を与えるプレート線と、強誘電体キャパシタからビット線に読み出される信号を比較増幅するセンスアンプ回路と、クロック信号に同期して、プレート線の電位を制御するプレート線制御回路とを備えることを特徴とする。

本発明によれば、クロック信号に同期して連続的にデータの読み出し及び再書き込みを行う場合の、“０”データの再書き込み時間と、“１”データの再書き込み時間のバランスを保つことにより、強誘電体キャパシタのインプリント等を防止し、データの信頼性を向上させることができる。

以下、図面を参照しながら、本発明に係る半導体記憶装置の実施の形態について詳細に説明する。

[第１の実施形態]
図１は、第１の実施形態に係る強誘電体メモリの構成ブロック図を示したものである。強誘電体メモリ１０は、複数のメモリセルを配置して構成されたメモリセルアレイ１１を備える。

メモリセルアレイ１１はデータ記憶領域１１Ａ及びパリティ記憶領域１１Ｂから構成される。メモリセルアレイ１１には、選択したメモリセルのプレート線ＰＬの電位を制御するためのプレート線制御回路１２と、選択したメモリセルのビット線ＢＬの電位を制御するデータ制御回路１３と、所望のメモリセルを選択するためのアドレス制御回路１４と、ビット線ＢＬの信号を比較増幅するセンスアンプ回路１５が接続されている。

プレート線制御回路１２は、アドレス制御回路１４からのプレート線選択信号Ｓ１と、クロック信号（ＣＬＫ）を受信し、選択したメモリセルの所定のプレート線ＰＬの電位を制御する。センスアンプ回路１５には、エラー訂正用のＥＣＣ回路１６が接続され、ＥＣＣ回路１６からの訂正データ信号Ｓ２は、データ制御回路１３に入力される。センスアンプ回路１５からの増幅されたデータ信号はレジスタ１７を介して、Ｉ/Ｏ端子に出力される。

まず、メモリセルアレイ１１の構成について詳細に説明する。図２は、メモリセルアレイ１１の１つのカラムについて概略的に示したものである。ここに示すメモリセルＭｉ（ｉ＝０〜ｎ）は、一つのトランジスタ（例えばＮＭＯＳ）Ｔｉと一つの強誘電体キャパシタＣｉにより構成される１Ｔ／１Ｃ型メモリセルであるが、メモリセルの構成はこれに限定されない。トランジスタＴｉのドレイン電極は、強誘電体キャパシタＣｉの一方の電極に接続されている。トランジスタＴｉのゲートはワード線ＷＬｉに接続され、強誘電体キャパシタＣｉのもう一方の電極はプレート線ＰＬｉに接続されている。ワード線ＷＬｉはアドレス制御回路１４の一部であるワード線駆動回路２４に接続されており、ワード線駆動回路２４により駆動される。プレート線ＰＬｉは、以下で詳細に説明するようにプレート線制御回路１２により駆動される。一対のビット線の間にメモリセルＭｉが複数配置され、さらに複数のビット線が平行に配置されてメモリセルアレイ１１が構成されている。

一つのセンスアンプ回路１５に接続されるビット線対を構成するビット線ＢＬとＢＢＬの間には、メモリセルアレイ１１の外側に、メモリセルアレイ１１から近い方から順に、センスアンプ回路１５、カラムゲート２２が並列に接続されている。また、ビット線ＢＬ、ＢＢＬのいずれか一方に参照電圧Ｖｒｅｆを印加するための参照電圧回路２５が設けられている。

センスアンプ回路１５は、例えばＮＭＯＳトランジスタＱＮ１、ＱＮ２から成るＮＭＯＳフリップフロップと、ＰＭＯＳトランジスタＱＰ１、ＱＰ２から成るＰＭＯＳフリップフロップとにより構成される。ＮＭＯＳフリップフロップ回路部の端子はセンスアンプ活性化信号ラインＢＳＡＮに接続され、ＰＭＯＳフリップフロップ回路部の端子はセンスアンプ活性化信号ラインＳＡＰに接続される。

センスアンプ回路１５に隣接して、ビット線ＢＬ、ＢＢＬの間には、カラムゲート２２が接続されている。カラムゲート２２は、ソース電極がビット線ＢＬに接続されドレイン電極がデータ線ＤＱに接続されたＮＭＯＳトランジスタＱＮ４、ソース電極がビット線ＢＢＬに接続されドレイン電極がデータ線ＢＤＱに接続されたＮＭＯＳトランジスタＱＮ５から構成される。各トランジスタＱＮ４、ＱＮ５のゲートは、カラム選択線ＣＳＬに接続され、アドレス制御回路１４により駆動される。

続いて、プレート線制御回路１２について詳細に説明する。図３は、プレート線制御回路１２の回路構成の一例を示したものである。回路構成はこれに限定されない。プレート線制御回路１２は、外部からのクロック信号ＣＬＫに同期して、アドレス制御回路１４からのプレート線活性化信号ＰＬＳＥに応答してプレート線信号ＰＬを出力する。プレート線制御回路１２は、４分周回路３０と、ＮＡＮＤゲート３１と、ＰＭＯＳトランジスタ３２、該ＰＭＯＳトランジスタ３２のドレイン電極にドレイン電極を接続したＮＭＯＳトランジスタ３３を備える。ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３との接続ノードにプレート線ＰＬが接続されている。ＰＭＯＳトランジスタのソース電極は電圧ＶＡＡ（内部電源電圧）に維持され、ＮＭＯＳトランジスタのソース側は接地電位ＶＳＳに維持されている。ＮＡＮＤゲート３１の出力端子は、ＰＭＯＳトランジスタ３２のゲート及びＮＭＯＳトランジスタ３３のゲートにそれぞれ接続されている。４分周回路３０の出力端子はＮＡＮＤゲート３１の一方の入力端子に接続される。尚、この例では、４分周回路を用いているが、分周の大きさは条件に応じて変更され得ることは言うまでもない。また、セレクタ回路等の論理回路を付加することにより、プレート線ＰＬの電位の“Ｈ”と“Ｌ”との切り替えを適宜制御することも可能である。

次に、プレート線制御回路１２の回路動作について説明する。図４は、プレート線制御回路１２のタイミングチャートの一例を示したものである。４分周回路３０は、入力したクロック信号ＣＬＫの周波数を１／４に分周した信号Ｓ３を生成し出力する。信号Ｓ３はＮＡＮＤゲート３１の一方の入力端子に入力する。アドレス制御回路１４からのプレート線活性化信号ＰＬＳＥ（Ｓ１）は、ＮＡＮＤゲート３１の他方の入力端子に入力する。プレート線活性化信号ＰＬＳＥが“Ｈ”で、信号Ｓ３が“Ｈ”のとき、ＮＡＮＤゲート３１から電位“Ｌ”が出力され、ＮＭＯＳトランジスタ３３がターンオフし、ＰＭＯＳトランジスタ３２がターンオンして、プレート線ＰＬに高電位ＶＡＡ（“Ｈ”）が与えられる。プレート線活性化信号ＰＬＳＥが“Ｈ”で、信号Ｓ３が“Ｌ”のとき、ＮＡＮＤゲート３１から電位“Ｈ”が出力され、ＰＭＯＳトランジスタ３２はターンオフし、ＮＭＯＳトランジスタ３３がターンオンして、プレート線ＰＬに低電位ＶＳＳ（“Ｌ”）が与えられる。

このように、このプレート線制御回路１２では、クロック信号に同期して、プレート線ＰＬの電位が“Ｈ”と“Ｌ”との間で切り替わり、“Ｈ”の時間間隔と“Ｌ”の時間間隔とが略同一とされている。ここで、略同一とは、メモリセルアレイ１１の一つのビット線対ＢＬ、ＢＢＬのカラムが選択された以降は、プレート線ＰＬの“Ｈ”の時間間隔と“Ｌ”の時間間隔とが同一となることを意味している。カラムを選択する以前の動作サイクルの開始時において、ビット線ＢＬ、ＢＢＬの電位が所定の電位になる前に、図示しないセレクタ回路等を使用してプレート線ＰＬの電位を予め“Ｈ”にしておくのが好ましい。カラムが選択された以降は、プレート線ＰＬの電位は同じ時間間隔で、“Ｈ”と“Ｌ”とが切り替えられる。

これにより、データの読み出し及び再書き込みを行う場合、ＥＣＣ回路１６によるエラー訂正を行う場合、バーストモードでのデータの読み出し及び再書き込みを行う場合の、“０”データの再書き込み時間と、“１”データの再書き込み時間のバランスを保つことができ、強誘電体キャパシタのインプリント等を防止し、データの信頼性を向上させることができる。

上記したデータ制御回路１３は、外部からのクロック信号ＣＬＫに同期して、チップ活性化信号ｂＣＥ、チップ内部基幹信号ＲＩＮＴ、ＥＣＣ補正信号等を含むメモリセルアレイ１１用のデータ制御信号を出力する。上記したアドレス制御回路１４は、カラムゲート２２のトランジスタＱＮ４、ＱＮ５を駆動するカラム選択信号ＣＳＬＥ、ワード線駆動回路２４を駆動するワード線選択信号、選択したカラムの一方のビット線に参照電圧Ｖｒｅｆを与える信号、上記したプレート線制御回路１２に与えるプレート線活性化信号ＰＬＳＥ等を含むアドレス制御信号を出力する。

次に、ＥＣＣ回路１６について説明する。ＥＣＣ回路１６は、図示しないパリティ計算回路、シンドローム計算回路、データ訂正回路等から構成される。ＥＣＣ回路１６での計算のためデータ情報はパリティとしてメモリセルアレイ１１内のパリティ領域１１Ｂに記憶される。ＥＣＣ回路１６は、選択したメモリセル内のデータとそのデータに関するパリティとを比較することでデータの誤りを検出し、ビット線対ＢＬ、ＢＢＬの電位の反転をデータ制御回路１３に指令する。

次に、レジスタ１７について説明する。図７は、レジスタ１７の回路構成を略示したものである。レジスタ１７は、４つに分割されたレジスタ領域Ｄ１、Ｄ２、Ｄ３、Ｄ４から成り、各レジスタ領域Ｄ１、Ｄ２、Ｄ３、Ｄ４は、シリアルに接続された４つのフリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２、ＦＦ３から構成されるシフトレジスタである。レジスタ１７の構成はこれに限定されない。

続いて、強誘電体メモリの基本動作について、図面を参照しながら詳細に説明する。図５（Ａ）は、強誘電体キャパシタのヒステリシス特性を示したものである。上記したように、強誘電体メモリは、強誘電体キャパシタのヒステリシス特性を利用してデータを不揮発に記憶するものである。２つの分極状態の上向きを“０”、下向きを“１”に対応させ、強誘電体キャパシタに印加する電圧を０Ｖとした場合の残留分極量をそれぞれ+Ｐｒ、-Ｐｒとする。

強誘電体キャパシタの読み出し動作及び再書き込み動作について、図５（Ｂ）に示す１Ｔ／１Ｃ型セル（１つのトランジスタＴと、１つの強誘電体キャパシタＣとで構成されたセル）を例にとって説明する。

強誘電体キャパシタＣにデータ“１”（下向きの分極量-Ｐｒ）が保持されている場合に、データ“１”を読み出すためには、ビット線ＢＬの電位を０Ｖにし、ワード線ＷＬをオンにして、プレート線ＰＬに電圧Ｖｃｃを印加する。この際、強誘電体キャパシタＣのヒステリシスはＡ→Ｂ→Ｃの経路をたどり、分極反転する。キャパシタＣからトランジスタＴを介して電荷が流れ、ビット線ＢＬを電位Ｖ１にチャージアップする。このとき、他方のビット線ＢＢＬには参照電圧Ｖｒｅｆが印加される。Ｖ１＞Ｖｒｅｆの場合、センスアンプ回路１５はビット線ＢＬの電位を“Ｈ”と判定し、“１”データを出力する。その後、ワード線ＷＬをオフにすると、強誘電体キャパシタＣは０バイアス状態となり、“０”データ状態を保持する（電荷量+Ｐｒ、位置Ｄ）。

“１”データを読み出した場合、分極反転により、データは破壊されて“０”データ状態となる。このため、再び“１”データの書き込みを行い、読み出し前の状態に戻しておく必要がある。“１”データの読み出し後には、ビット線ＢＬの電位はチャージアップされている。このとき、プレート線ＰＬの電位を０Ｖにすることにより、強誘電体キャパシタＣの電極間に負電圧が印加され、ヒステリシスはＤ→Ｅ→Ｆの経路をたどり、分極反転する。その結果、再び“１”データの書き込みが行われる。その後、ワード線ＷＬをオフにすると、強誘電体キャパシタＣは０バイアスとなり、“１”データを保持する（電荷量-Ｐｒ、位置Ａ）。これにより、元の“１”データに戻ったことになる。

一方、強誘電体キャパシタＣにデータ“１”（下向きの分極量-Ｐｒ）が保持されている場合に、データ“０”を書き込むためには、ビット線ＢＬの電位を０Ｖとし、ワード線ＷＬをオンにして、プレート線ＰＬの電圧を０Ｖ→Ｖｃｃ→０Ｖへと変化させる。この際、強誘電体キャパシタＣのヒステリシスはＡ→Ｂ→Ｃ→Ｄの経路をたどり、分極反転してデータ“０”が書き込まれた状態となる（電荷量+Ｐｒ、位置Ｄ）。

強誘電体キャパシタＣにデータ“０”（上向きの分極量+Ｐｒ）が保持されている場合に、データ“０”を読み出すためには、ビット線ＢＬの電位を０Ｖにし、ワード線ＷＬをオンにして、プレート線ＰＬに電圧Ｖｃｃを印加する。この際、強誘電体キャパシタＣのヒステリシスはＤ→Ｃの経路をたどり、分極反転しない。強誘電体キャパシタＣからトランジスタＴを通じてビット線ＢＬに電荷が流れ、ビット線ＢＬはわずかにチャージアップされて電位Ｖ２となる。このとき、他方のビット線ＢＢＬには参照電圧Ｖｒｅｆが印加される。Ｖ２＜Ｖｒｅｆの場合、センスアンプ回路１５は、ビット線ＢＬの電位を“Ｌ”と判定し、“０”データを出力する。

以上、１Ｔ／１Ｃ型セルの場合を例にとって説明したが、２Ｔ／２Ｃ型セル（２つのトランジスタと、２つのキャパシタで構成され、１つのメモリセル内に隣接して配置された強誘電体キャパシタに相反する分極が書かれており、その分極差を読み出すもの）についても同様である。

次に、本実施形態に係る強誘電体メモリ１０の動作について説明する。

図６は、強誘電体メモリ１０の動作タイミングチャートを示したものである。時刻ｔ１で、データ制御回路１３からのチップ活性化信号ｂＣＥの電位が“Ｌ”となり、チップが活性化された後、時刻ｔ２においてデータ制御回路１３からのチップ内部基幹信号ＲＩＮＴの電位が“Ｈ”となる。続いて、アドレス制御回路１４からのプレート線活性化信号ＰＬＳＥの電位が“Ｈ”となり、プレート線制御回路１２のＮＡＮＤゲート３１が活性となる。続いて、時刻ｔ３において、プレート線制御回路１２からのプレート線ＰＬの電位が“Ｈ”となる。

続いて、時刻ｔ４においてアドレス制御回路１４からカラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位が“Ｈ”となり、第１カラムが選択されてカラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンする。同時に、選択されたビット線ＢＬ、ＢＢＬのいずれかに参照電圧回路２５により参照電圧Ｖｒｅｆが印加され、第１カラムに接続されたセンスアンプ回路１５が活性となる。これにより、ビット線ＢＬ、ＢＢＬの電位が比較増幅され、データの読み出しが行われる。

続いて、時刻ｔ４から時刻ｔ６までのプレート線ＰＬの電位が“Ｈ”である間に、選択された第１カラムのメモリセルアレイ１１に“０”データの再書き込みが行われる。続いて、時刻ｔ６においてプレート線ＰＬの電位が“Ｌ”となり、選択された第１カラムのメモリセルアレイ１１に“１”データの再書き込みが行われる。続いて、時刻ｔ７にカラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位が“Ｌ”となり、いままで選択されていた第１カラムのセンスアンプ１５が非活性となる。以上の時刻ｔ４から、再びカラム選択信号ＣＳＬＥが立ち上がる時刻ｔ８までの動作を１サイクルとして、１つのカラムである第１カラムへの動作が終了する。

ここで、時刻ｔ４からｔ６までの“０”データの再書き込み時間間隔と、時刻ｔ６からｔ８までの“１”データの再書き込み時間間隔とは同一である。すなわち、プレート線ＰＬの電位が“Ｈ”となる時間間隔と、“Ｌ”となる時間間隔とは、第１カラムが選択されて以降は同一となるように、プレート線制御回路１２で制御される。したがって、“０”データの再書き込み時間と、“１”データの再書き込み時間のバランスが維持され、データの信頼性が向上する。

続いて、時刻ｔ８において、再び、カラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位が“Ｈ”となる。これにより第２カラムのカラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンし、第２カラムのメモリセルアレイ１１が選択される。同時に、プレート線ＰＬの電位が“Ｈ”となり、第２カラムのメモリセルアレイ１１からのデータ読み出し、“０”データの再書き込み、“１”データの再書き込みが同様に行われる。

続いて、レジスタ１７の動作について説明する。読み出されたデータはレジスタ１７（図１）に送られる。時刻ｔ４において、選択された第１カラムのメモリセルアレイ１１から読み出された“１”データは、レジスタ１７の領域Ｄ１のＦＦ０に入力され、時刻ｔ５においてＦＦ１に出力される（出力Ｑ０）。時刻ｔ５においてＦＦ１に入力された“１”データは時刻ｔ６においてＦＦ２に出力される（出力Ｑ１）。時刻ｔ６においてＦＦ２に入力された“１”データは時刻ｔ７においてＦＦ３に出力される（出力Ｑ２）。時刻ｔ７においてＦＦ３に入力された“１”データは時刻ｔ８においてＩ/Ｏ端子から出力される（出力Ｑ３）。同様に、第２カラム、第３カラム、第４カラムの選択されたメモリセルから読み出されたデータは、それぞれレジスタ１７の領域Ｄ２、Ｄ３、Ｄ４を通じてシフトされ、Ｉ/Ｏ端子から出力される。

従来の強誘電体メモリでは図１２に示すように、バーストモードで、データを読み出してから、まず、“０”データの再書き込みを行い、その後、“１”データの再書き込みを行っていた。したがって、“０”データの再書き込み時間と、“１”データの再書き込み時間との間にアンバランスが生じていた。

本実施の形態によれば、クロック信号ＣＬＫに同期して、プレート線ＰＬの電位を“Ｈ”と“Ｌ”との間で切り替えることにより、“０”データの再書き込み時間と“１”データの再書き込み時間とを均等とし、両者のアンバランスを解消させることができる。結果として、強誘電体キャパシタのインプリント等の発生を抑制し、データの信頼性を向上させ、高速に読み出し、再書き込みを行うことが可能な強誘電体メモリを実現することができる。

[第２の実施形態]
次に、本発明に係る強誘電体メモリの第２の実施形態について説明する。本実施の形態に係る強誘電体メモリの回路構成は、図１に示す上記第１の実施形態に係る強誘電体メモリの回路構成と基本的に同じである。第２の実施形態は、上記第１の実施形態で説明したデータ読み出し及び再書き込み動作に、ＥＣＣ回路１６によるデータ訂正動作を加えた点で第１の実施形態と異なっている。尚、強誘電体メモリへのデータ読み出し動作及びデータ再書き込み動作については、上記第１実施形態と同様なので説明を省略する。

図８は、第２の実施形態に係るＥＣＣ回路１６によるデータ訂正の動作タイミングチャートを示したものである。時刻ｔ１において、カラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位が“Ｈ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして、メモリセルアレイ１１の第１カラムが選択される。第１の実施の形態と同様にアドレス制御回路１４からのプレート線活性化信号ＰＬＳＥによりプレート線制御回路１２からのプレート線ＰＬの電位が“Ｈ”となって、メモリセルアレイ１１の第１カラムからのデータ読み出し及び“０”データの再書き込みが行われる（動作４０）。ここで、データ読み出し及び再書き込みは上記した第１の実施形態と同様なので説明を省略する。

続いて、第１カラムのメモリセルアレイ１１から読み出したデータに誤りがあれば、これをＥＣＣ回路１６で訂正する。訂正は、ビット線対ＢＬ、ＢＢＬの電位を反転することにより行う。すなわち、“１”データが読み出されるべき場合、強誘電体キャパシタからの電荷が一方のビット線ＢＬが充電されてビット線ＢＬの電位が参照電圧Ｖｒｅｆを超えないと、センスアンプ回路１５はビット線ＢＬの電位を“Ｌ”と判定し“０”データを出力してしまう。これが読み出しエラーとなる。ＥＣＣ回路１６はこのエラーを検出し、ビット線ＢＬ、ＢＢＬに印加する電位を反転するように、データ制御回路１３に指令を出す。すると、その指令に応答して、選択されたカラムのビット線ＢＬ、ＢＢＬに印加される電位が反転し、ビット線ＢＬの電位は、センスアンプ回路１５において“Ｈ”と判定され、“１”データが出力される。その後、“０”データを誤って出力したメモリセル１１に“１”データの書き戻し（訂正）が行われる（動作４１）。

従来は訂正データがビット線に反映されるまで、プレート線ＰＬの電位を“Ｈ”に維持していた（点線ｔ２からｔ２’）。したがって、“０”データの再書き込み時間（ｔ１からｔ２’）と、“１”データの再書き込み時間（ｔ２’とｔ３）との間にアンバランスが生じていた。本実施の形態によれば、訂正データがビット線に反映される時刻ｔ２’以前の時刻ｔ２において、プレート線ＰＬの電位を“Ｌ”にする。これによって、“０”データの再書き込み時間と“１”データの書き戻し（訂正）時間のアンバランスを防止することができる。

ここで、動作４１において、ＥＣＣ回路１６により、“１”データに訂正された場合は、プレート線ＰＬの電位が“Ｌ”でも“１”データの書き戻し（訂正）ができる。しかし、“０”データに訂正された場合は、プレート線ＰＬの電位が“Ｌ”であるため、“０”データの書き戻しができない。そこで、“０”データの書き戻し（訂正）は、プレート線ＰＬの電位が“Ｈ”となる時刻ｔ３で始まる次のサイクルで、第２カラムの読み出し動作（動作４３）と並行して行う（動作４２）。

時刻ｔ３において、第２カラムのカラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位が“Ｈ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして第２カラムが選択される。同時にプレート線制御回路１２によりプレート線ＰＬの電位が“Ｈ”となり、第２カラムのメモリセルアレイ１１から“０”データが読み出される。読み出しの後“０”データの再書き込みが行われる（動作４３）。訂正データがビット線に反映される前の時刻ｔ４において、プレート線ＰＬの電位が“Ｌ”となり、メモリセルアレイ１１に“１”データの再書き込み（訂正）が行われる（動作４４）。ＥＣＣ回路１６により訂正された“０”データの書き戻し（訂正）は、プレート線ＰＬの電位が“Ｈ”となる次のサイクルの時刻ｔ５で、第３カラムの読み出しサイクルと並行して行う（動作４５）。

上記した動作４０から動作４２までを１サイクルとして、強誘電体メモリ１０のメモリセルアレイ１１のすべてのカラムについて繰り返し行い、最終カラムの“１”データの再書き込み終了後に、一度だけプレート線ＰＬの電位を“Ｈ”として、訂正した“０”データの書き戻し（訂正）を行う（動作４６）。すなわち、プレート線ＰＬの電位の遷移回数は、カラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位の遷移回数より１回だけ多いことになる。しかし、その他は略同一である。

本実施形態により、ＥＣＣ回路１６による“０”データの書き戻し（訂正）と、“１”データの書き戻し（訂正）時間のアンバランスが解消され、インプリント防止等による強誘電体メモリの信頼性の向上を図ることができる。

[第３の実施形態]
次に、本発明に係る強誘電体メモリの第３の実施形態について説明する。本実施の形態に係る強誘電体メモリの回路構成は、図１に示す上記第１の実施形態に係る強誘電体メモリの回路構成と基本的に同様であるが、第３の実施形態は、データ制御回路１３が書き込み制御信号ｂＷＥを生成し、アドレス制御回路１４が第１実施形態と異なるカラム選択信号ＣＳＬＥを生成するように構成されている点において、上記第１実施形態と相違する。すなわち、第３の実施形態は、バーストモードにおいて、読み出し動作（及び再書き込み動作）のみではなく、書き込み制御信号ｂＷＥが“Ｌ”のときに、データ書き込み動作も適宜行う点で上記第１の実施形態と異なっている。尚、強誘電体メモリのデータ読み出し動作及びデータ再書き込み動作については、上記第１実施形態と同様なので説明を省略する。

図９は、第３の実施形態に係る動作タイミングチャートを示したものである。本実施形態は、選択された第１カラムのメモリセルアレイ１１に対してデータの読み出し並びに、“０”データの再書き込み及び“１”データの再書き込みを行った後信号ｂＷＥが“Ｌ”となって選択された第２カラムのメモリセルアレイ１１に対してはデータ読み出しを行わず通常のデータの書き込みのみを行い、続いて選択された第３カラムのメモリセルアレイ１１に対して再びデータの読み出し並びに“０”データの再書き込み及び“１”データの再書き込みを行う場合を示している。以下、動作について詳細に説明する。

まず、時刻ｔ１において、カラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥの電位が“Ｈ”となり、第１カラムのカラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして第１カラムのメモリセルアレイ１１が選択される。時刻ｔ１において、上記したようにアドレス制御回路１４からのプレート線活性化信号ＰＳＬＥによりプレート線制御回路１２からのプレート線ＰＬの電位が“Ｈ”となっており、第１カラムのメモリセルアレイ１１の読み出し及び“０”データの再書き込みが行われる。時刻ｔ２において、プレート線ＰＬの電位が“Ｌ”となり、メモリセルアレイ１１に“１”データの再書き込みが行われる。時刻ｔ３において、カラム選択線ＣＳＬに入るカラム選択信号ＣＳＬＥが“Ｌ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオフする。

続いて時刻ｔ４において、データ制御回路１３からの書き込み制御信号ｂＷＥの電位が“Ｌ”となり、第２カラムのセンスアンプ回路１５が非活性となって第２カラムのデータ読み出しが禁止される。

続いて、矢印aで示すようにＩ/Ｏ端子より書き込みデータの取り込みが開始される。Ｉ/Ｏ端子から取り込まれた書き込みデータは矢印ｂで示すようにレジスタ１７の領域Ｄ２に入力される。レジスタ１７の領域Ｄ２に入力された書き込みデータは、データ制御回路１３を通じて矢印ｃに示すようにビット線ＢＬ、ＢＢＬに反映される。その後、プレート線制御回路１２により、第２カラムのプレート線ＰＬの電位が“Ｈ”と“Ｌ”との間で遷移して、第２カラムにデータが書き込まれる。

時刻ｔ５において、データ制御回路１３からの書き込み制御信号ｂＷＥの電位が“Ｈ”となり、データ読み出し禁止状態が解除される。続く、時刻ｔ６において、第３カラムの“０”データ読み出しが行われ、続いて“０”データの再書き込みが行われる。

本実施形態によれば、データ読み出しが行われず、書込みのみが行われる場合においても、プレート線ＰＬの電位は“Ｈ”と“Ｌ”の間を同じ時間間隔で遷移するため、データ書き込みの高速化を図ることができると同時に、“０”データの書き込み時間と“１”データの書き込み時間とのアンバランスを低減させることができる。

[第４の実施形態]
次に、本発明に係る強誘電体メモリの第４の実施形態について説明する。本実施の形態に係る強誘電体メモリの回路構成は図１に示す上記第１の実施形態と基本的に同様であるが、第４の実施形態は、プレート線制御回路１２が第１実施形態と異なるプレート線信号を与えるように構成されている点において、上記第１実施形態と相違する。尚、強誘電体メモリのデータ読み出し動作及びデータ再書き込み動作については、上記第１実施形態と同様なので説明を省略する。

図１０は、本実施形態に係る動作タイミングチャートを示したものである。本実施形態に係るプレート線制御回路１２は、連続的にデータが読み出し及び書き込みされるデータ長（バースト長）が、予め分かっている場合に、そのデータ長に合わせて、“０”データの再書き込み時間と、“１”データの再書き込み時間を均一に２分割するべく、プレート線ＰＬの電位を切り替えている点で上記第１実施形態のプレート線制御回路１２と構成が異なっている。以下、図面を参照しながら詳細に説明する。

まず、時刻ｔ１において、カラム選択線ＣＳＬに入るカラム制御信号ＣＳＬＥが“Ｈ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして、第１カラムのメモリセルアレイ１１が選択される。次いで、時刻ｔ２において、カラム制御信号ＣＳＬＥの電位が“Ｌ”となり、時刻ｔ３において再びカラム制御信号ＣＳＬＥの電位が“Ｈ”となる。

時刻ｔ１においてカラム制御信号ＣＳＬＥの電位が“Ｈ”となってから、時刻ｔ２においてカラム制御信号ＣＳＬＥの電位が“Ｌ”となり、次いで時刻ｔ３で“Ｈ”となるまでの間、プレート線ＰＬの電位はプレート線制御回路１２により“Ｈ”に保持されており、第１カラムのメモリセルアレイ１１のデータの読み出し及びその後の“０”データの再書き込みが行われる。

時刻ｔ３でカラム選択線ＣＳＬに入るカラム制御信号ＣＳＬＥの電位が“Ｈ”となると、第２カラムのカラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして、第２カラムが選択される。次いで、時刻ｔ４において、カラム制御信号ＣＳＬＥの電位が“Ｌ”となり、時刻ｔ５において再びカラム制御信号ＣＳＬＥの電位が“Ｈ”となる。

時刻ｔ３においてカラム制御信号ＣＳＬＥの電位が“Ｈ”となってから、時刻ｔ４においてカラム制御信号ＣＳＬＥの電位が“Ｌ”となり、次いで時刻ｔ５で“Ｈ”となるまでの間、プレート線ＰＬの電位はプレート線制御回路１２により“Ｈ”に保持されており、第２カラムのメモリセルアレイ１１のデータの読み出し及び“０”データの再書き込みが行われる。

時刻ｔ５において、プレート線制御回路１２によりプレート線ＰＬの電位は“Ｈ”から“Ｌ”に切り替えられる。同時に、カラム選択線ＣＳＬに入るカラム制御信号ＣＳＬＥが“Ｈ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして、第３カラムが選択される。次いで、時刻ｔ６において、カラム制御信号ＣＳＬＥの電位が“Ｌ”となり、時刻ｔ７において再びカラム制御信号ＣＳＬＥの電位が“Ｈ”となる。

時刻ｔ５においてカラム制御信号ＣＳＬＥの電位が“Ｈ”となってから、時刻ｔ６においてカラム制御信号ＣＳＬＥの電位が“Ｌ”となり、次いで時刻ｔ７で“Ｈ”となるまでの間、プレート線ＰＬの電位はプレート線制御回路１２により“Ｌ”に保持されており、第３カラムのメモリセルアレイ１１のデータの読み出し及び“１”データの再書き込みが行われる。

時刻ｔ７において、カラム選択線ＣＳＬに入るカラム制御信号ＣＳＬＥが“Ｈ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして、第４カラムが選択される。次いで時刻ｔ８において、カラム制御信号ＣＳＬＥの電位が“Ｌ”となり、時刻ｔ９において再びカラム制御信号ＣＳＬＥの電位が“Ｈ”となる。

時刻ｔ７においてカラム制御信号ＣＳＬＥの電位が“Ｈ”となってから、時刻ｔ８においてカラム制御信号ＣＳＬＥの電位が“Ｌ”となり、次いで時刻ｔ９で“Ｈ”となるまでの間、プレート線ＰＬの電位はプレート線制御回路１２により“Ｌ”に保持されており、第４カラムのメモリセルアレイ１１のデータの読み出し及び“１”データの再書き込みが行われる。

本実施形態によれば、プレート線ＰＬの電位が“Ｈ”となっている時間間隔と、“Ｌ”となっている時間間隔とが略均等に２分割されているため、“０”データの書き込み時間と、“１”データの書き込み時間とのアンバランスが解消される。同時に、プレート線ＰＬの電位の変動回数を減らすことにより、消費電力を抑えることができる。

[第５の実施形態]
次に、本発明に係る強誘電体メモリの第５の実施形態について説明する。本実施の形態に係る強誘電体メモリの回路構成は図１に示す上記第１の実施形態と基本的に同様であるが、第５の実施形態は、プレート線制御回路１２が第１実施形態と異なるプレート線信号を与えるように構成されている点において、上記第１実施形態と相違する。尚、強誘電体メモリのデータ読み出し動作及びデータ再書き込み動作については、上記第１実施形態と同様なので説明を省略する。

本実施形態は、バーストモードでプレート線ＰＬの電位を動作サイクルの最初においてのみ“Ｈ”とすることで、すべてのカラムに対して読み出しと“０”データの再書き込みを行い、以降はプレート線ＰＬの電位を“Ｌ”のまま保持するものである。以下、図面を参照しながら、詳細に説明する。図１１は、本実施形態に係る動作タイミングチャートを示したものである。

まず、時刻ｔ１でクロック信号ＣＬＫに同期してアドレス制御回路１４からのプレート線活性化信号ＰＬＳＥが“Ｈ”となり、時刻ｔ２においてプレート線制御回路１２から出力されるプレート線ＰＬの電位が“Ｈ”となる。続いて時刻ｔ３において、カラム選択線ＣＳＬに入るカラム制御信号ＣＳＬＥが“Ｈ”となり、カラムゲート２２のトランジスタＱＮ４、ＱＮ５がターンオンして、第１カラムが選択される。図１１の例では、第１カラムのみが選択されているが、すべてのカラムが同時に選択されてもよい。プレート線制御回路１２により、プレート線ＰＬの電位は、時刻ｔ４まで“Ｈ”に保持され、時刻ｔ４において“Ｌ”となり、以降は“Ｌ”のまま保持される。時刻ｔ３から時刻ｔ４までの間に、第１カラム（またはすべてのカラム）のメモリセルアレイ１１からデータの読み出しと、その後の“０”データの再書き込みが行われる。続いて時刻ｔ５においてアドレス制御回路１４からのプレート線活性化信号ＰＬＳＥが“Ｌ”となり、同時にカラム制御信号ＣＳＬＥが“Ｌ”となる。

本実施形態によれば、回路動作の最初において、プレート線ＰＬの電位を１度だけ“Ｈ”から“Ｌ”に遷移させ、すべてのカラムに対してデータの読み出しと“０”データの再書き込みを行っているので、不慮の事故（例えば、停電など）が発生してもデータが消失または変更されることはなく、信頼性が向上する。また、メモリの消費電力を抑えることもできる。

［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、１Ｔ/１Ｃ型メモリセル構造を有する強誘電体メモリについて説明したが、本発明は２Ｔ/２Ｃ型メモリセル構造を有する強誘電体メモリについても同様に適用可能である。また、１Ｔ/１Ｃのメモリセルを複数個直列に縦続接続したＴＣ並列ユニット接続型の強誘電体メモリ（例えば、特開２００１−２５０３７６号公報の図９参照）にも同様に適用可能である。

本発明の第１実施形態に係る強誘電体メモリのブロック図である。 本発明の第１実施形態に係る強誘電体メモリのメモリセルアレイの一部の構成を示したものである。 本発明の第１実施形態に係るプレート線制御回路のブロック図である。 本発明の第１実施形態に係るプレート線制御回路の動作タイミングチャートである。 図５（Ａ）は、強誘電体メモリのヒステリシス特性を示し、図５（Ｂ）は強誘電体メモリセルの構造を示す。 本発明の第１実施形態に係る強誘電体メモリの動作タイミングチャートである。 本発明の第１実施形態に係る強誘電体メモリのレジスタの回路構成を示す。 本発明の第２実施形態に係る強誘電体メモリの動作タイミングチャートである。 本発明の第３実施形態に係る強誘電体メモリの動作タイミングチャートである。 本発明の第４実施形態に係る強誘電体メモリの動作タイミングチャートである。 本発明の第５実施形態に係る強誘電体メモリの動作タイミングチャートである。 従来の強誘電体メモリの動作タイミングチャートである。

符号の説明

１０・・・強誘電体メモリ、 １１・・・メモリセルアレイ、 １１Ａ・・・データ領域、 １１Ｂ・・・パリティ領域、 １２・・・プレート線制御回路、 １３・・・データ制御回路、 １４・・・アドレス制御回路、 １５・・・センスアンプ回路、 １６・・・ＥＣＣ回路、 １７・・・レジスタ。

Claims (5)

1. 強誘電体キャパシタを含むメモリセルアレイと、
   前記メモリセルアレイを選択してビット線に接続させる選択トランジスタと、
   前記強誘電体キャパシタにデータ読み出し又は書き込みのための電位を与えるプレート線と、
   前記強誘電体キャパシタから前記ビット線に読み出される信号を比較増幅するセンスアンプ回路と、
   クロック信号に同期して、前記プレート線の電位を制御するプレート線制御回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記プレート線制御回路は、前記クロック信号に同期して、プレート線の電位が第１電位となる時間間隔と、第２電位となる時間間隔とが略同一となるように、プレート線の電位を制御する、ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記プレート線制御回路は、前記クロック信号に同期して、少なくともひとつのカラムが選択されている間、前記第１電位と前記第２電位の間を遷移することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記センスアンプ回路から出力される信号に誤りがある場合に、その誤りを訂正するＥＣＣ回路をさらに含み、前記ＥＣＣ回路により訂正されたデータは、前記プレート線の電位が第１電位と第２電位との間を遷移する次の周期で書き戻されることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
5. 前記プレート線制御回路は、前記クロック信号に同期して、前記クロック信号の周期の整数倍の周期を有する信号を生成する分周回路を備えたことを特徴とする請求項１から請求項４のいずれか１項に記載の半導体記憶装置。

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