TWI550607B - 運用於雙埠靜態記憶體的寫入擾動減輕電路 - Google Patents

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Description

運用於雙埠靜態記憶體的寫入擾動減輕電路
本發明係為一種運用於靜態記憶體(SRAM)的電路，尤指一種運用於雙埠靜態記憶體的寫入擾動減輕電路。
請參照第1圖，其所繪示為雙埠靜態記憶體(dual port SRAM)的記憶胞(memory cell)示意圖。記憶胞100包括：栓鎖電路(latching circuit)110、四個通道閘(pass gate)APG1、APG2、BPG1、BPG2。
栓鎖電路110中，反相器104輸出端連接至反相器102輸入端，且反相器104輸入端連接至反相器102輸出端。再者，反相器104輸出端係作為栓鎖電路110的輸出端O，反相器102輸出端係作為栓鎖電路110的反相輸出端OB。
再者，每個記憶胞100中具有二個埠(以下稱為A埠與B埠)。在A埠中，A埠字元線AWL控制A埠第一通道閘APG1與A埠第二通道閘APG2的開啟與關閉，使得寫入資料可經由A埠位元線ABL與A埠反相位元線ABLB儲存於記憶胞100中，或者經由A埠位元線ABL與A埠反相位元線ABLB讀取儲存於記憶胞100中的儲存資料。
同理，在B埠中，B埠字元線BWL控制B埠第一通道閘BPG1與B埠第二通道閘BPG2的開啟與關閉，使得寫入資料可經由B埠位元線BBL與B埠反相位元線BBLB儲存於記憶胞100中，或者經由B埠位元線BBL與B埠反相位元線BBLB 讀取儲存於記憶胞100中的儲存資料。
再者，A埠第一通道閘APG1連接於A埠位元線ABL與栓鎖電路110的輸出端O之間，且A埠第一通道閘APG1的控制端連接至A埠字元線AWL；A埠第二通道閘APG2連接於A埠反相位元線ABLB與栓鎖電路110的反相輸出端OB之間，且A埠第二通道閘APG2的控制端連接至字元線AWL。
B埠第一通道閘BPG1連接於B埠位元線BBL與栓鎖電路110的輸出端O之間，且B埠第一通道閘BPG1的控制端連接至B埠字元線BWL；B埠第二通道閘BPG2連接於B埠反相位元線BBLB與栓鎖電路110的反相輸出端OB之間，且B埠第二通道閘BPG2的控制端連接至B埠字元線BWL。
基本上，A埠字元線AWL、A埠位元線ABL、A埠反相位元線ABLB可視為記憶胞100的A埠信號線；B埠字元線BWL、B埠位元線BBL、B埠反相位元線BBLB可視為記憶胞100的B埠信號線，而連接於記憶胞100的控制電路(未繪示)可經由A埠信號線或者B埠信號線來對記憶胞100進行讀取動作或者寫入動作。而以下簡單介紹雙埠靜態記憶體的記憶胞之動作原理。
如第2A圖與第2B圖所示，其為利用A埠信號線對記憶胞進行讀取動作之示意圖。其中，栓鎖電路110的輸出端O為Vcc電壓之高準位，栓鎖電路110的反相輸出端OB為0V之低準位。
如第2A圖所示，在A埠字元線AWL尚未動作前(A埠字元線AWL為0V)，控制電路(未繪示)將A埠位元線ABL以及A埠反相位元線ABLB預充電(pre-charge)至Vcc電壓。之後，浮接(floating)A埠位元線ABL以及A埠反相位元線ABLB。
如第2B圖所示，當A埠字元線AWL動作時(A埠字元線AWL為Vcc電壓)，A埠第一通道閘APG1與A埠第二通道閘APG2同時開啟(turn on)。由於栓鎖電路110的輸出端O為Vcc電壓之高準位，A埠位元線ABL會維持在Vcc。再者，由於 反相輸出端OB為0V之低準位，A埠反相位元線ABLB會產生放電電流(discharge current)Id流向栓鎖電路110的反相輸出端OB，使得A埠反相位元線ABLB降低至0V。因此，根據A埠位元線ABL以及A埠反相位元線ABLB上的電壓即可得知記憶胞100的儲存資料，並完成讀取動作。
同理，相同於第2A圖與第2B圖的運作方式，也可以用記憶胞的B埠信號線來對記憶胞100進行讀取動作。
再者，上述雙埠靜態記憶體的記憶胞100的特點在於可以同時利用A埠信號線與B埠信號線來對記憶胞100進行讀取動作。換言之，控制電路(未繪示)可以任意地利用單一埠的信號線，或者二個埠的信號線來對記憶胞100進行讀取動作。
如第3A圖與第3B圖所示，其為利用A埠信號線對記憶胞進行寫入動作之示意圖。其中，栓鎖電路110的輸出端O為Vcc電壓的高準位，栓鎖電路110的反相輸出端OB為0V的低準位。再者，控制電路(未繪示)將0V的低準位儲存於記憶胞100中。
如第3A圖所示，在A埠字元線AWL尚未動作前(A埠字元線AWL為0V)，控制電路(未繪示)提供0V的低準位至A埠位元線ABL以及提供Vcc電壓的高準位至A埠反相位元線ABLB。
如第3B圖所示，當A埠字元線AWL動作時(A埠字元線AWL為Vcc電壓)，A埠第一通道閘APG1與A埠第二通道閘APG2同時開啟(turn on)。由於A埠位元線ABL為0V的低準位，所以產生一放電電流Id由栓鎖電路110的輸出端O流向A埠位元線ABL，使得栓鎖電路110的輸出端O變化為0V的低準位。同時，由於A埠反相位元線ABLB為Vcc電壓的高準位，所以產生一充電電流Ic由A埠反相位元線ABLB流向栓鎖電路110的反相輸出端OB向，使得反相輸出端OB變化為Vcc電壓的高準位，並完成寫入動作。
同理，相同於第3A圖與第3B圖的運作方式，也可以用記憶胞的B埠信號線來對記憶胞100進行寫入動作。
上述雙埠靜態記憶體的記憶胞100的另一特點在於可以在任意時刻，利用一個埠信號線來對記憶胞100進行讀取動作，而利用另一個埠信號線來對記憶胞100進行寫入動作。然而，進行上述讀取動作與寫入動作時，將可能產生寫入擾動(write disturbance)，造成寫入失敗(write failure)使得資料無法正確的寫入記憶胞100。以下說明之。
如第4A圖至第4C圖所示，其為利用A埠信號線對記憶胞進行寫入動作並且利用B埠信號線對記憶胞進行讀取動作之示意圖。其中，栓鎖電路110的輸出端O為Vcc電壓的高準位，栓鎖電路110的反相輸出端OB為0V的低準位。再者，控制電路(未繪示)欲將0V的低準位儲存於記憶胞100中。
如第4A圖所示，在A埠字元線AWL與B埠字元線BWL尚未動作前，控制電路(未繪示)提供0V的低準位至A埠位元線ABL以及提供Vcc電壓的高準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電(pre-charge)至Vcc電壓後，浮接(floating)B埠位元線BBL以及B埠反相位元線BBLB。
如第4B圖所示，當A埠字元線AWL與B埠字元線BWL動作時，A埠第一通道閘APG1、A埠第二通道閘APG2、B埠第一通道閘BPG1與B埠第二通道閘BPG2同時開啟(turn on)。由於B埠位元線BBL為Vcc電壓的高準位且A埠位元線ABL為0V的低準位，所以產生一放電電流Id由B埠位元線BBL經過栓鎖電路110的輸出端O到A埠位元線ABL，並造成寫入擾動。
再者，當寫入擾動發生時，可能會造成栓鎖電路110的輸出端O無法變化為0V的低準位，此即為寫入失敗。
如第4C圖所示，時間點t1至時間點t2之間，為A 埠字元線AWL與B埠字元線BWL的動作區間。在時間點t1至時間點t2之間，由於放電電流Id由B埠位元線BBL經過栓鎖電路110的輸出端O到A埠位元線ABL，所以產生寫入擾動(區間1)。因此，於t2時間點時，栓鎖電路110的輸出端O無法變化為0V的低準位，反而回復到Vcc電壓的高準位，因而造成寫入失敗(區間II)。
由以上的說明可知，於利用A埠來進行寫入動作並利用B埠來進行讀取動作的情況。如果A埠位元線ABL與B埠位元線BBL的準位不同，且A埠字元線AWL與B埠字元線BWL動作時，會在A埠位元線ABL與B埠位元線BBL之間產生放電電流，並造成寫入擾動。
同理，如果A埠反相位元線ABLB與B埠反相位元線BBLB的準位不同，且A埠字元線AWL與B埠字元線BWL動作時，會在A埠反相位元線ABLB與B埠反相位元線BBLB之間產生放電電流，並造成寫入擾動。
請參照第5圖，其所繪示為習知雙埠靜態記憶體的寫入擾動曲線示意圖。其中，Tsk為二個字元線之間的動作時間差(Timing skew between two word lines)，而Vcc為高準位的電壓。基本上，寫入動作與讀取動作之間的時間差是影響寫入擾動的一個因素。而Vcc電壓也是影響寫入擾動的另一個因素。
舉例來說，利用A埠信號線進行寫入動作且利用B埠信號線進行讀取動作時，A埠字元線AWL與B埠字元線BWL的動作時間差即為Tsk。亦即，當A埠字元線AWL與B埠字元線BWL同時動作時，則Tsk等於0；當A埠字元線AWL先動作之後B埠字元線BWL再動作時，則Tsk大於0；當B埠字元線BWL先動作之後A埠字元線AWL再動作時，則Tsk小於0。
如第5圖所示，當A埠字元線AWL與B埠字元線BWL同時動作(Tsk=0)時，高準位的Vcc電壓至少需要大於700mV，否則寫入擾動會造成寫入動作的寫入失敗。
當B埠字元線BWL的動作時間早於A埠字元線AWL的動作時間且時間差大於0.10ns(Tsk<-0.10ns)時，高準位的Vcc電壓為600mV，且幾乎不會有寫入擾動。再者，當B埠字元線BWL的動作時間早於A埠字元線AWL的動作時間且時間差小於0.10ns(0>Tsk>-0.10ns)時，高準位的Vcc電壓需要大於600mV，否則寫入擾動會造成寫入動作的寫入失敗。
當A埠字元線AWL的動作時間早於B埠字元線BWL的動作時間且時間差大於1s(Tsk>10ns)時，高準位的Vcc電壓為600mV，且幾乎不會有寫入擾動。再者，當A埠字元線AWL的動作時間早於B埠字元線BWL的動作時間且時間差小於1ns(0<Tsk<1ns)時，高準位的Vcc電壓需要大於600mV，否則寫入擾動會造成寫入動作的寫入失敗。尤其在Tsk為0.25ns時，寫入擾動的影響最大，高準位的Vcc電壓需要大於900mV才可防止寫入動作的寫入失敗。
本發明之目的在於提出一種運用於雙埠靜態記憶體的寫入擾動減輕電路，用以降低寫入擾動，並減少寫入失敗發生的機率。
本發明係為一種雙埠靜態記憶體，包含：一記憶胞，包括：一第一埠字元線、一第一埠位元線、一第一埠反相位元線、一第二埠字元線、一第二埠位元線、一第二埠反相位元線以及一栓鎖電路；其中，該栓鎖電路的一輸出端耦接至該第一埠位元線與該第二埠位元線；該栓鎖電路的一反相輸出端耦接至該第一埠反相位元線與該第二埠反相位元線；以及一寫入擾動減輕電路，包括：一第一放電控制路徑，連接於該第二埠位元線、該第一埠位元線、與一第一控制線；其中當該第二埠位元線為一高電壓且該第一埠位元線為一低電壓且該第一控制線動作時，產生一第一放電電流由該第二埠位元線流向該低電壓；以及一第二放電控制 路徑，連接於該第二埠反相位元線、該第一埠反相位元線、與該第一控制線；其中當該第二埠反相位元線為該高電壓且該第一埠反相位元線為該低電壓且該第一控制線動作時，產生一第二放電電流由該第二埠反相位元線流向該低電壓。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
100‧‧‧記憶胞
102、104‧‧‧反相器
110‧‧‧栓鎖電路
610‧‧‧栓鎖電路
620、720、820、920、970、990‧‧‧寫入擾動減輕電路
APG1、APG2、BPG1、BPG2‧‧‧通道閘
AWL、BWL‧‧‧A埠字元線、B埠字元線
ABL、ABLB‧‧‧A埠位元線、A埠反相位元線
BBL、BBLB‧‧‧B埠位元線、B埠反相位元線
O、OB‧‧‧輸出端、反相輸出端
m1~m7、ma、mb、mc、md、me、mf、mg、mh‧‧‧電晶體
mv、mw、mx、my、mz‧‧‧電晶體
CTRL1、CTRL2‧‧‧控制線
Id1、Id2‧‧‧放電電流
第1圖所繪示為雙埠靜態記憶體的記憶胞示意圖。
第2A圖與第2B圖所示為利用A埠信號線對記憶胞進行讀取動作之示意圖。
第3A圖與第3B圖所示為利用A埠信號線對記憶胞進行寫入動作之示意圖。
第4A圖至第4C圖所示為利用A埠信號線對記憶胞進行寫入動作並且利用B埠信號線對記憶胞進行讀取動作之示意圖。
第5圖所繪示為習知雙埠靜態記憶體的寫入擾動曲線示意圖。
第6A圖所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第一實施例。
第6B圖與第6C圖所繪示為利用雙埠靜態記憶體的A埠信號線進行寫入動作且利用B埠信號線進行讀取動作的二種情況示意圖。
第7圖所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第二實施例。
第8A圖所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第三實施例。
第8B圖與第8C圖所繪示為利用雙埠靜態記憶體的A埠信號線進行寫入動作且利用B埠信號線進行讀取動作的二種情況示意圖。
第9圖所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第四實施例。
第10A圖所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第五實施例。
第10B圖與第10C圖所繪示為利用雙埠靜態記憶體的A埠信號線進行寫入動作且利用B埠信號線進行讀取動作的二種情況示意圖。
第11圖所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第六實施例。
第12圖所繪示為本發明雙埠靜態記憶體的寫入擾動曲線示意圖。
由於雙埠靜態記憶體可由二個埠其中之一進行寫入動作，而另一埠進行讀取動作。因此，會造成寫入擾動，並使得寫入動作失敗。因此，本發明提出一種擾動減輕電路，用以降低寫入擾動，並有效地降低寫入失敗的發生機率。
請參照第6A圖，其所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第一實施例。其中，雙埠靜態記憶體的記憶胞包括：栓鎖電路610、四個通道閘APG1、APG2、BPG1、BPG2。其連接關係相同於第1圖，不再贅述。
寫入擾動減輕電路620包括第一放電控制路徑(discharging control path)與第二放電控制路徑。第一放電控制路徑包括：電晶體m1、電晶體m2。其中，電晶體m1第一端連接於B埠位元線BBL，控制端連接於控制線CTRL1；電晶體m2第一端連接於電晶體m1第二端，第二端連接於A埠位元線ABL，控制端連接於A埠反相位元線ABLB。
再者，第二放電控制路徑包括：電晶體m3、電晶體m4。其中，電晶體m3第一端連接於B埠反相位元線BBLB，控 制端連接於控制線CTRL1；電晶體m4第一端連接於電晶體m3第二端，第二端連接於A埠反相位元線ABLB，控制端連接於A埠位元線ABL。
根據本發明的第一實施例，控制線CTRL1為A埠寫入致能控制線(port A write enable control line)或者列位址控制線(row address control line)。再者，於寫入動作時，根據控制線CTRL1的動作，二個放電控制路徑其中之一會被開啟並產生放電電流。由於放電電流未通過栓鎖電路610，因此可以降低寫入擾動。
請參照第6B圖與第6C圖，其所繪示為利用雙埠靜態記憶體的A埠信號線進行寫入動作且利用B埠信號線進行讀取動作的二種情況示意圖。再者，此處僅介紹寫入擾動減輕電路620的運作，而雙埠靜態記憶體的記憶胞之運作不再贅述。
如第6B圖所示，將0V的低準位利用A埠信號線寫入記憶胞時，提供0V的低準位至A埠位元線ABL以及提供Vcc電壓的高準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電至Vcc電壓後，浮接B埠位元線BBL以及B埠反相位元線BBLB。
因此，當控制線CTRL1動作時(Vcc電壓)，第一放電控制路徑會開啟且第二放電控制路徑會關閉(turn off)，放電電流Id1由B埠位元線BBL經由電晶體m1與電晶體m2流向A埠位元線ABL。因此，當A埠字元線AWL與B埠字元線BWL動作時，可以防止放電電流流經栓鎖電路610的輸出端O造成寫入擾動。
同理，如第6C圖所示，將Vcc電壓的高準位利用A埠信號線寫入記憶胞時，提供Vcc電壓的高準位至A埠位元線ABL以及提供0V的低準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電至Vcc電壓後，浮接B埠位元線BBL以及B埠反相位元線BBLB。
因此，當控制線CTRL1動作時(Vcc電壓)，第一放電控制路徑會關閉，且第二放電控制路徑會開啟，放電電流Id2由B埠反相位元線BBLB經由電晶體m3與電晶體m4流向A埠反相位元線ABLB。因此，當A埠字元線AWL與B埠字元線BWL動作時，可以防止放電電流流經栓鎖電路610的反相輸出端OB造成寫入擾動。
由以上的說明可知，本發明的寫入擾動減輕電路620連接於控制線CTRL1、A埠位元線ABL、A埠反相位元線ABLB、B埠位元線BBL與B埠反相字元線BBLB。當A埠位元線ABL為0V的低準位且B埠位元線BBL為Vcc電壓的高準位且控制線CTRL1動作時，第一放電控制路徑開啟，並產生放電電流由Vcc電壓的高準位流向0V的低準位。同理，當A埠反相位元線ABLB為0V的低準位且B埠反相位元線BBLB為Vcc電壓的高準位且控制線CTRL1動作時，第二放電控制路徑開啟，並產生放電電流由Vcc電壓的高準位流向0V的低準位。
參照第7圖，其所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第二實施例。其中，雙埠靜態記憶體的記憶胞的連接關係不再贅述。
相較於第一實施例，第二實施例之寫入擾動減輕電路720更包括第三放電控制路徑與第四放電控制路徑。第三放電控制路徑包括：電晶體m5、電晶體m6。其中，電晶體m5第一端連接於A埠位元線ABL，控制端連接於控制線CTRL2；電晶體m6第一端連接於電晶體m5第二端，第二端連接於B埠位元線BBL，控制端連接於B埠反相位元線BBLB。
再者，第四放電控制路徑包括：電晶體m7、電晶體m8。其中，電晶體m7第一端連接於A埠反相位元線ABLB，控制端連接於控制線CTRL2；電晶體m8第一端連接於電晶體m7第二端，第二端連接於B埠反相位元線BBLB，控制端連接於B埠位元線BBL。根據本發明的第二實施例，控制線CTRL2為B 埠寫入致能控制線(port B write enable control line)或者列位址控制線(row address control line)。
運用第二實施例的寫入擾動減輕電路720。於利用A埠信號線進行寫入動作且利用B埠信號線進行讀取動作時，可以降低寫入擾動。並且，利用B埠信號線進行寫入動作且利用A埠信號線進行讀取動作時，也可以降低寫入擾動。其運作方式相同於第一實施例，不再贅述。
請參照第8A圖，其所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第三施例。其中，雙埠靜態記憶體的記憶胞包括：栓鎖電路610、四個通道閘APG1、APG2、BPG1、BPG2。其連接關係不再贅述。
寫入擾動減輕電路820包括第一放電控制路徑與第二放電控制路徑。第一放電控制路徑包括：電晶體ma、電晶體mb。其中，電晶體ma第一端連接於B埠位元線BBL，控制端連接於A埠位元線ABL；電晶體mb第一端連接於電晶體ma第二端，第二端連接於0V之接地端，控制端連接於控制線CTRL1。
再者，第二放電控制路徑包括：電晶體mc、電晶體md。其中，電晶體mc第一端連接於反相B埠位元線BBLB，控制端連接於A埠反相位元線ABLB；電晶體md第一端連接於電晶體mc第二端，第二端連接於0V之接地端，控制端連接於控制線CTRL1。
根據本發明的第三實施例，控制線CTRL1為A埠寫入致能控制線或者列位址控制線。再者，於寫入動作時，根據控制線CTRL1的動作，二個放電控制路徑其中之一會被開啟並產生放電電流。由於放電電流未通過栓鎖電路610，因此可以降低寫入擾動。
請參照第8B圖與第8C圖，其所繪示為利用雙埠靜態記憶體的A埠信號線進行寫入動作且利用B埠信號線進行讀取動作的二種情況示意圖。再者，此處僅介紹寫入擾動減輕電路820 的運作，而雙埠靜態記憶體的記憶胞之運作不再贅述。
如第8B圖所示，將0V的低準位利用A埠信號線寫入記憶胞時，提供0V的低準位至A埠位元線ABL以及提供Vcc電壓的高準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電至Vcc電壓後，浮接B埠位元線BBL以及B埠反相位元線BBLB。
因此，當控制線CTRL1動作時(Vcc電壓)，第一放電控制路徑會開啟且第二放電控制路徑會關閉，放電電流Id1由B埠位元線BBL經由電晶體ma與電晶體mb流向0V的接地端。因此，當A埠字元線AWL與B埠字元線BWL動作時，可以防止放電電流流經栓鎖電路610的輸出端O造成寫入擾動。
同理，如第8C圖所示，將Vcc電壓的高準位利用A埠信號線寫入記憶胞時，提供Vcc電壓的高準位至A埠位元線ABL以及提供0V的低準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電至Vcc電壓後，浮接B埠位元線BBL以及B埠反相位元線BBLB。
因此，當控制線CTRL1動作時(Vcc電壓)，第一放電控制路徑會關閉，且第二放電控制路徑會開啟，放電電流Id2由B埠反相位元線BBLB經由電晶體mc與電晶體md流向0V的接地端。因此，當A埠字元線AWL與B埠字元線BWL動作時，可以防止放電電流流經栓鎖電路610的反相輸出端OB造成寫入擾動。
由以上的說明可知，本發明的寫入擾動減輕電路820連接於控制線CTRL1、A埠位元線ABL、A埠反相位元線ABLB、B埠位元線BBL與B埠反相位元線BBLB。當A埠位元線ABL為0V的低準位且B埠位元線BBL為Vcc電壓的高準位且控制線CTRL1動作時，第一放電控制路徑開啟，並產生放電電流由Vcc電壓的高準位流向0V的低準位。同理，當A埠反相位元線ABLB為0V的低準位且B埠反相位元線BBLB為Vcc電壓 的高準位且控制線CTRL1動作時，第二放電控制路徑開啟，並產生放電電流由Vcc電壓的高準位流向0V的低準位。
參照第9圖，其所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第四實施例。其中，雙埠靜態記憶體的記憶胞的連接關係不再贅述。
相較於第三實施例，第四實施例之寫入擾動減輕電路920更包括第三放電控制路徑與第四放電控制路徑。第三放電控制路徑包括：電晶體me、電晶體mf。其中，電晶體me第一端連接於A埠位元線ABL，控制端連接於B埠位元線BBL；電晶體mf第一端連接於電晶體me第二端，第二端連接於0V的接地端，控制端連接於控制線CTRL2。
再者，第四放電控制路徑包括：電晶體mg、電晶體mh。其中，電晶體mg第一端連接於A埠反相位元線ABLB，控制端連接於B埠反相位元線BBLB；電晶體mh第一端連接於電晶體mg第二端，第二端連接於0V的接地端，控制端連接於控制線CTRL2。根據本發明的第四實施例，控制線CTRL2為B埠寫入致能控制線或者列位址控制線。
運用第四實施例的寫入擾動減輕電路920。於利用A埠信號線進行寫入動作且利用B埠信號線進行讀取動作時，可以降低寫入擾動。並且，利用B埠信號線進行寫入動作且利用A埠信號線進行讀取動作時，也可以降低寫入擾動。其運作方式相同於第三實施例，不再贅述。
請參照第10A圖，其所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第五實施例。其中，雙埠靜態記憶體的記憶胞包括：栓鎖電路610、四個通道閘APG1、APG2、BPG1、BPG2。其連接關係不再贅述。
寫入擾動減輕電路970包括第一放電控制路徑與第二放電控制路徑。第一放電控制路徑包括：電晶體mw，其第一端連接於B埠位元線BBL，第二端連接於電晶體mv的第一端， 控制端連接於A埠位元線ABL。第二放電控制路徑包括：電晶體mx，其第一端連接於B埠反相位元線BBLB，第二端連接於電晶體mv的第一端，控制端連接於A埠反相位元線ABLB。再者，電晶體mv的第二端連接於0V的接地端，控制端連接至控制線CTRL。
根據本發明的第五實施例，控制線CTRL為A埠寫入致能控制線或者列位址控制線。再者，於寫入動作時，根據控制線CTRL的動作，二個放電控制路徑其中之一會被開啟並產生放電電流。由於放電電流未通過栓鎖電路610，因此可以降低寫入擾動。
請參照第10B圖與第10C圖，其所繪示為利用雙埠靜態記憶體的A埠信號線進行寫入動作且利用B埠信號線進行讀取動作的二種情況示意圖。再者，此處僅介紹寫入擾動減輕電路970的運作，而雙埠靜態記憶體的記憶胞之運作不再贅述。
如第10B圖所示，將0V的低準位利用A埠信號線寫入記憶胞時，提供0V的低準位至A埠位元線ABL以及提供Vcc電壓的高準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電至Vcc電壓後，浮接B埠位元線BBL以及B埠反相位元線BBLB。
因此，當控制線CTRL動作時(Vcc電壓)，第一放電控制路徑會開啟且第二放電控制路徑會關閉，放電電流Id1由B埠位元線BBL經由電晶體mw與電晶體mv流向0V的接地端。因此，當A埠字元線AWL與B埠字元線BWL動作時，可以防止放電電流流經栓鎖電路610的輸出端O造成寫入擾動。
同理，如第10C圖所示，將Vcc電壓的高準位利用A埠信號線寫入記憶胞時，提供Vcc電壓的高準位至A埠位元線ABL以及提供0V的低準位至A埠反相位元線ABLB。並且，將B埠位元線BBL以及B埠反相位元線BBLB預充電至Vcc電壓後，浮接B埠位元線BBL以及B埠反相位元線BBLB。
因此，當控制線CTRL動作時(Vcc電壓)，第一放電控制路徑會關閉，且第二放電控制路徑會開啟，放電電流Id2由B埠反相位元線BBLB經由電晶體mx與電晶體mv流向0V的接地端。因此，當A埠字元線AWL與B埠字元線BWL動作時，可以防止放電電流流經栓鎖電路610的反相輸出端OB造成寫入擾動。
由以上的說明可知，本發明的寫入擾動減輕電路970連接於控制線CTRL、A埠位元線ABL、A埠反相位元線ABLB、B埠位元線BBL與B埠反相位元線BBLB。當A埠位元線ABL為0V的低準位且B埠位元線BBL為Vcc電壓的高準位且控制線CTRL動作時，第一放電控制路徑開啟，並產生放電電流由Vcc電壓的高準位流向0V的低準位。同理，當A埠反相位元線ABLB為0V的低準位且B埠反相位元線BBLB為Vcc電壓的高準位且控制線CTRL動作時，第二放電控制路徑開啟，並產生放電電流由Vcc電壓的高準位流向0V的低準位。
參照第11圖，其所繪示為本發明運用於雙埠靜態記憶體的寫入擾動減輕電路之第六實施例。其中，雙埠靜態記憶體的記憶胞的連接關係不再贅述。
相較於第五實施例，第六實施例之寫入擾動減輕電路990更包括第三放電控制路徑與第四放電控制路徑。第三放電控制路徑包括：電晶體my，其第一端連接於A埠位元線ABL，第二端連接於電晶體mv的第一端，控制端連接於B埠位元線BBL。第四放電控制路徑包括：電晶體mz，其第一端連接於A埠反相位元線ABLB，第二端連接於電晶體mv的第一端，控制端連接於B埠反相位元線BBLB。
運用第六實施例的寫入擾動減輕電路990。於利用A埠信號線進行寫入動作且利用B埠信號線進行讀取動作時，可以降低寫入擾動。並且，利用B埠信號線進行寫入動作且利用A埠信號線進行讀取動作時，也可以降低寫入擾動。其運作方式相同 於第五實施例，不再贅述。
請參照第12圖，其所繪示為本發明雙埠靜態記憶體的寫入擾動曲線示意圖。其中，曲線I相同於第5圖，係為未具備寫入擾動減輕電路的寫入擾動區線。
曲線II為本發明第三實施例至第六實施例之寫入擾動減輕電路的寫入擾動區線。並且，曲線III為本發明第一實施例與第一實施例與第二實施例之寫入擾動減輕電路的寫入擾動區線。很明顯地，本發明的雙埠靜態記憶體可以在A埠信號線進行寫入動作且在B埠信號線進行讀取動作時或B埠信號線進行寫入動作且在A埠信號線進行讀取動作時，有效地降低寫入擾動，並有效地降低寫入失敗的發生機率。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102、104‧‧‧反相器
610‧‧‧栓鎖電路
620‧‧‧寫入擾動減輕電路
APG1、APG2、BPG1、BPG2‧‧‧通道閘
AWL、BWL‧‧‧A埠字元線、B埠字元線
ABL、ABLB‧‧‧A埠位元線、A埠反相位元線
BBL、BBLB‧‧‧B埠位元線、B埠反相位元線
O、OB‧‧‧輸出端、反相輸出端
m1~m4‧‧‧電晶體
CTRL1‧‧‧控制線

Claims (17)

  1. 一種雙埠靜態記憶體，包含：一記憶胞，包括：一第一埠字元線、一第一埠位元線、一第一埠反相位元線、一第二埠字元線、一第二埠位元線、一第二埠反相位元線以及一栓鎖電路；其中，該栓鎖電路的一輸出端耦接至該第一埠位元線與該第二埠位元線；該栓鎖電路的一反相輸出端耦接至該第一埠反相位元線與該第二埠反相位元線；以及一寫入擾動減輕電路，位於該記憶胞之外，且該寫入擾動減輕電路包括：一第一放電控制路徑，連接於該第二埠位元線、該第一埠位元線、與一第一控制線；其中當該第二埠位元線為一高電壓且該第一埠位元線為一低電壓且該第一控制線動作時，產生一第一放電電流由該第二埠位元線流向該低電壓；以及一第二放電控制路徑，連接於該第二埠反相位元線、該第一埠反相位元線、與該第一控制線；其中當該第二埠反相位元線為該高電壓且該第一埠反相位元線為該低電壓且該第一控制線動作時，產生一第二放電電流由該第二埠反相位元線流向該低電壓。
  2. 如申請專利範圍第1項所述之雙埠靜態記憶體，其中該第一控制線為一第一埠寫入致能控制線或者一列位址控制線。
  3. 如申請專利範圍第2項所述之雙埠靜態記憶體，其中該第一放電控制路徑包括：一電晶體m1，具有一第一端連接至該第二埠位元線，一控制端連接至該第一控制線；以及一電晶體m2，具有一第一端連接至該電晶體m1的一第二端，一第二端連接至該第一埠位元線，一控制端連接至該第一埠反相位元線。
  4. 如申請專利範圍第3項所述之雙埠靜態記憶體，其中該第二放電控制路徑包括：一電晶體m3，具有一第一端連接至該第二埠反相位元線，一控制端連接至該第一控制線；以及一電晶體m4，具有一第一端連接至該電晶體m3的一第二端，一第二端連接至該第一埠反相位元線，一控制端連接至該第一埠位元線。
  5. 如申請專利範圍第2項所述之雙埠靜態記憶體，其中該第一放電控制路徑包括：一電晶體ma，具有一第一端連接至該第二埠位元線，一控制端連接至該第一埠位元線；以及一電晶體mb，具有一第一端連接至該電晶體ma的一第二端，一第二端連接至該低電壓的一接地端，一控制端連接至該第一控制線。
  6. 如申請專利範圍第5項所述之雙埠靜態記憶體，其中該第二放電控制路徑包括：一電晶體mc，具有一第一端連接至該第二埠反相位元線，一控制端連接至該第一埠反相位元線；以及一電晶體md，具有一第一端連接至該電晶體mc的一第二端，一第二端連接至該低電壓的該接地端，一控制端連接至該第一控制線。
  7. 如申請專利範圍第2項所述之雙埠靜態記憶體，其中該第一放電控制路徑包括：一電晶體mv，具有一第一端，一第二端連接至該低電壓的該接地端，一控制端連接至該第一控制線；以及一電晶體mw，具有一第一端連接至該第二埠位元線，一第二端連接至該電晶體mv的該第一端，一控制端連接至該第一埠 位元線。
  8. 如申請專利範圍第7項所述之雙埠靜態記憶體，其中該第二放電控制路徑包括：一電晶體mx，具有一第一端連接至該第二埠反相位元線，一第二端連接至該電晶體mv的該第一端，一控制端連接至該第一埠反相位元線。
  9. 如申請專利範圍第1項所述之雙埠靜態記憶體，其中該寫入擾動減輕電路，更包括：一第三放電控制路徑，連接於該第二埠位元線、該第一埠位元線、與一第二控制線；其中當該第二埠位元線為該低電壓且該第一埠位元線為該高電壓且該第二控制線動作時，產生一第三放電電流由該第一埠位元線流向該低電壓；以及一第四放電控制路徑，連接於該第二埠反相位元線、該第一埠反相位元線、與該第二控制線；其中當該第二埠反相位元線為該低電壓且該第一埠反相位元線為該高電壓且該第二控制線動作時，產生一第四放電電流由該第一埠反相位元線流向該低電壓。
  10. 如申請專利範圍第9項所述之雙埠靜態記憶體，其中該第二控制線為一第二埠寫入致能控制線或者該列位址控制線。
  11. 如申請專利範圍第10項所述之雙埠靜態記憶體，其中該第三放電控制路徑包括：一電晶體m5，具有一第一端連接至該第一埠位元線，一控制端連接至該第二控制線；以及一電晶體m6，具有一第一端連接至該電晶體m5的一第二端，一第二端連接至該第二埠位元線，一控制端連接至該第二埠反相位元線。
  12. 如申請專利範圍第11項所述之雙埠靜態記憶體，其中該第四放電控制路徑包括：一電晶體m7，具有一第一端連接至該第一埠反相位元線，一控制端連接至該第二控制線；以及一電晶體m8，具有一第一端連接至該電晶體m7的一第二端，一第二端連接至該第二埠反相位元線，一控制端連接至該第二埠位元線。
  13. 如申請專利範圍第10項所述之雙埠靜態記憶體，其中該第三放電控制路徑包括：一電晶體me，具有一第一端連接至該第一埠位元線，一控制端連接至該第二埠位元線；以及一電晶體mf，具有一第一端連接至該電晶體me的一第二端，一第二端連接至該低電壓的一接地端，一控制端連接至該第二控制線。
  14. 如申請專利範圍第13項所述之雙埠靜態記憶體，其中該第四放電控制路徑包括：一電晶體mg，具有一第一端連接至該第一埠反相位元線，一控制端連接至該第二埠反相位元線；以及一電晶體mh，具有一第一端連接至該電晶體mg的一第二端，一第二端連接至該低電壓的該接地端，一控制端連接至該第二控制線。
  15. 如申請專利範圍第10項所述之雙埠靜態記憶體，其中該第三放電控制路徑包括：一電晶體mv，具有一第一端，一第二端連接至該低電壓的該接地端，一控制端連接至該第一控制線；以及一電晶體my，具有一第一端連接至該第一埠位元線，一第二端連接至該電晶體mv的該第一端，一控制端連接至該第二埠位 元線。
  16. 如申請專利範圍第15項所述之雙埠靜態記憶體，其中該第四放電控制路徑包括：一電晶體mz，具有一第一端連接至該第一埠反相位元線，一第二端連接至該電晶體mv的該第一端，一控制端連接至該第二埠反相位元線。
  17. 如申請專利範圍第1項所述之雙埠靜態記憶體，其中該記憶胞更包括：一第一埠第一通道閘、一第一埠第二通道閘、一第二埠第一通道閘、一第二埠第二通道閘；其中，該栓鎖電路的該輸出端與該第一埠位元線之間連接該第一埠第一通道閘，且該第一埠第一通道閘的一控制端連接至該第一埠字元線；該栓鎖電路的該反相輸出端與該第一埠反相位元線之間連接該第一埠第二通道閘，且該第一埠第二通道閘的一控制端連接至該第一埠字元線；該栓鎖電路的該輸出端與該第二埠位元線之間連接該第二埠第一通道閘，且該第二埠第一通道閘的一控制端連接至該第二埠字元線；以及該栓鎖電路的該反相輸出端與該第二埠反相位元線之間連接該第二埠第二通道閘，且該第二埠第二通道閘的一控制端連接至該第二埠字元線。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10725777B2 (en) * 2016-12-06 2020-07-28 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11200924B2 (en) * 2019-09-29 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of minimizing read-disturb-write effect of SRAM circuit and SRAM circuit thereof
US11551747B2 (en) * 2021-03-25 2023-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Computation apparatus and method using the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201015335A (en) * 2008-10-03 2010-04-16 Afa Technologies Inc Connection structure for accessing non-volatile memory
US7894296B2 (en) * 2008-07-02 2011-02-22 Samsung Electronics Co., Ltd. Multi-port memory devices having clipping circuits therein that inhibit data errors during overlapping write and read operations
US8531907B2 (en) * 2011-01-28 2013-09-10 Infineon Technologies Ag Semiconductor memory device and method
US8565009B2 (en) * 2009-04-28 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Access to multi-port devices
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009004042A (ja) * 2007-06-22 2009-01-08 Nec Electronics Corp 半導体メモリ装置
US8194478B2 (en) * 2010-02-04 2012-06-05 Qualcomm Incorporated Systems and methods for writing to multiple port memory circuits
US8867263B2 (en) * 2013-01-14 2014-10-21 Freescale Semiconductor, Inc. Multiport memory with matching address and data line control
CN104900255B (zh) * 2014-03-03 2018-03-09 台湾积体电路制造股份有限公司 用于双端口sram的升压系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7894296B2 (en) * 2008-07-02 2011-02-22 Samsung Electronics Co., Ltd. Multi-port memory devices having clipping circuits therein that inhibit data errors during overlapping write and read operations
TW201015335A (en) * 2008-10-03 2010-04-16 Afa Technologies Inc Connection structure for accessing non-volatile memory
US8565009B2 (en) * 2009-04-28 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Access to multi-port devices
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8531907B2 (en) * 2011-01-28 2013-09-10 Infineon Technologies Ag Semiconductor memory device and method

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