JP6136767B2 - 半導体記憶装置及びその書き込み方法 - Google Patents

Description

本発明は、半導体記憶装置及びその書き込み方法に関する。

近時では、強誘電体キャパシタをメモリセルに用いた強誘電体メモリが提案されている。

強誘電体メモリは、不揮発性のメモリであり、リフレッシュ動作が不要であるため、消費電力が低い。このため、強誘電体メモリは、大きな注目を集めている。

１つの転送トランジスタと１つの強誘電体キャパシタとにより１つのメモリセルが形成される強誘電体メモリは、１Ｔ１Ｃ型の強誘電体メモリと称されている。

特開２００９−５９３９９号公報 特開２００１−３５１３７３号公報 特開２００２−１５７８７６号公報

しかしながら、１Ｔ１Ｃ型の強誘電体メモリでは、必ずしも十分に高い信頼性が得られない場合があった。

本発明の目的は、信頼性の高い半導体記憶装置及びその書き込み方法を提供することにある。

実施形態の一観点によれば、選択トランジスタと、前記選択トランジスタのソース及びドレインの一方に一方の電極が接続された強誘電体キャパシタとを有するメモリセルが複数配列されたメモリセルアレイと、複数の前記強誘電体キャパシタの他方の電極を共通接続するプレート線と、複数の前記選択トランジスタのゲートを共通接続するワード線と、複数の前記選択トランジスタの前記ソース及びドレインの他方にそれぞれ接続された複数のビット線とを有し、前記複数のビット線を介して複数の前記メモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、データビットの各ビットの情報を反転させ、パリティビットの情報を反転させずに前記複数のメモリセルに再書き込みすることを特徴とする半導体記憶装置が提供される。

実施形態の他の観点によれば、選択トランジスタと、前記選択トランジスタのソース及びドレインの一方に一方の電極が接続された強誘電体キャパシタとを有するメモリセルが複数配列されたメモリセルアレイと、複数の前記強誘電体キャパシタの他方の電極を共通接続するプレート線と、複数の前記選択トランジスタのゲートを共通接続するワード線と、複数の前記選択トランジスタの前記ソース及びドレインの他方にそれぞれ接続された複数のビット線とを有する半導体記憶装置の書き込み方法であって、複数の前記メモリセルから前記複数のビット線を介して情報を読み出し、前記複数のメモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、データビットの各ビットの情報を反転させ、パリティビットの情報を反転させずに前記複数のメモリセルに再書き込みすることを特徴とする半導体記憶装置の書き込み方法が提供される。

開示の半導体記憶装置及びその書き込み方法によれば、複数のメモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、各ビットの情報を反転させて当該複数のメモリセルに再書き込みする。このため、再書き込みの際におけるプレート線のアンダーシュート量を低減することができ、強誘電体キャパシタの分極量の低下を抑制することができる。このため、誤りが生じるのを防止することができ、信頼性の高い半導体記憶装置を提供することができる。

図１は、一実施形態による半導体記憶装置のメモリセルアレイの一部を示す概略図である。 図２は、一実施形態による半導体記憶装置のメモリセルにおける各部の電位を示すタイムチャートである。 図３は、強誘電体キャパシタのヒステリシスカーブを示す図である。 図４は、アンダーシュートが生じた際の状態を示す図である。 図５は、アンダーシュート後の状態を示す図である。 図６は、メモリセルに書き込まれた情報を読み出す際の回路構成を示すブロック図である。 図７は、メモリセルから読み出した情報を再書き込みする際の回路構成を示すブロック図である。 図８は、１アクセス単位の情報の例を示す図である。 図９は、一実施形態による半導体記憶装置の動作を示すフローチャートである。

［一実施形態］
一実施形態による半導体記憶装置及びその書き込み方法を図１乃至図９を用いて説明する。

（半導体記憶装置）
まず、本実施形態による半導体記憶装置について図１乃至図８を用いて説明する。図１は、本実施形態による半導体記憶装置のメモリセルアレイの一部を示す概略図である。

本実施形態による半導体記憶装置は、セル選択用の１つのトランジスタ（選択トランジスタ、ＭＯＳＦＥＴ）ＳＴと１つの強誘電体キャパシタＣとにより１つのメモリセルＭＣが形成される１Ｔ１Ｃ型の強誘電体メモリである。１つのメモリセルＭＣに１つのビットの情報が記憶される。実際には複数のメモリセルＭＣがマトリクス状に配されているが、図１においては、１つの行に配された複数のメモリセルＭＣを抜き出して示している。

選択トランジスタＳＴのソース及びドレインの一方と強誘電体キャパシタＣの一方の電極とが接続されている。

強誘電体キャパシタＣの他方の電極は、プレート線ＰＬに接続されている。プレート線ＰＬは、同一の行に配された複数の強誘電体キャパシタＣの他方の電極を共通接続している。

同一の行に配された複数の選択トランジスタＳＴのゲートは、ワード線ＷＬにより共通接続されている。

複数の選択トランジスタＳＴのソース及びドレインの他方は、複数のビット線ＢＬにそれぞれ接続されている。これら複数のビット線ＢＬは、同一の列に配された複数の選択トランジスタＳＴのソース及びドレインの他方を共通接続している。

１回のアクセスで一括して読み出しや書き込みが行われる単位、即ち、１アクセス単位のビット数をｎとする。

図１においては、第１ビットのビット線ＢＬ［１］、第２ビットのビット線ＢＬ［２］、第３ビットのビット線ＢＬ［３］、及び、第ｎビットのビット線ＢＬ［ｎ］を抜き出して示している。

図２は、本実施形態による半導体記憶装置のメモリセルにおける各部の電位を示すタイムチャートである。

１Ｔ１Ｃ型の強誘電体メモリは、メモリセルＭＣに書き込まれた情報が読み出しの際に破壊される破壊読み出し型の強誘電体メモリである。このため、メモリセルＭＣに書き込まれた情報を読み出した後には、読み出した内容がメモリセルＭＣに再度書き込まれる（再書き込み）。

まず、以下のようにして、メモリセルＭＣに書き込まれている情報が読み出される。

即ち、まず、ワード線ＷＬをＨ（Ｈｉｇｈ）レベルに設定する。これにより、選択トランジスタＳＴのゲートが開かれる。

次に、プレート線ＰＬをＨレベルに設定する。この際、強誘電体キャパシタＣにおいて分極反転が生じると電流が流れ、強誘電体キャパシタＣにおいて分極反転が生じないと電流は流れない。分極反転による電流が流れたか否かを、ビット線ＢＬを介して強誘電体キャパシタＣに接続されたセンスアンプ１８（図６参照）により検出することで、メモリセルＭＣに書き込まれていた情報が判定される。

こうして、メモリセルＭＣに書き込まれていた情報が読み出される。

次に、以下のようにして、メモリセルＭＣへの情報の書き込み（再書き込み）が行われる。

即ち、まず、プレート線ＰＬをＬ（Ｌｏｗ）レベルに戻す。

次に、“１”の情報が書き込まれるメモリセルＭＣに接続されたビット線ＢＬを、Ｈレベルに設定する。この際、“０”の情報が書き込まれるメモリセルＭＣに接続されたビット線ＢＬは、Ｌレベルのまま維持される。

次に、“１”の情報が書き込まれるメモリセルＭＣに接続されたビット線ＢＬをＬレベルに戻す。この際も、“０”の情報が書き込まれるメモリセルＭＣに接続されたビット線ＢＬは、Ｌレベルのまま維持される。

次に、ワード線ＷＬをＬレベルに戻す。

こうして、メモリセルＭＣへの情報の書き込み（再書き込み）が行われる。

図３は、強誘電体キャパシタのヒステリシスカーブを示す図である。図３（ａ）は、強誘電体キャパシタのヒステリシスカーブを示しており、図３（ｂ）は、各部の電位を示している。図３（ａ）における横軸は、強誘電体キャパシタの一方の電極と他方の電極との間に印加する電圧を示している。より具体的には、図３（ａ）の横軸は、プレート線ＰＬの電圧Ｖ_ＰＬからビット線ＢＬの電圧Ｖ_ＢＬを減算した値（Ｖ_ＰＬ−Ｖ_ＢＬ）に対応している。図３（ａ）における縦軸は、分極Ｑを示している。強誘電体キャパシタＣの分極が正の状態は、例えば“０”の情報に対応するものとし、強誘電体キャパシタＣの分極が負の状態は、例えば“１”の情報に対応するものとする。

図３（ｂ）のように、ワード線ＷＬの電位がＨレベル、ビット線ＢＬの電位が０Ｖ、プレート線ＰＬの電位０Ｖの際には、例えば“０”の情報が書き込まれた強誘電体キャパシタＣの分極は、図３（ａ）において●印で示すような状態となる。

なお、ここでは、強誘電体キャパシタＣの分極が正の状態を“０”の情報に対応させ、強誘電体キャパシタＣの分極が負の状態を“１”の情報に対応させたが、これに限定されるものではない。強誘電体キャパシタＣの分極が正の状態を“１”の情報に対応させ、強誘電体キャパシタＣの分極が負の状態を“０”の情報に対応させてもよい。

本実施形態による半導体記憶装置では、ワード線ＷＬをＨレベルに設定した状態、即ち、選択トランジスタＳＴのゲートを開いたままの状態で、Ｈレベルに設定したビット線ＢＬをＬレベルに戻す。このため、ビット線ＢＬとプレート線ＰＬとが強誘電体キャパシタＣを介して容量結合している状態で、ビット線ＢＬがＨレベルからＬレベルに変化する。このため、図２において矢印で示すように、プレート線ＰＬの電位の瞬間的な低下が生じ得る（アンダーシュート）。

図４は、アンダーシュートが生じた際の状態を示す図である。図４（ａ）は、強誘電体キャパシタのヒステリシスカーブを示しており、図４（ｂ）は、プレート線ＰＬにアンダーシュートの際の各部の電位を示している。

図４（ｂ）のようにワード線ＷＬの電位がＨレベル、ビット線ＢＬの電位が０Ｖ、プレート線ＰＬの電位が負（Ｍｉｎｕｓ）の際には、強誘電体キャパシタＣの分極は、図４（ａ）において●印で示すような状態となる。

メモリセルＭＣへの情報の書き込みの際にＨレベルからＬレベルに戻されるビット線ＢＬは、“１”の情報が書き込まれるメモリセルＭＣに接続されたビット線ＢＬである。このため、プレート線ＰＬにより共通接続された複数のメモリセルＭＣのうち、“１”のデータが書き込まれるメモリセルＭＣの数ｎ_ｐが多い場合には、ビット線ＢＬをＨレベルからＬレベルに戻した際におけるプレート線ＰＬの電位の低下量が大きくなる。

図５は、アンダーシュート後の状態を示す図である。図５（ａ）は、強誘電体キャパシタのヒステリシスカーブを示しており、図５（ｂ）は、アンダーシュート後の各部の電位を示している。

図５（ｂ）のようにワード線ＷＬの電位がＨレベル、ビット線ＢＬの電位が０Ｖとなっており、プレート線ＰＬの電位が０Ｖに戻った場合には、強誘電体キャパシタＣの分極は、図５（ａ）において●印で示すような状態となる。

図５（ａ）から分かるように、アンダーシュート後においては、強誘電体キャパシタＣにおける分極量が低下している。

このように、プレート線ＰＬに生ずるアンダーシュートは、“０”の情報が書き込まれるメモリセルＭＣの分極量の低下を招く。このため、プレート線ＰＬに生ずるアンダーシュート量が著しく大きくなった場合には、メモリセルＭＣに“０”を書き込んだにもかかわらず、読み出し時に“１”と誤って読み出されてしまう虞がある（ディスターブ）。

プレート線ＰＬのアンダーシュート量は、“０”と書き込むメモリセルＭＣの数ｎ_ｕに対しての“１”と書き込むメモリセルの数ｎ_ｐの比（ｎ_ｐ／ｎ_ｕ）が大きいほど大きくなる。

従って、かかる比（ｎ_ｐ／ｎ_ｕ）の値を小さくすれば、プレート線ＰＬのアンダーシュート量を低減することができ、強誘電体キャパシタＣの分極量の低下を抑制することが可能となる。

そこで、本実施形態では、メモリセルＭＣから読み出された情報に誤りが検出された場合には、ディスターブ対策モードに移行する。ディスターブ対策モードにおいては、読み出された情報を再書き込みする際に各ビットの情報を反転させる。これにより、例えば“０”と書き込むメモリセルＭＣの数ｎ_ｕに対しての例えば“１”と書き込むメモリセルの数ｎ_ｐの比（ｎ_ｐ／ｎ_ｕ）を小さくすることが可能となる。このため、プレート線ＰＬのアンダーシュート量を小さくすることができ、強誘電体キャパシタＣの分極量の低下を抑制することができ、ひいては、ディスターブを防止することが可能となる。

そして、メモリセルＭＣへの再書き込みがディスターブ対策モードを適用した再書き込みであるか否かを示す情報を、反転フラグビットに書き込む。ディスターブ対策モードでない場合、即ち、各ビットの情報を反転させていない場合には、反転フラグビットの値を例えば“０”に設定する。一方、ディスターブ対策モードである場合、即ち、各ビットの情報を反転させた場合には、反転フラグビットの値を例えば“１”に設定する。

図６は、メモリセルに書き込まれた情報を読み出す際の回路構成を示すブロック図である。

メモリセルアレイ１０は、図１を用いて上述したようになっている。

ワード線選択デコーダ１２には、複数のワード線ＷＬ（図１参照）が接続されている。

プレート線選択デコーダ１４には、複数のプレート線ＰＬ（図１参照）が接続されている。

コラム選択デコーダ１６には複数のビット線ＢＬ（図１参照）が接続されている。

コラム選択デコーダ１６は、１アクセス単位（１書き込み単位、１読み出し単位）分のビット線ＢＬを一括して選択するものである。１アクセス単位には、データビットとパリティビットと反転フラグビットとが含まれる。データビット（実データ）のビット数は、例えば１６ビットとする。パリティビット（パリティ符合）のビット数は、例えば５ビットとする。反転フラグビットのビット数は、例えば１ビットとする。この場合、１アクセス単位のビット数は、例えば２２ビットとなる。コラム選択デコーダ１６は、例えば２２本のビット線ＢＬを一括して選択する。

コラム選択デコーダ１６により選択された複数のビット線ＢＬは、例えば２２ビット分設けられたセンスアンプ１８にそれぞれ接続される。センスアンプ１８は、ビット線ＢＬを介して接続されたメモリセルＭＣからの電圧を増幅するものである。データビットの情報が記憶された複数のメモリセルＭＣに接続された複数のビット線ＢＬが、コラム選択デコーダ１６を介してセンスアンプ１８に接続される。また、パリティビットの情報が記憶された複数のメモリセルＭＣに接続された複数のビット線ＢＬが、コラム選択デコーダ１６を介してセンスアンプ１８に接続される。また、反転フラグビットの情報が記憶されたメモリセルＭＣに接続されたビット線ＢＬが、コラム選択デコーダ１６を介してセンスアンプ１８に接続される。

センスアンプ１８は、１アクセス単位分のメモリセルＭＣに書き込まれていた情報をそれぞれ判定し、反転フラグビット検出・データ反転部（反転フラグビット検出・データ反転回路）２０に出力する。より具体的には、センスアンプ１８は、１アクセス単位に含まれるデータビット、パリティビット及び反転フラグビットの各ビットの情報を判定し、反転フラグビット検出・データ反転部２０に出力する。

反転フラグビット検出・データ反転部２０は、データビットやパリティビットに反転した情報が記憶されている場合には、データビットやパリティビットの情報を更に反転させて、本来の情報、即ち、反転されていない情報に戻すものである。例えば、データビットやパリティビットに反転していない情報が記憶されている場合には、反転フラグビットには例えば“０”の値が記憶されているものとする。一方、データビットやパリティビットに反転した情報が記憶されている場合には、反転フラグビットには例えば“１”の値が記憶されているものとする。反転フラグビット検出・データ反転部２０は、反転フラグビットの値が例えば“０”の場合には、データビットやパリティビットの情報を反転させずに出力する。一方、反転フラグビット検出・データ反転部は、反転フラグビットの値が例えば“１”の場合には、データビットやパリティビットの情報を反転させて出力する。こうして、データビットやパリティビットの情報が反転されていた場合には、反転されていた状態から本来の状態に戻して出力される。一方、データビットやパリティビットの情報が反転されていなかった場合には、データビットやパリティビットの情報は、反転させることなく、そのまま出力される。

反転フラグビット検出・データ反転部２０の出力は、パリティ検査・誤り訂正部（パリティ検査・誤り訂正回路、誤り検出訂正部）２２に入力される。パリティ検査・誤り訂正部２２は、パリティビットの情報、即ち、パリティ符合を用いてデータビットの情報の誤りを検出し、データビットの情報に誤りがある場合には、データビットの情報の誤りを訂正するものである。データビットの情報の誤りの訂正を行った場合には、パリティ検査・誤り訂正部２２は、誤りが訂正された後のデータビットの情報を出力する。データビットの情報に誤りが検出されなかった場合には、パリティ検査・誤り訂正部は、そのままのデータビットの情報を出力する。こうして、パリティ検査・誤り訂正部２２は、正常なデータビットの情報を出力する。パリティ検査・誤り訂正部２２から出力されたデータビットの情報は、メモリセルＭＣに対して再書き込みを行う際のデータビットの情報としても再度用いられる。

また、反転フラグビット検出・データ反転部２２は、データビットのうちの１つのビットにおいて、“１”の情報を“０”に訂正する誤り訂正が行われた場合には、ディスターブ対策モードにて再書き込みを行うことを示す情報を出力する。ディスターブ対策モードにて再書き込みを行うことを示す情報は、再書き込み用の反転フラグビットに設定される。ディスターブ対策モードにて再書き込みを行わない場合には、再書き込み用の反転フラグビットの情報を、例えば“０”に設定する。一方、再書き込みをディスターブ対策モードにより行う場合には、再書き込み用の反転フラグビットの情報を、例えば“１”に設定する。

こうして、１アクセス単位の複数のメモリセルＭＣに書き込まれていた情報が読み出される。

図７は、メモリセルから読み出した情報を再書き込みする際の回路構成を示すブロック図である。

再書き込み用のデータビットの情報が、パリティ生成部（パリティ生成回路）２４に入力される。再書き込み用のデータビットの情報は、例えば、読み出しの際にパリティ検査・誤り訂正部２２から出力されたデータビットの情報と同じである。パリティ生成部２４は、再書き込み用のデータビットの情報に基づいて再書き込み用のパリティ符合、即ち、再書き込み用のパリティビットの情報を生成する。パリティ生成部２４は、再書き込み用のデータビットの情報と再書き込み用のパリティビットの情報とをデータ・パリティ反転部（データ・パリティ反転回路）２６に入力する。

データ・パリティ反転部２６には、再書き込み用のデータビットの情報及び再書き込み用のパリティビットの情報のみならず、再書き込み用の反転フラグビットの情報も入力される。ディスターブ対策モードの場合、即ち、再書き込み用の反転フラグビットの値が例えば“１”の場合には、データ・パリティ反転部２６は、再書き込み用のデータビット及び再書き込み用のパリティビットにおける各ビットの情報を反転させて出力する。ディスターブ対策モードではない場合、反転フラグビットの値が例えば“０”の場合には、データ・パリティ反転部２６は、再書き込み用のデータビット及び再書き込み用のパリティビットにおける各ビットの情報を反転させることなく出力する。また、データ・パリティ反転部２６は、再書き込み用のデータビット及び再書き込み用のパリティビットにおける各ビットの情報とともに、反転フラグビットの情報を出力する。ディスターブ対策モードでない場合には、データ・パリティ反転部２６は、例えば反転フラグビットの情報を例えば“０”に設定して出力する。一方、ディスターブ対策モードである場合には、データ・パリティ反転部２６は、例えば反転フラグビットの情報を例えば“１”に設定して出力する。

データ・パリティ反転部２６の出力は、ビット線書き込みドライバ２８に入力される。コラム選択デコーダ１６により１アクセス単位分の複数のビット線ＢＬが選択され、ビット線書き込みドライバ２８により各々のビット線ＢＬを介して各々のメモリセルＭＣに情報の書き込みが行われる。データビットの情報は、データビットの情報が書き込まれる複数のメモリセルＭＣにそれぞれ接続された複数のビット線ＢＬを介して、当該複数のメモリセルＭＣに書き込みが行われる。パリティビットの情報は、パリティビットの情報が書き込まれる複数のメモリセルＭＣにそれぞれ接続された複数のビット線ＢＬを介して、当該複数のメモリセルＭＣに書き込みが行われる。反転フラグビットの情報は、反転フラグビットの情報が書き込まれるメモリセルＭＣに接続されたビット線ＢＬを介して、当該メモリセルＭＣに書き込みが行われる。

こうして、メモリセルＭＣに対する情報の再書き込みが行われる。

図８は、１アクセス単位の情報の例を示す図である。

図８（ａ）は、正常な情報の例を示している。

データビット（Ｄａｔａ）のビット数は、例えば１６ビットである。パリティビット（Ｐａｒｉｔｙ）のビット数は、例えば５ビットである。反転フラグビット（Ｆ）のビット数は、例えば１ビットである。

図８（ａ）に示すような情報が読み出された場合には、パリティ検査・誤り訂正部２２（図６参照）は、データビットの情報に誤りが含まれていないと判定し、誤りの訂正は行われない。

しかしながら、図８（ａ）の場合には、プレート線ＰＬにより共通接続された複数のメモリセルＭＣのうち、“１”のデータが書き込まれるメモリセルＭＣの数ｎ_ｐが極めて多い。このため、上述したように、プレート線ＰＬのアンダーシュート量が大きくなる場合がある。プレート線ＰＬのアンダーシュートは、上述したように、“０”が書き込まれるメモリセルの分極量の低下を招く。このため、プレート線ＰＬのアンダーシュート量が著しく大きい場合には、メモリセルＭＣに“０”を書き込んだにもかかわらず、読み出し時に“１”と誤って読み出されてしまう虞がある。

図８（ｂ）は、データビットのうちの１つのビットにおいて誤りが生じた例を示している。

図８（ｂ）において矢印を付したビットにおいて、“０”の情報が“１”と誤って読み出されている。この場合には、パリティ検査・誤り訂正部２２によるパリティ検査においてデータビットの情報の誤りが検出され、データビットの情報の誤りが訂正される。

図８（ｃ）は、データビットの誤りが訂正された状態の例を示している。

図８（ｃ）において矢印を付したビットにおいて、“１”の情報が“０”に訂正されている。

データビットのうちの１つのビットにおいて、“１”の情報が“０”に訂正された場合には、上述したように、当該アクセス単位について、ディスターブ対策モードが適用されることとなる。

図８（ｄ）は、再書き込みに用いられる各ビットの情報の例を示している。

図８（ｄ）に示すように、データビット及びパリティビットの各ビットの情報が反転されている。また、反転フラグビットが例えば“１”に設定されている。換言すれば、図８（ｄ）では、図８（ｃ）に示す全てのビットの情報が反転されている。

図８（ｅ）は、メモリセルに再書き込みした情報を再度読み出した際の各ビットの情報を示している。

プレート線ＰＬにより共通接続された複数のメモリセルＭＣのうち、“１”のデータが書き込まれているメモリセルＭＣの数ｎ_ｐが極めて少ないため、誤りが生じていない。

図８（ｅ）においては、反転フラグビットが“１”になっているため、反転フラグビット検出・データ反転部２０により各ビットの情報が反転される。

図８（ｆ）は、各ビットの情報を反転させた後の状態を示している。

各ビットの情報を反転させた後においては、反転フラグビットの情報は例えば“０”となる。

図８（ａ）と図８（ｆ）とを比較して分かるように、図８（ａ）に示す正常な情報と同じ情報が、図８（ｆ）においても得られている。

図８（ｆ）に示すような正常な情報がパリティ検査・誤り訂正部２２に入力されるため、パリティ検査・誤り訂正部２２は、読み出された情報に誤りが含まれていないものと判定し、誤りの訂正を行わない。

（半導体記憶装置の書き込み方法）
次に、本実施形態による半導体記憶装置の動作について図９を用いて説明する。図９は、本実施形態による半導体記憶装置の動作を示すフローチャートである。

まず、メモリセルＭＣに書き込まれた情報を読み出す（ステップＳ１）。具体的には、読み出し対象の複数のメモリセルＭＣがコラム選択デコーダ１６により選択され、複数のメモリセルＭＣに書き込まれた情報がセンスアンプ１８によりそれぞれ判定される。こうして、データビット、パリティビット及び反転フラグビットの情報が読み出される。

反転フラグビットの情報が“１”の場合には（ステップＳ２）、反転フラグビット検出・データ反転部２０は、データビット及びパリティビットの各ビットの情報を反転させる（ステップＳ３）。

一方、反転フラグビットの情報が“１”でない場合には、反転フラグビット検出・データ反転部２０は、データビット及びパリティビットの情報を反転させない。

次に、パリティ検査・誤り訂正部２２によりデータビットの誤りの検出（パリティ検査）が行われ、パリティ検査・誤り訂正部２２によりデータビットの誤りが検出された場合には、パリティ検査・誤り訂正部２２により誤りの訂正が行われる（ステップＳ４）。

パリティ検査・誤り訂正部２２がデータビットに含まれる１つのビットの誤りを検出しなかった場合には（ステップＳ５）、通常モードが維持される（ステップＳ６）。

一方、データビットのうちの１つのビットの誤りをパリティ検査・誤り訂正部２２が検出したが（ステップＳ５）、パリティ検査・誤り訂正部２２が“１”の情報を“０”に訂正したわけではない場合には（ステップＳ７）、通常モードが維持される（ステップＳ６）。

データビットに含まれる１つビットの誤りをパリティ検査・誤り訂正部２２が検出し（ステップＳ５）、且つ、パリティ検査・誤り訂正部２２が“１”の情報を“０”に訂正した場合には（ステップＳ７）、ディスターブ対策モードに移行する（ステップＳ８）。

こうして、メモリセルＭＣに書き込まれた情報が読み出される。

次に、メモリセルＭＣに対する情報の再書き込みが以下のようにして行われる。

まず、いずれのモードの場合にも、パリティ生成が行われる（ステップＳ９）。

次に、ディスターブ対策モードの場合には、データ・パリティ反転部２６が、データビット及びパリティビットの各ビットの情報を反転して出力するとともに、反転フラグビットの情報を例えば“１”に設定して出力する（ステップＳ１０）。

一方、通常モードの場合には、データ・パリティ反転部２６が、データビット及びパリティビットの各ビットの情報を反転させずに出力するとともに、反転フラグビットの情報を例えば“０”に設定して出力する（ステップＳ１１）。

次に、再書き込み対象の複数のメモリセルＭＣに接続された複数のビット線ＢＬをコラム選択デコーダ１６により選択し、ビット線書き込みドライバ２８を用いてメモリセルＭＣへの情報の書き込みを行う（ステップＳ１２）。

こうして、メモリセルＭＣへの情報の再書き込みが行われる。

なお、上記の説明は、メモリセルＭＣに書き込まれた情報を読み出し、当該メモリセルＭＣに情報を再書き込みする場合のものである。外部から入力された新たな情報をメモリセルＭＣに書き込む場合、即ち、再書き込みではない場合には、ディスターブ対策モードではない通常のモードによりメモリセルＭＣに対する書き込みが行われる。

このように、本実施形態によれば、複数のメモリセルＭＣから読み出された情報に誤りが検出された場合には、再書き込みの際に、各ビットの情報を反転させて当該複数のメモリセルＭＣに再書き込みする。このため、本実施形態によれば、例えば“０”と書き込むメモリセルＭＣの数ｎ_ｕに対しての例えば“１”と書き込むメモリセルの数ｎ_ｐの比（ｎ_ｐ／ｎ_ｕ）を小さくすることできる。このため、本実施形態によれば、再書き込みの際に、プレート線ＰＬのアンダーシュート量を低減することができ、強誘電体キャパシタＣの分極量の低下を抑制することができる。このため、本実施形態によれば、再読み込みの際に誤りが生じるのを防止することができ、信頼性の高い半導体記憶装置を提供することができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、データビットの情報を反転させる際にパリティビットの情報をも反転させる場合を例に説明したが、データビットの情報を反転させ、パリティビットの情報を反転させないようにしてもよい。この場合には、再書き込みの際には、データ・パリティ反転部２６は、データビットの各ビットの情報を反転させ、パリティビットの各ビットの情報を反転させない。また、反転してメモリセルＭＣに書き込まれた情報を読み出す際には、反転フラグビット検出・データ反転部２０は、データビットの各ビットの反転した情報を再度反転させることにより元に戻し、パリティビットの各ビットの情報はそのまま用いる。データビットのビット数に対してパリティビットのビット数は少ないため、データビットの情報を反転させれば、パリティビットの情報を反転させなくても、ディスターブによる情報の反転を抑制することが可能である。

上記実施形態に関し、更に以下の付記を開示する。

（付記１）
選択トランジスタと、前記選択トランジスタのソース及びドレインの一方に一方の電極が接続された強誘電体キャパシタとを有するメモリセルが複数配列されたメモリセルアレイと、
複数の前記強誘電体キャパシタの他方の電極を共通接続するプレート線と、
複数の前記選択トランジスタのゲートを共通接続するワード線と、
複数の前記選択トランジスタの前記ソース及びドレインの他方にそれぞれ接続された複数のビット線とを有し、
前記複数のビット線を介して複数の前記メモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、各ビットの情報を反転させて前記複数のメモリセルに再書き込みする
ことを特徴とする半導体記憶装置。

（付記２）
付記１記載の半導体記憶装置において、
前記各ビットの情報を反転させて前記複数のメモリセルに再書き込みする場合には、前記各ビットの情報を反転させたことを示す情報を反転フラグビットに書き込む
ことを特徴とする半導体記憶装置。

（付記３）
付記１又は２記載の半導体記憶装置において、
新たな情報を前記複数のメモリセルに書き込む場合には、前記新たな情報の各ビットを反転させることなく、前記複数のメモリセルに前記新たな情報を書き込む
ことを特徴とする半導体記憶装置。

（付記４）
選択トランジスタと、前記選択トランジスタのソース及びドレインの一方に一方の電極が接続された強誘電体キャパシタとを有するメモリセルが複数配列されたメモリセルアレイと、複数の前記強誘電体キャパシタの他方の電極を共通接続するプレート線と、複数の前記選択トランジスタのゲートを共通接続するワード線と、複数の前記選択トランジスタの前記ソース及びドレインの他方にそれぞれ接続された複数のビット線とを有する半導体記憶装置の書き込み方法であって、
複数の前記メモリセルから前記複数のビット線を介して情報を読み出し、
前記複数のメモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、各ビットの情報を反転させて前記複数のメモリセルに再書き込みする
ことを特徴とする半導体記憶装置の書き込み方法。

（付記５）
付記４記載の半導体記憶装置の書き込み方法において、
前記各ビットの情報を反転させて前記複数のメモリセルに再書き込みする場合には、前記各ビットの情報を反転させたことを示す情報を反転フラグビットに書き込む
ことを特徴とする半導体記憶装置の書き込み方法。

（付記６）
付記４又は５記載の半導体記憶装置の書き込み方法において、
新たな情報を前記複数のメモリセルに書き込む場合には、前記新たな情報の各ビットを反転させることなく、前記複数のメモリセルに前記新たな情報を書き込む
ことを特徴とする半導体記憶装置の書き込み方法。

１０…メモリセルアレイ
１２…ワード線選択デコーダ
１４…プレート線選択デコーダ
１６…コラム選択デコーダ
１８…センスアンプ
２０…反転フラグビット検出・データ反転部
２２…パリティ検査・誤り訂正部
２４…パリティ生成部
２６…データ・パリティ反転部
２８…ビット線書き込みドライバ
ＢＬ…ビット線
Ｃ…強誘電体キャパシタ
ＭＣ…メモリセル
ＰＬ…プレート線
ＳＴ…転送トランジスタ
ＷＬ…ワード線

Claims (4)

1. 選択トランジスタと、前記選択トランジスタのソース及びドレインの一方に一方の電極が接続された強誘電体キャパシタとを有するメモリセルが複数配列されたメモリセルアレイと、
   複数の前記強誘電体キャパシタの他方の電極を共通接続するプレート線と、
   複数の前記選択トランジスタのゲートを共通接続するワード線と、
   複数の前記選択トランジスタの前記ソース及びドレインの他方にそれぞれ接続された複数のビット線とを有し、
   前記複数のビット線を介して複数の前記メモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、データビットの各ビットの情報を反転させ、パリティビットの情報を反転させずに前記複数のメモリセルに再書き込みする
   ことを特徴とする半導体記憶装置。
2. 請求項１記載の半導体記憶装置において、
   前記各ビットの情報を反転させて前記複数のメモリセルに再書き込みする場合には、前記各ビットの情報を反転させたことを示す情報を反転フラグビットに書き込む
   ことを特徴とする半導体記憶装置。
3. 請求項１又は２記載の半導体記憶装置において、
   新たな情報を前記複数のメモリセルに書き込む場合には、前記新たな情報の各ビットを反転させることなく、前記複数のメモリセルに前記新たな情報を書き込む
   ことを特徴とする半導体記憶装置。
4. 選択トランジスタと、前記選択トランジスタのソース及びドレインの一方に一方の電極が接続された強誘電体キャパシタとを有するメモリセルが複数配列されたメモリセルアレイと、複数の前記強誘電体キャパシタの他方の電極を共通接続するプレート線と、複数の前記選択トランジスタのゲートを共通接続するワード線と、複数の前記選択トランジスタの前記ソース及びドレインの他方にそれぞれ接続された複数のビット線とを有する半導体記憶装置の書き込み方法であって、
   複数の前記メモリセルから前記複数のビット線を介して情報を読み出し、
   前記複数のメモリセルから読み出された情報に誤りが検出された場合には、再書き込みの際に、データビットの各ビットの情報を反転させ、パリティビットの情報を反転させずに前記複数のメモリセルに再書き込みする
   ことを特徴とする半導体記憶装置の書き込み方法。

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