KR100702840B1 - 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법 - Google Patents

강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법 Download PDF

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Abstract

본 발명은 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법에 관한 것으로, 본 발명에 따른 강유전체 메모리 장치는, 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하되, 상기 액세스 트랜지스터는 비트라인과 상기 강유전체 커패시터 사이에 연결되며 게이트에 워드라인이 연결되는 구조를 가지며, 상기 강유전체 커패시터는 일단이 상기 액세스 트랜지스터에 연결되고 타단은 플레이트 라인에 연결되는 구조를 가지는 메모리 셀과; 외부 클럭 신호에 응답하여 상기 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 제어함에 의하여, 상기 메모리 셀에 제1논리 상태의 데이터를 라이팅하기 위한 제1라이팅 구간과, 상기 제1논리 상태의 데이터와는 다른 제2논리 상태의 데이터를 라이팅하기 위한 제2라이팅 구간을 제어하는 라이팅 제어회로를 구비한다. 본 발명에 따르면, 안정된 라이팅 동작을 행할 수 있으며, 메모리 셀에 저장된 데이터의 신뢰성을 테스트 할 수 있는 효과가 있다.
강유전체, 라이트, 저장, 사이클, 라이팅구간, 플레이트 라인

Description

강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법{Ferroelectric Random Access Memory device and method for control writing sections therefore}
도 1은 일반적인 강유전 물질의 히스테리시스 커브(curve)곡선
도 2는 일반적인 강유전체 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 회로도
도 3은 종래의 강유전체 메모리 장치에서의 라이트 동작 타이밍도
도 4는 본 발명의 일 실시예에 따른 강유전체 메모리 장치의 라이트 동작 타이밍도
도 5는 본 발명의 실시예에 따른 강유전체 메모리 장치를 구성하는 라이팅 제어회로의 일예
도 6은 도 5의 숏펄스 발생기의 일예를 나타낸 회로도
*도면의 주요 부분에 대한 부호의 설명*
XCEB : 외부칩 인에이블 신호 XADD : 어드레스신호
EX_CLK : 외부클럭신호 W/L : 워드라인
P/L : 플레이트 라인 SAEN : 센스앰프 인에이블 신호
B/L : 비트라인
본 발명은 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법에 관한 것으로, 더욱 구체적으로는, 안정된 라이트 동작을 수행할 수 있는 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법에 관한 것이다.
최근에 강유전체(Ferroelectric) 박막을 커패시터의 유전막에 사용함으로써 DRAM(Dynamic Random Access Memory) 장치에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 장치의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리(Ferroelectric Random Access Memory; FeRAM,FRAM)는 비휘발성 메모리 장치(Non-volatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 고속 액세스가 가능하며 전력을 덜 소비하고 충격에 대한 강도가 있다. 따라서, 휴대용 컴퓨터, 셀룰라 폰 및 게임기 등, 파일 저장 및 검색 기능을 갖는 다양한 전자 기기 및 장비에서 주기억장치로서, 혹은 음성이나 이미지를 기록하기 위한 기록매체로서 사용될 것으로 예상되고 있다.
이러한 강유전체 메모리장치에서, 강유전체 커패시터와 액세스 트랜지스터로 구성된 메모리 셀은 강유전체 커패시터(Ferroelectric Capacitor)의 전기적 분극 상태에 따라 논리적 상태를 갖는 데이터인 '1' 또는 '0'을 저장한다.
도 1은 강유전체 메모리 셀을 구성하는 일반적인 강유전 물질의 히스테리시스 커브(hysteresis curve)를 나타낸 것이다. 상기 히스테리시스 커브에서 X축은 상기 강유전 물질에 인가되는 전압, 즉 강유전체 커패시터의 두 개의 전극 중, 플레이트 라인에 연결되는 쪽의 전극을 양의 전극으로 하고 다른 쪽 전극을 음의 전극으로 가정하여 커패시터 양단에 인가되는 전압을 나타낸 것이고, Y축은 상기 강유전 물질의 자발 분극(spontaneous polarization)에 따라 그것의 표면에 여기되는 전하의 양 즉, 분극도(μC/㎠)를 나타낸다.
도 1에 도시된 바와 같이, 접지 레벨의 전압(Vss 또는 0V)이 인가되어서 강유전 물질로 아무런 전계가 인가되지 않으면 분극이 발생되지 않는다. 강유전체 커패시터 양단의 전압이 양(plus)의 방향으로 증가될 때, 분극도(또는 전하량)는 영(zero)으로부터 양의 분극 영역 내의 상태점(A)까지 증가한다. 상태점(A)에서, 분극은 한 방향으로 발생되고, 상태점(A)에서의 분극도는 최대 값에 이르게 된다. 이때, 분극도 즉, 강유전 물질이 보유하는 전하의 양은 +Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 낮아지지 않고 상태점(B)에 잔류하게 된다. 이와 같은 잔류 분극에 따라서 강유전 물질이 보유하는 전하의 양 즉, 잔류 분극도는 +Qr로 표시된다. 다음, 커패시터 양단의 전압이 음의 방향으로 증가하면, 분극도는 상태점(B)로부터 음의 전하 분극 영역 내의 상태점(C)로 변한다. 상태점(C)에서, 강유전 물질은 상태점(A)에서의 분 극 방향에 반대가 되는 방향으로 분극된다. 이때의 분극도는 -Qs로 표시된다. 이후, 커패시터 양단의 전압이 다시 접지전압(Vss)까지 떨어지더라도, 분극도는 영(zero)까지 떨어지지 않고 상태점(D)에 잔류하게 된다. 이때의 잔류 분극도는 -Qr로 표시된다. 커패시터 양단에 인가되는 전압의 크기가 다시 한 번 양의 방향으로 증가하게 되면, 강유전 물질의 분극도는 상태점(D)에서 상태점(A)로 변한다.
상기한 바와 같이, 전계를 발생하기 위한 전압이 두 전극 사이에 강유전 물질이 삽입된 강유전체 커패시터로 한 번 인가되면, 이후 상기 전극들이 플로팅 상태(floating state)로 설정되더라도 자발 분극에 따른 분극 방향은 유지된다. 자발 분극으로 인한 강유전 물질의 표면 전하(surface charge)는 누설 등에 의해 자연적으로 손실되지 않는다. 분극도가 영(zero)이 되도록 반대 방향으로 전압이 인가되지 않는다면, 분극 방향은 그대로 유지된다.
상기 강유전체 커패시터에 양(plus)의 방향으로 전압이 인가되었다가 제거되면, 상기 강유전체 커패시터를 구성하는 강유전 물질의 잔류 분극은 +Qr 의 상태로 된다. 또한, 상기 강유전체 커패시터에 음의 방향으로 전압이 인가되었다가 제거될 경우에는, 상기 강유전 물질의 잔류분극은 -Qr 상태가 된다. 여기서, 잔류 분극이 +Qr의 상태에 있을 때의 논리 상태가 데이터 '0'을 나타낸다고 가정하면, 잔류 분극이 -Qr의 상태에 있을 때의 논리 상태는 데이터 '1'을 나타낸다.
도 2는 종래의 일반적인 강유전체 메모리 장치에서의 메모리 셀 어레이를 구성하는 메모리 셀을 나타낸 것이다.
도 2에 도시된 바와 같이, 메모리 셀은 하나의 액세스 트랜지스터(M1)와 하 나의 강유전체 커패시터(CFE)로 구성된다. 액세스 트랜지스터(M1)는 강유전체 커패시터(CFE)의 하나의 전극과 비트라인(B/L) 사이에 각각 연결된 두 개의 단자들, 즉 소오스 단자와 드레인 단자를 가지며, 워드라인(W/L)에 게이트가 연결된다. 하나의 전극이 상기 액세스 트랜지스터(M1)에 연결된 강유전체 커패시터(CFE)의 다른 전극은 플레이트 라인(P/L)에 연결된다.
상기한 메모리 셀 들이 복수 개로 행과 열로 배열되는 셀 어레이를 구비하는 강유전체 메모리 장치에서의 리드 및 라이트 동작은 상기 강유전체 메모리 셀에 인가되는 펄스에 따라 리드 또는 라이트 동작이 수행된다. 특히 라이트 동작은, 비트라인(B/L)으로 인가되는 데이터의 상태와 플레이트 라인(P/L)으로 인가되는 플레이트 제어신호에 의존하여 수행된다.
통상의 일반적인 강유전체 메모리 장치에서는, 안정된 라이트 동작을 위하여, 하나의 사이클(cycle)안에 데이터'0'을 라이트하는 구간과 데이터'1'을 라이트하는 구간을 분리하여 두고 있다. 주로, 데이터 '0'을 라이트하는 구간을 먼저 설정하고 데이터 '0'을 라이트 하는 구간 이후에 데이터'1을 라이트 하는 구간이 설정된다.
도 3은 종래 기술에 따른 일반적인 강유전체 메모리 장치에서의 라이트 동작 타이밍도를 나타낸 것이다.
도 3에 도시된 바와 같이, 외부 칩 인에이블 신호(XCEB)가 로우 레벨로 인에이블 상태를 유지하는 상태에서, 어드레스 신호(XADD)가 외부에서 인가된다. 상기 어드레스 신호(XADD)에 응답하여 라이트 하고자 하는 특정 메모리 셀이 선택되게 된다. 즉 상기 어드레스 신호(XADD)에 응답하는 워드라인 디코더 및 드라이버 회로에 의해 특정 메모리 셀의 워드라인(W/L)이 인에이블 된다.
그리고, 상기 어드레스 신호(XADD)에 응답하는 플레이트 라인 드라이버 회로에서 발생되는 플레이트 제어신호에 의하여 플레이트 라인(P/L)이 인에이블 된다. 상기 플레이트 라인(P/L)이 인에이블 되면 리드 구간이 시작된다. 상기 플레이트 라인(P/L)이 인에이블 되어 리드구간이 시작되면, 접지전압의 상태를 유지하고 있던 비트라인(B/L)에 상기 선택된 메모리 셀에 저장된 데이터에 대응되는 전압이 상기 비트라인(B/L)으로 디벨럽(develop)된다.
다음으로, 상기 플레이트 라인(P/L)이 인에이블 되고 나서 일정 딜레이 후에 강유전체 메모리 장치 내의 센스앰프를 동작시키기 위한 센스앰프 인에이블 신호(SAEN)가 인에이블되어 센스앰프를 인에이블시킨다. 상기 센스 앰프가 인에이블되면 상기 리드 구간이 끝나게 된다.
이후는 데이터 라이트 구간으로써 플레이트 라인(P/L)의 인에이블 또는 디세이블 상태에 따라, 데이터 '0'의 라이팅 구간(t1)과 데이터 '1'의 라이팅 구간(t2)으로 구분된다. 즉, 상기 센스 앰프 인에이블 신호(SAEN)가 인에이블 된 시점부터 상기 플레이트 라인(P/L)이 디세이블 되는 시점까지의 구간은 데이터 '0'의 라이팅 구간(t1)이고, 상기 플레이트 라인(P/L)이 디세이블되는 시점부터 센스앰프 인에이블 신호(SAEN)가 디세이블 되는 시점까지의 구간이 데이터'1'의 라이팅 구간(t2)이다.
상기 데이터 '0'의 라이팅 구간(t)에서는 외부에서 비트라인(B/L)을 통하여 인가되는 데이터의 상태가 데이터 '0'인 경우에 라이팅 동작이 일어난다. 즉 외부에서 입력되는 데이터가 데이터'0'인 경우에는, 상기 비트라인(B/L)의 전압이 접지레벨을 유지하게 되고, 인에이블 상태(전원전압 레벨 상태)를 가지는 상기 플레이트 라인(P/L)과의 전압레벨차에 의해 데이터'0'이 라이트 된다.
반면에, 상기 비트라인(B/L)을 통하여 인가되는 데이터가 데이터'1'인 경우에는, 상기 비트라인의 전압이 전원전압 레벨 상태를 유지하게 되고, 인에이블 상태를 가지는 플레이트 라인(P/L)과의 전압차가 없으므로 아무런 동작도 일어나지 않는다. 상기 데이터 '0'의 라이트 동작은 상기 센스앰프 인에이블 신호(SAEN)가 인에이블 된 후 일정시간이 경과 후에 플레이트 라인(P/L)이 디세이블되기 전에 수행되게 된다.
다음으로, 상기 데이터'1'의 라이팅 구간(t2)에서는, 외부에서 비트라인(B/L)을 통하여 인가되는 데이터의 상태가 데이터 '1'인 경우에 라이팅 동작이 일어난다. 즉 외부에서 입력되는 데이터가 데이터'1'인 경우에는, 상기 비트라인(B/L)의 전압이 전원전압레벨을 유지하게 되고, 디세이블 상태(접지레벨상태)를 가지는 상기 플레이트 라인(P/L)과의 전압 레벨차에 의해 데이터'1'이 라이트 된다.
반면에, 상기 비트라인(B/L)을 통하여 인가되는 데이터가 데이터'0'인 경우에는, 상기 비트라인(B/L)의 전압이 접지레벨 상태를 유지하게 되고, 디세이블 상태를 가지는 플레이트 라인(P/L)과의 전압차가 없으므로 아무런 동작도 일어나지 않는다. 상기 데이터 '1'의 라이트 동작은 상기 센스앰프 인에이블 신호(SAEN)가 디세이블 될 때까지 계속된다. 여기서 상기 센스 앰프 인에이블 신호(SAEN)는 다음 사이클의 외부어드레스 신호(XADD)가 인가되는 시점에서 디세이블 된다.
라이트 동작이 끝나면 비트라인(B/L)은 프리차아지(precharge) 되고 상기 워드라인(W/L)은 디세이블 된다.
상기와 같은 라이트 동작을 수행하는 종래의 일반적인 강유전체 메모리 장치에서는, 플레이트 라인(P/L)이 인에이블 된 후 리드 구간에 해당되는 일정시간이 지난 후 센스앰프 인에이블 신호(SAEN)가 인에이블되도록 제어된다. 또한, 상기 센스앰프 인에이블 신호(SAEN)가 인에이블 된 후 데이터 '0'의 라이팅 구간(t1)에 해당되는 일정시간 경과 후에 플레이트 라인(P/L)이 디세이블되도록 제어한다. 그리고, 상기 플레이트 라인(P/L)이 디세이블 된 후 데이터'1'의 라이트 구간(t2)에 해당되는 일정시간 경과 후에 센스앰프가 디세이블되도록 제어된다.
상술한 바와 같은 종래의 강유전체 메모리 장치에서는 일반적으로 데이터 '0'의 라이팅 구간(t1)은 고정되어 있으며, 데이터 '1'의 라이팅 구간(t2)은 사이클(cycle) 타임에 따라 가변적이다. 즉 데이터 '0'의 라이팅 구간(t1)은, 센스앰프 인에이블 신호(SAEN)가 인에이블 되는 시점에서부터 딜레이 회로에서 설정된 고정된 딜레이 타임 경과후의 플레이트 라인(P/L)의 디세이블 시점까지의 시간구간이다. 따라서, 데이터 '0'의 라이팅 구간(t1)은 사이클 타임의 변화에 관계없이, 상기 딜레이 회로에서의 고정된 딜레이 타임만큼의 시간 구간이다. 그러나 데이터 '1'의 라이팅 구간은, 상기 플레이트 라인(P/L)의 디세이블 시점부터 한 사이클이 끝나 센스 앰프 인에이블 신호(SAEN)가 디세이블 될 때까지의 시간구간으로써 사이 클 타임에 따라 가변적으로 길어지거나 짧아질 수 있다.
특히, 사이클 타임이 긴 경우에는 데이터 '0'의 라이팅 구간과 데이터 '1'의 라이팅 구간의 차이가 커지므로 언밸런스 라이팅(unbalanced writing)이 이루어질 수 있다. 이 경우에는 데이터 '0'과 데이터'1'의 센싱마진 및 신뢰성 차이을 유발시킬 수 있는 문제점이 있다. 또한, 플레이트 라인의 인에이블 또는 디세이블시의 로딩(loading)에 대한 예측 오류로 인하여, 데이터 '0'의 라이팅 구간이 충분히 확보되지 않은 경우에는 페일(fail)이 발생할 여지가 있다. 이와 같이 종래의 강유전체 메모리 장치에서는 사이클 타임이 긴 경우, 플레이트 라인의 로딩 예측 오류가 있는 경우 등의 문제로 인하여 안정된 라이트 동작을 행하는 데 있어 장해요인이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법을 제공하는 데 있다.
본 발명의 다른 목적은 안정된 라이트 동작을 수행할 수 있는 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법을 제공하는데 있다.
본 발명의 또 다른 목적은 사이클 타임에 따라 데이터의 라이팅 구간을 제어할 수 있는 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 테스트를 통해 메모리 셀에 라이트 되어 저장된 데이터의 신뢰성을 조사해 볼 수 있는 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따라, 본 발명에 따른 강유전체 메모리 장치는, 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하되, 상기 액세스 트랜지스터는 비트라인과 상기 강유전체 커패시터 사이에 연결되며 게이트에 워드라인이 연결되는 구조를 가지며, 상기 강유전체 커패시터는 일단이 상기 액세스 트랜지스터에 연결되고 타단은 플레이트 라인에 연결되는 구조를 가지는 메모리 셀과; 외부 클럭 신호에 응답하여 상기 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 제어함에 의하여, 상기 메모리 셀에 제1논리 상태의 데이터를 라이팅하기 위한 제1라이팅 구간과, 상기 제1논리 상태의 데이터와는 다른 제2논리 상태의 데이터를 라이팅하기 위한 제2라이팅 구간을 제어하는 라이팅 제어회로를 구비한다.
상기 제1라이팅 구간에서 상기 제2라이팅 구간으로의 변경시점은 상기 외부클럭신호의 반주기 경과시점일 수 있으며, 상기 제1라이팅 구간은 상기 플레이트 제어신호가 제1레벨 상태를 가지는 구간이며, 상기 제2라이팅 구간은 상기 플레이트 제어신호가 상기 제1레벨 상태와는 다른 제2레벨 상태를 가지는 구간일 수 있다. 그리고, 상기 강유전체 메모리 장치는 상기 외부클럭 신호에 동기되어 동작하는 동기형 강유전체 메모리 장치일 수 있다. 또한, 상기 강유전체 메모리 장치는 비동기형 반도체 메모리 장치일 경우에, 상기 외부 클럭 신호는 별도의 테스트 핀을 통하여 인가될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 양상에 따라, 본 발명에 따른 강유전체 메모리 장치는, 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하되, 상기 액세스 트랜지스터는 비트라인과 상기 강유전체 커패시터 사이에 연결되며 게이트에 워드라인이 연결되는 구조를 가지며, 상기 강유전체 커패시터는 일단이 상기 액세스 트랜지스터에 연결되고 타단은 플레이트 라인에 연결되는 구조를 가지는 메모리 셀과; 외부에서 입력되는 제1제어신호 및 제2제어신호에 응답하여 상기 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 변경함에 의하여, 상기 비트라인을 통하여 인가되는 데이터의 라이팅 동작을 제어하는 라이팅 제어회로를 구비한다.
상기 제1제어신호는 외부 클럭 신호이며, 상기 제2제어신호는 상기 강유전체 메모리 장치에 구비되는 센스앰프를 인에이블 하기 위한 센스 앰프 인에이블 신호일 수 있다. 그리고, 상기 강유전체 메모리 장치는 상기 외부클럭 신호에 동기되어 동작하는 동기형 강유전체 메모리 장치일 수 있으며, 상기 라이팅 제어회로는, 상기 외부 클럭신호의 반주기 경과시점과 상기 센스 앰프 인에이블 신호 발생시점 중 늦은 시점에서 일정 딜레이 경과 이후에, 상기 플레이트 제어신호의 레벨 상태가 변화되도록 제어될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 양상에 따라, 본 발명에 따른 외부클럭 신호에 동기되어 동작하는 동기형 강유전체 메모리 장치의 라이팅 구간 제어방법은, 메모리 셀에 제1논리 상태의 데이터 또는 상기 제1논리 상태와는 다른 제2논리 상태의 데이터가 인가되는 단계와; 상기 외부클럭 신호에 응답하여 상기 메모리 셀에 연결된 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 변화시킴에 의해, 상기 제1논리 상태의 데이터가 라이팅 되기 위한 제1라이팅 구간과 상기 제2논리 상태의 데이터가 라이팅 되기 위한 제2라이팅 구간을 제어하는 단계를 구비한다.
상기 제1라이팅 구간에서 상기 제2라이팅 구간으로의 변경시점은 상기 외부클럭신호의 반주기 경과 시점일 수 있다.
상기한 구성에 따르면, 제1라이팅 구간과 제2라이팅 구간을 사이클 타임에 따라 가변적으로 제어할 수 있어 안정된 라이트 동작이 가능해지며, 메모리 셀에 저장된 데이터의 신뢰성을 테스트 할 수도 있다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
본 발명의 따른 강유전체 메모리 장치는, 메모리 셀과, 라이트 동작시 라이팅 구간을 제어하기 위한 라이팅 제어회로를 구비한다. 또한, 본 발명에 따른 강유전체 메모리 장치는, 상기 라이팅 제어회로를 제외하고는 일반적인 종래의 강유전체 메모리 장치와 그 구성을 같이한다.
상기 메모리 셀은 도 2에 도시된 바와 같은 구성으로써, 하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하여 구성된다. 상기 액세스 트랜지스터(M1)는 강유전체 커패시터(CFE)의 하나의 전극과 비트라인(B/L) 사이에 각각 연결된 두 개의 단자들, 즉 소오스 단자와 드레인 단자를 가지며, 워드라인(W/L)에 게이트가 연결된다. 하나의 전극이 상기 액세스 트랜지스터(M1)에 연결된 강유전체 커패 시터(CFE)의 다른 전극은 플레이트 라인(P/L)에 연결된다.
본 발명에 대한 이해의 편의를 위하여, 우선, 상기 제1논리 상태의 데이터가 데이터 '0'을 의미하고 상기 제2논리 상태의 데이터가 데이터 '1'을 의미한다고 가정한다. 또한 플레이트 라인(P/L)에 인가되는 플레이트 제어신호가 전원전압 레벨을 가질 때를 플레이트 라인(P/L)이 인에이블되었다고 하고, 상기 플레이트 제어신호가 접지레벨을 가질 때를 상기 플레이트 라인(P/L)이 디세이블 되었다고 일반적으로 일컬어진다는 전제에서 본 발명에 대한 설명이 출발한다.
도 4는 본 발명의 실시예들에 따른 강유전체 메모리 장치에서의 라이트 동작 타이밍도를 나타낸 것이다.
도 4에 도시된 바와 같이, 외부 칩 인에이블 신호(XCEB)가 로우 레벨로 인에이블 상태를 유지하는 상태에서, 어드레스 신호(XADD)가 외부에서 인가된다. 즉 어드레스 토글링(toggling)이 일어난다. 상기 어드레스 신호(XADD)에 응답하여 라이트 하고자 하는 특정 메모리 셀이 선택되게 된다. 즉 상기 어드레스 신호(XADD)에 응답하는 워드라인 디코더 및 드라이버 회로에 의해 특정 메모리 셀의 워드라인(W/L)이 인에이블 된다.
그리고, 상기 어드레스 신호(XADD)에 응답하는 플레이트 라인 드라이버 회로에서 발생되는 플레이트 제어신호에 의하여 플레이트 라인(P/L)이 인에이블 된다. 상기 플레이트 라인(P/L)이 인에이블 되면 리드 구간이 시작된다. 상기 플레이트 라인(P/L)이 인에이블 되어 리드구간이 시작되면, 접지전압의 상태를 유지하고 있 던 비트라인(B/L)에 상기 선택된 메모리 셀에 저장된 데이터에 대응되는 전압이 상기 비트라인(B/L)으로 디벨럽(develop)된다.
다음으로, 상기 플레이트 라인(P/L)이 인에이블 되고 나서 일정 딜레이 후에 강유전체 메모리 장치 내의 센스앰프를 동작시키기 위한 센스앰프 인에이블 신호(SAEN)가 인에이블되어 센스앰프를 인에이블시킨다. 상기 센스 앰프가 인에이블되면 상기 리드 구간이 끝나게 된다.
이후는 데이터 라이트 구간으로써 플레이트 라인(P/L)의 인에이블 또는 디세이블 상태에 따라, 제1논리 상태의 데이터인 데이터 '0'의 라이팅 구간인 제1라이팅 구간(t1)과 제2논리 상태의 데이터인 데이터 '1'의 라이팅 구간인 제2라이팅 구간(t2)으로 구분된다. 즉, 상기 센스 앰프 인에이블 신호(SAEN)가 인에이블 된 시점부터 상기 플레이트 라인(P/L)이 디세이블 되는 시점까지의 구간은 상기 제1라이팅 구간(t1)이고, 상기 플레이트 라인(P/L)이 디세이블되는 시점부터 센스앰프 인에이블 신호(SAEN)가 디세이블 되는 시점까지의 구간이 제2라이팅 구간(t2)이다.
상기 데이터 '0'의 라이팅 구간(t1)에서는 외부에서 비트라인(B/L)을 통하여 인가되는 데이터의 상태가 데이터 '0'인 경우에 라이팅 동작이 일어난다. 즉 외부에서 입력되는 데이터가 데이터'0'인 경우에는, 상기 데이터 '0'이 인가됨에 의해 접지 레벨을 유지하는 상기 비트라인(B/L)과 인에이블 상태(전원전압 레벨 상태)를 가지는 상기 플레이트 라인(P/L)과의 전압 레벨 차에 의해 데이터'0'이 라이트 된다.
반면에, 상기 비트라인(B/L)을 통하여 인가되는 데이터가 데이터'1'인 경우 에는, 상기 비트라인의 전압이 전원전압 레벨 상태를 유지하게 되고, 인에이블 상태를 가지는 플레이트 라인(P/L)과의 전압차가 없으므로 아무런 동작도 일어나지 않는다. 상기 데이터 '0'의 라이트 동작은 상기 센스앰프 인에이블 신호(SAEN)가 인에이블 된 후 일정시간이 경과 후에 플레이트 라인(P/L)이 디세이블되기 전에 수행되게 된다.
상술한 데이터 '0'의 라이트 구간은, 후술되는 본 발명에 따른 강유전체 메모리 장치를 구성하는 라이팅 제어회로에 의하여 제어된다. 본 발명의 제1실시예에 따르면, 상기 라이팅 제어회로에서는, 종래와 달리, 데이터 '0'의 라이트 구간을 결정하는 플레이트 라인(P/L)의 디세이블 시점을 외부 클럭 신호(EX_CLK)에 응답하여 제어한다. 여기서 상기 외부 클럭 신호(EX_CLK)는 상기 어드레스 신호(XADD)와 같은 주파수로 토글링(toggling)한다. 예를 들어, 어드레스 신호(XADD)의 토글링 시점에서 상기 외부 클럭 신호(EX_CLK)는 로우(low) 레벨에서 하이(high) 레벨로 천이(transition)하고 반 사이클 또는 반 주기 후에 하이레벨에서 로우 레벨로 천이하고, 그 다음 어드레스 신호(XADD)의 토글링 시점에서 로우레벨에서 다시 하이레벨로 천이한다.
상기 라이팅 제어회로에서는 상기 외부클럭신호(EX_CLK)가 하이레벨에서 로우 레벨로 천이되는 시점을 기준으로 일정 딜레이 경과 후에 상기 플레이트 라인(P/L)이 디세이블 되도록 한다. 즉 상기 외부 클럭 신호(EX_CLK)의 반주기 경과 후에 상기 플레이트 라인(P/L)이 디세이블 되도록 제어한다. 따라서, 상기 외부 클럭신호(EX_CLK)의 주파수에 따라 상기 데이터 '0'의 라이팅 구간이 조절될 수 있다. 따라서 사이클 타임이 가변되더라도 상기 데이터 '0'의 라이팅 구간이 안정적으로 확보될 수 있게 된다.
본 발명의 제2 실시예에 따르면, 상기 라이팅 제어회로에서는, 상기 외부 클럭 신호(EX_CLK)와 상기 센스앰프 인에이블 신호(SAEN)에 응답하여 상기 제1라이팅 구간(t1) 및 상기 제2라이팅 구간(t1)을 제어한다. 이는 사이클 타임이 매우 빠른 경우, 즉 동작 주파수가 높을 경우에 안정적인 라이팅 구간을 확보하기 위한 것이다. 즉, 상기 외부클럭 신호(EX_CLK)가 하이레벨에서 로우레벨로 천이하는 시점인 반주기 시점이 상기 센스 앰프 인에이블 신호(SAEN)가 인에이블되는 시점보다 빠른 경우에는 상기 외부클럭 신호(EX_CLK) 만으로 상기 플레이트 라인(P/L)의 디세이블 시점을 제어하게 되면, 상기 제1라이팅 구간(t1)이 짧아져서 안정적인 데이터 '0'의 라이팅이 이루어지지 않을 수 있다. 따라서, 본 발명의 제2 실시예에 따른 강유전체 메모리 장치를 구성하는 라이팅 제어회로에서는 상기 외부 클럭신호(EX_CLK)의 반주기 경과시점과 상기 센스 앰프 인에이블 신호(SAEN)의 인에이블 시점을 비교하여, 이중 늦은 시점에서부터 일정시간 딜레이 경과후에 상기 플레이트 라인(P/L)이 디세이블 되도록 하여 안정된 제1라이팅 구간(t1)이 확보되도록 하고 있다.
상기 제1라이팅 구간(t1)이 변동하게 되면 상기 제1라이팅 구간(t1)이 끝나는 시점부터 연속적으로 이어지는 상기 제2라이팅 구간(t1)도 또한 변동되게 된다. 상기 제1라이팅 구간(t1)이 길어지게 되면 자동적으로 상기 제2라이팅 구간(t2)은 그에 대응되는 시간길이 만큼 짧아지게 되는 데, 이것이 안정적인 제2라이팅 구간 (t2)의 확보에 저해되는 것은 아니다. 왜냐하면, 상기 제2라이팅 구간(t2)은 항상 상기 외부 클럭신호(EX_CLK)의 반주기에 해당하는 시간구간 만큼 확보되거나, 상기 제1라이팅 구간(t1)이 상기 제2라이팅 구간에서의 라이팅을 저해할 만큼 길어지지는 않기 때문이다.
다시 도 4의 타이밍도에 대한 설명을 이어서 하면 다음과 같다.
상기 제1라이팅 구간(t1)에서 데이터 '0'의 라이트 동작이 수행된 후, 상기 데이터'1'의 라이팅 구간인 제2라이팅 구간(t2)에서는, 데이터 '1'의 라이팅 동작이 수행된다. 즉, 외부에서 비트라인(B/L)을 통하여 인가되는 데이터가 데이터'1'인 경우에는, 상기 데이터 '1'이 인가됨에 의해 전원전압 레벨을 유지하는 상기 비트라인(B/L)과, 디세이블 상태(접지레벨상태)를 가지는 상기 플레이트 라인(P/L)과의 전압 레벨차에 의해 데이터'1'이 라이트 된다.
반면에, 상기 비트라인(B/L)을 통하여 인가되는 데이터가 데이터'0'인 경우에는, 상기 비트라인(B/L)의 전압이 접지레벨 상태를 유지하게 되고, 디세이블 상태를 가지는 플레이트 라인(P/L)과의 전압차가 없으므로 아무런 동작도 일어나지 않는다. 상기 데이터 '1'의 라이트 동작은 상기 센스앰프 인에이블 신호(SAEN)가 디세이블 될 때까지 계속된다. 여기서 상기 센스 앰프 인에이블 신호(SAEN)는 다음 사이클의 외부어드레스 신호(XADD)가 인가되는 시점(토글링 시점)에서 디세이블 된다. 이후 비트라인(B/L)은 프리차아지(precharge) 되고 상기 워드라인(W/L)은 디세이블 된다.
본 발명의 실시예들에 따른 강유전체 메모리 장치를 구성하는 라이팅 제어 회로는, 도 4에서 설명된 제1실시예에서와 같이, 상기 메모리 셀에 제1논리 상태의 데이터를 라이팅하기 위한 제1라이팅 구간(t1)과 상기 제1논리 상태의 데이터와는 다른 제2논리 상태의 데이터를 라이팅하기 위한 제2라이팅 구간(t2)을, 외부 클럭 신호(EX_CLK)에 응답하여 제어하는 구성을 가질 수 있다. 또한, 상기 라이팅 제어회로는, 도 4에서 설명된 제2실시예에서와 같이, 비트라인(B/L)을 통하여 인가되는 데이터를 메모리 셀에 저장하기 위하여, 상기 메모리 셀에 연결된 플레이트 라인(P/L)에 인가되는 플레이트 제어신호의 레벨 상태를, 외부에서 입력되는 제1제어신호 및 제2제어신호에 응답하여 제어하도록 구성될 수 있다. 상기 제1제어신호는 외부 클럭 신호(EX_CLK)이며, 상기 제2제어신호는 상기 강유전체 메모리 장치에 구비되는 센스앰프를 인에이블 하기 위한 센스 앰프 인에이블 신호(SAEN)이다. 상기 본 발명의 제1실시예에서는 외부 클럭 신호(EX_CLK)만에 의하여 상기 플레이트 라인(P/L)의 디세이블 시점을 제어하였으나 본 발명의 다른 실시예에서는 상기 외부 클럭 신호(EX_CLK)와 상기 센스 앰프 인에이블 신호(SAEN)에 응답하여 상기 플레이트 라인의 디세이블 시점을 제어하게 된다.
도 5는 도 4에서 동작이 설명된 본 발명의 제2실시예에 따른 강유전체 메모리 장치를 구성하는 라이팅 제어회로의 일예를 나타낸 것이다. 여기서, 본 발명의 제1실시예에 따른 강유전체 메모리 장치를 구성하는 라이팅 제어회로는 상기 제2실시예로써 예시된 도 5의 라이팅 제어회로에서 센스앰프 인에이블 신호(SAEN)가 입력되지 않도록 하여 간단히 구현될 수 있으므로 설명을 생략한다.
도 5에 도시된 바와 같이, 본 발명의 제2실시예에 따른 강유전체 메모리 장 치를 구성하는 라이팅 제어회로(100)는, 인버터 회로(I102,I104,I106,I108,I110,I112), 낸드회로(NA102,NA104,NA106,NA108), 트랜지스터(P102), 딜레이(D102), 숏펄스 발생기(SPG;short pulse generator)(102,104)를 구비하여 도 5에 도시된 바와 같은 결선 구조를 가진다.
상기 라이팅 제어회로(100)는 플레이트 라인(P/L) 인에이블 경로(110)와 플레이트 라인(P/L) 디세이블 경로(120)를 가진다.
상기 플레이트 라인(P/L) 인에이블 경로(110)는 어드레스 신호(XADD)가 인가되는 경우에 플레이트 라인(P/L)을 인에이블 시키기 위한 경로이다. 또한 상기 플레이트 라인(P/L) 디세이블 경로는 상기 인에이블 되어 있는 플레이트 라인(P/L)의 디세이블시키기 위한 경로이다. 상기 플레이트 라인(P/L) 디세이블 경로에서는 외부 클럭 신호(EX_CLK)가 하이레벨에서 로우 레벨로 천이하는 시점(반주기 시점)과 센스 앰프 인에이블 신호(SAEN)의 인에이블 시점 중 늦은 시점을 기준으로 일정 딜레이(RC delay) 경과 후에 상기 플레이트 라인(P/L)이 디세이블 되도록 하여 제1라이팅 구간 및 제2라이팅 구간을 안정적으로 확보하게 된다.
도 6은 도 5의 숏펄스 발생기(SPG)의 일 예를 나타낸 것이다.
도 6에 도시된 바와 같이, 도 5의 라이팅 제어회로(100)를 구성하는 숏펄스 발생기(102,104)의 구성은 서로 동일하므로 하나의 숏펄스 발생기(102)에 대해서만 설명한다.
상기 숏펄스 발생기(102)는, 인버터(I202,I204,I206)와 낸드회로(Na202)를 구비하여 도 6에 도시된 바와 같은 결선구조를 가진다. 상기 숏펄스 발생기 (102,104)는 인가되는 제어신호(IN)에 응답하여 그에 따른 숏펄스(OUT)를 발생시킨다.
상기와 같은 라이팅 제어회로(100)는 하나의 예에 불과한 것이며, 본 발명의 기술분야에서 통상의 지식을 가진자에 의하여 용이하게 동일또는 유사한 동작을 수행하는 라이팅 제어회로를 다양한 방법으로 구현할 수 있을 것이다.
상술한 본 발명에 따른 강유전체 메모리 장치는 상기 외부클럭 신호(EX_CLK)에 동기되어 동작되는 동기형 강유전체 메모리 장치에 적용될 수 있다. 만일 상기 본 발명에 따른 강유전체 메모리 장치가 비동기형 메모리 장치일 경우에는 별도의 테스트 핀을 통하여 상기 외부 클럭 신호(EX_CLK)가 입력되게 된다. 이 경우에는 제1라이팅 구간과 제2라이팅 구간에서 라이트된 데이터의 신뢰성을 테스트하기 위한 테스트 목적으로 사용될 수 있다. 즉 상기 제1라이팅 구간과 상기 제2라이팅 구간을 제어하면서 라이팅 되는 데이터의 신뢰성을 테스트하게 된다.
상술한 바와 같이, 본 발명에서는 강유전체 메모리 장치의 라이팅 구간들을 외부클럭신호 만에 응답하여 제어하거나 센스앰프 인에이블 신호 및 상기 외부클럭 신호를 통하여 제어함에 의하여, 사이클 타임에 따라 데이터의 라이팅 구간이 가변되도록 할 수 있으며 저장된 데이터의 신뢰성을 테스트할 수도 있게된다. 따라서, 안정된 라이트 동작을 수행할 수 있는 강유전체 메모리 장치가 구현된다.
본 발명의 일 실시예에서는, 도 1의 히스테리시스 루프의 상태점(B)에 데이터 "0"이 대응되고, 상태점(D)에 데이터 "1"이 대응되는 경우를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 상태점(B) 에 데이터 "1"이 대응되고 상태점(D)에 데이터 "0"이 대응되도록 할 수 있다. 또한 상기 제1라이팅 구간을 데이터 '0'의 라이팅 구간으로 하고 상기 제2라이팅 구간을 데이터 '1'의 라이팅 구간으로 하는 경우의 동작을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 용이하게 상기 제1라이팅 구간을 데이터'1'의 라이팅 구간으로 하고 상기 제2라이팅 구간을 데이터 '0'의 라이팅 구간으로 하여 동작하도록 구성할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 외부클럭신호만으로 데이터의 라이팅 구간을 제어하거나, 외부클럭신호와 센스앰프 인에이블 신호에 응답하여 데이터의 라이팅 구간을 사이클 타임에 따라 가변적으로 제어함에 의하여 안정적인 데이터의 라이팅이 가능해지는 효과가 있다. 또한 테스트를 통하여 메모리 셀에 저장된 데이터의 신뢰성을 테스트 할 수도 있게 된다.

Claims (20)

  1. 강유전체 메모리 장치에 있어서:
    하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하되, 상기 액세스 트랜지스터는 비트라인과 상기 강유전체 커패시터 사이에 연결되며 게이트에 워드라인이 연결되는 구조를 가지며, 상기 강유전체 커패시터는 일단이 상기 액세스 트랜지스터에 연결되고 타단은 플레이트 라인에 연결되는 구조를 가지는 메모리 셀과;
    외부 클럭 신호에 응답하여 상기 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 제어함에 의하여, 상기 메모리 셀에 제1논리 상태의 데이터를 라이팅하기 위한 제1라이팅 구간과, 상기 제1논리 상태의 데이터와는 다른 제2논리 상태의 데이터를 라이팅하기 위한 제2라이팅 구간을 제어하는 라이팅 제어회로를 구비함을 특징으로 하는 강유전체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1라이팅 구간에서 상기 제2라이팅 구간으로의 변경시점은 상기 외부클럭신호의 반주기 경과시점임을 특징으로 하는 강유전체 메모리 장치.
  3. 삭제
  4. 삭제
  5. 제2항에 있어서,
    상기 제1논리 상태의 데이터는 데이터 '0'이며, 상기 제2논리 상태의 데이터는 데이터 '1'임을 특징으로 하는 강유전체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1라이팅 구간은 상기 플레이트 제어신호가 제1레벨 상태를 가지는 구간이며, 상기 제2라이팅 구간은 상기 플레이트 제어신호가 상기 제1레벨 상태와는 다른 제2레벨 상태를 가지는 구간임을 특징으로 하는 강유전체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1레벨은 전원전압 레벨이며, 상기 제2레벨은 접지레벨임을 특징으로 하는 강유전체 메모리 장치.
  8. 제7항에 있어서,
    상기 강유전체 메모리 장치는 상기 외부클럭 신호에 동기되어 동작하는 동기형 강유전체 메모리 장치임을 특징으로 하는 강유전체 메모리 장치.
  9. 제7항에 있어서,
    상기 강유전체 메모리 장치는 비동기형 반도체 메모리 장치이며, 상기 외부 클럭 신호는 별도의 테스트 핀을 통하여 인가됨을 특징으로 하는 강유전체 메모리 장치.
  10. 강유전체 메모리 장치에 있어서:
    하나의 액세스 트랜지스터와 하나의 강유전체 커패시터를 구비하되, 상기 액세스 트랜지스터는 비트라인과 상기 강유전체 커패시터 사이에 연결되며 게이트에 워드라인이 연결되는 구조를 가지며, 상기 강유전체 커패시터는 일단이 상기 액세스 트랜지스터에 연결되고 타단은 플레이트 라인에 연결되는 구조를 가지는 메모리 셀과;
    외부에서 입력되는 제1제어신호 및 제2제어신호에 응답하여 상기 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 변경함에 의하여, 상기 비트라인을 통하여 인가되는 데이터의 라이팅 동작을 제어하는 라이팅 제어회로를 구비함을 특징으로 하는 강유전체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1제어신호는 외부 클럭 신호이며, 상기 제2제어신호는 상기 강유전체 메모리 장치에 구비되는 센스앰프를 인에이블 하기 위한 센스 앰프 인에이블 신호임을 특징으로 하는 강유전체 메모리 장치.
  12. 삭제
  13. 제11항에 있어서,
    상기 강유전체 메모리 장치는 상기 외부클럭 신호에 동기되어 동작하는 동기형 강유전체 메모리 장치임을 특징으로 하는 강유전체 메모리 장치.
  14. 제13항에 있어서,
    상기 라이팅 제어회로는, 상기 외부 클럭신호의 반주기 경과시점과 상기 센스 앰프 인에이블 신호 발생시점 중 늦은 시점에서 일정 딜레이 경과 이후에, 상기 플레이트 제어신호의 레벨 상태가 변화되도록 제어함을 특징으로 하는 강유전체 메모리 장치.
  15. 제14항에 있어서,
    상기 플레이트 제어신호는 전원전압 레벨에서 접지레벨로 변화됨을 특징으로 하는 강유전체 메모리 장치.
  16. 외부클럭 신호에 동기되어 동작하는 동기형 강유전체 메모리 장치의 라이팅 구간 제어방법에 있어서:
    메모리 셀에 제1논리 상태의 데이터 또는 상기 제1논리 상태와는 다른 제2논리 상태의 데이터가 인가되는 단계와;
    상기 외부클럭 신호에 응답하여 상기 메모리 셀에 연결된 플레이트 라인에 인가되는 플레이트 제어신호의 레벨 상태를 변화시킴에 의해, 상기 제1논리 상태의 데이터가 라이팅 되기 위한 제1라이팅 구간과 상기 제2논리 상태의 데이터가 라이팅 되기 위한 제2라이팅 구간을 제어하는 단계를 구비함을 특징으로 하는 강유전체 메모리 장치의 라이팅 구간 제어방법.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1라이팅 구간에서 상기 제2라이팅 구간으로의 변경시점은 상기 외부클럭신호의 반주기 경과 시점임을 특징으로 하는 강유전체 메모리 장치의 라이팅 구간 제어방법.
  19. 제18항에 있어서,
    상기 제1라이팅 구간은 상기 플레이트 제어신호가 제1레벨 상태를 가지는 구간이며, 상기 제2라이팅 구간은 상기 플레이트 제어신호가 상기 제1레벨 상태와는 다른 제2레벨 상태를 가지는 구간임을 특징으로 하는 강유전체 메모리 장치의 라이팅 구간 제어방법.
  20. 제19항에 있어서,
    상기 제1레벨은 전원전압 레벨이며, 상기 제2레벨은 접지레벨임을 특징으로 하는 강유전체 메모리 장치의 라이팅 구간 제어방법.
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