KR20010046254A - 강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는방법 - Google Patents

강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는방법 Download PDF

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Abstract

여기에 개시된 행과 열로 배열된 복수 개의 강유전체 메모리 셀들의 어레이를 포함하는 강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는 방법은, 우선 칩 인에이블 신호에 응답하여 외부로부터 입력되는 행 어드레스 신호에 대응하는 행을 선택한다. 다음 상기 칩 인에이블 신호에 응답하여 외부로부터 입력되는 열 어드레스 신호들에 대응하는 복수 개의 열 어드레스들을 발생한다. 그리고 나서 상기 열 어드레스들에 대응하는 열 선택 라인을 선택하기 위한 열 선택 신호를 출력한다. 여기서, 상기 외부로부터 입력되는 열 어드레스 신호는 상기 선택된 행과 연결된 메모리 셀들 모두를 순차적으로 선택하기 위한 신호이다. 이러한 기입 방법에 의하면 강유전체 랜덤 액세스 메모리 장치의 기입 동작 속도가 줄어들고 전력 소모가 감소된다. 더욱이, 상기 강유전체 랜덤 액세스 메모리 장치에 구비되는 강유전체 커패시터의 동작 횟수를 감소시킴으로써 신뢰성을 향상시킬 수 있다.

Description

강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는 방법{METHOD OF WRITING THE FERROELECTRIC RANDOM ACCESS MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 강유전체 메모리 장치에 데이터를 기입하는 방법에 관한 것이다.
강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory : FRAM) 장치는 비휘발성이면서 고속/저전압 동작이 가능하여 최근 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다.
강유전체 메모리 장치에 구성되는 메모리 셀은 강유전체 커패시터(Ferroelectric CAPacitor : FCAP)의 전기적 분극 상태에 따라 데이터의 로직 상태('0' 또는 '1')를 저장한다. 강유전체 커패시터의 두 전극 사이에는 LZT(Lead Zirconate Titanate)와 같은 강유전 물질이 채워진다. 상기 강유전체 커패시터의 강유전 물질은 양단에 인가되는 전계의 방향에 따라 분극(polarization)된다. 분극 상태를 바꿀 수 있는 전압 즉, 스위칭 드레솔드 전압(switching threshold voltage)을 강제(coercive) 전압이라 한다. 강유전체 커패시터의 양단에 인가되는 전압에 따른 챠지 특성은 히스테리시스 특성을 가지며 분극 상태에 따라 강유전체 커패시터를 통해 흐르는 전류의 양이 변화된다. 상기 강제 전압보다 높은 전압이 상기 강유전체 커패시터에 인가되면 그 극성에 따라 분극 상태가 변화된다. 더욱이, 인가 전압이 제거되더라도 강유전체 커패시터의 분극 상태는 그대로 유지된다.
메모리 셀에 저장된 데이터의 독출(read)은 상기 강유전체 커패시터의 양단에 전압을 인가할 때 비트 라인에 여기되는 전하량의 변화를 감지하는 것으로 수행된다. FRAM의 집적도를 향상시키기 위하여 한번에 여러 개의 메모리 셀의 상태를 감지하되 선택된 메모리 셀의 데이터만 출력으로 전달하고 나머지 셀은 감지 상태를 유지한다. 강유전 물질의 특성상 독출 동작을 수행하면 저장된 데이터가 파괴(destructive read out : DRO)되므로 선택된 메모리 셀을 비롯하여 독출 동작이 수행된 메모리 셀들에 대한 재기입(write-back)을 수행해야 한다.
종래의 FRAM의 독출 동작에 대한 타이밍도가 도 1에 도시되어 있다.
도 1을 참조하면, 독출 동작시 칩 인에이블 신호(XCEB)가 인에이블되면 감지 증폭기는 선택된 워드 라인(WL0)과 연결된 셀에 저장된 데이터를 감지하고 래치한다. 다음, 선택된 비트 라인들(BL0i)과 연결된 셀에 저장된 데이터들은 출력 버퍼를 통해 외부로 출력되고, 비선택된 열 선택 라인과 관련된 나머지 셀들은 감지 동작 및 재기입 동작만 수행되므로 불필요한 동작 전류의 양을 증가시킨다. 더욱이, 강유전체 커패시터에 동작 전압이 인가되는 횟수가 증가되어 제품의 특성을 저하시키는 요인이 된다.
도 2는 FRAM의 기입 동작에 대한 타이밍 도이다. 도 2를 참조하면, 칩 인에이블 신호(XCEB)가 인에이블되면 선택된 워드 라인(WL0)과 연결된 메모리 셀들에 저장된 데이터들이 감지 증폭기에 래치된다. 다음, 외부로부터 인가되는 데이터가 선택된 비트 라인들(BL0i)과 연결된 메모리 셀에 외부로부터 인가된 데이터가 저장된다. 기입 동작은 상기 독출 동작과 유사하게 선택된 셀뿐만 아니라 모든 셀에 대한 감지 동작 및 재기입 동작을 수행해야 하므로 불필요한 동작 전류의 양을 증가시킨다. 그리고, 강유전체 커패시터에 동작 전압이 인가되는 횟수가 증가되어 제품의 특성을 저하시키는 요인이 된다.
따라서, 본 발명의 목적은 기입 동작시 선택된 워드 라인과 연결된 메모리 셀들이 모두 감지 증폭기에서 래치되고 감지되는 특성을 이용하여 기입 동작 속도를 향상시키고 전력 소모도 감소시킬 수 있는 강유전체 랜덤 액세스 메모리 장치의 데이터 기입 방법을 제공하는데 있다.
도 1은 종래의 강유전체 랜덤 액세스 메모리 장치의 독출 동작에 대한 타이밍 도;
도 2는 종래의 강유전체 랜덤 액세스 메모리 장치의 기입 동작에 대한 타이밍 도;
도 3은 본 발명의 바람직한 실시예에 따른 강유전체 랜덤 액세스 메모리 장치의 회로 구성을 보여주는 블록도;
도 4는 도 3에 도시된 행 어드레스 버퍼의 입/출력 관계를 보여주는 도면;
도 5는 도 3에 도시된 열 어드레스 버퍼의 구성을 보여주는 도면;
도 6은 도 3에 도시된 강유전체 랜덤 액세스 메모리 장치의 독출 동작시의 타이밍 도; 그리고
도 7은 도 3에 도시된 강유전체 랜덤 액세스 메모리 장치의 기입 동작시의 타이밍 도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 메모리 셀 어레이 12 : 열 어드레스 버퍼
14 : 행 어드레스 버퍼 16 : 칩 인에이블 버퍼
18 : 제어 회로 20 : I/O 버퍼
22 : 열 디코더 24 : 행 디코더
26 : 기준 전압 발생기 28 : 출력 버퍼/기입 드라이버
30 : 감지 증폭기 32 ~ 38 : 래치 회로
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 행과 열로 배열된 복수 개의 강유전체 메모리 셀들의 어레이를 포함하는 강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는 방법은 우선 칩 인에이블 신호에 응답하여 외부로부터 입력되는 행 어드레스 신호에 대응하는 행을 선택한다. 다음 상기 칩 인에이블 신호에 응답하여 외부로부터 입력되는 열 어드레스 신호들에 대응하는 복수 개의 열 어드레스들을 발생한다. 그리고 나서 상기 열 어드레스들에 대응하는 열 선택 라인을 선택하기 위한 열 선택 신호를 출력한다. 여기서, 상기 외부로부터 입력되는 열 어드레스 신호는 상기 선택된 행과 연결된 메모리 셀들 모두를 순차적으로 선택하기 위한 신호이다.
바람직한 실시예에 있어서, 상기 열 선택 신호 출력 단계는 외부로부터 입력되는 데이터를 데이터 라인으로 전달하고 나서 수행된다.
(작용)
이와 같은 방법에 의해서, 강유전체 랜덤 액세스 메모리 장치의 기입 동작 속도가 줄어들고 전력 소모가 감소된다. 더욱이, 상기 강유전체 랜덤 액세스 메모리 장치에 구비되는 강유전체 커패시터의 동작 횟수를 감소시킴으로써 신뢰성을 향상시킬 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 7을 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 강유전체 랜덤 액세스 메모리(FRAM) 장치의 회로 구성을 보여주는 블럭도이다.
도 3을 참조하면, 상기 FRAM은 하나의 NMOS 트랜지스터(MN0)와 하나의 강유전체(FCAP0)가 하나의 메모리 셀로 구성되고, 이러한 메모리 셀들이 행과 열로 배열된 메모리 셀 어레이(10)를 포함한다. 상기 메모리 셀 어레이(10)에는 다수 개의 워드 라인들(WL0 ~ WLm)과 다수 개의 비트 라인들(BL1 ~ BLn)이 제공된다.
도 4는 도 3에 도시된 행 어드레스 버퍼의 입/출력 관계를 보여주는 도면이다.
도 4를 참조하면, 상기 행 어드레스 버퍼(14)는 칩 인에이블 버퍼(16)로부터 출력되는 칩 인에이블 신호(CE)에 응답하여 행 어드레스 신호(XA_ROW)를 래치한 후 행 어드레스 신호들(A_ROWi, A_ROWiB)을 출력한다. 상기 행 어드레스 버퍼(14)는 상기 칩 인에이블 신호(XCEB)가 비활성화 레벨(예를 들면, 하이 레벨)에서 활성화 레벨(예를 들면, 로우 레벨)로 천이하는 시점에만 상기 행 어드레스 신호를 래치하고, 그 이후에는 상기 행 어드레스 신호를 무시(invalid)한다.
도 5는 도 3에 도시된 열 어드레스 버퍼의 구성을 보여주는 도면이다.
도 5를 참조하면, 상기 열 어드레스 버퍼(12)는 PMOS 트랜지스터(MP1)와 PMOS 트랜지스터(MP2), NMOS 트랜지스터(MN1)로 구성된 인버터(IV1) 그리고 인버터들(IV2, IV3, IV4)을 포함한다. 상기 PMOS 트랜지스터들(MP1, MP2)과 NMOS 트랜지스터(MN1)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성된다. 상기 NMOS 트랜지스터(MN2)의 전류 통로는 상기 인버터(IV1)의 출력 단자와 접지 전압 사이에 형성된다. 상기 PMOS 트랜지스터(MP2)와 상기 NMOS 트랜지스터(MN1)의 게이트들은 외부로부터 인가되는 행 어드레스 신호(XA_COL)와 연결되고, 상기 PMOS 트랜지스터(MP1)와 상기 NMOS 트랜지스터(MN2)의 게이트들은 상기 칩 인에이블 버퍼(16)로부터 출력되는 칩 인에이블 신호(CE)와 연결된다.
상기 인버터(IV2)는 상기 인버터(IV1)의 출력 신호를 받아들여 반전시키고, 상기 인버터(IV3)는 상기 인버터(IV2)의 출력 신호를 받아들여 반전된 신호(A_COLi)를 출력한다. 상기 인버터(IV4)는 상기 인버터(IV1)의 출력 신호를 받아들여 반전된 신호(A_COLiB)를 출력한다.
계속해서 도 6 및 도 7을 참조하여 강유전체 랜덤 액세스 메모리 장치의 동작이 설명된다.
도 6은 도 3에 도시된 강유전체 랜덤 액세스 메모리 장치의 독출 동작시의 타이밍 도이고, 도 7은 기입 동작시의 타이밍 도이다.
먼저 도 6을 참조하면, 독출(READ) 동작은 상기 칩 인에이블 신호(CE)가 활성화됨으로써 개시된다. 상기 행 어드레스 버퍼(14)는 상기 칩 인에이블 신호(CE)에 응답하여 행 어드레스 신호(XA_ROW)를 래치한 후 행 디코더(24)로 제공한다. 상기 행 디코더(24)는 상기 행 어드레스 버퍼(14)로부터 입력되는 행 어드레스 신호에 대응하는 워드 라인(WL0)과 플레이트 라인(PL0)에 독출 전압을 인가한다. 상기 선택된 워드 라인(WL0)과 플레이트 라인(PL0)과 연결된 메모리 셀들에 저장된 데이터가 감지 증폭기(30)의 래치 회로들(32 ~ 28)에 래치된다. 다음, 열 어드레스 신호(XA_COL)에 대응하는 열 선택 라인들(Y0 ~ Yn)에 독출 전압을 순차적으로 인가함으로써 독출 동작이 수행된다. 이 때, 상기 열 어드레스 신호(XA_COL)는 도면에 도시된 바와 같이 0번째 열 선택 라인(Y0)부터 마지막 n번째 열 선택 라인(Yn)까지 순차적으로 선택하기 위한 신호이다. 다시 말하면, 선택된 워드 라인(WL0) 및 플레이트 라인(PL0)과 연결된 메모리 셀들이 열 방향으로 순차적으로 선택되고, 선택된 메모리 셀에 대한 독출 동작이 수행된다. 독출된 데이터는 데이터 버스들(SDL0 ~ SDLi)을 통해 데이터 출력 버퍼(28)로 전달된다.
도 7을 참조하면, 기입(WRITE) 동작은 상기 칩 인에이블 신호(CE)가 활성화됨으로써 개시된다. 상기 행 어드레스 버퍼(14)는 상기 칩 인에이블 신호(CE)에 응답하여 행 어드레스 신호(XA_ROW)를 래치한 후 행 디코더(24)로 제공한다. 상기 행 디코더(24)는 상기 행 어드레스 버퍼(14)로부터 입력되는 행 어드레스 신호에 대응하는 워드 라인(WL0)과 플레이트 라인(PL0)에 기입 전압을 인가한다. 다음, 열 어드레스 신호(XA_COL)에 대응하는 열 선택 라인(Y0)으로 기입할 데이터에 대응하는 전압을 인가함으로써 데이터 기입이 수행된다. 이 때, 상기 열 어드레스 신호(XA_COL)는 도면에 도시된 바와 같이 0번째 열 선택 라인(Y0)부터 마지막 n번째 열 선택 라인(Yn)까지 순차적으로 선택하기 위한 신호이다. 다시 말하면, 선택된 워드 라인(WL0) 및 플레이트 라인(PL0)과 연결된 메모리 셀들이 열 방향으로 순차적으로 선택되고, 선택된 메모리 셀에 대한 기입 동작이 수행된다.
도 7에서 T0, T1, …, Tk는 선택된 열 선택 라인과 연결된 메모리 셀에 대한 데이터 기입 수행 시간이다. 여기서, 상기 열 선택 라인들(Y0, Y1, …, Yk)은 선택된 셀에 기입하고자 하는 데이터가 데이터 라인들(SDL0 ~ SDLi)로 전달된 후 인에이블되고, 다음 열 선택 라인으로 기입하고자 하는 데이터가 상기 데이터 라인들(SDL0 ~ SDLi)에 전달되기 전에 디세이블된다. 예를 들면, 0번째 열 선택 라인(Y0)과 연결된 메모리 셀에 대한 기입 동작시, 상기 데이터 라인들(SDL0 ~ SDLi)로 데이터가 전달되고 나서 상기 0번째 열 선택 라인(Y0)이 인에이블되고 기입 동작이 종료되면 디세이블된다. 이어서 1번째 열 선택 라인(Y1)이 선택되는데 이 때에도 상기 데이터 라인들(SDL0 ~ SDLi)로 데이터가 전달되고 나서 상기 1번째 열 선택 라인(Y1)이 인에이블된다.
상술한 바와 같은 본 발명의 강유전체 랜덤 액세스 메모리 장치는 열 어드레스들을 순차적으로 변화시킴으로써 선택된 워드 라인과 연결된 메모리 셀들로/로부터 데이터를 기입/독출한다. 따라서, 종래에 하나의 워드 라인에 연결된 메모리 셀들로/로부터 데이터를 기입/독출할 때보다 동작 속도를 줄일 수 있고 전력 소모를 감소시킬 수 있다. 더욱이, 상기 강유전체 랜덤 액세스 메모리 장치에 구비되는 강유전체 커패시터의 동작 횟수를 감소시킴으로써 신뢰성을 향상시킬 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 강유전체 랜덤 액세스 메모리 장치의 동작 속도가 줄어들고 전력 소모가 감소된다. 더욱이, 상기 강유전체 랜덤 액세스 메모리 장치에 구비되는 강유전체 커패시터의 동작 횟수를 감소시킴으로써 신뢰성을 향상시킬 수 있다.

Claims (2)

  1. 행과 열로 배열된 복수 개의 강유전체 메모리 셀들의 어레이를 포함하는 강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는 방법에 있어서:
    칩 인에이블 신호에 응답하여 외부로부터 입력되는 행 어드레스 신호에 대응하는 행을 선택하는 단계와;
    상기 칩 인에이블 신호에 응답하여 외부로부터 입력되는 열 어드레스 신호들에 대응하는 복수 개의 열 어드레스들을 발생하는 단계와;
    상기 열 어드레스들에 대응하는 열 선택 라인을 선택하기 위한 열 선택 신호를 출력하는 단계를 포함하되;
    상기 외부로부터 입력되는 열 어드레스 신호는 상기 선택된 행과 연결된 메모리 셀들 모두를 순차적으로 선택하기 위한 신호인 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는 방법.
  2. 제 1 항에 있어서,
    상기 열 선택 신호 출력 단계는 외부로부터 입력되는 데이터를 데이터 라인으로 전달하고 나서 수행되는 것을 특징으로 하는 강유전체 랜덤 액세스 메모리 장치에 데이터를 기입하는 방법.
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