JP3990334B2 - 半導体集積回路装置およびその動作方法 - Google Patents
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Description
図1はこの発明の第1実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図2はその一回路例を示す回路図、図3はその一動作例を示す動作波形図である。
2.VSS(=0V)
3.VPLL(VINT>VPLL>VSS)
〔待機状態〕
待機状態では、信号STBY、STBY’はそれぞれ“HIGH”レベルとなり、プレート線PL、/PLの電位はともに電位VPLLに制御される。
プレート線PLが選択、プレート線/PLが非選択と仮定する。
本第2実施形態は、第1実施形態に係る半導体集積回路装置に、計時回路を設け、チップの活性化時間に応じて、非選択メモリセルのキャパシタ両端の電位差を軽減する動作、例えば、同電位にする動作を行うようにしたものである。
図13はこの発明の第3実施形態に係る半導体集積回路装置の一回路例を示す回路図である。
図16はこの発明の第4実施形態に係る半導体集積回路装置の一構成例を示すブロック図、図17はその一回路例を示す回路図、図18はその一動作例を示す動作波形図である。
例えば、10クロック以上連続して強誘電体メモリを活性化することができず、周期的に強誘電体メモリを非活性にする制御を行わなければならない。第1〜第4実施形態に係る強誘電体メモリを、このようなロジック混載用途に用いれば、事実上無制限の長時間、強誘電体メモリを活性化し続けても、非選択メモリセルのデータの劣化が抑制されるため、周期的に強誘電体メモリを非活性にする必要はなく、制御の簡易化と消費電力の減少、ロジック部の計算効率の向上などが実現される。
Claims (8)
- セルトランジスタ(T)のソース〜ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したTC並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置であって、
第1ビット線、及び第2ビット線と、
第1プレート線、及び第2プレート線と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第1選択トランジスタを介して前記第1ビット線に接続し、他方の端子を前記第1プレート線に接続した第1TC並列ユニット直列接続構造と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第2選択トランジスタを介して前記第2ビット線に接続し、他方の端子を前記第2プレート線に接続した第2TC並列ユニット直列接続構造と、
前記第1TC並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第2TC並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線と、
待機状態において、前記第1、第2プレート線の電位をそれぞれ第1電位に制御し、
活性状態において、前記第1TC並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第1プレート線の電位を前記第1電位から第2電位に制御し、前記第2プレート線の電位を前記第1電位から第3電位に制御するプレート線電位制御回路と、
前記選択されたユニットセルのキャパシタから電荷が前記第1ビット線に転送された後、前記第2ビット線の電位を前記第3電位に制御するビット線電位制御回路と
を具備し、
前記第1、第2、第3電位は、前記第2電位>前記第1電位>前記第3電位の関係を満たし、
前記第2電位は、電源電位であり、
前記第3電位は、接地電位であることを特徴とする半導体集積回路装置。 - 前記プレート線電位制御回路は、前記第1プレート線の電位を前記第2電位に制御した後、前記第3電位に制御することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1、第2プレート線以外のプレート線は、前記活性状態において、前記第1電位を維持することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記ビット線電位制御回路は、前記選択されたユニットセルのキャパシタから電荷が前記第1ビット線に転送された後、前記第1ビット線の電位を前記第3電位に制御することを特徴とする請求項1に記載の半導体集積回路装置。
- 前記第1ビット線に転送された電荷を信号とし、前記第2ビット線を相補ビット線として、前記信号を増幅する増幅器と、
前記増幅器を前記第1、第2ビット線から電気的に切断するスイッチとを、さらに具備し、
前記スイッチは、前記第2ビット線の電位を前記第3電位に制御する際、前記増幅器を前記第2ビット線から電気的に切断することを特徴とする請求項1に記載の半導体集積回路装置。 - セルトランジスタ(T)のソース〜ドレイン間にキャパシタ(C)の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したTC並列ユニット直列接続型強誘電体メモリを有する半導体集積回路装置の動作方法であって、
第1ビット線、及び第2ビット線と、
第1プレート線、及び第2プレート線と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第1選択トランジスタを介して前記第1ビット線に接続し、他方の端子を前記第1プレート線に接続した第1TC並列ユニット直列接続構造と、
前記直列に接続された複数のユニットセルを含み、一方の端子を、第2選択トランジスタを介して前記第2ビット線に接続し、他方の端子を前記第2プレート線に接続した第2TC並列ユニット直列接続構造と、
前記第1TC並列ユニット直列接続構造に含まれたセルトランジスタのゲート、及び前記第2TC並列ユニット直列接続構造に含まれたセルトランジスタのゲートに接続されるワード線とを有し、
待機状態において、前記第1、第2プレート線の電位をそれぞれ第1電位に制御し、
活性状態において、前記第1TC並列ユニット直列接続構造に含まれたユニットセルが選択されたとき、前記第1プレート線の電位を前記第1電位から第2電位に制御し、前記第2プレート線の電位を前記第1電位から第3電位に制御し、
前記選択されたユニットセルのキャパシタから電荷が前記第1ビット線に転送された後、前記第2ビット線の電位を前記第3電位に制御し、
前記第1、第2、第3電位は、前記第2電位>前記第1電位>前記第3電位の関係を満たし、
前記第2電位は、電源電位であり、
前記第3電位は、接地電位であることを特徴とする半導体集積回路装置の動作方法。 - 前記第1プレート線の電位を前記第2電位に制御した後、前記第3電位に制御することを特徴とする請求項6に記載の半導体集積回路装置の動作方法。
- 前記第1、第2ビット線が配置されるメモリセルアレイとは異なるメモリセルアレイに配置された第3、第4ビット線と、
一端、及び他端を有し、前記第1、第3ビット線を一端に電気的に接続し、前記第2、第4ビット線を他端に電気的に接続した前記第1、第2、第3、第4ビット線で共有された増幅器とを具備し、
前記選択されたユニットセルのキャパシタから電荷が前記第1ビット線に転送された後、前記増幅器から前記第2ビット線を電気的に切断し、前記第4ビット線を前記増幅器に電気的に接続することを特徴とする請求項6に記載の半導体集積回路装置の動作方法。
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