JP2008198304A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、読み出し信号READの入力後所定のタイミングでセンスノード11aを初期化する初期化信号EQLを出力すると共に、入力後所定のタイミングでセンスアンプ14を活性化させるための読み出し動作用センスアンプ活性化信号NASEを出力する制御回路21と、通常のデータ読み出しが実行される場合に、読み出し動作用センスアンプ活性化信号NASEをセンスアンプ活性化信号SAEとして出力する一方、アンチフューズ11のゲート絶縁膜を破壊される前のテストの実行が指示された場合に、読み出し信号READの反転信号をセンスアンプ活性化信号SAEとして出力する切り替え回路22とを備える。
【選択図】図1
Description
(第1実施形態の構成)
図1を参照して、本発明の第1実施形態に係る不揮発性半導体記憶装置の構成を説明する。図1は、本発明の第1実施形態に係る不揮発性半導体記憶装置の概略図を示す。図1に示すように、第1実施形態に係る不揮発性半導体記憶装置は、主に、データを記憶する第1記憶部10Aと、その第1記憶部10Aの動作モードを制御する第1動作制御部20Aとから構成されている。
次に、第一実施形態におけるデータの書き込み動作について説明する。
次に、図2を参照して、第1実施形態における読み出し動作について説明する。図2は、第1実施形態における読み出し動作を説明するための動作波形図である。読み出し動作において終始、書き込み指示信号WRITE及び0マージンテスト信号ZMTは、非活性化状態、つまり、0Vに保たれる。0マージンテスト信号ZMTが0Vに保たれるので、切り替えスイッチ22は、読み出し動作用センスアンプ活性化信号NASEをセンスアンプ制御信号SAEとして出力する。
次に、図3を参照して、第1実施形態における0マージンテスト動作について説明する。図3は、第1実施形態における0マージテスト動作を説明するための動作波形図である。読み出し動作において、終始、書き込み指示信号WRITEは非活性状態、つまり、接地電位0Vに保持され、0マージンテスト信号ZMTは活性状態、つまり電源電位たとえば1.2Vに保持される。
第1実施形態により、次のような効果が得られる。まず、読み出し動作において、アンチフューズ素子11に記憶されているデータが、0か1かを判定するための読み出し動作用電流閾値は、主にセンスノード充電時間により設定される。ここで、センスノード充電時間は、不揮発性半導体記憶装置内の回路定数により設定される内部パラメータである。したがって、読み出し動作用電流閾値は、その絶対値を正確に設定することは難しいが、外部入力信号のタイミングによらず一定となる。つまり、読み出し動作用電流閾値は、不揮発性半導体記憶装置の使用状況の影響を受けず一定にすることができる。
(第2実施形態の構成)
次に、図4を参照して、本発明の第2実施形態に係る不揮発性半導体記憶装置の構成を説明する。なお、第2実施形態において、第1実施形態と同様の構成については、同一符号を付し、その説明を省略する。
次に、第2実施形態の効果について説明する。第2実施形態は、第1実施形態と同様の効果を得ることができる。つまり、0マージンテストを利用することにより、絶縁特性の悪いアンチフューズ素子を正確に検知することが可能となる。また、それら抽出された絶縁特性の悪いアンチフューズ素子を冗長セルと置換するなどの手段により救済することにより、ゲート絶縁膜の薄膜化に伴う0データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。なお、その主要な構成要件である第1動作制御部20A(センスノード充電時間制御回路21、切り替えスイッチ22、インバータ23)は、不揮発性半導体記憶装置内の複数の記憶手段(第1記憶部10A)により共有することが可能である。したがって、第1動作制御部20Aを実装することによる面積の増加および消費電力の増加を小さく抑えることができる。
(第3実施形態の構成)
次に、図5を参照して、第3実施形態係る不揮発性半導体記憶装置の構成を説明する。なお、第3実施形態において、第1及び第2実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第3実施形態にかかる不揮発性半導体記憶装置の動作は、第1実施形態とほぼ同様であるので、詳細な説明を省略する。ただし、書き込み動作、読み出し動作、及び0マージンテスト動作において、その動作に先立ち、外部から与えられるアドレス信号Addressによって選ばれる任意の一本のワード線WL<0>〜WL<7>が活性化される。そして、その活性化されたワード線に接続される8個のメモリセル10Cbは、それぞれビット線BL<0>〜BL<7>へ電気的に接続され、他のメモリセルはビット線BL<0>〜BL<7>から電気的に切断される。つまり、上記のメモリセル選択手順が必要である以外は第3実施形態の書き込み動作、読み出し動作および0マージンテスト動作は、第1実施形態と同じである。
次に、第3実施形態にかかる不揮発性半導体記憶装置の効果について説明する。第3実施形態は、第1実施形態と同様の効果を得ることができる。つまり、0マージンテストを利用することにより、絶縁特性の悪いアンチフューズ素子11を正確に検知することが可能となる。また、それら抽出された絶縁特性の悪いアンチフューズ素子11を冗長セルと置換するなどの手段により救済することにより、ゲート絶縁膜の薄膜化に伴う0データの保持特性の悪化を許容し、安価で信頼性が高い不揮発性半導体記憶装置を提供することが可能となる。なお、その主要な構成要件である第1動作制御部20A(センスノード充電時間制御回路21、切り替えスイッチ22、インバータ23)は、不揮発性半導体記憶装置内の複数のセンスノード初期化回路13とセンスアンプ14により共有することが可能であるため、それを実装することによる面積の増加および消費電力の増加は小さく抑えられている。
(第4実施形態の構成)
次に、図6を参照して、本発明の第4実施形態に係る不揮発性半導体記憶装置の構成を説明する。なお、第4実施形態において、第1〜第3実施形態と同様の構成は、同一符号を付し、その説明を省略する。
次に、図7を参照して、第4実施形態における読み出し動作について説明する。なお、第4実施形態において、書き込み動作は、第1〜第3実施形態と同様であるので、その説明を省略する。読み出し動作において終始、書き込み指示信号WRITE、及び0マージンテスト信号ZMTは、非活性状態、つまり、接地電位0Vに保持される。したがって、切り替えスイッチ22は、読み出し動作用センスアンプ活性化信号NASEをセンスアンプ活性化信号SAEとして出力する。
次に、図8を参照して、第4実施形態における0マージンテスト動作について説明する。読み出し動作において終始、書き込み指示信号WRITEは、非活性状態、つまり、接地電位0Vに保持され、0マージンテスト信号ZMTは活性状態、つまり、電源電位たとえば1.2Vに保持される。したがって、切り替えスイッチ22は、内部読み出し信号IREADの反転信号をセンスアンプ活性化信号SAEとして出力する。
次に、第4実施形態に係る不揮発性半導体記憶装置の効果について説明する。まず、読み出し動作において、アンチフューズ素子11に記憶されているデータが0か1かを判定するための読み出し動作用電流閾値は、主にセンスノード充電時間により設定される。ここで、センスノード充電時間は、不揮発性半導体記憶装置内の回路定数により設定される内部パラメータである。したがって、読み出し動作用電流閾値は、その絶対値を正確に設定することは難しいが、外部入力信号のタイミングによらず一定となる。つまり、読み出し動作用電流閾値は、不揮発性半導体記憶装置の使用状況の影響を受けず一定にすることができる。
(第5実施形態の構成)
次に、図9を参照して、本発明の第5実施形態に係る不揮発性半導体記憶装置の構成を説明する。なお、第5実施形態において、第1〜第4実施形態と同様の構成は、同一符号を付し、その説明を省略する。
次に、図10を参照して、第5実施形態に係る不揮発性半導体記憶装置の0マージンテスト動作について説明する。なお、第5実施形態の書き込み動作は、第1実施形態と同様であるため、その説明を省略する。同様に、第5実施形態の読み出し動作は、第4実施形態と同様であるため、その説明を省略する。
次に、第5実施形態に係る不揮発性半導体記憶装置の効果について説明する。第5実施形態において、0マージンテスト動作におけるセンスノード充電時間をクロック信号CLKのパルス幅によって、外部から自由に、かつ、精度よく制御することが可能になる。換言すると、クロック信号CLKのパルス幅によって、センスアンプ活性化信号SAEのパルス幅を制御することができる。提供される0マージンテスト機能は、半導体チップの製造後及びパッケージング工程前のチップ選別テストにおいて用いられることが想定される。その場合において、クロック信号を含む外部から入力される信号は、集積回路動作検査用のテスタによって供給される。この場合、クロック信号のパルス幅を操作することは比較的容易である。むしろ、数msを超えるような長いタイミングを制御する場合には、テスタに実装されているタイマーを利用する方が効率的であり、精度もよいため、クロック信号のパルス幅を操作する本実施形態の方が、第1〜第4実施形態よりも好ましい。
上述した第1〜第5実施形態のように、0マージンテスト動作のセンスノード充電時間の制御を外部信号により制御する方式には、その他に様々な実施形態が考えられる。しかし、そのいずれにおいても、本発明の要旨である構成を採用する構成であればよい。本発明の要旨である構成は、読み出し動作のセンスノード充電時間を、遅延回路による内部タイミング信号で制御し、0マージンテスト動作のセンスノード充電時間を外部信号により制御し、その制御方式を切り替えスイッチにより選択するというものである。本発明の要旨である構成を有したものであれば、上記実施形態と同様の効果を得ることが可能である。
Claims (5)
- MOSトランジスタのゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチフューズ素子からなるメモリセルと、
前記アンチフューズ素子に一端が接続されるセンスノードと、
センスアンプ活性化信号に従い活性化して前記センスノードの電位と参照電位とを比較増幅するセンスアンプと、
初期化信号に従い前記センスノードの電位を初期化する初期化回路と、
外部から入力される外部信号の入力後所定のタイミングで前記初期化信号を出力すると共に、前記外部信号の入力後所定のタイミングで前記センスアンプを活性化させるための第1活性化信号を出力する制御回路と、
通常のデータ読み出しが実行される場合に、前記第1活性化信号を前記センスアンプ活性化信号として出力する一方、前記ゲート絶縁膜を破壊される前のメモリセルのテストの実行が指示された場合に、前記外部信号の反転信号を前記センスアンプ活性化信号として出力する切り替え回路と
を備えたことを特徴とする不揮発性半導体記憶装置。 - 複数の前記メモリセルが、並列して配置されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 複数の前記メモリセルが、格子状に配置されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御回路は、
前記外部信号を第1タイミングで遅延させた第1遅延信号を生成する第1遅延回路と、
前記第1遅延信号の反転信号、及び前記外部信号に基づき前記初期化信号を生成する第1論理積回路と、
前記外部信号を第2タイミングで遅延させた第2遅延信号を生成する第2遅延回路と、
前記第2遅延信号、及び前記外部信号に基づき前記第1活性化信号を生成する第2論理積回路と
を備えることを特徴とする請求項1乃至請求項3のいずれか1項記載の不揮発性半導体記憶装置。 - 前記記憶部、及び前記動作制御部は、
クロック信号に基づき信号をラッチする入出力ラッチ回路を備え、
前記切り替え回路は、
前記クロック信号に基づき、前記外部信号の反転信号のパルス幅を制御する
ことを特徴とする請求項1乃至請求項4のいずれか1項記載の不揮発性半導体記憶装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010282715A (ja) * | 2009-06-05 | 2010-12-16 | Magnachip Semiconductor Ltd | 不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4922009B2 (ja) * | 2007-02-19 | 2012-04-25 | 株式会社東芝 | 半導体記憶装置 |
KR100930411B1 (ko) * | 2008-04-10 | 2009-12-08 | 주식회사 하이닉스반도체 | 퓨즈 정보 제어 장치, 이를 이용한 반도체 집적회로 및그의 퓨즈 정보 제어 방법 |
US7932738B1 (en) * | 2010-05-07 | 2011-04-26 | Power Integrations, Inc. | Method and apparatus for reading a programmable anti-fuse element in a high-voltage integrated circuit |
US8681528B2 (en) * | 2012-08-21 | 2014-03-25 | Ememory Technology Inc. | One-bit memory cell for nonvolatile memory and associated controlling method |
JP2015036998A (ja) * | 2013-08-13 | 2015-02-23 | 株式会社東芝 | 半導体記憶装置 |
KR20160006541A (ko) * | 2014-07-09 | 2016-01-19 | 에스케이하이닉스 주식회사 | 데이터 저장 회로 |
JP7234178B2 (ja) * | 2020-03-19 | 2023-03-07 | 株式会社東芝 | 記憶装置 |
US11782809B2 (en) * | 2020-06-30 | 2023-10-10 | Tektronix, Inc. | Test and measurement system for analyzing devices under test |
US11177010B1 (en) * | 2020-07-13 | 2021-11-16 | Qualcomm Incorporated | Bitcell for data redundancy |
CN115602235A (zh) * | 2021-07-08 | 2023-01-13 | 长鑫存储技术有限公司(Cn) | 反熔丝存储电路 |
US11699496B2 (en) | 2021-07-08 | 2023-07-11 | Changxin Memory Technologies, Inc. | Anti-fuse memory circuit |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002015598A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002074995A (ja) * | 2000-08-29 | 2002-03-15 | Hitachi Ltd | 半導体記憶装置 |
JP2003109390A (ja) * | 2001-09-27 | 2003-04-11 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4282529B2 (ja) | 2004-04-07 | 2009-06-24 | 株式会社東芝 | 半導体集積回路装置及びそのプログラム方法 |
US7102951B2 (en) * | 2004-11-01 | 2006-09-05 | Intel Corporation | OTP antifuse cell and cell array |
JP4851903B2 (ja) * | 2005-11-08 | 2012-01-11 | 株式会社東芝 | 半導体チャージポンプ |
JP2008090895A (ja) | 2006-09-29 | 2008-04-17 | Toshiba Corp | 半導体記憶装置 |
-
2007
- 2007-02-15 JP JP2007034327A patent/JP2008198304A/ja not_active Abandoned
-
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- 2008-02-15 US US12/032,110 patent/US7599206B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002015598A (ja) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2002074995A (ja) * | 2000-08-29 | 2002-03-15 | Hitachi Ltd | 半導体記憶装置 |
JP2003109390A (ja) * | 2001-09-27 | 2003-04-11 | Toshiba Corp | 半導体記憶装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010282715A (ja) * | 2009-06-05 | 2010-12-16 | Magnachip Semiconductor Ltd | 不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置 |
JP2014078314A (ja) * | 2009-06-05 | 2014-05-01 | Magnachip Semiconductor Ltd | 不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置 |
US10199117B2 (en) | 2009-06-05 | 2019-02-05 | Magnachip Semiconductor, Ltd. | Antifuse unit cell of nonvolatile memory device for enhancing data sense margin and nonvolatile memory device with the same |
Also Published As
Publication number | Publication date |
---|---|
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