JP2006107664A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】リダンダンシ回路の使用/未使用をチェックするロールコールテストの他に第2のロールコールテストモードとしてヒューズプログラムチェックモードを追加する。第2のテストモード信号により、イネーブルヒューズのプログラム情報を遮断する論理回路を構成することで、イネーブルヒューズ及びアドレスヒューズのプログラム状態を確認できる半導体記憶装置を提供する。
【選択図】 図6
Description
2 コントロール回路
3 モードレジスタ
4 クロックジェネレータ
5 DLL回路
6 テストモードエントリブロック
7 ロウアドレスバッファ&リフレッシュカウンタ
8 カラムアドレスバッファ&バーストカウンタ
9 ロウデコーダ
10 カラムデコーダ
11 センスアンプ
12 データコントロールロジック回路
13 ラッチ回路
14 データ出力バッファ
15 データ入力バッファ
16 ロウリダンダンシデコーダ
17 カラムリダンダンシデコーダ
18 ロールコール回路
19 ロウリダンダンシセルアレイ
20 カラムリダンダンシセルアレイ
36 ヒューズ回路(イネブル用)
37 ヒューズ回路(アドレス用)
41 容量ヒューズ
50,51,52 レーザーヒューズ
70 アドレス比較回路
80 リダンダンシ制御ブロック
90 メモリセルアレイ
103 第1のテストモード信号
104 制御信号(PRE、ヒューズコントロール信号)
112 リダンダンシ判定信号(ロウ側)
113 リダンダンシ判定信号(カラム側)
117 ヒューズ判定信号(イネーブル)
119 ヒューズ判定信号(アドレス)
128 第2のテストモード信号
130 リダンダンシ判定信号
Claims (8)
- リダンダンシ回路を備えた半導体記憶装置において、第1のロールコールテストモードと第2のロールコールテストモードとを有し、前記第1及び第2のロールコールテストモードにおいて前記リダンダンシ回路に設けられたヒューズのプログラム情報を個別に読み出すことを特徴とする半導体記憶装置。
- 前記第2のロールコールテストモードにおいて、イネーブルヒューズのプログラム情報を無関係とし、第2のテストモード信号により論理出力レベルを決める論理回路を備えたことを特徴とする請求項1記載の半導体記憶装置。
- 前記論理回路は前記第2のテストモード信号と、前記イネーブルヒューズのプログラム情報とを入力とする2入力NOR回路であることを特徴とする請求項2記載の半導体記憶装置。
- ゲートは前記2入力NOR回路の出力に、ドレインはリダンダンシ判定信号に、ソースは接地電位に接続されたトランジスタをさらに備えたことを特徴とする請求項3記載の半導体記憶装置。
- 前記ヒューズは容量ヒューズであることを特徴とする請求項2乃至請求項4のいずれかに記載の半導体記憶装置。
- 前記論理回路は前記第2のテストモード信号と、イネーブル信号の反転信号とを入力とする2入力NOR回路であることを特徴とする請求項2記載の半導体記憶装置。
- リダンダンシ判定信号に一端を接続されたヒューズと、ドレインは前記ヒューズの他端に、ソースは接地電位に、ゲートは前記2入力NOR回路の出力に接続されたトランジスタと、をさらに備えたことを特徴とする請求項6記載の半導体記憶装置。
- 前記ヒューズはレーザーヒューズであることを特徴とする請求項6又は請求項7に記載の半導体記憶装置。
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2004
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