JP7234178B2 - 記憶装置 - Google Patents

Description

本実施形態は、記憶装置に関する。

従来、複数の記憶素子を有する記憶装置がある。

特開２００６－１２２１１号公報

一つの実施形態は、複数の記憶素子からデータを読み出す際に流れる電流のピーク値を抑制した記憶装置を提供することを目的とする。

一つの実施形態によれば、記憶装置は、複数の記憶素子と、複数の読み出し回路と、遅延回路と、を備える。複数の読み出し回路のそれぞれは、活性化信号の受信に応じて、複数の記憶素子の１つが記憶するデータを判定して判定結果を出力する。遅延回路は、一端が複数の読み出し回路のうちの第１の読み出し回路に接続され、他端が複数の読み出し回路のうちの第１の読み出し回路と異なる第２の読み出し回路に接続されている。遅延回路は、第１の読み出し回路に活性化信号が供給された後、時間をおいて第２の読み出し回路に活性化信号を供給する。第１の読み出し回路は、データに応じた状態をとる第１ノードを備える。遅延回路は、データの判定の完了を第１ノードの状態に基づいて検知する検知回路を備え、検知回路がデータの判定の完了を検知した後に、活性化信号を第２の読み出し回路に供給する。

図１は、第１の実施形態にかかるＯＰＴメモリの構成の一例を示す模式的な図である。 図２は、第１の実施形態にかかる複数の読み出し回路に対するＳＡＥ信号の信号線の接続の一例を示す模式的な図である。 図３は、第１の実施形態にかかる遅延回路が備えるインバータの回路構成の一例を示す模式的な図である。 図４は、第１の実施形態にかかる各読み出し回路の回路構成の一例を示す模式的な図である。 図５は、第１の実施形態にかかる出力ホールド回路が備えるクロックドインバータの回路構成の一例を示す模式的な図である。 図６は、第２の実施形態にかかる複数の読み出し回路に対するＳＡＥ信号の信号線の接続の一例を示す模式的な図である。 図７は、第２の実施形態にかかる遅延回路の回路構成の一例を示す模式的な図である。 図８は、第２の実施形態にかかる遅延回路が備えるＮＡＮＤゲートの回路構成の一例を示す図である。 図９は、第３の実施形態にかかる遅延回路の構成の一例を示す模式的な図である。 図１０は、第４の実施形態にかかる遅延回路の構成の一例を示す模式的な図である。 図１１は、第５の実施形態にかかる複数の読み出し回路に対するＳＡＥ信号の信号線の接続の一例を示す模式的な図である。

実施形態にかかる記憶装置は、例えば、ＯＴＰ（Ｏｎｅ－Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリである。以下の説明では、実施形態にかかる技術が適用されたＯＴＰメモリについて説明する。なお、実施形態は、ＯＴＰメモリ以外のメモリにも適用可能である。以下、添付図面を参照して、実施形態にかかる記憶装置としてのＯＴＰメモリを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態にかかるＯＰＴメモリの構成の一例を示す模式的な図である。本図に示されるように、ＯＴＰメモリ１は、複数のフューズ素子ＦＥ１と、複数の読み出し回路２と、を備えている。複数のフューズ素子ＦＥ１のそれぞれと、複数の読み出し回路２のそれぞれと、は１対１に接続されている。

フューズ素子ＦＥ１は、記憶素子の一例である。フューズ素子ＦＥ１は、例えば、溶断型のフューズ素子である。フューズ素子ＦＥ１はこれに限定されない。例えば、ゲート破壊型のフューズ素子がフューズ素子ＦＥ１として使用され得る。なお、記憶素子は、フューズ素子ＦＥ１だけに限定されない。

複数の読み出し回路２のそれぞれは、活性化信号であるＳＡＥ信号を受信すると、自身に接続されたフューズ素子ＦＥ１のデータを判定して出力することができる。

図２は、第１の実施形態にかかる複数の読み出し回路２に対するＳＡＥ信号の信号線の接続の一例を示す模式的な図である。ここでは一例として、複数の読み出し回路２のうちの４つの読み出し回路２＿（ｎ－１）、２＿ｎ、２＿（ｎ＋１）、２＿（ｎ＋２）が図示されている。ただしｎは整数である。また、本図では、それぞれの読み出し回路２に接続されるフューズ素子ＦＥ１の図示が省略されている。

４つの読み出し回路２＿（ｎ－１）、２＿ｎ、２＿（ｎ＋１）、２＿（ｎ＋２）のそれぞれは、センスアンプ回路（ＳＡ）３と、出力ラッチ回路（Ｏｕｔ Ｌａｔｃｈ）４と、を備えている。センスアンプ回路３の構成は、例えば、全ての読み出し回路２の間で共通している。また、出力ラッチ回路４の構成は、例えば、全ての読み出し回路２の間で共通している。出力ラッチ回路４は、出力回路の一例である。

なお、センスアンプ回路３の構成は、必ずしも全ての読み出し回路２の間で共通していなくてもよい。また、出力ラッチ回路４の構成は、必ずしも全ての読み出し回路２の間で共通していなくてもよい。

センスアンプ回路３は、対応するフューズ素子ＦＥ１に格納されたデータを判定する。出力ラッチ回路４は、センスアンプ回路３による判定の結果をラッチして出力する。

ＳＡＥ信号線には、複数の遅延回路５が直列に配されている。そして、各遅延回路５の下流には１つの分岐点６が設けられており、各分岐点６にはそれぞれ異なる読み出し回路２が接続されている。ここでは、ＳＡＥ信号線の上流側から順番に、読み出し回路２＿（ｎ－１）、読み出し回路２＿ｎ、読み出し回路２＿（ｎ＋１）、読み出し回路２＿（ｎ＋２）がこの順番でそれぞれ異なる分岐点６に接続されている。

これによって、４つの読み出し回路２＿（ｎ－１）、２＿ｎ、２＿（ｎ＋１）、２＿（ｎ＋２）のうちの、１つの読み出し回路２＿ｘ（ただしｘはこの例ではｎ－１からｎ＋１までの整数）と、読み出し回路２＿ｘに下流側に隣接する読み出し回路２＿（ｘ＋１）とは、１つの遅延回路５を介して接続される。つまり、当該１つの遅延回路５の一端は、読み出し回路２＿ｘに接続され、各遅延回路５の他端は、読み出し回路２＿（ｘ＋１）に接続されていると見なすことができる。当該１つの遅延回路５は、読み出し回路２＿ｘにＳＡＥ信号が供給された後、時間をおいて、読み出し回路２＿（ｘ＋１）にＳＡＥ信号を供給することができる。

分岐点６から読み出し回路２＿ｉ（ただしｘはこの例ではｎ－１からｎ＋２までの整数）に供給されるＳＡＥ信号を、ＳＡＥ［ｉ］と表記する。ＳＡＥ［ｉ］は、センスアンプ回路３に入力される。センスアンプ回路３は、ＳＡＥ［ｉ］に基づくタイミングで、フューズ素子ＦＥ１のデータを判定する。

このように、１つの読み出し回路２にＳＡＥ信号が供給された後、時間をおいて次の読み出し回路２に供給されるので、各読み出し回路２の動作の期間を少しずつ異ならせることが可能である。これによって、複数の読み出し回路２が動作する際に流れる電流のピーク値を抑制することが可能とされる。

なお、互いに隣接する読み出し回路２の対の全てのそれぞれに対して遅延回路５が設けられてもよいし、一部の対のそれぞれに対して遅延回路５が設けられてもよい。全ての対のそれぞれに対して遅延回路５が設けられた場合、複数の読み出し回路２の全ての動作の期間を少しずつ異ならせることができる。一部の対のそれぞれに対して遅延回路５が設けられた場合、複数の読み出し回路２のうちの一部の読み出し回路２の動作の期間を少しずつ異ならせることができる。

図２に示される例では、各遅延回路５は、それぞれは遅延素子として機能する４つのインバータＩＮ５１が直列に配された構成を有する。そして、当該４つのインバータＩＮ５１のうちの上流側の２つのインバータＩＮ５１と下流側の２つのインバータＩＮ５１との間には、分岐点５１が設けられている。各分岐点５１には、下流側に隣接する分岐点５１との間の分岐点６に接続された読み出し回路２に接続されている。

読み出し回路２＿ｉに分岐点５１を経由して供給されるＳＡＥ信号を、ＳＡＥ’［ｉ］と表記する。ＳＡＥ’［ｉ］は、出力ラッチ回路４に入力される。出力ラッチ回路４は、センスアンプ回路３による判定の結果を、ＳＡＥ’［ｉ］に基づくタイミングでラッチすることができる。

インバータＩＮ５１は、例えば図３に示される回路構成を備えている。図３によれば、インバータＩＮは、ＰＭＯＳトランジスタＰＴ１０１およびＮＭＯＳトランジスタＮＴ１０１を備えている。ＰＭＯＳトランジスタＰＴ１０１のソースは、電源電位に電気的に接続され、ＰＭＯＳトランジスタＰＴ１０１のドレインは出力端子Ｔ１０２に電気的に接続されている。ＮＭＯＳトランジスタＮＴ１０１のドレインは、出力端子Ｔ１０２に電気的に接続され、ＮＭＯＳトランジスタＮＴ１０１のソースは、グランド電位に電気的に接続されている。ＰＭＯＳトランジスタＰＴ１０１のゲートおよびＮＭＯＳトランジスタＮＴ１０１のゲートは、入力端子Ｔ１０１に電気的に接続されている。よって、入力端子Ｔ１０１に入力された信号は、論理的に反転された後、出力端子Ｔ１０２から出力される。

なお、遅延素子の具体的な回路構成はこれに限定されない。インバータＩＮ以外のゲートを遅延素子として使用することが可能である。

図４は、第１の実施形態にかかる各読み出し回路２の回路構成の一例を示す模式的な図である。ここでは代表として、ＳＡＥ［ｎ］が供給される読み出し回路２＿ｎの構成を説明する。

読み出し回路２＿ｎには、フューズ素子ＦＥ１が接続されている。

ビット情報のフューズ素子ＦＥ１への書き込みの有無に応じて、フューズ素子ＦＥ１の抵抗状態が異なる。フューズ素子ＦＥ１へのビット情報の書き込みの有無を読み出すために、フューズ素子ＦＥ１を含む電流経路ＣＰ１と並列に、フューズ素子への書き込みの有無に応じて抵抗の大小関係が逆転する電流経路ＣＰ２が設けられている。

電流経路ＣＰ２には、ビット情報の書き込みの有無に応じて電流経路ＣＰ１，ＣＰ２の抵抗値の大小関係を逆転させるための素子として、２つのフューズ素子ＦＥ２，ＦＥ３が直列に配されている。なお、ビット情報の書き込みの有無に応じて電流経路の抵抗値の大小関係を逆転させるための素子は、これらに限定されない。例えば、電流経路ＣＰ２には、所定の抵抗値を有する抵抗が配されてもよい。

読み出し回路２＿ｎが備えるセンスアンプ回路３は、２つの電流経路ＣＰ１，ＣＰ２に接続されており、２つの電流経路ＣＰ１，ＣＰ２の抵抗値の大小関係に基づいて、ビット情報のフューズ素子ＦＥ１への書き込みの有無を判定することができる。

電流経路ＣＰ１及び電流経路ＣＰ２は、それぞれ電源電位から共通電流経路ＣＰ３を介して基準電位ＶＢに至る電流経路であり、電源電位及び共通ノードＮｃとの間において互いに並列に電気的に接続されている。共通電流経路ＣＰ３は、共通ノードＮｃと基準電位ＶＢとの間に電気的に接続されている。

センスアンプ回路３は、フューズ素子ＦＥ１～ＦＥ３より電源電位側に位置し、電流経路ＣＰ１及び電流経路ＣＰＵ２に跨がって配されている。

センスアンプ回路３は、２つの内部ノードＮ３１，Ｎ３２を有するラッチ回路１０と、ＳＡＥ［ｎ］の受信に応じてラッチ回路１０を駆動する駆動回路１１と、を備えている。

ラッチ回路１０は、ＮＭＯＳトランジスタＮＴ３１、ＰＭＯＳトランジスタＰＴ３１、ＮＭＯＳトランジスタＮＴ３２、及びＰＭＯＳトランジスタＰＴ３２を有する。

ＮＭＯＳトランジスタＮＴ３１及びＰＭＯＳトランジスタＰＴ３１は、それぞれが電流経路ＣＰ１に配され、電流経路ＣＰ１において互いに直列に接続されている。ＮＭＯＳトランジスタＮＴ３１及びＰＭＯＳトランジスタＰＴ３１は、ゲートが電流経路ＣＰ２にそれぞれ接続されている。ＮＭＯＳトランジスタＮＴ３２及びＰＭＯＳトランジスタＰＴ３２は、それぞれが電流経路ＣＰ２に配され、電流経路ＣＰ２において互いに直列に接続されている。ＮＭＯＳトランジスタＮＴ３２及びＰＭＯＳトランジスタＰＴ３２は、ゲートが電流経路ＣＰ１にそれぞれ接続されている。

内部ノードＮ３１は、電流経路ＣＰ１におけるＭＯＳトランジスタＮＴ３１及びＰＭＯＳトランジスタＰＴ３１の間のノードである。内部ノードＮ３２は、電流経路ＣＰ２におけるＭＯＳトランジスタＮＴ３２及びＰＭＯＳトランジスタＰＴ３２の間のノードである。

このように、ラッチ回路１０は、ＮＭＯＳトランジスタＮＴ３１及びＰＭＯＳトランジスタＰＴ３１によって構成されるインバータと、ＮＭＯＳトランジスタＮＴ３２及びＰＭＯＳトランジスタＰＴ３２によって構成されたインバータと、がクロスカップル接続されたことによって構成され、内部ノードＮ３１，Ｎ３２をクロスカップル部分に備えている。つまり、センスアンプ回路３は、クロスカップルラッチ型のセンスアンプ回路である。

駆動回路１１は、ＮＭＯＳトランジスタＮＴ３３、ＮＭＯＳトランジスタＮＴ３４、ＰＭＯＳトランジスタＰＴ３３、及びＰＭＯＳトランジスタＰＴ３４を備えている。

ＮＭＯＳトランジスタＮＴ３１のソースは、ＮＭＯＳトランジスタＮＴ３３のドレインに電気的に接続され、ＮＭＯＳトランジスタＮＴ３３のソースは、フューズ素子ＦＥ１に電気的に接続されている。ＮＭＯＳトランジスタＮＴ３２のソースは、ＮＭＯＳトランジスタＮＴ３４のドレインに電気的に接続され、ＮＭＯＳトランジスタＮＴ３４のソースは、フューズ素子ＦＥ２に電気的に接続されている。

ＰＭＯＳトランジスタＰＴ３３は、ソースが電源電位に電気的に接続され、ドレインが内部ノードＮ３１に電気的に接続されている。ＰＭＯＳトランジスタＰＴ３４は、ソースが電源電位に電気的に接続され、ドレインが内部ノードＮ３２に電気的に接続されている。

ＮＭＯＳトランジスタＮＴ３３、ＮＭＯＳトランジスタＮＴ３４、ＰＭＯＳトランジスタＰＴ３３、及びＰＭＯＳトランジスタＰＴ３４のゲートには、ＳＡＥ［ｎ］が供給される。

ＳＡＥ［ｎ］がノンアクティブレベル（例えば、Ｌレベル）である期間においては、ＮＭＯＳトランジスタＮＴ３３及びＮＭＯＳトランジスタＮＴ３４がオフ状態に維持され、ＰＭＯＳトランジスタＰＴ３３及びＰＭＯＳトランジスタＰＴ３４がオン状態に維持される。これによって、２つの内部ノードＮ３１，Ｎ３２は電源電位によってチャージされて、ともにＨレベルに維持される。

ＳＡＥ［ｎ］がノンアクティブレベルからアクティブレベル（例えば、Ｈレベル）に遷移すると、ＰＭＯＳトランジスタＰＴ３３及びＰＭＯＳトランジスタＰＴ３４がオフされ、ＮＭＯＳトランジスタＮＴ３３及びＮＭＯＳトランジスタＮＴ３４がオンされる。すると、電流経路ＣＰ１と電流経路ＣＰ２との抵抗値の大小関係に応じて内部ノードＮ３１と内部ノードＮ３２との間に電位差が生じ、これによって、内部ノードＮ３１と内部ノードＮ３２とのうちの一方がＨレベルになり、内部ノードＮ３１と内部ノードＮ３２とのうちの他方がＬレベルになる。

具体的には、フューズ素子ＦＥ１が高抵抗状態（例えばビット情報“１”が書き込まれた状態）である場合、電流経路ＣＰ１の抵抗値よりも電流経路ＣＰ２の抵抗値のほうが高い。よって、電流経路ＣＰ１の電流値が電流経路ＣＰ２の電流値が大きくなるため、内部ノードＮ３１はＬレベルになり、内部ノードＮ３２はＨレベルになる。

フューズ素子ＦＥ１が低抵抗状態（例えばビット情報“１”が書き込まれていない状態）である場合、電流経路ＣＰ１の抵抗値よりも電流経路ＣＰ２の抵抗値のほうが低い。よって、電流経路ＣＰ１の電流値が電流経路ＣＰ２の電流値が小さくなるため、内部ノードＮ３１はＨレベルになり、内部ノードＮ３２はＬレベルになる。

つまり、ＳＡＥ［ｎ］がノンアクティブレベルからアクティブレベルに遷移すると、駆動回路１１は、ラッチ回路１０にデータの判定を開始させる。データの判定では、内部ノードＮ３１，Ｎ３２のうちのフューズ素子ＦＥ１のデータに対応した方がＬレベルに遷移する。

内部ノードＮ３２は、出力ラッチ回路４の入力ノードＮ４１に接続されている。よって、ＳＡＥ［ｎ］がノンアクティブレベルからアクティブレベルに遷移すると、センスアンプ回路３は、駆動回路１１によってデータの判定が開始せしめられ、そして、内部ノードＮ３１，Ｎ３２のうちのフューズ素子ＦＥ１のデータに対応した方がＬレベルに遷移する。内部ノードＮ３１，Ｎ３２のうちのフューズ素子ＦＥ１のデータに対応した方の遷移が完了したとき、フューズ素子ＦＥ１がビット情報“１”が書き込まれている状態においては、内部ノードＮ３２はＨレベルを維持しており、フューズ素子ＦＥ１がビット情報“１”が書き込まれていない状態においては、内部ノードＮ３２はＬレベルとなっている。即ち、内部ノードＮ３１，Ｎ３２のうちのフューズ素子ＦＥ１のデータに対応した方の遷移が完了することは、フューズ素子ＦＥ１のデータの判定が完了することである。センスアンプ回路２は、フューズ素子ＦＥ１のデータの判定が完了してからＳＡＥ［ｎ］がノンアクティブレベルに遷移するまでの期間、フューズ素子ＦＥ１から読み出されたビット情報を内部ノード３２から出力ラッチ回路４に出力し続けることができる。

出力ラッチ回路４は、ＮＭＯＳトランジスタＮＴ４１、ＰＭＯＳトランジスタＰＴ４１、出力ホールド回路１２、ＮＭＯＳトランジスタＮＴ４２、及びＰＭＯＳトランジスタＰＴ４２を有する。

ＮＭＯＳトランジスタＮＴ４１及びＰＭＯＳトランジスタＰＴ４１は、インバータ接続され、これによって１つのインバータを構成している。ＮＭＯＳトランジスタＮＴ４１及びＰＭＯＳトランジスタＰＴ４１の共通ゲートが入力ノードＮ４１に電気的に接続され、ＮＭＯＳトランジスタＮＴ４１及びＰＭＯＳトランジスタＰＴ４１の共通ドレインが出力ホールド回路１２の入力ノードであるノードＮ４２に電気的に接続されている。

出力ホールド回路１２は、クロックドインバータＣＩＮ４１、インバータＩＮ４１、およびクロックドインバータＣＩＮ４２を備えている。クロックドインバータＣＩＮ４１の入力端子は、ノードＮ４２に電気的に接続されている。クロックドインバータＣＩＮ４１の出力端子は、出力ホールド回路１２の出力ノードであるノードＮ４３に電気的に接続されている。インバータＩＮ４１の入力端子は、ノードＮ４３に電気的に接続されており、インバータＩＮ４１の出力端子は、クロックドインバータＣＩＮ４２の入力端子に接続されている。クロックドインバータＣＩＮ４２の出力端子は、ノードＮ４３に接続されている。

なお、インバータＩＮ４２は、図３に示されたインバータＩＮと同様の回路構成を備えている。

クロックドインバータＣＩＮ４１，ＣＩＮ４３は、例えば図５に示される回路構成を備えている。図５に示される例によれば、クロックドインバータＣＩＮは、ＰＭＯＳトランジスタＰＴ１１１、ＮＭＯＳトランジスタＮＴ１１１、ＰＭＯＳトランジスタＰＴ１１２、及びＮＭＯＳトランジスタＮＴ１１２を備えている。ＰＭＯＳトランジスタＰＴ１１１及びＮＭＯＳトランジスタＮＴ１１１は、通常のインバータと同等の構成を有している。ＰＭＯＳトランジスタＰＴ１１１及びＮＭＯＳトランジスタＮＴ１１１の共通ゲートは、入力端子Ｔ１１１に電気的に接続され、ＰＭＯＳトランジスタＰＴ１１１及びＮＭＯＳトランジスタＮＴ１１１の共通ドレインは、出力端子Ｔ１１２に電気的に接続されている。ＰＭＯＳトランジスタＰＴ１１１よりも電源電位側には、ＰＭＯＳトランジスタＰＴ１１２が配されており、グランド電位側には、ＮＭＯＳトランジスタＮＴ１１２が配されている。ＰＭＯＳトランジスタＰＴ１１２のゲートには、クロック信号ＣＬＫが入力され、ＭＭＯＳトランジスタＮＴ１１２のゲートには、クロック信号ＣＬＫに対して論理的に反転されたクロック信号／ＣＬＫが入力される。なお、「／」は、反転されていることを示す。この構成により、クロックドインバータＣＩＮは、クロック信号ＣＬＫがノンアクティブレベルになっているときだけ、インバータとして動作することが可能であり、クロック信号ＣＬＫがアクティブレベルになっているとき、動作を停止する。

図４に説明を戻す。
クロックドインバータＣＩＮ４１に対しては、クロック信号ＣＬＫとして、ＳＡＥ’［ｎ］に対して論理的に反転された信号／ＳＡＥ’［ｎ］が使用される。クロックドインバータＣＩＮ４２に対しては、クロック信号ＣＬＫとして、ＳＡＥ’［ｎ］が使用される。これによって、出力ホールド回路１２は、ＳＡＥ’［ｎ］がアクティブレベルであるときに、ノードＮ４２の状態を論理的に反転した状態をノードＮ４３に取り込むことができる。そして、出力ホールド回路１２は、ＳＡＥ’［ｎ］がアクティブレベルからノンアクティブレベルに遷移すると、ＳＡＥ’［ｎ］がノンアクティブレベルである期間、遷移の直前に取り込んだ状態をノードＮ４３にホールドし続けることができる。

ＳＡＥ’［ｎ］は、ＳＡＥ［ｎ］よりも若干早いタイミングで遷移する。ＳＡＥ［ｎ］およびＳＡＥ’［ｎ］がともにアクティブレベルであるとき、フューズ素子ＦＥ１から読み出されたビット情報が出力ホールド回路１２に取り込まれる。ＳＡＥ［ｎ］がアクティブレベルからノンアクティブレベルに遷移すると、センスアンプ回路３は、判定結果のノードＮ４１への出力を終了する。センスアンプ回路３が判定結果の出力を終了する前に、出力ホールド回路１２は、ＳＡＥ’［ｎ］に基づき、判定結果のホールドを開始する。つまり、出力ホールド回路１２は、センスアンプ回路３が判定結果の出力を終了した後でも、判定結果をホールドし続けることができる。

ＮＭＯＳトランジスタＮＴ４２及びＰＭＯＳトランジスタＰＴ４２は、インバータ接続され、これによって１つのインバータを構成している。ＮＭＯＳトランジスタＮＴ４２及びＰＭＯＳトランジスタＰＴ４２の共通ゲートがノードＮ４３に電気的に接続され、ＮＭＯＳトランジスタＮＴ４２及びＰＭＯＳトランジスタＰＴ４２の共通ドレインが出力ノードＮｏｕｔに電気的に接続されている。

出力ラッチ回路４は、上記のように構成されたことによって、ラッチ回路１０によってフューズ素子ＦＥ１から読み出されたビット情報を論理的に反転させた信号を、所定の期間、出力ノードＮｏｕｔから出力することができる。

ＮＭＯＳトランジスタＮＴ３３のソースとフューズ素子ＦＥ１との間のノードには、ＮＭＯＳトランジスタＮＴ１０のドレインが電気的に接続されている。ＮＭＯＳトランジスタＮＴ１０のソースは、電源電位に電気的に接続されている。ＮＭＯＳトランジスタＮＴ１０のゲートには、フューズ素子ＦＥ１を溶断するためのプログラム信号ＰＲＯＧが供給される。

プログラム信号ＰＲＯＧがアクティブレベルに維持されることによって、ＮＭＯＳトランジスタＮＴ１０（書き込みトランジスタ）がオン状態に維持される。これによって、ノードＮｃの電位とグランド電位との電位差でフューズ素子ＦＥ１に大きな電流が流れてフューズ素子ＦＥ１が溶断されビット値“１”が格納される。フューズ素子ＦＥ１は、溶断される前は、ビット値“０”が格納された状態と見なされ得る。

このように、第１の実施形態によれば、２つの読み出し回路２の間に、一端が当該２つの読み出し回路２の１つの読み出し回路２に接続され、他端が当該２つの読み出し回路２のうちの他の読み出し回路２に接続された遅延回路５が設けられている。遅延回路５は、前記１つの読み出し回路２に活性化信号であるＳＡＥ信号が供給された後、時間をおいて前記他の読み出し回路２にＳＡＥ信号を供給する。

よって、前記１つの読み出し回路２と、前記他の読み出し回路２と、の動作のタイミングを異ならせることができる。その結果、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値を抑制することが可能となる。

なお、以上の述べた説明では、遅延回路５は、４つのインバータＩＮ５１によって構成されている。つまり、遅延回路５は、４段のゲートによって構成されている。

一方、図４に示された構成によると、ラッチ回路１０は、２つのインバータがクロスカップリングされた構成を有している。よって、ラッチ回路１０による動作の遅延は、１つのインバータによる遅延と等しいと考えることができる。よって、ＳＡＥ［ｎ］がアクティブレベルに遷移してから出力ノードＮｏｕｔにフューズ素子ＦＥ１のビット状態に応じた信号が出力されるまでの遅延は、ラッチ回路１０と、ＮＭＯＳトランジスタＮＴ４１及びＰＭＯＳトランジスタＰＴ４１によって構成されるインバータと、クロックドインバータＣＩＮ４１と、ＮＭＯＳトランジスタＮＴ４２及びＰＭＯＳトランジスタＰＴ４２によって構成されるインバータと、による、合計で４段のゲートの分の遅延に相当すると考えることができる。

つまり、１つの読み出し回路２がデータを読み出して出力することに要する時間と、前記１つの読み出し回路２にＳＡＥ信号が供給されてから次の読み出し回路２にＳＡＥ信号が供給されるまでの時間と、がだいたい等しくなるように（対応するように）、遅延回路５が備えるゲートの段数が設定されている。

よって、前記１つの読み出し回路２において電流が流れる期間と、前記次の読み出し回路２において電流が流れる期間と、が重ならないようにすることができる。したがって、２つの期間が重なる場合に比べて、前記１つの読み出し回路２および前記次の読み出し回路２のそれぞれがフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピークを抑制できる。

また、前記１つの読み出し回路２において電流が流れる期間のあと、時間をおいて、前記次の読み出し回路２において電流が流れる期間が到来する場合、データの読み出しに要する時間が長くなる。前記１つの読み出し回路２において電流が流れる期間と、前記次の読み出し回路２において電流が流れる期間と、が重ならないようにすることによって、データの読み出しに要する時間がいたずらに長くなることを防止することができる。

つまり、前記１つの読み出し回路２において電流が流れる期間と、前記次の読み出し回路２において電流が流れる期間と、が重ならないようにすることによって、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値を効率的に抑制することが可能となる。

なお、１つの読み出し回路２がデータを読み出して出力することに要する時間と、前記１つの読み出し回路２にＳＡＥ信号が供給されてから次の読み出し回路２にＳＡＥ信号が供給されるまでの時間と、は必ずしも等しくなくてもよい。遅延回路５を構成するゲートの段数に関わらず、遅延回路５が設けられることで、前記１つの読み出し回路２において電流が流れる期間と、前記次の読み出し回路２において電流が流れる期間と、が一致することを防止することができる。その結果、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値を抑制することが可能である。

（第２の実施形態）
次に、第２の実施形態について説明する。
図６は、第２の実施形態にかかる複数の読み出し回路２に対するＳＡＥ信号の信号線の接続の一例を示す模式的な図である。ここでは一例として、複数の読み出し回路２のうちの４つの読み出し回路２＿（ｎ－１）、２＿ｎ、２＿（ｎ＋１）、２＿（ｎ＋２）が図示されている。ただしｎは整数である。

４つの読み出し回路２＿（ｎ－１）、２＿ｎ、２＿（ｎ＋１）、２＿（ｎ＋２）は、第１の実施形態と同様の構成を備えている。即ち、各読み出し回路２は、センスアンプ回路３および出力ラッチ回路４を備えている。

互いに隣接する２つの読み出し回路２の間には、１つの遅延回路５ａが設けられている。各遅延回路５ａは、一端が２つの読み出し回路２のうちの１つに接続され、他端が当該２つの読み出し回路２のうちの他に接続されている。

図７は、第２の実施形態にかかる各遅延回路５ａの回路構成の一例を示す模式的な図である。ここでは代表として、ＳＡＥ［ｎ］が供給される読み出し回路２＿ｎと、ＳＡＥ［ｎ＋１］が供給される読み出し回路２＿（ｎ＋１）との間に設けられた遅延回路５ａの回路構成が図示されている。

第２の実施形態によれば、遅延回路５ａは、ＮＡＮＤゲートＮＧ５１、及び２つのインバータＩＮ５１がこの順番で直列に接続された構成を有している。

ＮＡＮＤゲートＮＧ５１は、例えば図８に示される回路構成を備えている。図８によれば、ＮＡＮＤゲートＮＧは、ＰＭＯＳトランジスタＰＴ１２１、ＰＭＯＳトランジスタＰＴ１２２、ＮＭＯＳトランジスタＮＴ１２１、及びＮＭＯＳトランジスタＮＴ１２２を備えている。ＰＭＯＳトランジスタＰＴ１２１は、ソースが電源電位に電気的に接続され、ドレインがＮＭＯＳトランジスタＮＴ１２１のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＴ１２１は、ソースがＮＭＯＳトランジスタＮＴ１２２のドレインに電気的に接続されている。ＮＭＯＳトランジスタＮＴ１２２は、ソースがグランド電位に電気的に接続されている。ＰＭＯＳトランジスタＰＴ１２２は、ソースが電源電位に電気的に接続され、ドレインがＰＭＯＳトランジスタＰＴ１２１及びＮＭＯＳトランジスタＮＴ１２１の共通ドレインに電気的に接続されている。ＮＡＮＤゲートＮＧの１つの入力端子Ｔ１２１は、ＰＭＯＳトランジスタＰＴ１２１及びＮＭＯＳトランジスタＮＴ１２１の共通ゲートに接続されている。ＮＡＮＤゲートＮＧの他の入力端子Ｔ１２２は、ＰＭＯＳトランジスタＰＴ１２２のゲートおよびＮＭＯＳトランジスタＮＴ１２２のゲートに共通接続されている。ＮＡＮＤゲートＮＧの出力端子Ｔ１２３は、ＰＭＯＳトランジスタＰＴ１２１及びＮＭＯＳトランジスタＮＴ１２１の共通ドレインに接続されている。

図７に説明を戻す。
ＮＡＮＤゲートＮＧ５１の２つの入力端子のうちの１つは、ラッチ回路１０が備える内部ノードＮ３１に電気的に接続され、ＮＡＮＤゲートＮＧ５１の前記２つの入力端子のうちの他は、ラッチ回路１０が備える内部ノードＮ３２に電気的に接続されている。

ＳＡＥ［ｎ］がノンアクティブレベル（例えば、Ｌレベル）である場合、２つの内部ノードＮ３１，Ｎ３２はともにＨレベルとなっている。よって、ＳＡＥ［ｎ］がノンアクティブレベルである場合には、ＮＡＮＤゲートＮＧ５１の出力はＬレベルである。

ＳＡＥ［ｎ］がノンアクティブレベルからアクティブレベルに遷移すると、２つの内部ノードＮ３１，Ｎ３２のうちのフューズ素子ＦＥ１のデータに対応した方がＬレベルに遷移する。２つの内部ノードＮ３１，Ｎ３２のうちの一方がＬレベルに遷移すると、ＮＡＮＤゲートＮＧ５１の出力はＬレベルからＨレベルに遷移する。

上記の動作により、ＮＡＮＤゲートＮＧ５１は、センスアンプ回路３によるデータの判定の完了を検知する検知回路として機能する。ＮＡＮＤゲートＮＧ５１の出力端子の状態は、センスアンプ回路３がデータの判定が完了するに応じてＬレベルからＨレベルに遷移する。

ＮＡＮＤゲートＮＧ５１の出力信号は、２段のインバータＩＮ５１を通過した後、ＳＡＥ［ｎ＋１］として次の読み出し回路２＿（ｎ＋１）のセンスアンプ回路３に供給される。

つまり、ＳＡＥ［ｎ］は、ラッチ回路１０と、ＮＡＮＤゲートＮＧ５１と、２段のインバータＩＮ５１と、をこの順番で経由して、ＳＡＥ［ｎ＋１］として次の読み出し回路２＿（ｎ＋１）に供給される。

一方、第１の実施形態でも説明されたように、ＳＡＥ［ｎ］がアクティブレベルに遷移してから出力ノードＮｏｕｔにフューズ素子ＦＥ１のビット状態に応じた信号が出力されるまでの遅延は、ラッチ回路１０と、ＮＭＯＳトランジスタＮＴ４１及びＰＭＯＳトランジスタＰＴ４１によって構成されるインバータと、クロックドインバータＣＩＮ４１と、ＮＭＯＳトランジスタＮＴ４２及びＰＭＯＳトランジスタＰＴ４２によって構成されるインバータと、による、合計で４段のゲートの分の遅延に相当する。

しかしながら、ラッチ回路１０による信号の遅延は、実際には、１つのインバータによる信号の遅延よりも大きい。

第２の実施形態によれば、読み出し回路２＿ｎに供給されたＳＡＥ［ｎ］がＳＡＥ［ｎ＋１］として次の読み出し回路２＿（ｎ＋１）に供給されるまでに通過する経路のうちの、ラッチ回路１０から次の読み出し回路２＿（ｎ＋１）までに設けられたゲートの段数と、ＳＡＥ［ｎ］から出力ノードＮｏｕｔに至る経路のうちの、ラッチ回路１０から出力ノードＮｏｕｔまでに設けられたゲートの段数と、が等しくなるように、遅延回路５ａが構成されている。

よって、第２の実施形態によれば、ラッチ回路１０による信号の遅延が１つのインバータＩＮ５１の遅延と等しいという仮定に基づいてインバータＩＮ５１の段数が設定された第１の実施形態に比べて、１つの読み出し回路２がデータを読み出して出力することに要する時間と、前記１つの読み出し回路２にＳＡＥ信号が供給されてから次の読み出し回路２にＳＡＥ信号が供給されるまでの時間と、をより正確に一致させることができる。

つまり、読み出し回路２＿ｎにおいて電流が流れる期間と、読み出し回路２＿（ｎ＋１）において電流が流れる期間と、が重なることをより正確に防止できる。これによって、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値をより効率的に抑制することが可能となる。

このように、第２の実施形態によれば、遅延回路５ａは、データの判定の完了を検知することができる検知回路であるＮＡＮＤロジックＮＧ５１を備える。遅延回路５ａは、ＮＡＮＤロジックＮＧ５１が内部ノードＮ３１，３２の遷移に基づいて判定の完了を検知した後、ＳＡＥ信号を次の読み出し回路２に供給することができる。

よって、ラッチ回路１０による遅延の長さに関係なく、１つの読み出し回路２がデータを読み出して出力することに要する時間と、前記１つの読み出し回路２にＳＡＥ信号が供給されてから次の読み出し回路２にＳＡＥ信号が供給されるまでの時間と、をより正確に一致させることが可能となる。これによって、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値をより効率的に抑制することが可能となる。

なお、以上の説明では、センスアンプ回路３は、データの判定前にはともにＨレベルをとり、データの判定後には何れか一方のみがＬレベルとなる２つの内部ノードＮ３１，３２を備えるラッチ回路１０を備えた。そして、検知回路としてのＮＡＮＤゲートＮＧ５１は、２つの内部ノードＮ３１，３２に基づいて、データの判定の完了を検知した。センスアンプ回路３の構成はこれに限定されない。センスアンプ回路３は、データの判定の際に状態が遷移するノードを備え、検知回路は、当該ノードの状態の遷移に基づいてデータの判定の完了を検知できれば、センスアンプ回路３および検知回路は、任意に構成され得る。

また、以上の説明では、センスアンプ回路３（より正確には内部ノードＮ３１，Ｎ３２）から次の読み出し回路２までに信号が通過するゲートの段数（つまり遅延回路５ａが備えるゲートの段数）と、センスアンプ回路３（より正確には内部ノードＮ３１，Ｎ３２）から出力ノードＮｏｕｔまでに信号が通過するゲートの段数（つまり出力ラッチ回路４において信号が通過するゲートの段数）と、が等しくなるように構成された。つまり、遅延回路５ａは、センスアンプ回路３から出力ノードＮｏｕｔまでの信号の遅延に対応した段数のゲートを備えた。センスアンプ回路３から次の読み出し回路２までに信号が通過するゲートの段数と、センスアンプ回路３から出力ノードＮｏｕｔまでに信号が通過するゲートの段数と、は必ずしも等しくなくてもよい。たとえ双方のゲートの段数が異なっていても、遅延回路５ａは、センスアンプ回路３がデータの判定を完了した後にＳＡＥ信号を次の読み出し回路２に供給するかぎり、１つの読み出し回路２において電流が流れる期間と、次の読み出し回路２において電流が流れる期間と、が一致することを防止することができる。その結果、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値を抑制することが可能である。

（第３の実施形態）
通常のインバータＩＮを信号が通過する際の遅延と、クロックドインバータＣＩＮを信号が通過する際の遅延とは、僅かながら異なる。そして、第２の実施形態では、出力ラッチ回路４においては、入力ノードＮ４１から出力ノードＮｏｕｔまでに、信号は、クロックドインバータＣＩＮ５１と、２つの通常のインバータと、を通過した。

センスアンプ回路３から次の読み出し回路２までのＳＡＥ信号の遅延と、センスアンプ回路３から出力ノードＮｏｕｔまでの信号の遅延と、をより正確に一致させるために、遅延回路５ａが備えるインバータＩＮ５１のうちの１つを、クロックドインバータＣＩＮに変更することが考えられる。

図９は、第３の実施形態にかかる遅延回路（遅延回路５ｂと表記する）の構成の一例を示す模式的な図である。なお、遅延回路５ｂ以外の構成は、第２の実施形態と同じである。

図９に示されるように、遅延回路５ｂは、ＮＡＮＤゲートＮＧ５１と、クロックドインバータＣＩＮ５１と、インバータＩＮ５１と、が直列に接続された構成を有する。クロックドインバータＣＩＮ５１は、図５に例示されたクロックドインバータＣＩＮと同じ構成を有する。

ただし、クロックドインバータＣＩＮ５１の場合、ＰＭＯＳトランジスタＰＴ１１２のゲートは、ＶＳＳ電位に電気的に接続されている。また、ＮＭＯＳトランジスタＮＴ１１２のゲートは、ＶＤＤ電位に電気的に接続されている。これによって、クロックドインバータＣＩＮ５１は、常に動作可能な状態とされている。

遅延回路５ｂがこのように構成されたことによって、センスアンプ回路３から次の読み出し回路２までのＳＡＥ信号の遅延と、センスアンプ回路３から出力ノードＮｏｕｔまでの信号の遅延と、を第２の実施形態のケースに比べてより正確に一致させることが可能である。これによって、複数のフューズ素子ＦＥ１からデータを読み出す際に流れる電流のピーク値をより効率的に抑制することが可能となる。

（第４の実施形態）
図１０は、第４の実施形態にかかる遅延回路（遅延回路５ｃと表記する）の構成の一例を示す模式的な図である。なお、遅延回路５ｃ以外の構成は、第２の実施形態と同じである。

図９に示されるように、遅延回路５ｃは、ＮＡＮＤゲートＮＧ５１、ゲート回路５２、及びインバータＩＮ５１が直列に配された構成を備えている。ゲート回路５２は、例えば図５に示されたクロックドインバータＣＩＮからＰＭＯＳトランジスタＰＴ１１２を排した構成を有している。

第２の実施形態の構成においては、センスアンプ回路３から次の読み出し回路２までのＳＡＥ信号の立ち上がりのタイミングの遅延が、センスアンプ回路３から出力ノードＮｏｕｔまでの信号の遅延と対応していれば、センスアンプ回路３から次の読み出し回路２までのＳＡＥ信号の立ち下がりのタイミングの遅延がセンスアンプ回路３から出力ノードＮｏｕｔまでの信号の遅延と等しくなくてもよい。

そして、クロックドインバータＣＩＮからＰＭＯＳトランジスタＰＴ１１２を排した回路は、クロックドインバータＣＩＮと同等の遅延をあけてＳＡＥ信号の立ち上がりを通過させることができる。

第４の実施形態によれば、遅延回路５ｃが上記のように構成されたことにより、第３の実施形態に比べてより小さい回路規模の遅延回路５ｃによって第３の実施形態と同等の効果を得ることができる。

（第５の実施形態）
図１１は、第５の実施形態にかかる複数の読み出し回路２に対するＳＡＥ信号の信号線の接続の一例を示す模式的な図である。ここでは一例として、複数の読み出し回路２のうちの４つの読み出し回路２＿（ｎ－１）、２＿ｎ、２＿（ｎ＋１）、２＿（ｎ＋２）が図示されている。ただしｎは整数である。

第５の実施形態によれば、図１１に示されるように、ＳＡＥ信号の信号線は、２以上の読み出し回路２にＳＡＥ信号が並列に供給されるように構成されてもよい。

これによって、複数の読み出し回路２の全てが図６に示されたように直列に接続される場合に比べて、複数の読み出し回路２の全てがデータを読み出して出力することに要する時間を短縮することが可能となる。

なお、図１１は、第２の実施形態に第５の実施形態が適用された場合の接続を示している。第５の実施形態は、第１～第４の実施形態の何れとも併用することが可能である。

以上述べたように、第１～第５の実施形態によれば、遅延回路５，５ａ，５ｂ，５ｃは、一端が読み出し回路２＿ｘに接続され、他端が読み出し回路２＿（ｘ＋１）に接続される。そして、遅延回路５，５ａ，５ｂ，５ｃは、ＳＡＥ信号が読み出し回路２＿ｘに供給された後、時間をおいて読み出し回路２＿（ｘ＋１）にＳＡＥ信号を供給する。

よって、複数の読み出し回路２がデータを読み出す際に流れる電流のピーク値を抑制することができる。

また、第２～第５の実施形態によれば、読み出し回路２は、内部ノードＮ３１，Ｎ３２の状態に対応した信号を判定後のデータとして出力する出力ラッチ回路４をさらに備える。そして、遅延回路５ａ，５ｂ，５ｃは、出力ラッチ回路４において信号が通過する際の遅延に対応した数のゲートを備える。

よって、複数の読み出し回路２のそれぞれが動作する期間を重ならなくすることができる。その結果、複数の読み出し回路２がデータを読み出す際に流れる電流のピーク値を効率的に抑制することができる。

また、第２～第５の実施形態によれば、内部ノードＮ３１，Ｎ３２から次の読み出し回路２までの経路に直列に接続されたゲートの数（遅延回路５ａ，５ｂ，５ｃが備えるゲートの段数）と、内部ノードＮ３１，Ｎ３２から出力ノードＮｏｕｔまでの経路に直列に接続されたゲートの数（出力ラッチ回路４において信号が通過するゲートの段数）と、は等しい。

よって、複数の読み出し回路２のそれぞれが動作する期間を重ならなくすることができる。その結果、複数の読み出し回路２がデータを読み出す際に流れる電流のピーク値を効率的に抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ＯＴＰメモリ、２ 読み出し回路、３ センスアンプ回路、４ 出力ラッチ回路、５，５ａ，５ｂ，５ｃ 遅延回路、１０ ラッチ回路、１１ 駆動回路、ＦＥ１，ＦＥ２，ＦＥ３ フューズ素子、Ｎ３１，Ｎ３２ 内部ノード、ＮＧ５１ ＮＡＮＤゲート。

Claims (5)

1. 複数の記憶素子と、
   それぞれは、活性化信号の受信に応じて、前記複数の記憶素子の１つが記憶するデータを判定して判定結果を出力する複数の読み出し回路と、
   一端が前記複数の読み出し回路のうちの第１の読み出し回路に接続され、他端が前記複数の読み出し回路のうちの前記第１の読み出し回路と異なる第２の読み出し回路に接続され、前記第１の読み出し回路に前記活性化信号が供給された後、時間をおいて前記第２の読み出し回路に前記活性化信号を供給する、遅延回路と、
   を備え、
   前記第１の読み出し回路は、前記データに応じた状態をとる第１ノードを備え、
   前記遅延回路は、前記データの判定の完了を前記第１ノードの状態に基づいて検知する検知回路を備え、前記検知回路が前記データの判定の完了を検知した後に、前記活性化信号を前記第２の読み出し回路に供給する、
   記憶装置。
2. 前記遅延回路は、前記第１の読み出し回路が前記活性化信号の受信に応じた前記データの判定を完了した後に、前記活性化信号を前記第２の読み出し回路に供給する、
   請求項１に記載の記憶装置。
3. 前記第１の読み出し回路は、クロスカップル部分に前記第１ノードと前記第１ノードと異なる第２ノードとを備えるクロスカップルラッチ型のセンスアンプ回路を備え、
   前記検知回路は、前記第１ノードの状態と前記第２ノードの状態とに基づいて前記データの判定の完了を検知する、
   請求項１または２に記載の記憶装置。
4. 前記第１の読み出し回路は、前記第１ノードの状態に対応した信号を判定後の前記データとして出力する出力回路をさらに備え、
   前記遅延回路は、前記出力回路による出力の遅延に対応した数のゲートを備える、
   請求項１から請求項３の何れか一項に記載の記憶装置。
5. 前記遅延回路は、前記第１ノードから前記第２の読み出し回路までの経路に直列に接続された１以上の第１ゲートを備え、
   前記第１の読み出し回路は、前記第１ノードの状態に対応した信号を判定後の前記データとして出力ノードから出力し、前記第１ノードから出力ノードまでの経路に直列に接続された１以上の第２ゲートを備え、
   前記遅延回路が備える前記第１ゲートの数と、前記第１の読み出し回路が備える前記第２ゲートの数と、は同じである、
   請求項１から請求項３の何れか一項に記載の記憶装置。

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