JP4805698B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係り、スタティック型のメモリセルを有するＳＲＡＭ（Static Random Access Memory）に関する。

システムＬＳＩ（Large-Scale Integrated Circuit）では、様々な記憶容量、ワード数、ビット数のメモリが使用されている。これらメモリには、共通の単位ブロックから任意の構成のメモリマクロが生成できるように用意されたＳＲＡＭマクロが使用されている。

このようなＳＲＡＭマクロにおいて、ＳＲＡＭセルからビット線対に転送された相補データは、センスアンプにより増幅されて外部に出力される。例えば、センスアンプには、高速動作のために同期型のセンスアンプが使用される。同期型センスアンプは、センスアンプ活性化信号ＳＡＥに同期して、微小振幅のデータを増幅する。

したがって、高速動作のためにはＳＡＥタイミングをできるだけ早くすることが望ましいが、信号ＳＡＥの活性化が早すぎるとビット線対からセンスアンプに供給される入力電位差が不十分となり、ＳＲＡＭが誤動作となる。よって、高速動作のためには最適なＳＡＥタイミングの設定が重要である。

ところが、ビット線長、ワード線長などが変わると、それに応じてビット線遅延、ワード線遅延も変化するため、最適なＳＡＥタイミングはマクロ構成によって異なってくる。このような問題に対処するため、ダミーセル、ダミーワード線及びダミービット線によって信号ＳＡＥを生成する方法が採用されている（非特許文献１参照）。

このような従来のタイミング生成手法の問題点は、広範囲の電源電位で動作できない点である。電源電位を下げていくと、ダミービット線遅延よりも、データパス遅延のほうが急激に大きくなる。ダミービット線遅延は、ダミーワード線がハイレベルになってからダミービット線がインバータ回路の閾値電圧（例えば、ＶＤＤ／２程度）まで振幅する時間である。また、データパス遅延は、ワード線がハイレベルになってからビット線対にセンスアンプがセンス可能な電位差（例えば、１００ｍＶ程度）が生じるまでの時間である。

このため、電源電位が低くなるほどセンスアンプ活性化時の入力電位差が減少してしまう。センス動作に必要な最低限の入力電位差は、製造上のばらつきによるセンスアンプの入力オフセット電圧等に起因しているため、電源電位が低くなってもほぼ一定のままである。このため、低電源電位時に入力電位差が減少すると誤動作が発生してしまう。低電源電位時に誤動作が発生しないようにダミービット線遅延を大きくすると、高電源電位時での動作速度が低下してしまう。

このように、従来のタイミング生成手法では、動作速度を損なわずに広範囲の電源電位で動作することができないという問題がある。
Kenichi Osada et al., "Universal-Vdd 0.65-2.0V 32kB Cache using Voltage-Adapted Timing-Generation Scheme and a Lithographical-Symmetric Cell", 2001 ISSCC (International Solid-State Circuits Conference) / SESSION 11 / SRAM / 11.1

本発明は、センスアンプを活性化する信号のタイミングを最適化し、かつ広範囲の電源電位で高速動作を行なうことが可能な半導体記憶装置を提供する。

本発明の一視点に係る半導体記憶装置は、ＭＩＳ（Metal Insulator Semiconductor）トランジスタにより構成されたスタティック型のメモリセルが複数配列され、前記メモリセルは、電源電位及び接地電位で動作する、メモリセルアレイと、前記メモリセルを選択する複数のワード線と、前記メモリセルに対するデータの送受を行う複数のビット線と、前記ビット線に転送されたデータを増幅するセンスアンプ回路と、ＭＩＳトランジスタにより構成されかつデータが固定された第１のダミーセルを複数含む第１のダミーセル群と、前記第１のダミーセル群を選択するダミーワード線と、前記第１のダミーセル群のデータが転送されるダミービット線と、前記ダミービット線の電位レベルの変化に基づいて、前記センスアンプ回路を活性化する活性化信号を生成する信号生成回路と、前記第１のダミーセル群に供給されるソース電位を生成する電位生成回路とを具備し、前記第１のダミーセルは、前記ソース電位及び接地電位で動作し、前記ソース電位は、メモリセルが選択された場合に、電源電位と接地電位との間に設定される。

本発明によれば、センスアンプを活性化する信号のタイミングを最適化し、かつ広範囲の電源電位で高速動作を行なうことが可能な半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図である。なお、図１に示したＳＲＡＭは、読み出し系を中心に示している。ＳＲＡＭは、スタティック型の複数のメモリセルＭＣから構成されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。

複数のワード線ＷＬには、ワード線ドライバ回路１２を介してロウデコーダ１３が接続されている。ロウデコーダ１３は、ロウアドレス信号に基づいて、ワード線ＷＬの対応する１つを選択する。

複数のビット線対ＢＬ，／ＢＬには、カラムデコーダ（Col. Dec.）１４が接続されている。カラムデコーダ１４は、カラムアドレス信号に基づいて、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。

センスアンプ回路１５は、複数のセンスアンプＳＡから構成されている。センスアンプ回路１５は、メモリセルアレイ１１からカラムデコーダ１４を介して読み出されたデータを検知及び増幅し、この増幅したデータを出力データＤＯ０〜ＤＯｎ−１として出力する。

プリチャージ回路１６は、読み出し動作及び書き込み動作が実行される前（すなわち、ビット線対ＢＬ，／ＢＬにデータが転送される前）に、ビット線対ＢＬ，／ＢＬを例えば電源電位ＶＤＤにプリチャージする。プリチャージ回路１６は、プリチャージ信号ＰＲＥＢに基づいてプリチャージ動作を実行する。プリチャージ信号ＰＲＥＢは、制御回路１７からドライバ１２−１を介してプリチャージ回路１６に供給される。

このプリチャージ信号ＰＲＥＢは、プリチャージ状態ではローレベルとなり、非プリチャージ状態ではハイレベルとなる。すなわち、プリチャージ回路１６は、プリチャージ信号ＰＲＥＢがローレベルの場合にビット線対ＢＬ，／ＢＬを電源電位ＶＤＤにプリチャージし、一方プリチャージ信号ＰＲＥＢがハイレベルの場合にプリチャージを解除する。

制御回路１７は、ＳＲＡＭ内の各回路を制御する。制御回路１７には、外部からアドレス信号ＡＤＤや制御信号ＣＮＴ等が入力される。制御回路１７は、アドレス信号ＡＤＤに基づいて、ロウデコーダ１３に供給されるロウアドレス信号及びカラムデコーダに供給されるカラムアドレス信号を生成する。また、制御回路１７は、例えば制御信号ＣＮＴに基づいて、プリチャージ回路１６に供給されるプリチャージ信号ＰＲＥＢを生成する。

図２は、図１に示したメモリセルアレイ１１に含まれるメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第１及び第２のインバータ回路を備えている。第１のインバータ回路は、負荷用ＰチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。

なお、本実施形態では、ＭＩＳトランジスタの一例として、ＭＯＳトランジスタを用いている。ＰＭＯＳトランジスタＬＤ１とＮＭＯＳトランジスタＤＶ１とは、電源電位ＶＤＤ（或いは、電源電位ＶＤＤが供給される端子）と、接地電位ＶＳＳ（或いは、接地電位ＶＳＳが供給される端子）との間に直列に接続されている。

第２のインバータ回路は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２とＮＭＯＳトランジスタＤＶ２とは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地電位ＶＳＳに接続されている。

ＰＭＯＳトランジスタＬＤ２のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地電位ＶＳＳに接続されている。

また、ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路の出力は第２のインバータ回路の入力に接続され、第２のインバータ回路の出力は第１のインバータ回路の入力に接続されている。

記憶ノードＮ１は、転送用ＮＭＯＳトランジスタＸＦ１を介してビット線ＢＬに接続されている。ＮＭＯＳトランジスタＸＦ１のゲート端子は、ワード線ＷＬに接続されている。記憶ノードＮ２は、転送用ＮＭＯＳトランジスタＸＦ２を介してビット線／ＢＬに接続されている。ＮＭＯＳトランジスタＸＦ２のゲート端子は、ワード線ＷＬに接続されている。

ところで、メモリセルアレイ１１には、ワード線ＷＬと同様にロウ方向に延在するダミーワード線ＤＷＬが配設されている。このダミーワード線ＤＷＬは、センスアンプ回路１５を基準にして、このセンスアンプ回路１５から最も遠いメモリセルアレイ１１の端部に配設されている。このように配設することで、ダミーワード線ＤＷＬは、通常のワード線ＷＬのうちセンスアンプ回路１５から最も遠い側のワード線ＷＬに接続されたメモリセルＭＣが選択される際の遅延を再現することができる。

ダミーワード線ＤＷＬは、一端がワード線ドライバ回路１２を介して制御回路１７に接続されている。制御回路１７は、通常のワード線ＷＬが活性化されるのと同時に、ダミーワード線ＤＷＬを活性化する。

ダミーワード線ＤＷＬは、例えばメモリセルアレイ１１の中央部付近で折り返され、この折り返されたダミーワード線ＤＷＬには、所定数のダミーセルＤＣと、所定数のダミーセルＤＣＮとがそれぞれ並列に接続されている。ダミーワード線ＤＷＬは、メモリセルアレイ１１の中央部付近で折り返されることで、通常のワード線ＷＬと略同じ配線長に設定される。また、ダミーワード線ＤＷＬは、通常のワード線ＷＬと略同じ配線幅に設定される。

また、ＳＲＡＭは、ビット線と平行に配設されたダミービット線ＤＢＬを備えている。このダミービット線ＤＢＬは、メモリセルアレイ１１のロウ方向端部でロウデコーダ１３に近い側に配置されている。また、ダミービット線ＤＢＬは、通常のビット線と略同じ配線長、略同じ配線幅に設定される。

ダミービット線ＤＢＬの一端は、プリチャージ回路１６に接続されている。したがって、ダミービット線ＤＢＬも、ビット線ＢＬと同様にプリチャージ動作が行われる。ダミービット線ＤＢＬの他端は、信号生成回路１８の入力端子に接続されている。

信号生成回路１８は、例えばインバータ回路１８により構成される。インバータ回路１８は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を用いて構成され、ＶＤＤ／２程度の閾値電圧を有する。

インバータ回路１８は、ダミービット線ＤＢＬの電位レベルの変化に基づいて、センスアンプ活性化信号ＳＡＥを生成する。このセンスアンプ活性化信号ＳＡＥは、各センスアンプＳＡの制御端子に供給される。センスアンプ活性化信号ＳＡＥは、ダミービット線ＤＢＬがハイレベルになると、インバータ回路１８により反転されてローレベルになる。

この時、各センスアンプＳＡは、活性化されない。すなわち、各センスアンプＳＡは、ビット線対のデータを増幅しない。一方、ダミービット線ＤＢＬがローレベルになると、インバータ回路１８により反転されてセンスアンプ活性化信号ＳＡＥがハイレベルになり、各センスアンプＳＡが活性化されるようになっている。

次に、ダミーセルＤＣ及びダミーセルＤＣＮの構成について説明する。図３は、ダミーセルＤＣの構成を示す回路図である。基本的には、メモリセルＭＣと同じ構成である。以下に、メモリセルＭＣと異なる構成を中心に説明する。

駆動用ＮＭＯＳトランジスタＤＶ１及び負荷用ＰＭＯＳトランジスタＬＤ１のゲート端子は、電源電位ＶＤＤに接続されている。よって、ＰＭＯＳトランジスタＬＤ１は常にオフ状態であり、ＮＭＯＳトランジスタＤＶ１は、常にオン状態である。すなわち、ダミーセルＤＣは、フリップフロップが固定されている。このダミーセルＤＣにおいては、記憶ノードＮ１にはローレベルデータ（０データ）が記憶され、記憶ノードＮ２にはハイレベルデータ（１データ）が記憶される。

記憶ノードＮ１は、転送用ＮＭＯＳトランジスタＸＦ１を介してダミービット線ＤＢＬに接続されている。ＮＭＯＳトランジスタＸＦ１及びＸＦ２のゲート端子は、ダミーワード線ＤＷＬに接続されている。ＮＭＯＳトランジスタＸＦ２のソース端子は、記憶ノードＮ２に接続されている。ＮＭＯＳトランジスタＸＦ２のドレイン端子は、例えばフローティング状態である。

このように構成されたダミーセルＤＣにおいて、このダミーセルＤＣが選択される（ダミーワード線ＤＷＬが活性化される）と、ダミービット線ＤＢＬがローレベルに遷移する。ダミービット線ＤＢＬは、通常のビット線ＢＬと同様の遅延となるように、同じ抵抗、同じ容量の配線となっている。これにより、ダミービット線ＤＢＬは、ビット線の上端のメモリセル（センスアンプ回路１５から最も遠いメモリセル）がアクセスされた場合の遅延を再現している。

図４は、ダミーセルＤＣＮの構成を示す回路図である。ダミーセルＤＣＮは、基本的にはダミーセルＤＣと同じ構成である。異なる点として、ＰＭＯＳトランジスタＬＤ１及びＬＤ２のソース電位ＶＤＣＮが、電源電位ＶＤＤの代わりに外部から供給できるようになっている。ダミーセルＤＣＮは、ソース電位ＶＤＣＮが供給されるソース端子ＳＴを備えている。ソース端子ＳＴは、ＰＭＯＳトランジスタＬＤ１及びＬＤ２のソース端子と、記憶ノードＮ２とにそれぞれ接続されている。

ソース電位ＶＤＣＮは、ソース電位生成回路１９（本実施形態では、ＮＭＯＳトランジスタ１９を用いている）により生成される。ＮＭＯＳトランジスタ１９のドレイン端子は、ダミーセルＤＣＮのソース端子ＳＴに接続されている。ＮＭＯＳトランジスタ１９のソース端子には、プリチャージ信号ＰＲＥＢが供給されている。ＮＭＯＳトランジスタ１９のゲート端子は、電源電位ＶＤＤに接続されている。よって、ＮＭＯＳトランジスタ１９は、常にオン状態である。

したがって、プリチャージ状態（ＰＲＥＢ＝ローレベル）ではソース電位ＶＤＣＮは０Ｖとなるが、メモリセル選択時にはプリチャージ信号ＰＲＥＢがハイレベル（ＶＤＤレベル）まで上昇するとソース電位ＶＤＣＮはＶＤＤ−Ｖｔｈとなる。ここで、Ｖｔｈは、ＮＭＯＳトランジスタ１９の閾値電圧である。

このため、ダミーセルＤＣＮにおいて、ダミービット線ＤＢＬを駆動するＮＭＯＳトランジスタＤＶ１のゲート端子は、ダミーセルＤＣに比べて、ＶＤＤ−Ｖｔｈと、閾値電圧Ｖｔｈ分低い電位にバイアスされる。

図１では簡略化のためにダミーセルＤＣ及びダミーセルＤＣＮそれぞれ１個のみしか図示していないが、実際には図５に示すように複数個（ｍ個）のダミーセルＤＣＮ及び複数個（ｎ個）のダミーセルＤＣがそれぞれダミーワード線ＤＷＬに並列に接続されている。このようにダミーセルを複数個使用することで、ダミービット線ＤＢＬの振幅を大きくしかつ安定するようにしている。

また、メモリセルアレイ１１内でのダミーセルＤＣ及びダミーセルＤＣＮの配置は、図６に示すように、同一ロウ上で、アレイ端側にダミーセルＤＣＮを配置することで、ソース電位ＶＤＣＮの供給が容易となるようにしている。

図７は、ＳＲＡＭのデータパス遅延Ｃ１及びダミービット線遅延Ｃ２の電源電位依存性を示す図である。横軸は電源電位ＶＤＤ[Ｖ]、縦軸は遅延時間[任意単位：Arb. Unit]を示している。なお、ダミービット線遅延は、ダミーワード線ＤＷＬがハイレベルになってからダミービット線ＤＢＬがインバータ回路１８の閾値電圧（例えば、ＶＤＤ／２程度）まで振幅する時間である。また、データパス遅延は、ワード線ＷＬがハイレベルになってからビット線対にセンスアンプＳＡがセンス可能な電位差（例えば、１００ｍＶ程度）が生じるまでの時間である。

本実施形態では、ダミーセルＤＣとダミーセルＤＣＮとを併用している。図７には、本実施形態を適用した場合のデータパス遅延Ｃ１及びダミービット線遅延Ｃ２（ＤＣ＋ＤＣＮ）を示している。また、図７には、ダミーセルＤＣのみを用いた場合のダミービット線遅延Ｃ２（ＤＣ）、及びダミーセルＤＣＮのみを用いた場合のダミービット線遅延Ｃ２（ＤＣＮ）を併せて示している。

ダミーセルＤＣのみを用いた場合では、ダミービット線遅延Ｃ２（ＤＣ）は、電源電位ＶＤＤを下げていくと、緩やかに大きくなる。一方、ダミーセルＤＣＮのみを用いた場合では、ダミーセルＤＣに比べて、駆動用ＮＭＯＳトランジスタＤＶ１の電位が閾値電圧Ｖｔｈ分低いため、電源電位ＶＤＤを下げていくとダミーセルＤＣよりも急激に駆動電流が減少し、したがってダミービット線遅延Ｃ２（ＤＣＮ）は急激に大きくなる。

センスアンプＳＡのセンス動作に必要な最低限の入力電位差は、製造上のばらつきによるセンスアンプＳＡの入力オフセット電圧等に起因しているため、電源電位ＶＤＤが下がってもほぼ一定のままである。このため、電源電位ＶＤＤが低い場合に入力電位差が減少すると、ＳＲＡＭに誤動作が発生してしまう。

本実施形態ではダミーセルＤＣ及びダミーセルＤＣＮを適当な個数ダミーワード線ＤＷＬに並列に接続することにより、ダミービット線遅延Ｃ２（ＤＣ＋ＤＣＮ）は図７に示すような曲線となり、データパス遅延Ｃ１とほぼ一致した特性を得ることが可能となる。すなわち、ダミービット線遅延の曲線が異なる２種類のダミーセル（ＤＣ及びＤＣＮ）の個数を任意に調整することにより、ダミービット線遅延をデータパス遅延に合わせることができる。

これにより、センスアンプＳＡは、電源電位ＶＤＤによらず、常に最適なタイミングで動作することが可能となる。すなわち、動作速度を損なわずに広範囲の電源電位で動作することができる。

次に、図４に示したダミーセルＤＣＮの具体的な構成（レイアウト）について説明する。ダミーセルＤＣＮでは、ダミーワード線選択時にＮＭＯＳトランジスタＤＶ１のドレイン端子のレベルが、ＮＭＯＳトランジスタＸＦ１によりプルアップされるため、０Ｖからわずかに上昇する。この上昇分が大きいとＮＭＯＳトランジスタＤＶ２がオンしてしまい、ソース電位ＶＤＣＮからＮＭＯＳトランジスタＤＶ２を介して接地電位ＶＳＳへ貫通する電流パス（貫通パス）が形成されてしまう。

このようになると、ソース電位ＶＤＣＮのレベル低下や、貫通電流による消費電力の増大などの問題が生じる。このような問題に対処するには、ソース電位ＶＤＣＮから接地電位ＶＳＳへの貫通パスが導通しないように、この電流パスの一部をオープンにしておけばよい。ここで、セルの製造条件を揃える観点から、ダミーセルは通常のメモリセルＭＣとできるたけ共通のレイアウトであることが望ましい。

ＳＲＡＭセルのレイアウトには様々なものがあるが、代表的な縦長タイプと横長タイプとのレイアウトを用いた場合のダミーセルＤＣＮの構成例について説明する。図８は、縦長タイプのＳＲＡＭセルを用いた場合のダミーセルＤＣＮを示すレイアウト図である。

図８において、ＧＣはＭＯＳトランジスタのゲート電極、ＡＡはＭＯＳトランジスタのソース領域及びドレイン領域としてのアクティブ領域、Ｍ１は第１層のメタル配線層、ＣＳはコンタクト、Ｖ２は上層（第２層）との接続に用いられるビアである。

ダミーセルＤＣＮでは、通常のメモリセルＭＣと比べて、図８中に点線の丸印で示した箇所のコンタクトを省略している。この省略されたコンタクトは、本来、ＮＭＯＳトランジスタＤＶ２のドレイン領域と、ＰＭＯＳトランジスタＬＤ２のドレイン領域及びＮＭＯＳトランジスタＤＶ１のゲート電極（及びＰＭＯＳトランジスタＬＤ１のゲート電極）とを接続するものである。

この場合のダミーセルＤＣＮの回路図は、図９に示すようになる。ＮＭＯＳトランジスタＤＶ２のドレイン端子はＮＭＯＳトランジスタＸＦ２のソース端子にのみ接続され、ソース電位ＶＤＣＮ及びＰＭＯＳトランジスタＬＤ２のドレイン端子とは接続されなくなる。これにより、ソース電位ＶＤＣＮから接地電位ＶＳＳへの貫通パスが形成されることが無くなる。

図１０は、横長タイプのＳＲＡＭセルを用いた場合のダミーセルＤＣＮを示すレイアウト図である。ダミーセルＤＣＮでは、通常のメモリセルＭＣと比べて、図１０中に点線の丸印で示した箇所のビアを省略している。この省略されたビアは、本来、ＮＭＯＳトランジスタＤＶ２のソース領域と接地電位（ＶＳＳ）線とを接続するものである。

この場合のダミーセルＤＣＮの回路図は、図１１に示すようになる。ＮＭＯＳトランジスタＤＶ２のソース端子がオープンとなる。これにより、ソース電位ＶＤＣＮから接地電位ＶＳＳへの貫通パスが形成されることが無くなる。

以上詳述したように本実施形態によれば、ダミーセルＤＣ及びダミーセルＤＣＮの個数を調整することで、電源電位ＶＤＤが変化した場合のダミービット線遅延を任意に制御することができる。よって、ダミービット線遅延をデータパス遅延とほぼ一致した特性に制御することができる。

この結果、センスアンプＳＡを、電源電位ＶＤＤによらず、常に最適なタイミングで動作させることが可能となる。さらに、センスアンプＳＡは、動作速度を損なわずに広範囲の電源電位で動作することができるようになる。

また、ダミーセルＤＣＮに供給するソース電位ＶＤＣＮをＮＭＯＳトランジスタ１９を用いて生成している。すなわち、ソース電位ＶＤＣＮを生成するための大幅な回路追加が必要ない。これにより、本実施形態を適用した場合の回路面積の増大を抑制することができる。

なお、本実施形態では、ＮＭＯＳトランジスタ１９を用いてソース電位ＶＤＣＮを生成しているが、外部からダミーセルＤＣＮに直接ソース電位ＶＤＣＮを供給するように構成してもよい。

（第２の実施形態）
ソース電位ＶＤＣＮとして、電源電位ＶＤＤと異なる複数の電位を用いることも可能である。第２の実施形態では、第１の実施形態に比べて、ダミービット線遅延をさらに細かく調整する。このために、複数のダミーセルＤＣＮを複数のグループに分け、この複数のグループにそれぞれ異なるソース電位を供給するようにしている。

図１２は、本発明の第２の実施形態に係るＳＲＡＭに含まれるダミーセル部の構成とその周辺回路を示す図である。複数のダミーセルＤＣＮは、第１のグループと第２のグループとから構成される。第１のグループは複数個（ｐ個）のダミーセルＤＣＮからなり、第２のグループは複数個（ｑ個）のダミーセルＤＣＮからなる。

第１のグループのソース端子ＳＴには、第１のソース電位ＶＤＣＮＨが供給される。第２のグループのソース端子ＳＴには、第２のソース電位ＶＤＣＮＬが供給される。

第１のソース電位ＶＤＣＮＨは、ＮＭＯＳトランジスタ１９Ｈにより生成される。ＮＭＯＳトランジスタ１９Ｈのドレイン端子は、第１のグループのソース端子ＳＴに接続されている。ＮＭＯＳトランジスタ１９Ｈのソース端子には、プリチャージ信号ＰＲＥＢが供給されている。ＮＭＯＳトランジスタ１９Ｈのゲート端子は、電源電位ＶＤＤに接続されている。よって、ＮＭＯＳトランジスタ１９Ｈは、常にオン状態である。

第２のソース電位ＶＤＣＮＬは、ＮＭＯＳトランジスタ１９Ｌにより生成される。ＮＭＯＳトランジスタ１９Ｌのドレイン端子は、第２のグループのソース端子ＳＴに接続されている。ＮＭＯＳトランジスタ１９Ｌのソース端子には、プリチャージ信号ＰＲＥＢが供給されている。ＮＭＯＳトランジスタ１９Ｌのゲート端子は、電源電位ＶＤＤに接続されている。よって、ＮＭＯＳトランジスタ１９Ｌは、常にオン状態である。

ここで、ＮＭＯＳトランジスタ１９Ｈと１９Ｌとは、閾値電圧が異なる。例えば、ＮＭＯＳトランジスタ１９Ｈの閾値電圧ＶｔｈＨは、ＮＭＯＳトランジスタ１９の閾値電圧Ｖｔｈよりも高く設定される。

したがって、プリチャージ状態（ＰＲＥＢ＝ローレベル）では、第１のソース電位ＶＤＣＮＨ及び第２のソース電位ＶＤＣＮＬいずれも０Ｖとなる。一方、メモリセル選択時にプリチャージ信号ＰＲＥＢがハイレベル（ＶＤＤレベル）になると、第１のソース電位ＶＤＣＮＨはＶＤＤ−ＶｔｈＨ、第２のソース電位ＶＤＣＮＬはＶＤＤ−ＶｔｈＬとなる。この結果、第１のソース電位ＶＤＣＮＨは、第２のソース電位ＶＤＣＮＬよりも低いレベルになる。

すなわち、電源電位ＶＤＤを下げていくに従い、第１のソース電位ＶＤＣＮＨを電源とするダミーセルＤＣＮの駆動電流が最も早く減少し、次に第２のソース電位ＶＤＣＮＬを電源とするダミーセルＤＣＮの駆動電流が減少する。そして、電源電位ＶＤＤを電源とするダミーセルＤＣが、駆動電流の減少が最も緩やかとなる。この結果、電源電位ＶＤＤを下げていくと、上記順番に従ってダミービット線遅延が大きくなる。

本実施形態では、これら３種類のダミーセルを適当な個数並列に接続する。これにより、電源電位ＶＤＤが変化した場合のダミービット線遅延を任意に制御することができる。さらに、３種類のダミーセルを用いることにより、ダミービット線遅延を上記第１の実施形態の場合よりも細かく調整することが可能となる。

（第３の実施形態）
第３の実施形態は、ＭＯＳトランジスタの閾値電圧のばらつきを考慮することで、ＭＯＳトランジスタの閾値電圧のばらつきに対してセンスアンプＳＡの動作変動を抑制するようにしている。

センスアンプ活性化時の入力電位差は、センスアンプ固有の入力オフセット電圧よりも大きいことが必要である。センスアンプの入力オフセット電圧は、製造上の素子ばらつき等により発生する。

図１３は、ラッチ型センスアンプＳＡの主要部の構成を示す回路図である。センスアンプＳＡは、第１及び第２のインバータ回路を備えている。第１のインバータ回路は、負荷用ＰＭＯＳトランジスタＭＰ１と駆動用ＮＭＯＳトランジスタＭＮ１とにより構成されている。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。

第２のインバータ回路は、負荷用ＰＭＯＳトランジスタＭＰ２と駆動用ＮＭＯＳトランジスタＭＮ２とにより構成されている。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とは、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。

具体的には、ＰＭＯＳトランジスタＭＰ１のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＭＮ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＭＰ１のゲート端子は、ＮＭＯＳトランジスタＭＮ１のゲート端子に接続されている。ＮＭＯＳトランジスタＭＮ１のソース端子は、ＮＭＯＳトランジスタＭＮ３を介して接地電位ＶＳＳに接続されている。

ＰＭＯＳトランジスタＭＰ２のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＭＮ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＭＰ２のゲート端子は、ＮＭＯＳトランジスタＭＮ２のゲート端子に接続されている。ＮＭＯＳトランジスタＭＮ２のソース端子は、ＮＭＯＳトランジスタＭＮ３を介して接地電位ＶＳＳに接続されている。

また、ＰＭＯＳトランジスタＭＰ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ２のゲート端子は、記憶ノードＮ１に接続されている。

記憶ノードＮ１は、データ線ＤＯに接続されている。データ線ＤＯは、ＰＭＯＳトランジスタＭＰ３を介してデータ線ＤＩに接続されている。記憶ノードＮ２は、データ線／ＤＯに接続されている。データ線／ＤＯは、ＰＭＯＳトランジスタＭＰ４を介してデータ線／ＤＩに接続されている。データ線対ＤＩ，／ＤＩは、カラムデコーダ１４を介してビット線対ＢＬ，／ＢＬに接続されている。

ＰＭＯＳトランジスタＭＰ３、ＭＰ４及びＮＭＯＳトランジスタＭＮ３のゲート端子にはそれぞれ、センスアンプ活性化信号ＳＡＥが供給されている。ＰＭＯＳトランジスタＭＰ３及びＭＰ４は、センスアンプ活性化信号ＳＡＥが活性化された場合に、センスアンプＳＡをビット線から切り離す。

このように構成されたセンスアンプＳＡでは、入力オフセット電圧は、ＮＭＯＳトランジスタＭＮ１とＭＮ２との閾値電圧差により生じる。一般に、ＭＯＳトランジスタの閾値電圧は不純物注入量により調整するが、同じ平面形状のＭＯＳトランジスタであっても実際に製造されたＭＯＳトランジスタの閾値電圧にはばらつきが存在する。

また、閾値電圧のばらつき量（閾値ばらつき量）は不純物濃度と相関があり、不純物濃度が高いほど閾値ばらつき量が大きくなることが知られている。図１４は、ＭＯＳトランジスタの閾値電圧と閾値ばらつき量との関係を示す図である。横軸はＭＯＳトランジスタの閾値電圧Ｖｔｈ[Ｖ]、縦軸はＭＯＳトランジスタの閾値ばらつき量σＶｔｈ[任意単位：Arb. Unit]を示している。図１４に示すように、不純物濃度が高くかつ閾値電圧が大きくなるほど、閾値ばらつき量も大きくなる傾向にある。

本実施形態では、図１に示したソース電位ＶＤＣＮを供給するＮＭＯＳトランジスタ１９を、センスアンプＳＡのＮＭＯＳトランジスタＭＮ１、ＭＮ２と略同じチャネル長、チャネル幅及び平面形状にする。すなわち、ＮＭＯＳトランジスタ１９にＮＭＯＳトランジスタＭＮ１等のレプリカを用いる。これにより、センスアンプＳＡのＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧は、ＮＭＯＳトランジスタ１９の閾値電圧に反映される。

プロセス変動により、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧が大きくなると、閾値ばらつき量も増加する。閾値ばらつき量が増加すると、センスアンプＳＡの入力オフセット電圧が増大するので、必要な入力電位差はより大きくなる。

本実施形態では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧が大きくなると、ＮＭＯＳトランジスタ１９の閾値電圧も大きくなり、ソース電位ＶＤＣＮのレベルが下がる。すると、ダミーセルＤＣＮの電流駆動力が下がるため、ダミービット線遅延が増大して、信号ＳＡＥの活性化タイミングが遅くなる。この結果、入力電位差がより大きい状態でセンスアンプＳＡを活性化することが可能となるので、ＳＲＡＭの誤動作を防止することができる。

また、プロセス変動により、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧が小さくなると、閾値ばらつき量は減少する。閾値ばらつき量が減少するとセンスアンプＳＡの入力オフセット電圧が減少するので、必要な入力電位差は小さくなる。

本実施形態では、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧が小さくなると、ＮＭＯＳトランジスタ１９の閾値電圧も小さくなり、ソース電位ＶＤＣＮのレベルが上がる。すると、ダミーセルＤＣＮの電流駆動力が上がるため、ダミービット線遅延が減少して、信号ＳＡＥの活性化タイミングが早くなる。この結果、入力電位差がより小さい状態でセンスアンプＳＡを活性化することが可能となるので、余計なマージンがなくなり、より高速動作が可能となる。

以上詳述したように本実施形態によれば、センスアンプＳＡの閾値ばらつきに連動した信号ＳＡＥのタイミング設定が可能となる。

また、前述したようにＮＭＯＳトランジスタ１９がセンスアンプＳＡを構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のレプリカとなるように構成する場合、ＮＭＯＳトランジスタ１９自身の閾値ばらつきにより、ソース電位ＶＤＣＮのレベルが変動してしまう可能性がある。この場合、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のレプリカを図１５に示すように複数個（ｒ個）並列にすることで、ソース電位ＶＤＣＮのレベル変動を抑制することができる。

（第４の実施形態）
前述したように、ダミービット線ＤＢＬを受けるインバータ回路１８の閾値電圧は、例えば、ＶＤＤ／２程度である。よって、インバータ回路１８は、ダミービット線ＤＢＬの電位がＶＤＤ／２程度になった場合に反転動作を行なう。ところが、ダミービット線ＤＢＬの電位レベルが電源電位ＶＤＤとともに減少するのに対し、ビット線ＢＬのデータを検知するセンスアンプＳＡが必要とする入力電位差は電源電位ＶＤＤとともに減少せず一定である。すなわち、電源電位ＶＤＤが減少していくと、センスアンプ活性化信号ＳＡＥが活性化されるタイミングが遅れてしまう。

第４の実施形態は、ダミービット線ＤＢＬの振幅が一定のレベルとなるタイミングを検知することで、インバータ回路１８の閾値電圧によらず最適なセンスアンプ活性化信号ＳＡＥを生成するようにしている。

図１６は、本発明の第４の実施形態に係るＳＲＡＭの構成を示すブロック図である。ダミーワード線ＤＷＬには、複数個（ｎ個）のダミーセルＤＣが並列に接続されている。なお、図１６では簡略化のためにダミーセルＤＣを１個のみしか図示していない。前述したように、ダミーセルＤＣには、電源として電源電位ＶＤＤが供給されている。

また、各ダミーセルＤＣは、ダミービット線ＤＢＬに接続されている。このようにダミーセルＤＣを複数個使用することで、ダミービット線ＤＢＬの振幅を大きくしかつ安定するようにしている。

ダミービット線ＤＢＬの他端は、レベル検知回路（ＬＤ）２１の入力端子に接続されている。レベル検知回路２１は、ダミービット線ＤＢＬの電位レベルの変化に基づいて、センスアンプ活性化信号ＳＡＥを生成する。このセンスアンプ活性化信号ＳＡＥは、バッファ回路２２を介して各センスアンプＳＡの制御端子に供給される。

バッファ回路２２は、例えば２つのインバータ回路が直列に接続されて構成されている。バッファ回路２２は、例えばＣＭＯＳ回路を用いて構成され、ＶＤＤ／２程度の閾値電圧を有する。

図１７は、レベル検知回路２１の構成を示す回路図である。レベル検知回路２１は、ＮＭＯＳトランジスタＭＮ１１と、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、インバータ回路ＩＮＶ１、ＩＮＶ２とにより構成される。

ＮＭＯＳトランジスタＭＮ１１のソース端子は、ダミービット線ＤＢＬに接続されている。ＮＭＯＳトランジスタＭＮ１１のドレイン端子は、データ線ＤＢＬ_ｎを介してインバータ回路ＩＮＶ１の入力端子に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲート端子には、ゲート電位ＶＧが供給される。ゲート電位ＶＧは、例えば電源電位ＶＤＤである。なお、ゲート電位ＶＧは、電源電位ＶＤＤに限らず、任意の電位に設定することが可能である。電源電位ＶＤＤ以外を用いる場合は、例えば外部から任意の電位が供給されるように構成する。

また、インバータ回路ＩＮＶ１の入力端子には、ＰＭＯＳトランジスタＭＰ１１のドレイン端子が接続されている。ＰＭＯＳトランジスタＭＰ１１のソース端子は、電源電位ＶＤＤに接続されている。

レベル検知回路２１には、制御回路１７からプリチャージ信号ＰＲＥが供給される。プリチャージ信号ＰＲＥは、プリチャージ状態ではハイレベルとなり、非プリチャージ状態ではローレベルとなる。すなわち、プリチャージ信号ＰＲＥは、上記第１の実施形態で説明したプリチャージ信号ＰＲＥＢの反転信号である。プリチャージ信号ＰＲＥは、インバータ回路ＩＮＶ２を介して、ＰＭＯＳトランジスタＭＰ１１のゲート端子に供給されている。

また、インバータ回路ＩＮＶ１の入力端子には、ＰＭＯＳトランジスタＭＰ１２のドレイン端子が接続されている。ＰＭＯＳトランジスタＭＰ１２のソース端子は、電源電位ＶＤＤに接続されている。ＰＭＯＳトランジスタＭＰ１２のゲート端子は、インバータ回路ＩＮＶ１の出力端子に接続されている。インバータ回路ＩＮＶ１の出力端子からは、バッファ回路２２を介してセンスアンプ活性化信号ＳＡＥが出力される。

次に、このように構成されたレベル検知回路２１の動作について説明する。プリチャージ状態（ＰＲＥ＝Ｈ）では、ＰＭＯＳトランジスタＭＰ１１がオン状態となる。よって、インバータ回路ＩＮＶ１の入力端子には、電源電位ＶＤＤが供給される。これにより、インバータ回路ＩＮＶ１の出力は、ローレベル（０Ｖ）となる。

一方、非プリチャージ状態（ＰＲＥ＝Ｌ）になると、ＰＭＯＳトランジスタＭＰ１１はオフ状態となる。しかし、インバータ回路ＩＮＶ１の出力がローレベルのため、ＰＭＯＳトランジスタＭＰ１２はオン状態である。よって、インバータ回路ＩＮＶ１の入力端子には、そのまま電源電位ＶＤＤが供給される。

その後、ダミーセルＤＣによりダミービット線ＤＢＬの電位がプリチャージ電位（ＶＤＤ）から徐々に下がっていき、ＶＧ−Ｖｔｈ（ＭＮ１１）のレベルまで下がるとＮＭＯＳトランジスタＭＮ１１がオン状態となる。Ｖｔｈ（ＭＮ１１）は、ＮＭＯＳトランジスタＭＮ１１の閾値電圧である。すると、インバータ回路ＩＮＶ１の入力端子がローレベルとなるため、インバータ回路ＩＮＶ１の出力はハイレベルになる。

レベル検知回路２１の出力がハイレベルになると、センスアンプＳＡの制御端子にバッファ回路２２を介してハイレベルの信号ＳＡＥが供給される。これにより、センスアンプ回路１５が活性化される。

図１８は、第４の実施形態に係るＳＲＡＭの動作波形図である。横軸は時間[ｎｓ]、縦軸は電位[Ｖ]を示している。ワード線ＷＬが活性化（ハイレベル）されると、ビット線対ＢＬ、／ＢＬに徐々に電位差が生じる。図１８には、ビット線ＢＬに０データが転送された場合を示している。

一方でダミービット線ＤＢＬの電位レベルも下がるが、ＮＭＯＳトランジスタＭＮ１１がオン状態となるまではデータ線ＤＢＬ_ｎはハイレベルのままとなる。ダミービット線ＤＢＬの電位レベルがＶＧ−Ｖｔｈ（ＭＮ１１）まで下がると、データ線ＤＢＬ_ｎがローレベルとなり、センスアンプ活性化信号ＳＡＥがハイレベルとなる。

したがって、ＶＧ＝ＶＤＤの場合は、電源電位ＶＤＤによらず常にダミービット線ＤＢＬの振幅がＶｔｈ（ＭＮ１１）となるタイミングでセンスアンプＳＡが活性化される。このように、ダミービット線ＤＢＬが電源電位ＶＤＤによらない一定の振幅となるタイミングを検知することが可能なる。

以上詳述したように本実施形態によれば、ダミービット線ＤＢＬが電源電位ＶＤＤによらない一定の電位振幅（本実施形態では、ＮＭＯＳトランジスタＭＮ１１の閾値電圧）を検知することができる。そして、この検知結果に基づいて、センスアンプ活性化信号ＳＡＥを活性化する。

この結果、センスアンプＳＡを、電源電位ＶＤＤによらず、常に最適なタイミングで動作させることが可能となる。さらに、センスアンプＳＡは、動作速度を損なわずに広範囲の電源電位で動作することができるようになる。

さらに、電源電位ＶＤＤを下げていった際に、ダミービット線遅延よりもデータパス遅延のほうが急激に遅くなる問題を防ぐことが可能となる。これにより、電源電位ＶＤＤが低下するのに伴いセンスアンプＳＡへの入力電位差が減少してしまう問題を防ぐことが可能となる。

また、ＮＭＯＳトランジスタＭＮ１１のゲート電位ＶＧは電源電位ＶＤＤと等しくなくても、電源電位ＶＤＤと一定の電位差のバイアスであれば同様の効果を得ることが可能である。

なお、第４の実施形態に上記第３の実施形態を適用してもよい。具体的には、ＮＭＯＳトランジスタＭＮ１１を、センスアンプＳＡ（図１３）のＮＭＯＳトランジスタＭＮ１、ＭＮ２と略同じチャネル長、チャネル幅及び平面形状にする。すなわち、ＮＭＯＳトランジスタＭＮ１１にＮＭＯＳトランジスタＭＮ１等のレプリカを用いる。

このように構成することで、センスアンプＳＡのＮＭＯＳトランジスタＭＮ１、ＭＮ２の閾値電圧は、ＮＭＯＳトランジスタＭＮ１１の閾値電圧に反映される。よって、センスアンプＳＡの閾値ばらつき量に連動したＳＡＥタイミング設定が可能となる。

また、ＮＭＯＳトランジスタＮＭ１１がセンスアンプＳＡを構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２のレプリカとなるように構成する場合、ＮＭＯＳトランジスタＮＭ１１自身の閾値ばらつきにより、検知レベルが変動してしまう可能性がある。この場合、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のレプリカを複数個並列に接続することで、検知レベルの変動を抑制することができる。

（第５の実施形態）
第５の実施形態は、ダミービット線ＤＢＬの一定の電位振幅を、上記第４の実施形態とは異なる値で検知して、センスアンプ活性化信号ＳＡＥを活性化するようにしている。

図１９は、第５の実施形態に係るレベル検知回路２１の構成を示す回路図である。ＮＭＯＳトランジスタＭＮ１２のゲート端子は、電源電位ＶＤＤに接続されている。よって、ＮＭＯＳトランジスタＭＮ１２は、常にオン状態である。ＮＭＯＳトランジスタＭＮ１２のドレイン端子は、インバータ回路ＩＮＶ２の出力端子に接続されている。ＮＭＯＳトランジスタＭＮ１２のソース端子は、ＮＭＯＳトランジスタＭＮ１１のゲート端子に接続されている。

次に、このように構成されたレベル検知回路２１の動作について説明する。プリチャージ状態（ＰＲＥ＝Ｈ）から非プリチャージ状態（ＰＲＥ＝Ｌ）になると、インバータ回路ＩＮＶ２の出力は、ローレベル（０Ｖ）からハイレベル（ＶＤＤ）になる。すると、ＮＭＯＳトランジスタＮＭ１２がオンしているため、ＮＭＯＳトランジスタＭＮ１１のゲート電位は０Ｖから上昇する。

その後、ＮＭＯＳトランジスタＭＮ１１のゲート電位がＶＤＤ−Ｖｔｈ（ＭＮ１２）のレベルになると、ＮＭＯＳトランジスタＭＮ１２がオフ状態となる。Ｖｔｈ（ＭＮ１２）は、ＮＭＯＳトランジスタ１２の閾値電圧である。よって、ＮＭＯＳトランジスタＭＮ１１のゲート電位は、ＶＤＤ−Ｖｔｈ（ＭＮ１２）となる。

この結果、ダミービット線ＤＢＬの電位レベルが電源電位ＶＤＤから減少し、ＶＤＤ−Ｖｔｈ（ＭＮ１１）−Ｖｔｈ（ＭＮ１２）のレベルになると、ＮＭＯＳトランジスタＭＮ１１がオン状態となる。よって、インバータ回路ＩＮＶ１の出力が反転し、センスアンプ活性化信号ＳＡＥがハイレベルとなる。

このように本実施形態では、ＮＭＯＳトランジスタの閾値電圧の略２倍の電位だけダミービット線ＤＢＬが振幅するタイミングを検知することが可能となる。また、第５の実施形態の構成を用いることで、第４の実施形態のようにＮＭＯＳトランジスタＭＮ１１のゲート端子に供給する任意のゲート電位ＶＧが不要となる。

なお、第５の実施形態に上記第３の実施形態を適用してもよい。すなわち、ＮＭＯＳトランジスタＭＮ１１、ＮＭ１２にセンスアンプＳＡのＮＭＯＳトランジスタＭＮ１等のレプリカを用いてもよい。

（第６の実施形態）
上記第４及び第５の実施形態により、ＮＭＯＳトランジスタの閾値電圧を基準にしたレベル検知が可能となるが、どの位のレベルが適当であるかは電源電位ＶＤＤ及び閾値電圧の設定や、メモリの構成等によって変わってくる。そのため、場合によっては上記第４及び第５の実施形態の手法では最適な設定とならない場合が発生する可能性がある。

第６の実施形態は、第４の実施形態と第５の実施形態とを併用してレベル検知回路２１を構成している。

図２０は、第６の実施形態に係るレベル検知回路２１の構成を示す回路図である。ＮＭＯＳトランジスタＭＮ１３は、ＮＭＯＳトランジスタＭＮ１１に並列に接続されている。すなわち、ＮＭＯＳトランジスタＭＮ１３のソース端子は、ダミービット線ＤＢＬに接続されている。ＮＭＯＳトランジスタＭＮ１３のドレイン端子は、データ線ＤＢＬ_ｎに接続されている。

ＮＭＯＳトランジスタＭＮ１３のゲート端子は、例えば電源電位ＶＤＤに接続されている。なお、ＮＭＯＳトランジスタＭＮ１３のゲート電位は、電源電位ＶＤＤに限らず、任意の電位に設定することが可能である。電源電位ＶＤＤ以外を用いる場合は、例えば外部から任意の電位が供給されるように構成する。

このような構成の効果を図２１を用いて説明する。図２１は、センスアンプ活性化時のビット線電位差ΔＶｂｌの電源電位依存性を示す図である。横軸は電源電位[Ｖ]、縦軸はビット線電位差ΔＶｂｌ[任意単位：Arb. Unit]を示している。

上記第５の実施形態の構成では、ＮＭＯＳトランジスタＭＮ１１によりダミービット線ＤＢＬが２倍の閾値電圧だけ振幅したのを検知するため、図２１に示すように、電源電位ＶＤＤを下げていってもビット線電位差ΔＶｂｌは減少することがない。しかしながらこの場合、逆にΔＶｂｌが上昇するようになり、電源電位低下に伴いＳＲＡＭが誤動作する問題はなくなるが、電源電位低下に伴いΔＶｂｌが必要以上に大きくなるため動作速度を損なう恐れがある。

一方、上記第４の実施形態の構成では、ＮＭＯＳトランジスタＭＮ１１によりダミービット線ＤＢＬが１倍の閾値電圧だけ振幅したのを検知するため、図２１に示すように、電源電位低下に伴いΔＶｂｌが減少する。

本実施形態では、第４の実施形態と第５の実施形態とを併用している。したがって、本実施形態のレベル検知回路２１を用いることで、図２１に示すように、第４及び第５の実施形態の曲線の中間的な特性とすることが可能となる。これにより、電源電位ＶＤＤによらず一定のビット線電位差ΔＶｂｌとすることが可能となる。

また、第６の実施形態に上記第３の実施形態を適用してもよい。すなわち、ＮＭＯＳトランジスタＭＮ１１、ＮＭ１２、ＮＭ１３にセンスアンプＳＡのＮＭＯＳトランジスタＭＮ１等のレプリカを用いてもよい。

ところで、各実施形態で説明したように、上記第１乃至第６の実施形態で示したＳＲＡＭは、複数の種類の電源電位ＶＤＤが供給された場合でもセンスアンプＳＡを常に最適なタイミングで動作させることができる。これは、上記第１乃至第６の実施形態を適用したＳＲＡＭは、センスアンプＳＡを、電源電位ＶＤＤに依存せずに、常に最適なタイミングで動作させることが可能なためである。

例えば、消費電力を低減するために、ＳＲＡＭが高速なデータ処理をする場合と低速なデータ処理をする場合とで、電源電位ＶＤＤのレベルを切り替えてＳＲＡＭを使用する場合がある。この際、高速なデータ処理をする場合は電源電位ＶＤＤのレベルを上げ、低速なデータ処理をする場合は電源電位ＶＤＤのレベルを下げている。

このような制御を行うチップに上記第１乃至第６の実施形態で示したＳＲＡＭが搭載された場合でも、複数の種類の電源電位ＶＤＤに対してそれぞれ最適なタイミングでセンスアンプＳＡを動作させることができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図。 メモリセルＭＣの構成を示す回路図である。 ダミーセルＤＣの構成を示す回路図。 ダミーセルＤＣＮの構成を示す回路図。 ダミーセルＤＣ及びダミーセルＤＣＮを中心とした構成を示す図。 ダミーセルＤＣ及びダミーセルＤＣＮの配置例を示す図。 ＳＲＡＭのデータパス遅延Ｃ１及びダミービット線遅延Ｃ２の電源電位依存性を示す図。 縦長タイプのＳＲＡＭセルを用いた場合のダミーセルＤＣＮを示すレイアウト図。 図８に示したダミーセルＤＣＮの回路図。 横長タイプのＳＲＡＭセルを用いた場合のダミーセルＤＣＮを示すレイアウト図。 図１０に示したダミーセルＤＣＮの回路図。 本発明の第２の実施形態に係るＳＲＡＭに含まれるダミーセル部の構成とその周辺回路を示す図。 ラッチ型センスアンプＳＡの主要部の構成を示す回路図。 ＭＯＳトランジスタの閾値電圧と閾値ばらつき量との関係を示す図。 ソース電位生成回路１９として複数のＮＭＯＳトランジスタを用いた場合の構成例を示す図。 本発明の第４の実施形態に係るＳＲＡＭの構成を示すブロック図。 第４の実施形態に係るレベル検知回路２１の構成を示す回路図。 第４の実施形態のＳＲＡＭの動作を説明するための波形図。 第５の実施形態に係るレベル検知回路２１の構成を示す回路図。 第６の実施形態に係るレベル検知回路２１の構成を示す回路図。 センスアンプ活性化時のビット線電位差ΔＶｂｌの電源電位依存性を示す図。

符号の説明

１１…メモリセルアレイ、１２…ワード線ドライバ回路、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ回路、ＳＡ…センスアンプ、１６…プリチャージ回路、１７…制御回路、１８…信号生成回路、１９，１９Ｈ，１９Ｌ…ソース電位生成回路（ＮＭＯＳトランジスタ）、２１…レベル検知回路、２２…バッファ回路、ＭＣ…メモリセル、ＤＣ，ＤＣＮ…ダミーセル、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＸＦ１，ＸＦ２…転送用ＮＭＯＳトランジスタ、Ｎ１，Ｎ２…記憶ノード、ＭＮ１〜ＭＮ３，ＭＮ１１〜ＭＮ１３…ＮＭＯＳトランジスタ、ＭＰ１〜ＭＰ４，ＭＰ１１，ＭＰ１２…ＰＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＤＷＬ…ダミーワード線、ＤＢＬ…ダミービット線、ＤＯ，／ＤＯ，ＤＩ，／ＤＩ，ＤＢＬ_ｎ…データ線。

Claims (5)

1. ＭＩＳ（Metal Insulator Semiconductor）トランジスタにより構成されたスタティック型のメモリセルが複数配列され、前記メモリセルは、電源電位及び接地電位で動作する、メモリセルアレイと、
   前記メモリセルを選択する複数のワード線と、
   前記メモリセルに対するデータの送受を行う複数のビット線と、
   前記ビット線に転送されたデータを増幅するセンスアンプ回路と、
   ＭＩＳトランジスタにより構成されかつデータが固定された第１のダミーセルを複数含む第１のダミーセル群と、
   前記第１のダミーセル群を選択するダミーワード線と、
   前記第１のダミーセル群のデータが転送されるダミービット線と、
   前記ダミービット線の電位レベルの変化に基づいて、前記センスアンプ回路を活性化する活性化信号を生成する信号生成回路と、
   前記第１のダミーセル群に供給されるソース電位を生成する電位生成回路と
   を具備し、
   前記第１のダミーセルは、前記ソース電位及び接地電位で動作し、
   前記ソース電位は、メモリセルが選択された場合に、電源電位と接地電位との間に設定されることを特徴とする半導体記憶装置。
2. 前記第１のダミーセルは、前記ソース電位を受けるソース端子と接地端子との間に直列に接続されたＰ型ＭＩＳトランジスタ及びＮ型ＭＩＳトランジスタを含み、
   前記Ｐ型ＭＩＳトランジスタ及びＮ型ＭＩＳトランジスタのゲートは、前記ソース端子に接続されることを特徴とする請求項１に記載の半導体記憶装置。
3. ＭＩＳトランジスタにより構成されかつデータが固定された第２のダミーセルを複数含む第２のダミーセル群をさらに具備し、
   前記ダミーワード線は、前記第１及び第２のダミーセル群を選択し、
   前記ダミービット線には、前記第１及び第２のダミーセル群のデータが転送され、
   前記第２のダミーセル群には、電源電位が供給されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記第２のダミーセルは、電源電位を受けるソース端子と接地端子との間に直列に接続されたＰ型ＭＩＳトランジスタ及びＮ型ＭＩＳトランジスタを含み、
   前記Ｐ型ＭＩＳトランジスタ及びＮ型ＭＩＳトランジスタのゲートは、前記ソース端子に接続されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記電位生成回路は、Ｎ型ＭＩＳトランジスタを含み、
   前記ソース電位は、電源電位から前記ＭＩＳトランジスタの閾値電圧を引いた電位に設定されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。

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