JP4390583B2

JP4390583B2 - 半導体記憶装置及びその製造方法

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Publication number: JP4390583B2
Application number: JP2004039561A
Authority: JP
Inventors: 数雄井東; 寛範赤松
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-02-17
Filing date: 2004-02-17
Publication date: 2009-12-24
Anticipated expiration: 2024-02-17
Also published as: JP2005235247A

Description

本発明はセルフコントロール回路を有する半導体記憶装置及びその製造方法に関する。

半導体記憶装置に、リード動作及びライト動作のタイミングを自動的に制御するセルフコントロール回路を設けることにより、高い安定性で動作する半導体記憶装置を実現できる。セルフコントロール回路を有する従来例１の半導体記憶装置は、メモリセルアレイの周辺に、セルフコントロール回路の一部を構成するリード用のダミーメモリセルとライト用のダミーメモリセルとを有する。従来例１の半導体記憶装置は、リード時にはリード用のダミーメモリセルからデータを読み出したタイミングを用いてリード動作のタイミングを制御し、ライト時にはライト用のダミーメモリセルからデータを読み出したタイミングを用いてライト動作のタイミングを制御する。

特開平１１−９６７６８号公報に、セルフコントロール回路を有する従来例２の半導体記憶装置が開示されている。従来例２の半導体記憶装置は、リード時とライト時とで兼用する特殊な構成のダミーメモリセル（データの戻り信号の出力回路を有する。）を有する。

特開平１１−９６７６８号公報

従来例１の半導体記憶装置においては、リードイネーブル動作のためのダミーメモリセルと、ライトイネーブル動作のためのダミーメモリセルとを別個に設ける必要があった。そのため、従来例１の半導体記憶装置においては、ダミーメモリセルが占めるチップ面積が大きいという問題があった。
従来例２の半導体記憶装置においては、ライト時にダミーメモリセルに対する反転データの書き込みを行い、そのダミーメモリセルのデータ反転動作を検出して書き込み動作の戻り信号を生成するよう構成しており、その戻り信号を生成する回路のために、やはり、チップ面積が大きくなるという問題があった。
又、従来のセルフコントロール回路を有する半導体記憶装置の製造方法においては、製造時にリード動作のタイミング又はライト動作のタイミングが不適切であることに起因して半導体記憶装置を不良と判定しても、その半導体記憶装置を救済する方法がなかった。

本発明は上記従来の問題点を解決するもので、メモリセルに対するリード動作及びライト動作を本来動作可能なタイミング速度まで高速化でき、ダミーメモリセルのために大きなチップ面積を割く必要がない半導体記憶装置を提供することを目的とする。
本発明は、製造時にリード動作のタイミング又はライト動作のタイミングが不適切であることに起因して不良と判定されたセルフコントロール回路を有する半導体記憶装置を救済可能な半導体記憶装置の製造方法を提供することを目的とする。

この目的を達成するために、本発明の半導体記憶装置及びその製造方法は、以下の構成を有する。請求項１に記載の発明は、複数のメモリセルを有するメモリセルアレイと、ダミーメモリセルと、前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、前記ダミーメモリセルからデータをリードするダミーアンプと、前記ライト回路の動作タイミングを制御する第１の制御回路と、前記リード回路の動作タイミングを制御する第２の制御回路と、を有し、前記ダミーアンプは、前記ダミーメモリセルからデータをリードするタイミングに基づいて、前記第１の制御回路及び前記第２の制御回路に第１の信号を出力し、前記ライト回路は、前記第１の制御回路が前記第１の信号を受けて第２の信号を出力するタイミングに基づいて前記メモリセルに対するデータのライトを終了し、前記リード回路は、前記第２の制御回路が前記第１の信号を受けて第３の信号を出力するタイミングに基づいて前記メモリセルからのデータのリードを開始する、ことを特徴とする半導体記憶装置である。

請求項２に記載の発明は、リード時に前記ダミーメモリセルからデータをリードするリード用の前記ダミーアンプと、ライト時に前記ダミーメモリセルからデータをリードするライト用の前記ダミーアンプと、を別個に設けたことを特徴とする請求項１に記載の半導体記憶装置である。

請求項３に記載の発明は、前記ダミーアンプは、前記ダミーメモリセルから送られたデータを検知する閾値が、リード時とライト時とで異なることを特徴とする請求項１に記載の半導体記憶装置である。

請求項４に記載の発明は、前記ダミーメモリセルが接続されたダミーワード線と、前記ダミーワード線に１端を接続するスイッチと、前記スイッチの他端に接続された少なくとも１個の他のダミーメモリセルと、を有し、リード動作及びライト動作のいずれか一方の動作で、前記スイッチは導通状態になって前記他のダミーメモリセルを前記ダミーワード線に接続し、他方の動作で、前記スイッチは遮断状態になって前記他のダミーメモリセルを前記ダミーワード線から切り離すことを特徴とする請求項１に記載の半導体記憶装置である。

請求項５に記載の発明は、リード動作時のタイミングを定めるためのリード用のダミーメモリセルと、ライト動作時のタイミングを定めるためのライト用のダミーメモリセルと、を別個に有し、前記リード用のダミーメモリセルと前記ライト用のダミーメモリセルとは、共通の前記ダミーアンプに接続され、前記リード用のダミーメモリセルから前記ダミーアンプまでの距離が、前記ライト用のダミーメモリセルから前記ダミーアンプまでの距離と異なることを特徴とする請求項１に記載の半導体記憶装置である。

請求項６に記載の発明は、前記ダミーメモリセルを活性化させるダミーワード線を駆動するドライバの電流駆動能力が、リード動作時とライト動作時とで異なることを特徴とする請求項１に記載の半導体記憶装置である。

請求項７に記載の発明は、前記ダミーメモリセルが接続されたダミーワード線と、前記ダミーワード線に１端を接続するスイッチと、前記スイッチの他端に接続された負荷と、を有し、リード動作及びライト動作のいずれか一方の動作で、前記スイッチは導通状態になって前記負荷を前記ダミーワード線に接続し、他方の動作で、前記スイッチは遮断状態になって前記負荷を前記ダミーワード線から切り離すことを特徴とする請求項１に記載の半導体記憶装置である。

請求項８に記載の発明は、前記メモリセルアレイはライト用ポートとリード用ポートとを別個に有し、前記メモリセルアレイの周りにリード系回路とライト系回路が分けて配置されており、前記ダミーアンプが、前記リード系回路よりも前記ライト系回路の近傍に配置されていることを特徴とする請求項１に記載の半導体記憶装置である。

請求項９に記載の発明は、前記メモリセルアレイは複数のポートを有し、少なくとも２つの前記ポートが、１つの前記ダミーアンプの出力信号に基づいて、リード動作又はライト動作の少なくとも一方の動作タイミングを決定されることを特徴とする請求項１に記載の半導体記憶装置である。

請求項１０に記載の発明は、複数のメモリセルを有するメモリセルアレイと、ダミーメモリセルと、ＰチャンネルトランジスタとＮチャンネルトランジスタとからなるコンプリメンタリ出力回路と、前記Ｐチャンネルトランジスタ又はＮチャンネルトランジスタにそれぞれ並列に接続された、１又は複数のＰチャンネル又はＮチャンネルトランジスタとスイッチとの直列接続体と、を有し、前記ダミーメモリセルからデータをリードするダミーアンプと、前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、前記ダミーアンプの出力信号に基づいて、前記ライト回路の動作タイミングを制御する第１の制御回路と、前記ダミーアンプの出力信号に基づいて、前記リード回路の動作タイミングを制御する第２の制御回路と、を有する半導体記憶装置の製造方法であって、前記第１の制御回路を製造する工程と前記第２の制御回路を製造する工程とを含む、前記半導体記憶装置を製造するプロセス工程と、前記半導体装置のリード動作及び／又はライト動作を検査する検査工程と、前記検査工程においてリード動作又はライト動作が不良と判定された前記半導体装置の前記ダミーアンプの少なくとも１つの前記スイッチを導通状態から遮断状態に変更し又は遮断状態から導通状態に変更することにより、リード動作及び／又はライト動作のタイミングを変更する調整工程と、を有することを特徴とする半導体記憶装置の製造方法である。

請求項１１に記載の発明は、複数のメモリセルを有するメモリセルアレイと、ダミーメモリセルと、前記ダミーメモリセルが接続されたダミーワード線と、前記ダミーワード線に１端を接続する少なくとも１つのスイッチと、それぞれの前記スイッチの他端に接続された少なくとも１個の他のダミーメモリセル又は負荷と、前記ダミーメモリセルからデータをリードするダミーアンプと、前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、前記ダミーアンプの出力信号に基づいて、前記ライト回路の動作タイミングを制御する第１の制御回路と、前記ダミーアンプの出力信号に基づいて、前記リード回路の動作タイミングを制御する第２の制御回路と、を有する半導体記憶装置の製造方法であって、前記第１の制御回路を製造する工程と前記第２の制御回路を製造する工程とを含む、前記半導体記憶装置を製造するプロセス工程と、前記半導体装置のリード動作及び／又はライト動作を検査する検査工程と、前記検査工程においてリード動作又はライト動作が不良と判定された前記半導体装置の少なくとも１つの前記スイッチを導通状態から遮断状態に変更し又は遮断状態から導通状態に変更することにより、リード動作及び／又はライト動作のタイミングを変更する調整工程と、を有することを特徴とする半導体記憶装置の製造方法である。

請求項１２に記載の発明は、複数のメモリセルを有するメモリセルアレイと、ダミーメモリセルと、１つの出力回路と、前記出力回路と入力端子及び出力端子を共通にしハイインピーダンス状態と出力状態とを切り替え可能な１又は複数の他の出力回路と、を有し、前記ダミーメモリセルを活性化させるダミーワード線を駆動するドライバと、前記ダミーメモリセルからデータをリードするダミーアンプと、前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、前記ダミーアンプの出力信号に基づいて、前記ライト回路の動作タイミングを制御する第１の制御回路と、前記ダミーアンプの出力信号に基づいて、前記リード回路の動作タイミングを制御する第２の制御回路と、を有する半導体記憶装置の製造方法であって、前記第１の制御回路を製造する工程と前記第２の制御回路を製造する工程とを含む、前記半導体記憶装置を製造するプロセス工程と、前記半導体装置のリード動作及び／又はライト動作を検査する検査工程と、前記検査工程においてリード動作又はライト動作が不良と判定された前記半導体装置の少なくとも１つの前記他の出力回路を出力状態からハイインピーダンス状態に変更し又はハイインピーダンス状態から出力状態に変更することにより、リード動作及び／又はライト動作のタイミングを変更する調整工程と、を有することを特徴とする半導体記憶装置の製造方法である。

本発明によれば、メモリセルに対するリード動作及びライト動作を本来動作可能なタイミング速度まで高速化でき、ダミーメモリセルのために大きなチップ面積を割く必要がない半導体記憶装置を実現できるという有利な効果が得られる。
本発明によれば、製造時にリード動作のタイミング又はライト動作のタイミングが不適切であることに起因して不良と判定されたセルフコントロール回路を有する半導体記憶装置を救済可能な半導体記憶装置の製造方法を実現できるという有利な効果が得られる。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態１》
図１及び図２を用いて本発明の実施の形態１における半導体記憶装置を説明する。図１は本発明の実施の形態１における半導体記憶装置の主要部のブロック図である。本発明の実施の形態１における半導体記憶装置はＳＲＡＭであって、ロウデコーダ１１、メモリセルアレイ１２、ダミーアンプ１３、プリチャージ制御回路（以下、「ＰＣ制御回路」と略す。）１４、ライトイネーブル制御回路（以下、「ＷＥ制御回路」と略す）１５、リードイネーブル制御回路（以下、「ＲＥ制御回路」と略す）１６、ダミーワード線ＤＷＬによりリードデータを出力するダミーメモリセルＤＭＣ２１、ビット線負荷の特性補償をさせるためのダミービット線ＤＢＬを備えたダミーメモリセルＤＭＣ２２、ワード線負荷の特性補償をさせるためのダミーワード線ＤＷＬを備えたダミーメモリセルＤＭＣ２３、ダミービット線ＤＢＬをプリチャージするためのプリチャージ回路（以下、「ＰＣＣ」と略す）３１、ビット線ＢＬをプリチャージするためのＰＣＣ３２、リード回路１７、ライト回路１８を有する。

ダミーメモリセルＤＭＣ２２は、ダミーメモリセルＤＭＣ２１がリードデータをダミービット線ＤＢＬに出力する時のデータの遅延時間が、メモリセルアレイ１２のメモリセルがリードデータをビット線ＢＬに出力する時の遅延時間とほぼ同じになるようにするための負荷である。ダミーメモリセルＤＭＣ２３は、ロウデコーダ１１がダミーワード線制御信号をダミーワード線ＤＷＬに出力する時の遅延時間が、ロウデコーダ１１がワード線制御信号をワード線ＷＬ０〜ＷＬｘに出力する時の遅延時間とほぼ同じになるようにするための負荷である。ダミーメモリセルＤＭＣ２２及びＤＭＣ２３は、データのライトもリードもしない。

ロウデコーダ１１は、クロックＣＬＫとリードタイミング信号ＤＯＵＴを制御信号として入力し、ワード線ＷＬ０〜ＷＬｘを通じてワード線制御信号を出力し、且つダミーワード線ＤＷＬを通じてダミーワード線制御信号を出力する。ワード線制御信号により、メモリセルアレイ１２の中から選択されたメモリセルが活性化される。ダミーワード線制御信号によりダミーメモリセルＤＭＣ２１が活性化される。

プリチャージ制御回路（以下、「ＰＣ制御回路」と略す。）１４は、リードタイミング信号ＤＯＵＴを入力し、ＰＣＣ３１とＰＣＣ３２とを活性化するプリチャージ制御信号ＰＣを出力する。ＰＣＣ３２はプリチャージ制御信号ＰＣを入力し、ビット線ＢＬ（メモリセルアレイ１２の入出力データ線）をプリチャージする。ＰＣＣ３１はプリチャージ制御信号ＰＣを入力し、ダミービット線ＤＢＬ（ダミーメモリセルＤＭＣ２１の入出力データ線）をプリチャージする。ダミーアンプ１３は、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したリードデータを検知して、リードタイミング信号ＤＯＵＴを出力する。ＷＥ制御回路１５は、クロックＣＬＫとリードタイミング信号ＤＯＵＴとを入力し、これらの信号に基づいてライトイネーブル信号ＷＥ（Ｈレベルの時にライト回路１８がメモリセルにデータをライト）を出力する。

ライト回路１８は、ライトイネーブル信号ＷＥとライトする入力データＤＩを入力し、ライトイネーブル信号ＷＥの入力タイミングで入力データＤＩをＰＣＣ３２を通じてメモリセルアレイ１２に書き込む。ＲＥ制御回路１６は、リードタイミング信号ＤＯＵＴを制御信号として入力し、リードイネーブル信号ＲＥ（Ｈレベルの時にリード回路１７がメモリセルからデータをリード）を出力する。リード回路１７は、リードイネーブル信号ＲＥの入力タイミングで、ＰＣＣ３２を通じてメモリセルアレイ１２から出力データＤＯを読み出して出力する。
上記の様に、リード動作を制御するリードイネーブル信号ＲＥとライト動作を制御するライトイネーブル信号ＷＥとは共に、リードタイミング信号ＤＯＵＴ（ダミーアンプ１３が、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したリードデータを検知して出力される。）にタイミングを制御されて出力される。

次に、図２を用いて実施の形態１における半導体記憶装置の動作を説明する。図２は本発明の実施の形態１における半導体記憶装置のタイミングチャートである。図２（ａ）はデータライト時のタイミングチャートを示す。ライト時は、クロックＣＬＫが立ち上がり、ロウデコーダ１１が出力するアドレスが確定すると、図２（ａ）に示すように、ＷＥ制御回路１５はＨレベルのクロックＣＬＫを入力して、ライトイネーブル信号ＷＥをＨレベルに活性化する。これにより、アドレスで指定されたメモリセルアレイ１２のメモリセルへのライト動作が開始される。さらにロウデコーダ１１はＨレベルのクロックＣＬＫを入力して、ダミーワード線ＤＷＬに入力するダミーワード線制御信号をＨレベルに活性化する。これにより、ダミーメモリセルＤＭＣ２１がリードデータ（実施の形態１において、Ｌレベルに設定されている。）をダミービット線ＤＢＬに出力する。

ダミーアンプ１３が、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したＬレベルのリードデータを検知し、これに基づいてリードタイミング信号ＤＯＵＴをＨレベルにする。ＷＥ制御回路１５は、Ｈレベルのリードタイミング信号ＤＯＵＴを入力し、ライトイネーブル信号ＷＥをＬレベルに非活性化する。これにより、ライト動作が終了する。ロウデコーダ１１は、Ｈレベルのリードタイミング信号ＤＯＵＴを入力し、ダミーワード線ＤＷＬに入力するダミーワード線制御信号をＬレベルに非活性化する。

ＰＣ制御回路１４は、Ｈレベルのリードタイミング信号ＤＯＵＴを入力し、プリチャージ制御信号ＰＣをＬレベルに活性化する。ＰＣＣ３１及びＰＣＣ３２がプリチャージ動作を開始する。これによりダミービット線ＤＢＬがＨレベルにチャージされ、リードデータを初期化する（Ｈレベルにする）。ダミーアンプ１３はダミービット線ＤＢＬのリードデータがＨレベルになったことを検知して、リードタイミング信号ＤＯＵＴをＬレベルに戻す。ＰＣ制御回路１４は、リードタイミング信号ＤＯＵＴがＬレベルに戻ったことを検知すると、プリチャージ制御信号ＰＣをＨレベルに非活性化する。プリチャージ動作が終了する。

図２（ｂ）はデータリード時のタイミングチャートを示す。リード時は、クロックＣＬＫが立ち上がり、ロウデコーダ１１が出力するアドレスが確定すると、図２（ｂ）に示すように、ロウデコーダ１１はＨレベルのクロックＣＬＫを入力して、ダミーワード線ＤＷＬに入力するダミーワード線制御信号をＨレベルに活性化する。これにより、選択されたダミーメモリセルＤＭＣ２１がリードデータ（実施の形態１において、Ｌレベルに設定されている。）をダミービット線ＤＢＬに出力する。

ダミーアンプ１３が、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したＬレベルのリードデータを検知し、これに基づいてリードタイミング信号ＤＯＵＴをＨレベルにする。ＲＥ制御回路１６は、Ｈレベルのリードタイミング信号ＤＯＵＴを入力し、リードイネーブル信号ＲＥをＨレベルに活性化する。これにより、リード動作を開始する。ロウデコーダ１１は、Ｈレベルのリードタイミング信号ＤＯＵＴを入力し、ダミーワード線ＤＷＬに入力するダミーワード線制御信号をＬレベルに非活性化する。

ＰＣ制御回路１４は、Ｈレベルのリードタイミング信号ＤＯＵＴを入力し、プリチャージ制御信号ＰＣをＬレベルに活性化する。ＰＣＣ３１及びＰＣＣ３２がプリチャージ動作を開始する。これによりダミービット線ＤＢＬがＨレベルにチャージされ、リードデータを初期化する（Ｈレベルにする）。ダミーアンプ１３はダミービット線ＤＢＬのリードデータがＨレベルになったことを検知して、リードタイミング信号ＤＯＵＴをＬレベルに戻す。ＰＣ制御回路１４は、リードタイミング信号ＤＯＵＴがＬレベルに戻ったことを検知すると、プリチャージ制御信号ＰＣをＨレベルに非活性化する。プリチャージ動作が終了する。ＲＥ制御回路１６は、リードタイミング信号ＤＯＵＴがＬレベルに戻ったことを検知すると、リードイネーブル信号ＲＥをＬレベルに非活性化する。これにより、リード動作が終了される。

本発明の実施の形態１によれば、ライト時及びリードにおいて、同一のダミーメモリセルＤＭＣ２１が出力するリードデータに基づいて、リードタイミング信号ＤＯＵＴを生成し、リードタイミング信号ＤＯＵＴに基づいてライトイネーブル信号ＷＥの終了タイミングとリードイネーブル信号ＲＥの開始タイミングを共に定めている。ライトタイミングを決定するためのダミーメモリセルと、リードタイミングを決定するためのダミーメモリセルとを別個に設ける必要がない。これにより、面積デメリットを発生させることなく、且つ高速でリード動作及びライト動作を行うセルフコントロール回路を有する半導体記憶装置を実現できる。

《実施の形態２》
図３を用いて本発明の実施の形態２における半導体記憶装置（ＳＲＡＭである。）を説明する。図３は本発明の実施の形態２における半導体記憶装置の主要部のブロック図である。実施の形態２の半導体記憶装置は、実施の形態１のダミーアンプ１３（リード時及びライト時に使用した。）に代えて、ライト専用のダミーアンプ１３とリード専用のダミーアンプ３３とを別個に設けている。実施の形態２において、ライト専用のダミーアンプ１３は、リード専用のダミーアンプ３３より、ダミービット線ＤＢＬの電圧をＬレベルと判定する閾値が高い。即ち、ライト専用のダミーアンプ１３がリードデータ（ダミービット線ＤＢＬ）がＬレベルになったことを検知してリードタイミング信号ＤＯＵＴ１をＨレベルにするタイミングが、リード専用のダミーアンプ３３がリードデータ（同じダミービット線ＤＢＬ）がＬレベルになったことを検知してリードタイミング信号ＤＯＵＴ２をＨレベルにするタイミングより早い。それ以外の点において、実施の形態２の半導体記憶装置は実施の形態１と同一である。図３（実施の形態２）において、図１（実施の形態１）と同一のブロックには同一の符号を付している。

実施の形態２の半導体記憶装置の動作は、ライト時とリード時とで動作するダミーアンプが異なる他は、実施の形態１と同一である。ライト時には、ダミーアンプ１３が、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したＬレベルのリードデータを検知し、リードタイミング信号ＤＯＵＴ１をＨレベルにする。プリチャージ動作が行われると、ダミーアンプ１３はダミービット線ＤＢＬのリードデータがＨレベルになったことを検知して、リードタイミング信号ＤＯＵＴ１をＬレベルに戻す。

リード時には、ダミーアンプ３３が、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したＬレベルのリードデータを検知し、リードタイミング信号ＤＯＵＴ２をＨレベルにする。プリチャージ動作が行われると、ダミーアンプ３３はダミービット線ＤＢＬのリードデータがＨレベルになったことを検知して、リードタイミング信号ＤＯＵＴ２をＬレベルに戻す。

本発明の実施の形態２によれば、ライト時もリード時も同一のダミーメモリセルＤＭＣ２１が出力するリードデータに基づいて、リードタイミング信号ＤＯＵＴ１及び２を生成し、リードタイミング信号ＤＯＵＴ１及び２に基づいてライトイネーブル信号ＷＥの終了タイミングとリードイネーブル信号ＲＥの開始タイミングを共に定めている。ライトタイミングを決定するためのダミーメモリセルと、リードタイミングを決定するためのダミーメモリセルとを別個に設ける必要がない。これにより、面積デメリットを発生させることなく、セルフコントロール回路を有する半導体記憶装置を実現できる。

ダミーメモリセルのリードデータ出力を検知するダミーアンプをライト動作用とリード動作用と別個に設けている故、ライト時とリード時とでリードタイミング信号ＤＯＵＴ１、ＤＯＵＴ２の出力タイミングをそれぞれ別個に調整できる。
リード時には電流駆動能力の小さなメモリセルがビット線を駆動するのに対して、ライト時には電流駆動能力が大きなライト回路がビット線を駆動する。それ故に、リード時よりもライト時の方がビット線の電圧変化が大きい。リード後にビット線をプリチャージする際には、ビット線の電圧はそれほど大きく変化していない故に、ビット線の電圧を元のプリチャージ電圧に戻す時間は短くて済む。しかし、ライト後にビット線をプリチャージする際には、大きく変化したビット線の電圧を元のプリチャージ電圧に戻すために時間がかかる。
ライト専用のダミーアンプ１３がリードタイミング信号ＤＯＵＴ１をＨレベルにするタイミングを、リード専用のダミーアンプ３３がリードタイミング信号ＤＯＵＴ２をＨレベルにするタイミングより早くすることにより、ライトイネーブル信号ＷＥの終了タイミングが早くなり、ライト後のプリチャージ動作がリード後のプリチャージ動作より早く開始される。同一のダミーメモリセルからのリードデータに基づいてライト動作及びリード動作のタイミングを定める構成において、ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態３》
図４を用いて本発明の実施の形態３における半導体記憶装置（ＳＲＡＭである。）を説明する。実施の形態３の半導体記憶装置は、ダミーアンプ１３の内部回路のみが実施の形態１と異なる。それ以外の点において、実施の形態３は実施の形態１と同一である。図４は実施の形態４の半導体記憶装置のダミーアンプ１３の内部回路図である。なお、実施の形態１のダミーアンプ１３は、図４からＰｃｈトランジスタＰ２及びＰ３を取り除いた構成を有する。実施の形態３において、ダミービット線ＤＢＬのプリチャージ電圧はＨレベルであり、活性化されたダミーメモリセルＤＭＣ２１はダミービット線ＤＢＬにＬレベルを出力するとする。

実施の形態３の構成において、リード時にはＰｃｈトランジスタＰ２及びＰ３は遮断状態であり、ライト時には導通状態である。リード時にはダミービット線ＤＢＬの電圧を検知してＰｃｈトランジスタＰ１とＮｃｈトランジスタＮ１とが動作する。ライト時にはダミービット線ＤＢＬの電圧を検知してＰｃｈトランジスタＰ１、Ｐ２、Ｐ３と、ＮｃｈトランジスタＮ１とが動作する。

図４の構成より、図２（ａ）（ライト時）において、ダミーアンプ１３がリードデータ（ダミービット線ＤＢＬ）がＬレベルになったことを検知してＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングは、リード時より早い。ライト後のプリチャージ動作がリード後のプリチャージ動作と比較して早く開始される。同一のダミーメモリセルからのリードデータに基づいてライト動作及びリード動作のタイミングを定める構成において、ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態４》
図５を用いて本発明の実施の形態４における半導体記憶装置（ＳＲＡＭである。）を説明する。図５は本発明の実施の形態４における半導体記憶装置の主要部のブロック図である。実施の形態４の半導体記憶装置は、実施の形態１の半導体記憶装置（図１）に、ライトコントロール信号ＷＣで制御されるスイッチＳＷ５１を追加した構成を有する。それ以外の点において、実施の形態４の半導体記憶装置は実施の形態１と同一である。図５（実施の形態４）において、図１（実施の形態１）と同一のブロックには同一の符号を付している。図５に示すように、スイッチＳＷ５１は、ダミーワード線ＤＷＬに接続され、ロウデコーダ１１が出力するダミーワード線制御信号によって活性化されるダミーメモリセルＤＭＣ２１及び２３の数を制御する。

実施の形態４において、ライトコントロール信号ＷＣは、ライト動作時にはスイッチＳＷ５１を導通状態にする。ライト動作時には、図５のダミーメモリセルＤＭＣ２１、２２及び２３がダミーワード線ＤＷＬに接続され、ロウデコーダ１１が出力するダミーワード線制御信号によって活性化される。ダミービット線ＤＢＬに接続されたダミーメモリセルＤＭ２２の数が多いので、ダミーアンプの１３のＬレベルの感知が早くなる。
ライトコントロール信号ＷＣは、リード動作時にはスイッチＳＷ５１を遮断状態にする。リード動作時には、ダミーワード線ＤＷＬに接続された（ロウデコーダ１１が出力するダミーワード線制御信号によって活性化される）ダミーメモリセルＤＭＣ２１及び２３（図５において、ロウデコーダ１１に直接接続されているダミーメモリセルのみ）の数は少ない。ダミービット線ＤＢＬに接続されたダミーメモリＤＭ２２のセル数が少ないので、リード動作時には、ダミーアンプの１３のＬレベルの感知が遅くなる。

図５の構成より、図２（ａ）（ライト時）において、ダミーアンプ１３がリードデータ（ダミービット線ＤＢＬ）がＬレベルになったことを検知してＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングは、リード時より早い。ライト後のプリチャージ動作がリード後のプリチャージ動作と比較して早く開始される。ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態５》
図６を用いて本発明の実施の形態５における半導体記憶装置（ＳＲＡＭである。）を説明する。図６は本発明の実施の形態５における半導体記憶装置主要部のブロック図である。実施の形態１の半導体記憶装置（図１）は、ライトとリードとを共用するダミーワード線ＤＷＬ及びダミーメモリセルＤＭＣ２１を有していた。これに対して、実施の形態５の半導体記憶装置は、ライト用のダミーライトワード線ＤＷＷＬ及びダミーメモリセルＤＭＣ６１と、リード用のダミーリードワード線ＤＲＷＬ及びダミーメモリセルＤＭＣ２１と、を別個に有する。それ以外の点において、実施の形態５の半導体記憶装置は実施の形態１と同一である。図６（実施の形態４）において、図１（実施の形態１）と同一のブロックには同一の符号を付している。なお、図６において、ＢＬ０〜ＢＬｘ、ＮＢＬ０〜ＮＢＬｘは、メモリセルアレイ１２のビット線対を表す。図１には記載していないが、実施の形態１等もビット線対ＢＬ０〜ＢＬｘ、ＮＢＬ０〜ＮＢＬｘを有する。

ダミーリードワード線ＤＲＷＬには、ダミーメモリセルＤＭＣ２１の他、ダミーメモリセルＤＭＣ２３が接続されている。ダミーメモリセルＤＭＣ２３は、ロウデコーダ１１がダミーワード線制御信号をダミーリードワード線ＤＲＷＬに出力する時の遅延時間が、ロウデコーダ１１がワード線制御信号をワード線ＷＬ０〜ＷＬｘに出力する時の遅延時間とほぼ同じになるようにするための負荷である。
ダミーライトワード線ＤＷＷＬには、ダミーメモリセルＤＭＣ６１の他、ダミーメモリセルＤＭＣ６３が接続されている。ダミーメモリセルＤＭＣ６３は、ロウデコーダ１１がダミーワード線制御信号をダミーライトワード線ＤＷＷＬに出力する時の遅延時間が、所定量だけ遅くなるようにするための負荷である。ダミーメモリセルＤＭＣ６３の数は、ライトイネーブル信号ＷＥの時間幅がライト動作を行うのに必要な時間より長く（ダミーメモリセルＤＭＣ６３の数が多い程、長い）、且つライト動作後のプリチャージ時間がプリチャージを完了するのに必要な時間より長くなるように（ダミーメモリセルＤＭＣ６３の数が少ない程、長い）設定される。ダミーメモリセルＤＭＣ２３及びＤＭＣ６３は、データのライトもリードもしない。

ダミーリードワード線ＤＲＷＬをダミーアンプ１３から遠くに配置する。リード時に、ダミーアンプ１３がＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングが遅くなり、リード動作後のプリチャージ時間が短くなる。ダミーライトワード線ＤＷＷＬをダミーアンプ１３の近くに配置する。ライト時に、ダミーアンプ１３がＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングが早くなり、ライト動作後のプリチャージ時間が長くなる。

図６の構成より、図２（ａ）（ライト時）において、ダミーライトワード線制御信号がＨレベルになってダミーセル６１がＬレベルを出力し、ダミーアンプ１３がＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングは、リード時より早い。ライト後のプリチャージ動作がリード後のプリチャージ動作と比較して早く開始される。同一のダミーアンプの出力信号（リードタイミング信号ＤＯＵＴ）に基づいてライト動作及びリード動作のタイミングを定める構成において、ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態６》
図７を用いて本発明の実施の形態６における半導体記憶装置（ＳＲＡＭである。）を説明する。実施の形態６の半導体記憶装置は、ロウデコーダ１１のダミーワード線ＤＷＬの駆動回路（ダミーワード線制御信号ＤＷＬＴの出力回路）のみが実施の形態１と異なる。それ以外の点において、実施の形態６は実施の形態１と同一である。図７は実施の形態６の半導体記憶装置のロウデコーダ１１のダミーワード線ＤＷＬの駆動回路図である。

実施の形態１のロウデコーダ１１のワード線ＷＬ０〜ＷＬｘ（メモリセルアレイ１２の各メモリセルに接続されている。）の駆動回路及びダミーワード線ＤＷＬの駆動回路と、実施の形態６のロウデコーダ１１のワード線ＷＬ０〜ＷＬｘの駆動回路とは、図７からＮｃｈトランジスタＮ３及びＮ４と、ＰｃｈトランジスタＰ５及びＰ６と、インバータ７２とを取り除いた構成を有する。実施の形態１のダミーワード線ＤＷＬ等の駆動回路（及び実施の形態６のロウデコーダ１１のワード線ＷＬ０〜ＷＬｘの駆動回路）のＮｃｈトランジスタＮ２の電流駆動能力が、実施の形態６（図７）のダミーワード線ＤＷＬの駆動回路のＮｃｈトランジスタＮ２の電流駆動能力に等しい。同様に、実施の形態１のダミーワード線ＤＷＬ等の駆動回路（及び実施の形態６のロウデコーダ１１のワード線ＷＬ０〜ＷＬｘの駆動回路）のＰｃｈトランジスタＰ４の電流駆動能力が、実施の形態６（図７）のダミーワード線ＤＷＬの駆動回路のＰｃｈトランジスタＰ４の電流駆動能力に等しい。

実施の形態６の構成において、リード動作時には、ＰｃｈトランジスタＰ６及びＮｃｈトランジスタＮ４を遮断状態にする。ロウデコーダ１１は、ＰｃｈトランジスタＰ４及びＮｃｈトランジスタＮ２のみによって、ダミーワード線ＤＷＬにダミーワード線制御信号ＤＷＬＴを出力する。

ライト動作時には、ＰｃｈトランジスタＰ６及びＮｃｈトランジスタＮ４を導通状態にする。ロウデコーダ１１は、ＰｃｈトランジスタＰ４、Ｐ５及びＰ６と、ＮｃｈトランジスタＮ２、Ｎ３及びＮ４によって、ダミーワード線ＤＷＬにダミーワード線制御信号ＤＷＬＴを出力する。ライト動作時に、ロウデコーダ１１のダミーワード線ＤＷＬの駆動回路はリード時と較べて高い駆動能力を有する故に、ダミーワード線制御信号の伝達遅延時間はリード時より短い。

図７の構成より、図２（ａ）（ライト時）において、ダミーワード線制御信号がＨレベルになってダミーセル２１がＬレベルを出力し、ダミーアンプ１３がＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングは、リード時より早い。ライト後のプリチャージ動作がリード後のプリチャージ動作と比較して早く開始される。同一のダミーアンプの出力信号（リードタイミング信号ＤＯＵＴ）に基づいてライト動作及びリード動作のタイミングを定める構成において、ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態７》
図８を用いて本発明の実施の形態７における半導体記憶装置（ＳＲＡＭである。）を説明する。図８は本発明の実施の形態７における半導体記憶装置の主要部のブロック図である。実施の形態７の半導体記憶装置は、実施の形態１の半導体記憶装置（図１）に、ライトコントロール信号ＷＣで制御されるスイッチＳＷ８１を追加した構成を有する。それ以外の点において、実施の形態７の半導体記憶装置は実施の形態１と同一である。図８（実施の形態７）において、図１（実施の形態１）と同一のブロックには同一の符号を付している。図８に示すように、スイッチＳＷ８１は、ダミーワード線ＤＷＬに接続され、リード時にライト時よりもダミーワード線ＤＷＬの長さが長くなるように切り替える（ワード線の負荷量を切り替える）。これにより、リード時とライト時とでロウデコーダ１１がダミーワード線ＤＷＬに出力するダミーワード線制御信号の伝達遅延時間を最適に切り替える。

図８の構成より、図２（ａ）（ライト時）において、ダミーワード線制御信号がＨレベルになってダミーセル２１がＬレベルを出力し、ダミーアンプ１３がＨレベルのリードタイミング信号ＤＯＵＴを出力するタイミングは、リード時より早い。ライト後のプリチャージ動作がリード後のプリチャージ動作と比較して早く開始される。同一のダミーアンプの出力信号（リードタイミング信号ＤＯＵＴ）に基づいてライト動作及びリード動作のタイミングを定める構成において、ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態８》
図９を用いて本発明の実施の形態８における半導体記憶装置（ＳＲＡＭである。）を説明する。図９は本発明の実施の形態８における半導体記憶装置の主要部のブロック図である。実施の形態１の半導体記憶装置は、リード動作及びライト動作において使用する１ポートのメモリセルアレイ１２を有していたが、実施の形態８の半導体記憶装置は、リード動作用の出力ポートと、ライト動作用の入力ポートとを別個に有する２ポートのメモリセルアレイ９２を有する。これに伴って、以下の構成も異なる。実施の形態１の半導体記憶装置は、リード動作及びライト動作において使用するロウデコーダ１１及びＰＣ制御回路１４を有していたが、実施の形態８の半導体記憶装置は、ライト動作用のライトロウデコーダ９１、リード動作用のリードロウデコーダ９３、ライト用のライトプリチャージ制御回路（以下、「ＷＰＣ制御回路」と略す）９４、リード用のリードプリチャージ制御回路（以下、「ＲＰＣ制御回路」と略す）９５を有する。それ以外の点において、実施の形態８の半導体記憶装置は実施の形態１と同一である。図９（実施の形態８）において、図１（実施の形態１）と同一のブロックには同一の符号を付している。

ライトロウデコーダ９１は、クロックＣＬＫとリードタイミング信号ＤＯＵＴを制御信号として入力し、ライト用ワード線ＷＷＬ０〜ＷＷＬｘを通じてライト用ワード線制御信号を出力し、且つダミーワード線ＤＷＬを通じてダミーワード線制御信号を出力する。ライト用ワード線制御信号により、メモリセルアレイ１２の中から選択されたメモリセルが活性化される。ダミーワード線制御信号によりダミーメモリセルＤＭＣ２１が活性化される。
リードロウデコーダ９３は、クロックＣＬＫとリードタイミング信号ＤＯＵＴを制御信号として入力し、リード用ワード線ＲＷＬ０〜ＲＷＬｘを通じてリード用ワード線制御信号を出力する。リード用ワード線制御信号により、メモリセルアレイ１２の中から選択されたメモリセルが活性化される。

ライト系回路のライトロウデコーダ９１、ＷＰＣ制御回路９４、ＷＥ制御回路１５は、ダミーアンプ１３の近くに配置されている。ダミーアンプ１３が出力したリードタイミング信号ＤＯＵＴがライトロウデコーダ９１等に到達する時間は短い。リード系回路のリードロウデコーダ９３、ＲＰＣ制御回路９５、ＲＥ制御回路１６は、ダミーアンプ１３から遠くに配置されている。ダミーアンプ１３が出力したリードタイミング信号ＤＯＵＴがリードロウデコーダ９３等に到達する時間は長い。

実施の形態１において説明したように、リード動作を制御するリードイネーブル信号ＲＥとライト動作を制御するライトイネーブル信号ＷＥとは共に、リードタイミング信号ＤＯＵＴ（ダミーアンプ１３が、ダミーメモリセルＤＭＣ２１がダミービット線ＤＢＬに出力したリードデータを検知して出力される。）にタイミングを制御されて出力される。
図９の構成より、図２（ａ）（ライト時）において、ダミーアンプ１３が出力したリードタイミング信号ＤＯＵＴがライトロウデコーダ９１等のライト系回路に到達するタイミングは、リード時にダミーアンプ１３が出力したリードタイミング信号ＤＯＵＴがリードロウデコーダ９３等のリード系回路に到達するタイミングより早い。ライト後のプリチャージ動作がリード後のプリチャージ動作と比較して早く開始される。同一のダミーアンプの出力信号（リードタイミング信号ＤＯＵＴ）に基づいてライト動作及びリード動作のタイミングを定める構成において、ライト動作後のプリチャージ時間とリード動作後のプリチャージ時間とを別個に且つそれぞれ必要十分な時間に調整することが出来る。リード動作及びライト動作に必要なプリチャージ時間を確保しつつ、メモリを高速化することが出来る。

《実施の形態９》
図１０を用いて本発明の実施の形態９における半導体記憶装置（ＳＲＡＭである。）を説明する。図１０は本発明の実施の形態９における半導体記憶装置の全体構成を示す概念図である。本発明の半導体記憶装置は、４ポートのメモリ１２（Ａポート制御回路１００１、Ｂポート制御回路１００２、Ｃポート制御回路１００３、Ｄポート制御回路１００４を有する。）と、セルフコントロール回路１００５とを有する。４ポート全てが１つのセルフコントロール回路１００５によりリード動作及びライト動作のタイミングを制御される。１つのセルフコントロール回路１００５は、少なくともリード動作又はライト動作の一方において、１つのダミーアンプが出力するリードタイミング信号ＤＯＵＴに基づいて、リード又はライト動作のタイミングを決定する。実施の形態９においては、リード動作及びライト動作の両方において、１つのダミーアンプが出力するリードタイミング信号ＤＯＵＴに基づいて、それぞれリード又はライト動作のタイミングを決定する。実施の形態９の構成によれば、メモリのポート数が多くても、一定のチップ面積のセルフコントロール回路で（メモリのポート数が増えても、セルフコントロール回路の面積は増えない。）、全てのメモリのタイミングを制御できる。

《実施の形態１０》
図１１を用いて本発明の実施の形態１０における半導体記憶装置（ＳＲＡＭである。）を説明する。図１１は本発明の実施の形態１０における半導体記憶装置の全体構成を示す概念図である。本発明の半導体記憶装置は、４ポートのメモリ１２（Ａポート制御回路１００１、Ｂポート制御回路１００２、Ｃポート制御回路１００３、Ｄポート制御回路１００４を有する。）と、セルフコントロール回路１００５及び１００６とを有する。セルフコントロール回路１００５の制御特性と、セルフコントロール回路１００６の制御特性（各信号を発生するタイミング、遅延時間）とは異なる。両者の制御特性の相違点は、任意である。セルフコントロール回路１００５が、Ａポート制御回路１００１及びＢポート制御回路１００２のリード動作及びライト動作のタイミングを制御する。セルフコントロール回路１００６が、Ｃポート制御回路１００３及びＤポート制御回路１００４のリード動作及びライト動作のタイミングを制御する。

実施の形態１０によれば、メモリのポート数が多くても、制御特性が異なる一定のチップ面積の複数のセルフコントロール回路で（メモリのポート数が増えても、セルフコントロール回路の面積は増えない。）、全てのメモリのタイミングを、各ポートの特性に合わせて制御できる。

上記の実施の形態においては、ライト動作時に必要なプリチャージ時間がリード動作に必要なプリチャージ時間より長い場合を記載した。しかし、本発明はこれに限られるものではなく、ライト動作とリード動作とで異なる時間又はタイミングを確保する必要がある任意の半導体記憶装置に適用可能である。

《実施の形態１１》
図１２を用いて本発明の実施の形態１１における半導体記憶装置（ＳＲＡＭである。）の製造方法を説明する。図１２は本発明の実施の形態１１における半導体記憶装置の製造フロー図である、本発明の半導体記憶装置の製造フローは、半導体記憶装置を生成するプロセス工程１２０１と、生成された半導体記憶装置を１次検査する１次検査工程１２０２と、１次検査された半導体記憶装置のセルフコントロール回路を調整するセルフコントロール回路調整工程１２０３と、半導体記憶装置を２次検査する２次検査工程１２０４と、完成した半導体記憶装置を出荷する出荷工程１２０５とを持っている。

実施の形態１１の半導体記憶装置においては、ダミーアンプが図４のＰｃｈトランジスタＰ２及びＰ３のペアを複数個有する。各ペアはＰｃｈトランジスタＰ１に並列に接続される。２つのＮｃｈトランジスタからなるペアを１又は複数個、ＮｃｈトランジスタＮ１に並列に接続しても良い。１次検査工程１２０２において、リード動作又はライト動作のタイミングが適切でないため半導体記憶装置が正常に動作しないことが分かったならば、セルフコントロール回路調整工程１２０３において、ダミーアンプが有する図４のＰｃｈトランジスタＰ２及びＰ３の複数のペアの中で、標準設定においてＰｃｈトランジスタＰ３を導通状態にしているペアを遮断状態に変更し、又は標準設定においてＰｃｈトランジスタＰ３を遮断状態にしているペアを導通状態に変更し、適切な動作タイミングを実現する。図４と同様に、リード動作時のタイミングと、ライト動作時のタイミングとを別個独立に設定できることが好ましい。

半導体記憶装置は、上記の構成に代えて、ロウデコーダが図７に示すＮｃｈトランジスタＮ３及びＮ４と、ＰｃｈトランジスタＰ５及びＰ６と、インバータ７２と、のセットを複数組有していても良い。各組は並列に接続される（入力端子及び出力端子を共通にする。）。１次検査工程１２０２において、リード動作又はライト動作のタイミングが適切でないため半導体記憶装置が正常に動作しないことが分かったならば、セルフコントロール回路調整工程１２０３において、ロウデコーダが有する図７に示すＮｃｈトランジスタＮ３及びＮ４と、ＰｃｈトランジスタＰ５及びＰ６と、インバータ７２と、で構成される複数組のセットの中で、標準設定においてＮｃｈトランジスタＮ４とＰｃｈトランジスタＰ６とを導通状態にしているセットを遮断状態に変更し、又は標準設定においてＮｃｈトランジスタＮ４とＰｃｈトランジスタＰ６とを遮断状態にしているセットを導通状態に変更し、適切な動作タイミングを実現する。図７と同様に、リード動作時のタイミングと、ライト動作時のタイミングとを別個独立に設定できることが好ましい。

半導体記憶装置は、上記の構成に代えて、図５のスイッチＳＷ５１又は図８のスイッチＳＷ８１を複数個有していても良い。１次検査工程１２０２において、リード動作又はライト動作のタイミングが適切でないため半導体記憶装置が正常に動作しないことが分かったならば、セルフコントロール回路調整工程１２０３において、複数個のスイッチＳＷ５１（図５）又はスイッチＳＷ８１（図８）の中で、標準設定において導通状態にしているスイッチＳＷ５１又はＳＷ８１を遮断状態に変更し、又は標準設定において遮断状態にしているスイッチＳＷ５１又はＳＷ８１を導通状態に変更し、適切な動作タイミングを実現する。図５又は図８と同様に、リード動作時のタイミングと、ライト動作時のタイミングとを別個独立に設定できることが好ましい。

実施の形態１１によれば、１次検査工程１２０２において検出したリード動作又はライト動作のタイミングが適切でないため正常に動作しない半導体記憶装置を、セルフコントロール回路調整工程１２０３において正常に動作するように調整できる。本発明の半導体記憶装置の製造方法により、高い歩留まりで半導体記憶装置を製造できる。

本発明は、半導体記憶装置及びその製造方法として有用である。

本発明の実施の形態１における半導体記憶装置の主要部のブロック図本発明の実施の形態１における半導体記憶装置のタイミングチャート本発明の実施の形態２における半導体記憶装置の主要部のブロック図本発明の実施の形態３の半導体記憶装置のダミーアンプの内部回路図本発明の実施の形態４における半導体記憶装置の主要部のブロック図本発明の実施の形態５における半導体記憶装置の主要部のブロック図本発明の実施の形態６における半導体記憶装置のロウデコーダのダミーワード線の駆動回路図本発明の実施の形態７における半導体記憶装置の主要部のブロック図本発明の実施の形態８における半導体記憶装置の主要部のブロック図本発明の実施の形態９における半導体記憶装置の全体構成を示す概念図本発明の実施の形態１０における半導体記憶装置の全体構成を示す概念図本発明の実施の形態１１における半導体記憶装置の製造フロー図

符号の説明

１１ロウデコーダ
１２、９２メモリセルアレイ
１３、３３ダミーアンプ
１４ＰＣ制御回路
１５ＷＥ制御回路
１６ＲＥ制御回路
１７リード回路
１８ライト回路
２１、２２、２３、６１、６３ダミーメモリセル
３１、３２ＰＣＣ
５１、８１スイッチ
９１ライトロウデコーダ
９３リードロウデコーダ
９４ＷＰＣ制御回路
９５ＲＰＣ制御回路
１００１、１００２、１００３、１００４ポート制御回路
１００５、１００６セルフコントロール回路

Claims

複数のメモリセルを有するメモリセルアレイと、
ダミーメモリセルと、
前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、
前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、
前記ダミーメモリセルからデータをリードするダミーアンプと、
前記ライト回路の動作タイミングを制御する第１の制御回路と、
前記リード回路の動作タイミングを制御する第２の制御回路と、
を有し、
前記ダミーアンプは、前記ダミーメモリセルからデータをリードするタイミングに基づいて、前記第１の制御回路及び前記第２の制御回路に第１の信号を出力し、
前記ライト回路は、前記第１の制御回路が前記第１の信号を受けて第２の信号を出力するタイミングに基づいて前記メモリセルに対するデータのライトを終了し、
前記リード回路は、前記第２の制御回路が前記第１の信号を受けて第３の信号を出力するタイミングに基づいて前記メモリセルからのデータのリードを開始する、
ことを特徴とする半導体記憶装置。
リード時に前記ダミーメモリセルからデータをリードするリード用の前記ダミーアンプと、ライト時に前記ダミーメモリセルからデータをリードするライト用の前記ダミーアンプと、を別個に設けたことを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーアンプは、前記ダミーメモリセルから送られたデータを検知する閾値が、リード時とライト時とで異なることを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーメモリセルが接続されたダミーワード線と、前記ダミーワード線に１端を接続するスイッチと、前記スイッチの他端に接続された少なくとも１個の他のダミーメモリセルと、を有し、
リード動作及びライト動作のいずれか一方の動作で、前記スイッチは導通状態になって前記他のダミーメモリセルを前記ダミーワード線に接続し、他方の動作で、前記スイッチは遮断状態になって前記他のダミーメモリセルを前記ダミーワード線から切り離すことを特徴とする請求項１に記載の半導体記憶装置。
リード動作時のタイミングを定めるためのリード用のダミーメモリセルと、ライト動作時のタイミングを定めるためのライト用のダミーメモリセルと、を別個に有し、前記リード用のダミーメモリセルと前記ライト用のダミーメモリセルとは、共通の前記ダミーアンプに接続され、前記リード用のダミーメモリセルから前記ダミーアンプまでの距離が、前記ライト用のダミーメモリセルから前記ダミーアンプまでの距離と異なることを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーメモリセルを活性化させるダミーワード線を駆動するドライバの電流駆動能力が、リード動作時とライト動作時とで異なることを特徴とする請求項１に記載の半導体記憶装置。
前記ダミーメモリセルが接続されたダミーワード線と、前記ダミーワード線に１端を接続するスイッチと、前記スイッチの他端に接続された負荷と、を有し、
リード動作及びライト動作のいずれか一方の動作で、前記スイッチは導通状態になって前記負荷を前記ダミーワード線に接続し、他方の動作で、前記スイッチは遮断状態になって前記負荷を前記ダミーワード線から切り離すことを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルアレイはライト用ポートとリード用ポートとを別個に有し、前記メモリセルアレイの周りにリード系回路とライト系回路が分けて配置されており、前記ダミーアンプが、前記リード系回路よりも前記ライト系回路の近傍に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
前記メモリセルアレイは複数のポートを有し、少なくとも２つの前記ポートが、１つの前記ダミーアンプの出力信号に基づいて、リード動作又はライト動作の少なくとも一方の動作タイミングを決定されることを特徴とする請求項１に記載の半導体記憶装置。
複数のメモリセルを有するメモリセルアレイと、
ダミーメモリセルと、
ＰチャンネルトランジスタとＮチャンネルトランジスタとからなるコンプリメンタリ出力回路と、前記Ｐチャンネルトランジスタ又はＮチャンネルトランジスタにそれぞれ並列に接続された、１又は複数のＰチャンネル又はＮチャンネルトランジスタとスイッチとの直列接続体と、を有し、前記ダミーメモリセルからデータをリードするダミーアンプと、
前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、
前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、
前記ダミーアンプの出力信号に基づいて、前記ライト回路の動作タイミングを制御する第１の制御回路と、
前記ダミーアンプの出力信号に基づいて、前記リード回路の動作タイミングを制御する第２の制御回路と、
を有する半導体記憶装置の製造方法であって、
前記第１の制御回路を製造する工程と前記第２の制御回路を製造する工程とを含む、前記半導体記憶装置を製造するプロセス工程と、
前記半導体装置のリード動作及び／又はライト動作を検査する検査工程と、
前記検査工程においてリード動作又はライト動作が不良と判定された前記半導体装置の前記ダミーアンプの少なくとも１つの前記スイッチを導通状態から遮断状態に変更し又は遮断状態から導通状態に変更することにより、リード動作及び／又はライト動作のタイミングを変更する調整工程と、
を有することを特徴とする半導体記憶装置の製造方法。
複数のメモリセルを有するメモリセルアレイと、
ダミーメモリセルと、
前記ダミーメモリセルが接続されたダミーワード線と、
前記ダミーワード線に１端を接続する少なくとも１つのスイッチと、
それぞれの前記スイッチの他端に接続された少なくとも１個の他のダミーメモリセル又は負荷と、
前記ダミーメモリセルからデータをリードするダミーアンプと、
前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、
前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、
前記ダミーアンプの出力信号に基づいて、前記ライト回路の動作タイミングを制御する第１の制御回路と、
前記ダミーアンプの出力信号に基づいて、前記リード回路の動作タイミングを制御する第２の制御回路と、
を有する半導体記憶装置の製造方法であって、
前記第１の制御回路を製造する工程と前記第２の制御回路を製造する工程とを含む、前記半導体記憶装置を製造するプロセス工程と、
前記半導体装置のリード動作及び／又はライト動作を検査する検査工程と、
前記検査工程においてリード動作又はライト動作が不良と判定された前記半導体装置の少なくとも１つの前記スイッチを導通状態から遮断状態に変更し又は遮断状態から導通状態に変更することにより、リード動作及び／又はライト動作のタイミングを変更する調整工程と、
を有することを特徴とする半導体記憶装置の製造方法。
複数のメモリセルを有するメモリセルアレイと、
ダミーメモリセルと、
１つの出力回路と、前記出力回路と入力端子及び出力端子を共通にしハイインピーダンス状態と出力状態とを切り替え可能な１又は複数の他の出力回路と、を有し、前記ダミーメモリセルを活性化させるダミーワード線を駆動するドライバと、
前記ダミーメモリセルからデータをリードするダミーアンプと、
前記メモリセルアレイの中から選択されたメモリセルにデータをライトするライト回路と、
前記メモリセルアレイの中から選択されたメモリセルからデータをリードするリード回路と、
前記ダミーアンプの出力信号に基づいて、前記ライト回路の動作タイミングを制御する第１の制御回路と、
前記ダミーアンプの出力信号に基づいて、前記リード回路の動作タイミングを制御する第２の制御回路と、
を有する半導体記憶装置の製造方法であって、
前記第１の制御回路を製造する工程と前記第２の制御回路を製造する工程とを含む、前記半導体記憶装置を製造するプロセス工程と、
前記半導体装置のリード動作及び／又はライト動作を検査する検査工程と、
前記検査工程においてリード動作又はライト動作が不良と判定された前記半導体装置の少なくとも１つの前記他の出力回路を出力状態からハイインピーダンス状態に変更し又はハイインピーダンス状態から出力状態に変更することにより、リード動作及び／又はライト動作のタイミングを変更する調整工程と、
を有することを特徴とする半導体記憶装置の製造方法。