KR100372838B1

KR100372838B1 - 액세스 속도를 증가시킬 수 있는 반도체 기억장치

Info

Publication number: KR100372838B1
Application number: KR10-2000-0037583A
Authority: KR
Inventors: 이노우에코우지
Original assignee: 샤프 가부시키가이샤
Priority date: 1999-07-02
Filing date: 2000-07-01
Publication date: 2003-02-19
Also published as: US6324109B1; TW472265B; JP2001023387A; KR20010029877A; JP3615423B2

Abstract

전원 ON시, VREF 전위공급회로(2,4)는 모든 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 프리차지 전위(VREFp)를 공급한다. 독출동작시 상기 선택된 메모리블록의 비트선(BL0 - BL7)이 메모리셀에 의해 감지된 후, VREF 전위공급회로(2,4)에 의해 이미 선택된 모든 비트선(BL0 - BL7) 및 가상 GND선(VG0 - VG7)에 프리차지 전위가 즉시 공급된다. 이에 의해, 모든 비트선(BL0 - BL7) 및 가상 GND선(VG0 - VG7)의 프리차지 전위는 독출 동작전으로 유지된다. 따라서, 비트선을 분할하지 않고, 액세스 타임을 고속화할 수 있는 반도체 기억장치가 제공된다.

Description

액세스 속도를 증가시킬 수 있는 반도체 기억장치{SEMICONDUCTOR STORAGE DEVICE CAPABLE OF INCREASING ACCESS TIME SPEED}

본 발명은 노멀마스크 ROM 및 페이지모드마스크 ROM등의 반도체 기억장치에 관한 것이다.

종래, 반도체 기억장치로서는, 도17a 내지 도17i에 나타낸 제어타이밍에 의해 동작하는 범용의 노멀마스크 ROM이 있다. 이 노멀마스크 ROM은, 도17a 내지 17i에 나타낸 바와 같이, 로우(Row)어드레스 및 컬럼(Column)어드레스의 입력후, 도17b에 나타낸 워드선의 ON과 동시에, 컬럼 어드레스에 의해서 디코드된 소망의 비트선 및 가상 GND선의 프리차징(도17c 참조)을 실행한다. 또한, 비트선과 레퍼런스선의 이퀄라이즈 동작이 요구되고, 많은 메모리셀이 1개의 비트선에 접속된 경우에는, 프리차지 동작과 비트선 및 가상 GND선의 이퀄라이즈 동작이 실행되는 데는 워드선 ON 시간의 약 2배가 요구된다. 상기 프리차지 동작과 이퀄라이즈 동작의 완료후, 메모리셀에 의한 비트선 감지 동작이 실행된다. 이 비트선 감지동작이란, 메모리셀에 의한 비트선의 전위를 인출하는 동작을 말한다. 비트선의 전위는 메모리셀의 트랜지스터가 ON인 상태(이하 ON-Tr 이라 한다.)인 경우에 낮아지며, 비트선의 프리차지 전위는 메모리셀의 트랜지스터가 OFF인 상태(이하 OFF-Tr 이라 한다.) (도17e 및 도17h)인 경우에 유지된다. 이 메모리셀의 비트선 감지 동작에 의해 생긴 비트선과 레퍼런스선 사이의 전위차는 센스 앰플리파이어(도시 안됨)에 의해 증폭되며, 이 데이터가 출력버퍼(도시 안됨)를 통해 출력된다.

이와 같이, 랜덤 액세스기능을 갖는 노멀마스크 ROM의 경우, 로우어드레스, 컬럼어드레스가 동시에 입력되어, 원하는 워드선의 ON과 원하는 비트선의 프리차지동작 및 목적 비트선의 이퀄라이즈 동작이 병행 처리된다.

다른 반도체 기억장치로는, 도18에 나타낸 것이 있다(일본국 특허 공개 공보 94-139787호 참조). 상기 반도체 기억장치의 제어 타이밍은 도19에 나타낸다.

도18에 메모리셀(MC), 더미 메모리셀(DMC), 프리차지 트랜지스터(PC, DPC), 워드선(WL), 프리차지 신호선(/PR), 비트선(BL), 더미 비트선(DBL), 레벨 검출회로(132) 및 데이터 출력회로(133)가 도시된다. 디코드 신호(WD)는 인버터(141)를 통해 2입력 NOR 회로(130)의 한쪽 입력단자에 입력됨과 동시에, DE신호는 레벨 검출회로(132)를 통해 2입력 NOR 회로(130)의 다른 하나의 입력단자에입력된다. 상기 2입력 NOR 회로(130)의 출력단자를 워드선(WL)에 접속하고 있다. 또한, 클록신호(CLK)가 2입력 NOR 회로(131)의 한쪽의 입력단자에 입력됨과 동시에, DE신호는 2입력 NOR 회로(131)의 다른 쪽 입력단자에 입력된다. 상기 2입력 NOR 회로(131)의 출력단자는 프리차지 신호선(/PR)에 접속하고 있다. 상기 레벨 검출회로부(132)는, 인버터(135, 136), 플립플롭 회로(134), 2입력 NAND 회로(143) 및 인버터( 144)로 구성되어 있고, 상기 데이터 출력회로부(133)는, 인버터(137,138) 및 플립 플롭회로(139)로 구성되어 있다.

도19a 내지 도19h에 나타낸 상기 구성의 반도체 기억장치에 있어서, 클록신호(CLK)(도19a 참조)가 H-레벨(고 레벨)로 되는 기간을 제공하고, 프리차지 신호선(/PR)(도19b 참조)이 L-레벨로 되게 함으로써, 트랜지스터 (PC,DPC)가 ON되어 비트선(BL) 및 더미비트선(DBL)(도19e와 도19f 참조)의 프리차지를 행한다.

다음, 선택된 워드선(WL)(도19d 참조)의 전위가 상승하여, 메모리셀 트랜지스터(MC)와 더미 메모리셀 트랜지스터(DMC)가 ON되며, 메모리셀 트랜지스터(MC)와 더미 메모리셀 트랜지스터(DMC)에 의해 비트선(BL)과 더미 비트선(DBL)의 센스를 각각 실행한다.

그후, 비트선(BL)의 전위가 데이터 출력회로부(133)내의 인버터(137)의 임계치보다 낮아지면, 인버터(137)의 출력은 H-레벨로 증폭되며, 인버터(138)는 L-레벨을 출력한다. 그리고, 상기 인버터(138)의 출력이 래치회로(139)에서 래치되면, 출력신호(Dout)는 L-레벨이 된다(도19h 참조).

상기 더미 메모리셀 트랜지스터(DMC)가 더미 비트선(DBL)을 감지하면, 더미비트선(DBL)의 전위도 비트선(BL)의 전위와 마찬가지로 낮아진다.

그후, 더미 비트선(DBL)의 전위가 레벨 검출회로부(132)내의 인버터(135)의 회로임계치보다 낮아지면, 인버터(135)의 출력은 H-레벨로 증폭되고, 플립 플롭회로(134)에 데이터로서 전원전압(Vcc)이 입력되어, 출력신호 (DE)는 L-레벨에서 H-레벨로 변한다(도19g 참조).

출력신호(DE)가 H-레벨로 바뀌면, 출력신호(DE)가 입력되는 2입력 NOR 회로(130)의 출력은 L-레벨로 되어, 그 결과로서 메모리셀 트랜지스터 (MC) 및 더미 메모리셀 트랜지스터(DMC)는 OFF된다. 또한, 출력신호(DE)가 입력되는 2입력 NOR 회로(131)의 출력신호(/PR)는 L-레벨로 되어, 프리차지용 트랜지스터(PC,DPC)를 ON시켜, 결국 비트선(BL)과 더미 비트선(DBL)을 각각 프리차지한다.

도18에 도시된 구조를 갖는 반도체 기억장치에서는, ASIC (application-specific integrated circuit)(특정용도 집적회로)등의 메모리에 요구되는 여러 가지 사이즈의 메모리를 설계할 때에, 비트선의 부하용량에 따라 프리차지의 타이밍도 자동적으로 변하기 때문에, 회로 설계가 쉽다.

도17에 도시된 타이밍에 의해 제어되는 노멀마스크 ROM에서, 비트선에 접속된 메모리셀의 수가 많은 경우에는, 비트선 부하가 커져, 메모리셀에 의한 비트선 감지동작 뿐만 아니라 비트선 및 가상 GND선의 프리차지 동작 및 이퀄라이즈 동작에 요구되는 시간은 액세스 타임의 약50%를 차지한다. 어떤 디바이스는 워드선을 ON시키는데 요하는 시간의 2배 이상으로 되는 경우도 있다. 또한, 비트선에 접속된 메모리셀의 수가 적은 경우는, 메모리셀에 의한 비트선 감지동작 뿐만 아니라 비트선 및 가상 GND선의 프리차지 동작 및 이퀄라이즈 동작에 요구되는 시간은, 액세스 타임의 약 30%를 차지한다. 액세스 타임의 속도를 증가시킬 목적으로, 즉 프리차지 동작과 이퀄라이즈 동작에 요구되는 시간을 줄이기 위해, 비트선을 분할함으로써 비트선의 부하를 줄이려는 시도가 이루어지고 있다. 그러나, 상기 비트선을 분할하는 방식에서는, 프리차지 회로, 센스 앰플리파이어 및 컬럼 디코더등의 숫자가 증가하여, 대폭적인 칩사이즈의 증가를 초래한다.

또한, 도18에 도시된 반도체 기억장치는, DBL의 레벨저하를 검출하여, 비트선 프리차지 동작에 들어간다. 또한, 상기 일본국 특허 공개 공보의 다른 실시예에서는, 판독 데이터의 전위변화를 검출하여, 프리차지 동작에 들어가는 것이 있다. 이런 경우, DBL의 레벨저하 및 출력전위의 변화를 검출하는 수단이 필요하다.

따라서, 본 발명의 목적은 상기 검출수단을 사용하지 않고 비트선의 증폭후에 프리차지 동작을 실행함으로써 프리차지 동작시간의 단축 및 액세스 타임의 고속화를 실현하는 것이다.

상기 목적을 달성하기 위해,

매트릭스상으로 배열된 복수의 메모리셀(Block0 - Blockn),

메모리셀의 수중 동일로우의 메모리셀을 활성화하기 위한 워드선,

메모리셀의 수중 동일컬럼의 메모리셀의 일단에 접속된 비트선, 및

메모리셀의 수중 동일컬럼의 메모리셀의 타단에 접속된 가상 GND선을 포함하는 반도체 기억장치로서,

독출시 워드선이 ON 되자 마자 선택된 메모리셀의 컬럼에 연결된 비트선의 전위와 레퍼런스선의 전위차를 가진 신호를 증폭하는 센스 앰플리파이어, 및

전원 공급시 모든 비트선 및 가상 GND선에 프리차지 전위를 공급하는 동시에, 선택된 메모리셀의 컬럼에 접속된 비트선이 독출시 메모리셀에 의해 감지되는 기간 종료후, 상기 선택되어 있던 메모리셀의 컬럼의 비트선 및 가상 GND선에 프리차지 전위를 공급하는 프리차지 전위 공급회로를 포함하는 반도체 기억장치가 제공된다.

상기 구성을 갖는 반도체 기억장치에 의하면, 프리차지 전위 공급 회로는, 전원 공급시 상기 모든 비트선 및 가상 GND선에 프리차지 전위를 공급하며, 따라서 비트선 및 가상 GND선의 프리차지 전위는 스탠바이 상태로 유지 된다. 그후, 독출동작시 어드레스 입력에 의해 워드선의 ON과 동시에 선택된 메모리셀의 컬럼에 접속된 비트선 및 가상 GND선에 프리차지 전위를 공급하지 않음으로써, 메모리셀에 의한 비트선의 감지(독출)가 이루어 진다. 다음, 상기 선택된 메모리셀의 컬럼에 접속된 비트선의 전위와 레퍼런스선의 전위사이의 전위차를 나타내는 신호는 워드선의 ON이 완료되면 센스 앰플리파이어에 의해 유지되어 증폭된다. 이때, 상기 선택된 메모리셀의 컬럼에 접속된 상기 비트선을 상기 메모리셀에 의해 감지하는 기간의 종료후, 선택된 메모리셀의 컬럼에 접속된 비트선 및 가상 GND선에 프리차지 전위를 즉시 공급하면, 모든 비트선 및 가상 GND선의 프리차지 전위가 유지된다. 이와 같이, 독출전에 모든 비트선 및 가상 GND선의 프리차지 전위를 일정하게 유지함으로써, 프리차지 동작과 이퀄라이즈 동작에 요구되는 시간은 비트선을 분할하지않고도 절약할 수 있으며, 액세스 타임의 고속화가 가능해진다.

상기한 바와 같이, 본 발명의 반도체 기억장치에 따르면, 모든 비트선 프리차지 방식을 랜덤 액세스를 실행하는 노멀 마스크 ROM등에 적용함으로써, 종래 방식과 비교하여, 프리차지 시간, 이퀄라이즈 시간 및 메모리셀에 의한 비트선 감지 동작 시간을 줄일 수 있으며, 액세스 타임을 증가시킬 수 있다. 이는, 비트선 프리차지 시간 및 비트선 이퀄라이즈 시간이 워드선 ON 시간의 약 2배를 요하는 노멀 마스크 ROM에 대해 특히 효과적이다.

또한, 고속 액세스를 목적으로 비트선을 2분함으로써 비트선 프리차징 시간과 비트선 이퀄라이즈 시간을 줄일 수 있는 마스크 ROM은 센스 앰플리파이어, 프리차지 회로 및 컬럼 디코더 등이 2배수 필요하며, 이로서 약 20%의 칩사이즈의 증가를 요구하지만, 본 발명을 적용하면, 메모리셀에 의한 비트선 감지 시간의 절약에 의해 약 10ns 정도의 고속화가 가능해지는 동시에, 칩사이즈의 증가는 약 10% 미만으로 된다.

또한, 더욱 고속화를 위해 워드선을 분할하는 경우에도, 워드선 ON의 완료와 동시에 센스 앰플리파이어에 의한 비트선의 증폭이 가능하므로, 한층 더 액세스 타임의 고속화가 가능하다.

본 발명의 일 실시예에서는,

센스 앰플리파이어의 증폭 작업동안 센스 앰플리파이어로부터 센스 앰플리파이어에 연결된 비트선 및 레퍼런스선을 분리하고, 또한 센스 앰플리파이어가 독출시 비트선 전위와 레퍼런스 전위 사이의 차이 만큼의 전위를 가지는 신호를 유지할때 센스 엠플리파이어의 증폭 작업 동안 센스 엠플리파이어로부터 접지 전위에 연결된 가상 GND선을 분리하는 분리회로를 포함하는 반도체 기억장치가 제공된다.

상기 실시예에 따르면, 센스 앰플리파이어는 독출 동작시 선택된 메모리셀의 컬럼의 비트선 및 가상 GND선에 있어서 메모리셀에 의한 비트선의 센스(인출)완료후, 비트선과 레퍼런스선 사이의 전위차를 나타내는 신호를 유지하며, 그후에 상기 분리회로는, 센스 앰플리파이어의 증폭동작 중에 센스 앰플리파이어에 접속된 비트선을 레퍼런스선에서 분리함과 동시에, 센스 앰플리파이어의 증폭동작 중에 접지 전위에 접속된 가상 GND선을 분리한다. 이로써 메모리셀에 의한 비트선의 센스(인출)완료후 곧바로 선택된 메모리셀의 컬럼의 비트선 및 가상 GND선에 프리차지 전위를 공급할 수 있다.

본 발명의 일 실시예에서는,

어드레스 입력으로부터 데이터 출력이 계속되는 독출 동작시 새롭게 어드레스가 입력될 때 상기 독출 동작을 인식하고, 상기 비트선 및 가상 GND선에 프리차지 전위를 공급하기 위한 프리차지 요구신호를 상기 프리차지 전원회로에 출력하는 액세스 판독회로를 더 포함하는 반도체 기억장치가 제공된다.

상기 실시예에 따르면, 독출 데이터 출력시까지 다음 어드레스가 입력될 때, 상기 액세스 판독 회로는 프리차지 요구신호를 출력하여 새로운 비트선 및 가상 GND선에 대한 프리차지 동작을 실행한다. 이로써 어드레스 입력으로부터 데이터 출력이 계속되는 독출 동작시 입력된 불규칙한 어드레스입력에 대처할 수 있다.

본 발명의 일 실시예에서는,

상기 비트선 및 가상 GND선에 공급하기 위한 프리차지 전위를 생성하는 노멀 프리차지 전위생성회로,

노멀 프리차지 전원회로보다 느린 ON타임으로 상기 비트선 및 가상 GND선에 공급할 파워-온 상태 프리차지 전위를 생성하는 ON상태 프리차지 전위생성회로, 및

파워-온 시 프리차지 전원회로에 의해 생성된 파워-온 시 프리차지 전위를 전원 공급 초기단계에 있는 프리차지 전원회로에 공급한 후 상기 프리차지 전위를 노멀 프리차지 전원회로에 의해 생성된 노멀 프리차지 전위로 바꾸고, 모든 비트선 및 가상 GND선의 프리차지가 프리차지 전원회로를 통해 파워-온 시 프리차지 전위에 도달하였다고 인식하면 상기 노멀 프리차지 전위를 상기 프리차지 전원회로에 출력하는 프리차지 전위 절환회로를 더 포함하는 반도체 기억장치가 제공된다.

상기 실시예의 반도체 기억장치에 따르면, 파워-온 시 프리차지 전위생성회로는 프리차지 전위를 모든 비트선 및 모든 가상 GND선에 공급하는데, 이때 소비되는 ON 시간은, 예컨데 모든 비트의 프리차지 동작으로 인한 순시 전류를 제어할 수 있는, 전원 공급 개시 단계에서의 수 마이크로초(㎲)로 된다. 다음, 상기 프리차지 전위 절환회로는, 파워-온 시 프리차지 전위 생성회로에 의해 공급된 프리차지 전위와 노멀 프리차지 전위 생성회로에 의해 생성된 프리차지 전위를 비교한다. 파워-온 시 프리차지 전위생성회로에 의해 공급된 프리차지 전위가 소정의 전위에 도달하게 되면, 프리차지 전위는 노멀 프리차지 전위생성회로에 의해 생성된 노멀 프리차지 전위로 절환되어, 상기 노멀 프리차지 전위는 프리차지 전원회로에 출력된다. 상기 동작에 의해, 프리차지 전원회로에 의한 프리차지 전위 공급 용량이 향상되어, 독출 동작과 동시에 프리차지 전위를 공급할 수 있다.

도1은 본 발명의 반도체 기억장치로서 작용하는 노멀 MROM의 주요부의 블록도이다.

도2는 상기 노멀 MROM의 주변부의 블록도이다.

도3은 상기 노멀 MROM의 파워-온 시 프리차지 전위생성회로의 주요부를 나타낸 도면이다.

도4는 상기 노멀 MROM의 노멀 프리차지 전위 생성회로와 프리차지 전위 절환회로의 블록도이다.

도5는 상기 노멀 MROM의 노멀 프리차지 전위 생성회로의 회로도이다.

도6은 상기 노멀 MROM의 차동 증폭기의 회로도이다.

도7은 상기 노멀 MROM의 프리차지 전위 절환용 멀티플렉서의 회로도이다.

도8은 상기 노멀 MROM의 컬럼 셀렉터와 VREF 전원회로의 회로도이다.

도9는 상기 노멀 MROM의 컬럼 셀렉터 제어회로의 일부의 회로도이다.

도10은 ATD에서의 어드레스 천이신호 및 ATD에서의 CE 천이신호를 지연시켜 워드선 ON상태 인식 신호를 얻는 회로의 회로도이다.

도11은 상기 노멀 MROM의 비트선 액세스 기간 인식회로의 회로도이다.

도12는 상기 노멀 MROM의 비트선 분리회로 및 센스 앰플리파이어의 주요부의 회로도이다.

도13은 워드선 ON 상태 인식 신호를 지연시켜 비트선 센스완료신호를 얻는 회로의 회로도이다.

도14는 상기 노멀 MROM의 센스 앰플리파이어 인에이블 회로의 회로도이다.

도15는 상기 노멀 MROM의 액세스 판별회로의 회로도이다.

도16a 내지 도16h는 상기 노멀 MROM의 제어 타이밍도이다.

도17a 내지 도17i는 종래의 노멀 MROM의 제어 타이밍도이다.

도18은 종래의 반도체 기억장치의 회로도이다.

도19a 내지 도19h는 상기 반도체 기억장치의 제어 타이밍도이다.

이하, 본 발명의 반도체 기억장치를 도면에 도시된 실시예에 따라 상세히 설명한다.

도1은 본 발명의 실시예에 따른 반도체 기억장치로서 작용하며 랜덤 액세스기능을 갖는 노멀 MROM의 주요부의 블록도이다. 도1에 도시된 바와 같이, 본 노멀 MROM은, 매트릭스 형태로 배열된 복수의 메모리셀(도시 안됨)을 8컬럼마다 분할하여 얻어진 복수의 메모리블록(Block0 - Blockn)을 갖는 메모리셀 어레이(1), 상기 메모리셀 어레이(1)의 메모리셀의 일단에 접속된 비트선(BL0 - BL7)에 프리차지 전위를 공급하기 위한 프리차지 전원회로로서 작용하는 VREF 전원회로(2), 독출동작시 입력된 컬럼 어드레스에 의해 지정된 메모리블록을 선택하는 컬럼 셀렉터(3), 상기 메모리셀 어레이(1)의 메모리셀의 타단에 접속된 가상 GND선(VG0 - VG7)에 프리차지 전위를 공급하기 위한 프리차지 전원회로로서 작용하는 VREF 전원회로(4), 독출동작시 입력된 컬럼어드레스에 의해 지정된 메모리블록을 선택하는 컬럼 셀렉터(5), 센스 앰플리파이어 인에이블 신호(SAE)에 따라서 상기 비트선(BL0 - BL7)을 분리하는 비트선 분리회로(11), 센스 앰플리파이어 인에이블신호(SAE)에 따라서 상기 비트선분리회로(11)를 통해 비트선(BL0 - BL7)의 전위와 레퍼런스선(도시 안됨)의 전위사이의 전위차를 나타내는 신호를 증폭하는 센스 앰플리파이어(12), 상기 센스 앰플리파이어 인에이블 신호(SAE)에 따라서 상기 가상 GND선(VG0 - VG7)을 분리하기 위한 가상 GND선 분리회로(13), 및 상기 가상 GND선 분리회로(13)를 통해가상 GND선(VG0 내지 VG7)에 접속된 가상 GND선 생성회로(14)로 구성되어 있다. 상기 GND선 작성회로(14)는 입력 어드레스에 따라 원하는 가상 GND선(VG0 - VG7)에 접지 전위를 제공한다.

도2에 도시된 바와 같이, 상기 동기된 MROM에는, 전원공급 개시단계에서 모든 비트선(BL0 - BL7)을 가상 GND선(VG0 - VG7)에 소정의 ON 타임내에 파워-온 시 프리차지 전위(VREFp)를 공급하는 파워-온 시 프리차지 전위생성회로(21), 전원공급 개시후에 상기 비트선(BL0 - BL7), 가상 GND선(VG0 - VG7)에 노멀 프리차지 전위(VREFn)를 공급하는 노멀 프리차지 전위 생성회로(22), 상기 파워-온 시 프리차지 전위생성회로(21)로부터의 파워-온 시 프리차지 전위(VREFp) 또는 상기 노멀 프리차지 전위생성회로(22)로부터의 노멀 프리차지 전위(VREFn)중 어느 하나를 스위치오버 방식으로 출력하는 프리차지 전위절환회로(23), 워드선 ON상태 인식신호와 비트선 감지완료신호를 수신하여 센스 앰플리파이어 인에이블 신호를 출력하는 센스 앰플리파이어 인에이블회로(24), 출력버퍼 인에이블신호와 ATD(Address Transition Detector)로부터의 어드레스 천이신호(및 CE 천이신호)를 수신 (디바이스)액세스 신호 및 프리차지 요구신호를 출력하는 액세스판별회로(25) 및 컬럼 선택신호(Cselb0 - Cselbn, Cselv0 - Cselvn)를 출력하는 컬럼 셀렉터 제어 회로(26) 등이 제공되어 있다.

또한, 도3은 상기 파워-온 시 프리차지 전위생성회로(21)의 주요부의 구성을 나타내고 있다. 노멀 프리차지 전위생성회로(22)의 노멀 프리차지 전위(VREFn) 출력은, 파워-온 시 프리차지 전위생성회로(21)내에 제공된 직렬저항 R10(약 2MΩ)의일단에 접속되어 있다. 상기 직렬저항(Rl0)은 직렬 접속된 복수의 저항으로 구성되어 있다.

상기 파워-온 시 프리차지 전위생성회로(21)(도2 참조)가 전원의 스타트를 검출한 후, 노멀 프리차지 전위생성회로(22)는 노멀 프리차지 전위 (VREFn)를 인가하여, 파워-온 시 프리차지 전위생성회로(21)내에 제공된 직렬저항(R10)(약 2MΩ)에 노멀 프리차지 전위(VREFn)를 입력한다. 이 직렬저항(R10)을 통해 얻어진 출력신호는, 파워-온 시 프리차지 전위(VREFp (sel0),VREFp(sel1),···,VREFp(seln))를 포함하는 노멀 프리차지 전위 (VREFn)로 되어, 메모리셀 어레이(1)에 프리차지 전위를 공급한다.

상기 파워-온 시 프리차지 전위생성회로(21)는, 전원 공급 개시후 모든 비트선을 프리차지전위로 하는 것을 목적으로 하고 있지만, 모든 비트선이 순간적으로 프리차지를 실행하면 과도한 순간 전류가 발생한다. 따라서, 이러한 순간 전류를 억제하기 위해서, 노멀 프리차지 전위(VREFn)를 메모리셀 어레이(1)내에 시분할 방식으로 공급한다. 즉, 상기 노멀 프리차지 전위 (VREFn)를 약 2MΩ의 저항(Rl0)의 일단에 입력하여, 파워-온 시 프리차지 전위(VREFp(sel0) 내지 VREFp(seln))이 저항(R10)의 일단으로부터 타단에 이르기까지 저항(R10)이 순차적으로 부분 추출된다. 추출된 파워-온 시 프리차지 전위(VREFp(sel0) 내지 VREFp(seln))는 비트선에 공급된다. 상기 방식으로, 작은 저항치를 사이에 두고 파워-온 시 프리차지 전위 VREFn(sel0)가 인가된 비트선으로부터, 큰 저항치를 통해 파워-온 시 프리차지 전위( VREFn(seln))가 인가된 비트선에 이르기까지 순차적으로 프리차지가 실행된다.이와 같이, 모든 비트선 프리차지를 실행함으로써, 순간 전류를 억제할 수 있다.

또한, 도4는 상기 노멀 프리차지 전위생성회로(22)와 프리차지 전위절환회로(23)의 상세 블록도이다. 도4에 도시된 바와 같이, 프리차지 전위절환회로(23)는 차동 증폭기(23a)와 복수의 프리차지 전위절환용 멀티플렉서(23b,23b,···)로 구성되어 있다.

상기 파워-온 시 프리차지 전위생성회로(21)(도2 참조)로부터의 파워 온 시 프리차지 전위(VREFp(seln))를 차동 증폭기(23a)의 일단에 입력하고, 한편 노멀 프리차지 전위생성회로(22)로부터의 노멀 프리차지전위(VREFn)를 차동 증폭기(23a)의 타단에 입력하고 있다. 또한, 파워-온 시 프리차지 전위생성회로(21)(도2)로부터의 파워-온 시 프리차지 전위(VREFp(sel0) 내지 VREFp(seln))를 프리차지 전위절환용 멀티플렉서(23b, 23b, ···)의 일단에 입력하고, 동시에 노멀 프리차지 전위생성회로(22)로부터의 노멀 프리차지 전위(VREFn)를 프리차지 전위절환용 멀티플렉서(23b, 23b, ···)의 타단에 각각 입력한다.

도4에 도시된 바와 같이, 상기 프리차지 전위절환회로(23)내에 제공된 차동 증폭기(23a)는, 입력된 파워-온 시 프리차지 전위(VREFp(seln))와 노멀 프리차지 전위(VREFn)의 4/5의 전위를 비교한다. 파워-온 시 프리차지 전위(VREFp(seln))가 노멀 프리차지 전위(VREFn)의 4/5의 전위를 넘은 시점에서 차동 증폭기(23a)는, H레벨의 절환신호(CHVREF)를 출력한다. 그후, 전원 공급 스타트시에 프리차지가 완료된 것으로 하여, 프리차지 전위절환용 멀티플렉서(23b, 23b, ···)로부터 출력되는 프리차지 전위는, 파워-온 시 프리차지 전위(VREFp(sel0) - VREFp(seln)로부터 노멀 프리차지 전위 VREFn로 절환된다.

또한, 도5는 상기 노멀 프리차지 전위생성회로(22)의 회로도이다. 도5에 도시된 바와 같이, 게이트가 그라운드(GND)에 접속된 p-채널형 트랜지스터(T1)의 소스에 전원 전압(Vcc)을 인가하고, 그 트랜지스터(T1)의 드레인에 p-채널형 트랜지스터(T2)의 소스를 접속하고 있다. 상기 트랜지스터 (T2)의 게이트를 그라운드(GND)에 접속하고 있다. 그리고, 상기 트랜지스터 (T2)의 드레인에 n-채널형 트랜지스터(T3)의 드레인을 접속하여, 트랜지스터 (T3)의 소스에 n-채널형 트랜지스터(T4)의 드레인을 접속한다. 같은 방법으로, n-채널형 트랜지스터(T5 내지 T14)를 직렬로 접속한다. 그리고, 상기 n-채널형 트랜지스터(T3 내지 T14)의 게이트를 서로 접속하고, 트랜지스터(T11 내지 T14)의 소스를 그라운드(GND)에 각각 접속하고 있다. 또한, 상기 n-채널형 트랜지스터(T6)의 드레인으로부터 노멀 프리차지 전위(VREFn)가 출력된다.

또한, 도6은 상기 차동 증폭기(23a)의 회로도를 나타낸다. 도6에 도시된 바와 같이, 상기 차동 증폭기(23a)는, 서로 게이트가 접속되고 소스에 전원 전압(Vcc)가 인가된 p-채널형 트랜지스터(P1,P2), 상기 트랜지스터(P1)의 게이트와 드레인에 드레인이 접속된 n-채널형 트랜지스터(N1), 상기 트랜지스터(P2)의 드레인에 접속된 드레인과, 게이트에 파워-온 시 프리차지 전위(VREFp(seln))가 인가된 n-채널형 트랜지스터(N2), 상기 트랜지스터 (N1,N2)의 소스에 접속된 드레인과 그라운드(GND)에 접속된 소스를 가진 n-채널형 트랜지스터(N3), 일단에 노멀 프리차지 전위(VREFn)가 인가되고 타단에 그라운드(GND)가 접속된 저항(Rl1)을 포함하고있다. 상기 노멀 프리차지 전위(VREFn)를 저항(R11)에 의해 분압한 전압을 트랜지스터(N1)의 게이트에 인가한다.

상기 차동 증폭기(23a)는, 입력된 파워-온 시 프리차지 전위 (VREFp(seln))와 노멀 프리차지 전위(VREFn)의 4/5의 전위를 비교한다. 파워-온 시 프리차지 전위(VREFp(seln))가 노멀 프리차지 전위(VREFn)의 4/5인 전위를 넘은 시점에서 차동 증폭기(23a)는, H-레벨의 절환신호(CHVREF)를 출력한다.

또한, 도7은 상기 프리차지 전위절환용 멀티플렉서(23b)(도4)의 회로도이다. 또, 도7은 프리차지 전압 VREF(sel0)을 출력하는 프리차지 전위절환용 멀티플렉서(23b)를 도시하는데, 다른 프리차지 전압(VREF(sel1) 내지 VREF(seln))을 출력하는 프리차지 전위절환용 멀티플렉서(23b)도 동일한 구조를 갖는다.

도7에 도시된 바와 같이, 상기 프리차지 전위절환용 멀티플렉서(23b)는, 차동 증폭기(23a)에서의 절환신호(CHVREF)가 입력되는 게이트와 노멀 프리차지 전위(VREFn)이 인가되는 드레인을 갖는 n-채널형 트랜지스터(N11), 상기 트랜지스터(Nl1)의 드레인에 접속된 소스와 절환신호(/CHVREF)가 입력된 게이트를 갖는 p-채널형 트랜지스터(P11), 상기 트랜지스터(P11)의 게이트에 접속된 게이트와 파워-온 시 프리차지 전위 (VREFp(sel0))가 인가되는 드레인을 갖는 n-채널형 트랜지스터(N12) 및 상기 트랜지스터(N12)의 드레인에 접속된 소스와 절환신호(CHVREF)가 입력된 게이트를 갖는 p-채널형 트랜지스터(P12)를 포함한다. 상기 트랜지스터(N11,N12)의 소스는 트랜지스터(P11,P12)의 드레인과 각각 접속되어 있다. 상기 트랜지스터(N11,N12)의 소스와 트랜지스터(P11,P12)의 드레인과의 접속점에서 프리차지 전압(VREF(sel0))을 출력한다.

상기 프리차지 전위 절환용 멀티플렉서(23b)는 절환신호(CHVREF)가 L-레벨이 될 때, 파워-온 시 프리차지 전위생성회로(22)로부터 파워-온 시 프리차지 전위(VREFp(sel0) ~ VREFp(seln))를 선택하여, 프리차지 전위 (VREF(sel0) ~ VREF(seln))로서 출력함으로써, 프리차지 전위를 시분할 방식으로 공급한다. 또한, 상기 프리차지 전위절환용 멀티플렉서(23b)는, 절환신호(CHVREF)가 H-레벨이 될 때, 노멀 프리차지 전위생성회로(22)로부터 프리차지전위의 공급능력이 큰 노멀 프리차지 전위(VREFn)를 선택하여, 프리차지 전위(VREF(sel0) ~ VREF(seln))로서 출력함으로써, 독출시 프리차지 전위를 동시에 공급할 수 있다.

도8은 도1에 도시된 메모리블록(Block0), 컬럼 셀렉터(3,5), VREF 전원회로(2), 및 VREF 전원회로(4)의 회로도를 도시한다. 다른 메모리블록 (Block1 ~ Blockn)도 같은 구조를 갖는다.

도8에 도시된 바와 같이, 메모리셀 어레이(1) (도1에 도시)의 메모리블록(Block0)의 동일 칼럼의 메모리셀(도시 안됨)의 일단에 비트선(BL0 내지 BL7)이 접속되어 있다. 상기 비트선(BL0 - BL7)에 트랜지스터(TB0 - TB7)의 일단을 각각 접속하고, 트랜지스터(TB0 - TB7)의 타단에 전원 전압 (Vcc)를 각각 인가하고 있다. 상기 트랜지스터(TB0 - TB7)의 각 게이트에 게이트 신호선(SG0)을 접속하고, 그 게이트 신호선(SG0)의 일단에 인버터 (IV10)의 출력단자를 접속하고, 인버터(IV10)의 입력단자에 컬럼 선택 신호 (Cselb0)를 입력하고 있다. 상기 트랜지스터(TB0 - TB7) 및 인버터(lV10)는 VREF 전원회로(2)를 구성하고 있다. 상기인버터(IV10)의 전원입력단자에 프리차지 전압 VREF(sel0)을 인가하고 있다. 또한, 상기 비트선(BL0 - BL7)은 선택 트랜지스터(STB0 - STB7)를 각각 사이에 두고 비트선 분리회로(11)(도1에 도시)에 접속되어 있다. 상기 선택 트랜지스터(STV0 - STV7)의 각 게이트에는 컬럼 선택신호(Cselb0)를 입력하고 있다. 상기 선택 트랜지스터(STB0 - STB7)는 컬럼 셀렉터(3)(도1에 도시)을 구성하고 있다.

한편, 상기 메모리셀 어레이(1)의 동일 칼럼의 타단에 가상 GND선 (VG0 - VG7)을 접속하고 있다. 상기 가상 GND선(VG0 - VG7)에 트랜지스터 (TV0 - TV7)의 일단을 각기 접속하여, 트랜지스터(TV0 - TV7)의 타단에 전원 전압(Vcc)을 각기 인가하고 있다. 상기 트랜지스터(TV0 - TV7)의 각 게이트에 게이트 신호선(SG1)을 접속하고, 그 게이트 신호선(SG1)의 일단에 인버터(IV11)의 출력단자를 접속하고, 인버터(IV11)의 입력단자에 컬럼 선택신호(Cselv0)를 입력하고 있다. 상기 트랜지스터(TV0 - TV7) 및 인버터 (IV11)은 VREF 전원회로(4)(도1에 도시)를 구성하고 있다. 상기 인버터 (IV11)의 전원입력단자에 전압(VREF(sel0))를 인가하고 있다. 또한, 상기 가상 GND선(VG0 - VG7)은, 선택 트랜지스터(STV0 - STV7)를 통해 가상 GND선 분리회로(13)(도1에 도시)에 접속되어 있다. 상기 선택 트랜지스터(STV0 - STV7)의 각 게이트에 컬럼 선택신호(Cselv0)를 입력하고 있다. 상기 선택 트랜지스터(STV0 - STV7)로 컬럼 셀렉터(5)(도1에 도시)를 구성하고 있다. 또, 도시되지 않았지만, 각 메모리블록(Block0 - Blockn)의 동일 로우의 메모리셀을 활성화하는 워드선을 마련하고 있다.

도8에, 전원 ON시, 상기 컬럼 셀렉터(3,5)의 컬럼 선택 신호(Cselb0,Cselv0)는, 모두 L-레벨을 유지하고 있다. 따라서, VREF 전원회로(2)내의 게이트 신호선(SG0) 및 VREF 전원회로(4)내의 게이트 신호선(SG1)은, 프리차지 전위절환회로(23)로부터의 프리차지 전위(VREF(sel0))를 갖게 된다. 특히, 전원 ON시는, 프리차지 전위절환회로(23)로부터의 프리차지 전위 VREF(sel0)로서 파워-온 시 프리차지 전위생성회로(21)의 파워-온 시 프리차지 전위 VREFp(sel0)가 선택되어, 모든 비트선(BL0 - BL7) 및 모든 가상 GND선(VG0 - VG7)에는,

VREFp(sel0) - Vth

의 전위가 공급된다(Vth는 트랜지스터 TB0 내지 TB7 및 TV0 내지 TV7의 임계전압).

계속해서, 프리차지 전위(VREF(sel0))는, 파워-온 시 프리차지 전위생성회로(21)의 파워-온 시 프리차지 전위(VREFp(sel0 - n))에서 노멀 프리차지 전위생성회로(22)의 노멀 프리차지 전위(VREFn)로 바뀐다. 대기시에는, VREF 전원회로(2)내의 게이트 신호선(SG0)에 노멀 프리차지 전위(VREFn)가 공급되는 동시에, VREF 전원회로(4)내에 제공된 게이트 신호선 (SG1)에 노멀 프리차지 전위(VREFn)가 공급된다. 따라서, 모든 비트선(BL0 - BL7) 및 모든 가상 GND선(VG0 - VG7)에는,

VREFn - Vth

의 전위가 공급된다. 전원 ON시에, 모든 비트선(BL0 - BL7) 및 모든 가상 GND선(VG0 - VG7)에는,

VREFp(sel0) - Vth

의 프리차지 전위가 공급된다. 상기 전위는 비트선 리크 및 가상 GND선 리크를 보충하는 정도의 것이어서, 스탠바이 전류는 대략 수십㎂ 라고 생각된다.

독출시, 컬럼 어드레스에 의해 액세스되지 않은 비트선 및 가상 GND선에는, 스탠바이 시와 마찬가지로,

VREFn - Vth

의 프리차지 전위가 유지된다.

또한, 독출동작시 컬럼 어드레스에 의해 액세스되는 비트선 및 가상 GND 선에 대해서, VREF 전원회로(2)내에 제공된 게이트 신호선(SG0)에 GND 전위가 공급되는 동시에, VREF 전원회로(4)내에 제공된 게이트 신호선(SG1)에 GND 전위가 공급된다. 따라서, 프리차지 전위가 공급되는 일이 없다.

상기한 바와 같이, 컬럼 어드레스가 입력되고 나서 워드선의 ON상태가 완료되기 까지의 시간내에는, 비트선 및 가상 GND선에는 프리차지 전위가 공급되지 않으므로, 메모리셀에 의한 비트선의 감지(인출)가 가능하다.

도9는 상기 컬럼 셀렉터 제어회로(26)의 일부의 회로도이며, 한쌍의 컬럼 선택신호(CseIbO 및 CselvO)를 출력하는 회로를 도시하고 있다. 다른 컬럼 선택신호(Cselb1 - Cselbn, Cselv1 내지 Cselvn)를 출력하는 회로들은, 컬럼 어드레스의 입력조건이 다른 것을 제외하고는 비슷한 회로구성이므로, 그들에 대한 도시와 설명을 생략한다.

도9에 도시된 바와 같이, 상기 컬럼 셀렉터 제어회로(26)는, 컬럼 어드레스(CA4,CA5,CA6)와 워드선 ON 기간 인식신호가 입력된 4입력 NAND 회로(40) 및 상기 4입력 NAND 회로(40)의 출력단자에 접속된 입력단자를 가지며, 컬럼 선택신호(CselbO - Cselbn, CselvO - Cselvn)를 각각 출력하는 인버터(IV21,IV22)를 갖고 있다. 또한, 도9에서, 3개의 컬럼어드레스(CA4, CA5,CA6)를 입력하면, 8개의 컬럼 선택신호를 얻을 수 있다. 그러나, 입력되는 컬럼 어드레스의 수는 메모리블록 등의 구조에 따라 설정하는 것이 바람직하다.

도10은 ATD에서의 어드레스 천이신호 및 ATD에서의 CE 천이신호를 지연시켜 워드선 ON 인식신호를 얻기 위한 지연회로를 도시한 것이다. 복수의 인버터(IV30)은 직렬로 연결되어 있으며, 초단의 인버터(IV30)의 입력단자에 ATD에서의 어드레스 천이신호 및 ATD에서의 CE 천이신호를 입력하고, 최종단의 인버터(IV30)의 출력단자로부터 워드선 ON 인식신호를 출력한다.

도11은 비트선 액세스 기간 인식회로(28)의 회로도를 도시하고 있다. ATD에서의 어드레스 천이신호 및 ATD에서의 CE 천이신호가 2입력 NOR 회로(41)의 하나의 입력단자에 접속되어 있으며, 상기 2입력 NOR 회로(41)의 출력단자는 2입력 NOR 회로(42)의 하나의 입력단자에 접속되고 있다. 또한, 상기 워드선 ON 인식신호는 2입력 NOR 회로(42)의 다른 쪽의 입력단자에 접속되어 있으며, 그 2입력 NOR 회로(42)의 출력단자는 2입력 NOR 회로(41)의 다른 쪽의 입력단자에 접속되어 있다. 상기 2입력 NOR 회로(42)의 출력단자로부터 워드선 ON 기간 인식신호가 출력된다.

또한, 도12는 상기 비트선 분리회로(11)와 센스 앰플리파이어(12)의 주요부의 회로도이다. 기준선이 n-채널형 트랜지스터(N21)의 드레인에 접속되어 있으며, 센스 앰플리파이어 인에이블 신호(SAE)는 센스 앰플리파이어 인에이블 회로(24)(도2에 도시)로부터 트랜지스터(N21)의 게이트에 입력된다. 상기 트랜지스터(N21)의 드레인에 p-채널형 트랜지스터(P21)의 소스가 접속되어 있으며, 트랜지스터(N21)의 소스에 트랜지스터(P21)의 드레인이 접속되어 있다. 상기 트랜지스터(P21)의 게이트에는 센스 앰플리파이어 인에이블신호(/SAE)가 입력된다. 또한, 비트선을 n-채널형 트랜지스터(N22)의 드레인에 접속하고, 트랜지스터(N22)의 게이트에 센스 앰플리파이어 인에이블 신호(SAE)를 입력한다. 상기 트랜지스터(N22)의 드레인에 p-채널형 트랜지스터(P22)의 소스를 접속하고, 트랜지스터(N22)의 소스에 트랜지스터(P22)의 드레인을 접속한다. 상기 트랜지스터(P22)의 게이트에 센스 앰플리파이어 인에이블신호(/SAE)를 입력한다. 상기 n-채널형 트랜지스터(N21, N22)와 p-채널형 트랜지스터(P21,P22)에 각각 비트선을 제공하여, 비트선 분리회로(11)(도1에 도시)를 구성한다.

또한, 상기 센스 앰플리파이어 인에이블 신호(/SAE)가 입력된 게이트를 가진 p-채널형 트랜지스터(P23)의 소스에 전원 전압(Vcc)을 인가하고, 트랜지스터(P23)의 드레인에 p-채널형 트랜지스터(P24)의 소스가 접속되어 있다. 상기 트랜지스터(P24)의 드레인에 트랜지스터(N21)의 소스를 접속하고 있다. 상기 트랜지스터(P24)의 드레인에 n-채널형 트랜지스터(N24)의 드레인을 접속하고, 트랜지스터(N24)의 소스에 n-채널형 트랜지스터(N23)의 드레인을 접속한다. 상기 트랜지스터(N23)의 게이트에 센스 앰플리파이어 인에이블 신호(SAE)가 입력되며, 트랜지스터(N23)의 소스가 그라운드 GND에 접속되어 있다. 또한, 상기 트랜지스터(P23)의 드레인에 n-채널형 트랜지스터(N25)의 소스가 접속되어 있다. 상기 트랜지스터(P25)의 드레인에 트랜지스터(N22)의 소스를 접속한다. 상기 p-채널형트랜지스터(P25)의 드레인에 n-채널형 트랜지스터(N25)의 드레인을 접속하고, 트랜지스터(N25)의 소스에 트랜지스터(N23)의 드레인을 접속한다. 상기 트랜지스터(P25)의 게이트와 트랜지스터(N25)의 게이트에 트랜지스터(P24)의 드레인을 접속한다. 또한, 상기 트랜지스터(P24)의 게이트와 트랜지스터(N24)의 게이트에 트랜지스터(P25)의 드레인을 접속한다. 그런 다음, 상기 트랜지스터(P25)의 드레인과 트랜지스터(N25)의 드레인과의 접속점에서 센스 앰플리파이어 신호가 출력된다. 상기 p-채널형트랜지스터(P23,P24,P25)와 n-채널형 트랜지스터(N23,N24,N25)를 비트선마다 제공하여, 센스 앰플리파이어(12)(도1에 도시)를 구성한다.

도12에 도시된 바와 같이, 비트선 분리회로(11)는, 센스 앰플리파이어(12)에 래치형 센스 앰플리파이어를 사용하여 센스 앰플리파이어 출력을 래치함과 동시에, 센스 앰플리파이어 인에이블 신호(SAE)를 사용하여 센스 앰플리파이어(12)를 비트선 및 레퍼런스선에서 분리함으로써 센스 앰플리파이어(12)에 의한 독출 데이터 증폭동작 및 비트선 분리회로(11) 및 가상 GND선 분리회로(13)에 의해 분리된 비트선 및 가상 GND선의 프리차지 동작을 병행하여 실행할 수 있다.

도13은 상기 워드선 ON 인식신호를 지연시켜 비트선 센스 완료신호를 얻기 위한 지연회로를 도시하고 있다. 복수의 인버터(IV40)가 직렬로 접속되어 있으며, 초단의 인버터(IV40)의 입력단자에 워드선 ON 인식신호를 입력하고, 최종단의 인버터(IV40)의 출력단자로부터 비트선 센스 완료신호를 출력한다.

도14는 센스 앰플리파이어 인에이블 회로(24)의 회로도를 도시하고 있다. 워드선 ON 인식신호를 2입력 NOR 회로(43)의 하나의 입력단자에 입력하고, 상기 2입력 NOR 회로(43)의 출력단자를 2입력 NOR 회로(44)의 하나의 입력단자에 접속하고 있다. 또한, 상기 비트선 센스 완료신호를 2입력 NOR 회로(44)의 다른의 입력단자에 입력하고, 그 2입력 NOR 회로(44)의 출력단자를 2입력 NOR 회로(43)의 타단의 입력단자에 접속하고 있다. 또한, 상기 2입력 NOR 회로(44)의 출력단자로부터 센스 앰플리파이어 인에이블신호(SAE)가 출력된다.

도15는 상기 액세스 판별회로(25)의 회로도를 도시하고 있다. 플립 플롭회로(51)의 입력단자(D)에 전원 전압(Vcc)를 인가하는 동시에, 플립 플롭회로(51)의 클록 입력단자(CK)에 ATD로부터의 어드레스 천이신호 및 ATD로부터의 CE 천이신호를 입력하고 있다. 또한, 상기 플립 플롭회로(51)의 출력단자(Q)를 플립 플롭회로(52)의 입력단자(D)에 접속하는 동시에, 플립 플롭회로(52)의 클록 입력단자(CK)에 ATD로부터의 어드레스 천이신호 및 ATD로부터의 CE 천이신호를 입력하고 있다. 출력 버퍼 인에이블 신호를 입력하여 상기 플립 플롭회로(51,52)의 입력단자(R)을 리세트한다. 그후, 상기 플립 플롭회로(51)의 출력단자(Q)에서 (디바이스) 액세스 신호가 출력되고, 플립 플롭회로(52)의 출력단자 Q에서 프리차지 요구신호가 출력된다.

상기 구성의 노멀 MROM에서, 로우 어드레스와 컬럼 어드레스가 동시에 입력되면, 워드선 ON 인식신호는 L-레벨로 되고, ATD로부터의 어드레스 천이신호 및 ATD로부터의 CE 천이신호는 H-레벨로 된다. 결국, 비트선 액세스 기간 인식회로(28)(도11에 도시)로부터 출력된 워드선 ON 기간 인식신호는 L-레벨로 된다. 그런 다음, 상기 컬럼 셀렉터 제어회로(26)(도9에 도시)는, 입력된 컬럼어드레스(CA4,CA5,CA6)를 디코드한다. 독출동작시 워드선 액세스 기간 인식회로(도10 참조)로부터 출력된 워드선 ON 기간 인식신호가 H-레벨로 될 때에만, 컬럼 선택신호(Cselb0 - Cselbn, Cselv0 - Cselvn) 중의 요구된 컬럼 선택신호가 H-레벨로 되며, 그 H-레벨의 컬럼 선택신호에 해당하는 비트선 및 가상 GND선이 액세스된다(메모리셀에 의한 비트선의 센스를 개시한다).

다음, 상기 워드선 ON이 완료되면 , 워드선 ON 인식신호는 H-레벨로 되고, ATD로부터의 어드레스 천이신호 및 ATD로부터의 CE 천이 신호는 L-레벨로 되며, 그 결과로 비트선 액세스 기간 인식회로(28)(도11에 도시)로부터 출력된 워드선 ON 인식신호가 L-레벨로 된다. 그후, 상기 센스 앰플리파이어 인에이블 회로(24)(도14에 도시)에 입력된 워드선 ON 인식신호는 H-레벨이 되며, 센스 앰플리파이어 인에이블 신호(SAE)는 H-레벨이 된다. 결국, 센스 앰플리파이어(12)는 레퍼런스 선의 전위 뿐만 아니라 비트선 분리회로(11)(도1에 도시)와 센스 앰플리파이어(12)(도1에 도시)간의 전위를 유지하는 노드 전위를 증폭한다. 이때, 비트선 센스 완료신호는 L-레벨이 된다.

이때, 상기 워드선 ON 기간 인식신호는 L-레벨이기 때문에, 컬럼 셀렉터 제어회로(26)(도9에 도시)의 컬럼 셀렉터(3,5)를 선택하는 컬럼 선택신호가 L-레벨로 되며, 액세스되어 있던 컬럼 셀렉터(3,5)가 디스에이블 된다. 상기 컬럼 선택 신호가 L-레벨이 되면, 선택되어 있던 메모리블록의 VREF 전원회로(2,4)의 게이트 신호선(SG0, SG1)에 노멀 프리차지 전위 (VREFn)를 공급하여, 선택되어 있던 비트선 및 가상 GND선을 프리차지한다.

다음, 비트선 센스 완료신호가 H-레벨로 되면, 센스 앰플리파이어 인에이블 회로(24)의 센스 앰플리파이어 인에이블 신호(SAE)는 L-레벨이 되어, 비트선 분리회로(11) 및 가상 GND선 분리회로(13)에 의해 비트선(BL0 - BLn) 및 가상 GND선(VG0 - VGn)이 래치형 센스 앰플리파이어(12)에서 분리된다. 따라서, 동시에 액세스되어 있던 비트선 및 가상 GND선에 대하여도, VREF 전원회로(2,4)에 의해서 프리차지 동작이 개시되어, 독출 데이터 출력시까지 비트선의 프리차지 동작이 완료된다.

상기 독출 데이터 출력후에 다음 컬럼 어드레스(CB)가 입력되면, 모든 비트선 및 모든 가상 GND선의 프리차지가 완료되므로, 워드선의 ON과 병행하여, 컬럼 어드레스(CB)에 의해 액세스되는 비트선 및 가상 GND선상의 액세스된 메모리셀에 의해 즉시 비트선 센스가 개시된다.

도16a 내지 16h는 상기 노멀 MROM의 타이밍도를 나타낸다. 도16a 내지 16h는, 컬럼 어드레스(CA,CB)에 의해 선택된 메모리블록에서 실행될 독출 동작을 보여준다.

랜덤 액세스모드를 갖는 노멀 MROM의 액세스 타임을 개선하기 위해서는, 컬럼 어드레스에 의한 비트선의 액세스, 즉 요구된 메모리셀에 의한 비트선 센스 동작이, 컬럼 어드레스(도16a에 도시)입력 및 칩 인에이블 신호 (CE) 입력시 비트선 및 가상 GND선의 프리차지 동작 및 이퀄라이즈 동작이 완료된 때, 로우 어드레스에 의한 워드선의 ON(도16b에 도시)과 동시에 실행된다(도16c 및 16f에 도시). 즉, 메모리셀이 ON-Tr 이면, 비트선의 전위가 내려가고, 메모리셀이 OFF-Tr 이면, 비트선은 프리차지 전위를 유지한다.

따라서, 최초의 컬럼어드레스(CA)에 의한 독출 동작에 있어서, 메모리셀에 의한 비트선의 센스동작이 워드선의 ON 시에 진행한다. 따라서, 워드선의 ON 동작 완료후, 센스 앰플리파이어 인에이블 A(도16d에 도시)에 따라서 센스 앰플리파이어(12)에 의한 비트선 증폭 동작이 실행되는 동시에, 게이트 신호선(SG0,SG1)은 H-레벨이 된다. 결국, 비트선 및 가상 GND선은, 다시 프리차지된다. 그후, 데이터 출력 A(도16e에 도시)를 출력한다.

같은 방법으로, 다음 컬럼 어드레스(CB)의 독출 동작에 있어서, 워드선의 ON 시에 메모리셀에 의한 비트선의 센스 동작이 진행한다. 따라서, 워드선의 ON 동작 완료후, 센스 앰플리파이어 인에이블 B(도16g 참조)에 따라서 센스 앰플리파이어(12)에 의한 비트선의 증폭동작이 실행됨과 동시에, 게이트 신호선(SG0, SG1)은 H-레벨이 된다. 결국, 비트선 및 가상 GND선은, 다시 프리차지된다. 그후, 데이터 출력 B(도16h 참조)를 출력한다. 즉, 모든 비트 프리차지 방식을 도입함으로써, 메모리셀에 의한 비트선 센스동작 시간뿐만 아니라 비트선 프리차지 시간 및 이퀄라이즈 시간을 줄일 수 있고, 액세스 타임의 고속화를 실현할 수 있다.

이와 같이, 모든 비트 프리차지방식을 채용하여 어드레스 입력 및 CE 신호입력 때에 모든 비트선의 프리차지동작 및 이퀄라이즈 동작을 완료하여 원하는 프리차지 전위를 유지함으로써, 액세스 타임의 고속화가 가능해지고, 따라서 모든 비트 프리차지동작의 완료후의 스탠바이 전류 및 동작 전류가 종래의 마스크 ROM과 동등하게 되는 노멀 마스크 ROM을 제공할 수 있다.

또한, 도12에 도시된 비트선 분리회로(11)는, 센스 앰플리파이어(12)로서 래치형 센스 앰플리파이어를 사용하여 센스 앰플리파이어 출력을 래치함과 동시에, 센스 앰플리파이어 인에이블 신호 (SAE)를 사용하여 센스 앰플리파이어(12)에 접속된 비트선 및 가상 GND선을 분리함으로써, 비트선 및 가상 GND선의 프리차지 동작을 가능하게 한다.

따라서, 도16a - 16h의 타이밍 차트에 도시된 바와 같이, 센스 앰플리파이어(12)에 의하여 실행된 독출 데이터 증폭동작과, 비트선 분리회로(11) 및 가상 GND선 분리회로(13)에 의해 센스 앰플리파이어로부터 분리된 비트선 및 가상 GND선의 프리차지 동작이 병행하여 실행될 수 있다.

다음, 도15에 도시된 바와 같이, 액세스 판별회로(25)는 어드레스 입력(ATD에서의 어드레스 천이신호 및 ATD에서의 CE 천이신호가 H-레벨로 되는 결과로서 전단의 래치 회로는 H-레벨을 출력함)으로부터 독출 데이터 출력에 이르기까지 연속되는 기간중에, 현재 액세스중인가 아닌가를 판별한다. 액세스중이면, (디바이스)액세스신호(H-레벨)를 출력한다. 그리고, 어드레스 입력후, 독출 데이터 출력(ATD에서의 어드레스 천이신호 및 ATD에서의 CE 천이신호가 H-레벨로 되는 동작의 결과로서, 후속의 래치회로가 H-레벨을 출력함)시까지 다음 어드레스가 입력되면, 액세스판별회로(25)는 프리차지 요구신호(H-레벨)를 출력한다. 상기 프리차지 요구신호에 따라 새로운 어드레스에 의해서 액세스된 비트선 및 가상 GND선은 새롭게 프리차지 동작을 한다.

이와 같이, 입력된 어드레스에 따른 데이터 출력이 완료할 때까지 다음 어드레스가 입력되면, 지금까지 액세스중인 비트선 및 가상 GND선에 대하여는 프리차지 동작이 완료되지 않았기 때문에, 새롭게 프리차지 동작을 할 필요가 있고, 이 경우에만 여분의 프리차지 동작시간이 요구된다. 따라서, 어드레스 입력으로부터 데이터 출력에 이르기까지의 연속되는 독출 동작중에 새로운 어드레스가 입력된 경우에만, 다음 독출 동작이 종래의 경우와 동등한 액세스 타임을 요구하게 된다.

노멀 마스크 ROM이 상기 실시예와 관련된 반도체 기억장치로서 설명되었지만, 본 발명은 페이지 모드 MROM 등의 다른 반도체 기억장치에도 적용될 수 있다.

이상 설명된 바와 같이, 본 발명은 여러 가지로 변경될 수 있다. 그러한 변경은 본 발명의 정신과 범위로부터 벗어난 것으로 간주되지 않으며, 당업자에게 자명한 바와 같이 그러한 모든 변경은 첨부된 특허청구범위에 포함되는 것이다.

Claims

매트릭스형태로 배열된 복수의 메모리셀(block0 - blockn),

상기 복수의 메모리셀중 동일 로우의 메모리셀을 활성화하기 위한 워드선(Cselb0 - Cselbn);

상기 복수의 메모리셀중 동일 컬럼의 메모리셀의 일단에 접속된 비트선(BL0 - BL7); 및

상기 복수의 메모리셀중 동일 컬럼의 메모리셀의 타단에 접속된 가상 GND선(BG0 - BG7)을 포함한 반도체 기억장치로서,

독출동작시, 상기 워드선의 ON상태가 완료되면, 선택된 메모리셀의 컬럼에 접속된 상기 비트선의 전위와 레퍼런스선의 전위사이의 전위차를 나타내는 신호를 홀드하여 증폭하는 센스 앰플리파이어(12); 및

전원 ON시 모든 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 프리차지 전위(VREFp)를 공급하는 동시에, 독출동작시 상기 선택된 메모리셀의 컬럼에 접속된 상기 비트선을 상기 메모리셀이 감지하는 기간의 종료후, 상기 선택되어 있던 메모리셀 컬럼의 상기 비트선 및 가상 GND선에 프리차지 전위(VREFn)를 공급하는 프리차지 전위공급회로(2,4,23)를 더 포함하는 반도체 기억장치.
제1항에 있어서, 독출동작시, 상기 센스 앰플리파이어(12)가 상기 비트선의 전위와 레퍼런스선의 전위사이의 전위차를 나타내는 신호를 유지할 때 상기 센스앰플리파이어(12)에 접속된 상기 비트선(BL0 - BL7) 및 상기 레퍼런스선을 상기 센스 앰플리파이어(12)의 증폭동작 기간 동안 센스 앰플리파이어(12)로부터 분리하고, 접지 전위에 접속된 가상 GND선을 상기 센스 앰플리파이어(12)의 증폭동작 기간 동안 센스 앰플리파이어(12)로부터 분리시키는 분리회로(11)를 더 포함하는 반도체 기억장치.
제1항에 있어서, 어드레스 입력으로부터 데이터 출력에 이르기까지 연속되는 독출동작시 새롭게 어드레스가 입력될 때 상기 독출 동작이 실행됨을 인식하고, 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 프리차지 전위를 공급하기 위한 프리차지 요구신호를 상기 프리차지 전위공급회로(2,4,23)에 출력하는 액세스 판별회로(25)를 더 포함하는 반도체 기억장치.
제2항에 있어서, 어드레스 입력으로부터 데이터 출력에 이르기까지 연속되는 독출동작시 새롭게 어드레스가 입력될 때 상기 독출 동작이 실행됨을 인식하고, 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 프리차지 전위를 공급하기 위한 프리차지 요구신호를 상기 프리차지 전위공급회로(2,4,23)에 출력하는 액세스 판별회로(25)를 더 포함하는 반도체 기억장치.
제1항에 있어서, 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급될 프리차지 전위(VREFn)를 생성하는 노멀 프리차지 전위생성회로(22);

상기 노멀 프리차지 전위 생성회로(22)보다 느린 ON 타임으로 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급될 파워-온 시 프리차지 전위(VREFp)를 생성하는 파워-온 시 프리차지 전위 생성회로(21); 및

전원 공급시 상기 파워-온 시 프리차지 전위생성회로(21)에 의해 생성된 파워-온 시 프리차지 전위(VREFp)를 상기 프리차지 전위공급회로(2,4)에 출력한 후, 상기 파워-온 시 프리차지 전위(VREFp)에 의해 상기 프리차지 전위공급회로(2,4)를 통해 상기 모든 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)의 프리차지가 완료되었음을 인식하면, 상기 프리차지 전위를 노멀 프리차지 전위 생성회로(22)에 의해 생성된 노멀 프리차지 전위(VTEFn)로 절환하여 상기 노멀 프리차지 전위(VREFn)를 상기 프리차지 전위공급회로(2,4)로 출력하는 프리차지 전위절환회로(23)를 더 포함하는 반도체 기억장치.
제2항에 있어서, 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급될 프리차지 전위를 생성하는 노멀 프리차지 전위생성회로(22);

상기 노멀 프리차지 전위 생성회로(22)보다 느린 ON 타임으로 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급하기 위한 파워 온 시 프리차지 전위(VREFp)를 생성하는 파워-온 시 프리차지 전위 생성회로(21); 및

전원 공급시 상기 파워-온 시 프리차지 전위생성회로(21)에 의해 생성된 파워-온 시 프리차지 전위(VREFp)를 상기 프리차지 전위공급회로(2,4)에 출력한 후, 상기 파워-온 시 프리차지 전위(VREFp)에 의해 상기 프리차지 전위공급회로(2,4)를통해 상기 모든 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)의 프리차지가 완료되었음을 인식하면, 상기 프리차지 전위를 노멀 프리차지 전위생성회로(22)에 의해 생성된 노멀 프리차지 전위(VTEFn)로 절환하여 상기 노멀 프리차지 전위(VREFn)를 상기 프리차지 전위공급회로(2,4)에 출력하는 프리차지 전위절환회로(23)를 더 포함하는 반도체 기억장치.
제3항에 있어서, 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급될 노멀 프리차지 전위(VREFn)를 생성하는 노멀 프리차지 전위생성회로(22);

상기 노멀 프리차지 전위 생성회로(22)보다 느린 ON 타임으로 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급하기 위한 파워 ON시 프리차지 전위(VREFp)를 생성하는 파워-온 시 프리차지 전위 생성회로(21); 및

전원 공급시 상기 파워-온 시 프리차지 전위생성회로(21)에 의해 생성된 파워-온 시 프리차지 전위(VREFp)를 상기 프리차지 전위공급회로(2,4)에 출력한 후, 상기 파워-온 시 프리차지 전위(VREFp)에 의해 상기 프리차지 전위공급회로(2,4)를 통해 모든 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)의 프리차지가 완료되었음을 인식하면, 상기 프리차지 전위를 노멀 프리차지 전위 생성회로(22)에 의해 생성된 노멀 프리차지 전위(VTEFn)로 절환하여 상기 노멀 프리차지 전위(VREFn)를 상기 프리차지 전위공급회로(2,4)에 출력하는 프리차지 전위절환회로(23)를 더 포함하는 반도체 기억장치.
제4항에 있어서, 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급될 노멀 프리차지 전위(VREFn)를 생성하는 노멀 프리차지 전위 생성회로(22);

상기 노멀 프리차지 전위 생성회로(22)보다 느린 ON 타임으로 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)에 공급하기 위한 파워 ON시 프리차지 전위(VREFp)를 생성하는 파워-온 시 프리차지 전위 생성회로(21); 및

전원 공급시 상기 파워-온 시 프리차지 전위생성회로(21)에 의해 생성된 파워-온 시 프리차지 전위(VREFp)를 상기 프리차지 전위공급회로(2,4)에 출력한 후, 상기 파워-온 시 프리차지 전위(VREFp)에 의해 상기 프리차지 전위공급회로(2,4)를 통해 모든 상기 비트선(BL0 - BL7) 및 가상 GND선(BG0 - BG7)의 프리차지가 완료되었음을 인식하면, 상기 프리차지 전위를 노멀 프리차지 전위 생성회로(22)에 의해 생성된 노멀 프리차지 전위(VTEFn)로 절환하여 상기 노멀 프리차지 전위(VREFn)를 상기 프리차지 전위공급회로(2,4)에 출력하는 프리차지 전위 절환회로(23)를 더 포함하는 반도체 기억장치.