KR20080046639A

KR20080046639A - 확고한 데이터 감지를 구비한 메모리 및 데이터 감지 방법

Info

Publication number: KR20080046639A
Application number: KR1020087004291A
Authority: KR
Inventors: 브래드퍼드 엘. 헌터; 샤안 장
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2005-09-01
Filing date: 2006-08-29
Publication date: 2008-05-27
Also published as: US7158432B1; WO2007027577A3; WO2007027577A2; JP2009506478A; CN101253570A; CN101253570B; TWI416534B; TW200717536A

Abstract

메모리(100)는 제1 감지 증폭기(116) 및 제2 감지 증폭기(118), 제1 논리 게이트(120), 제1 3상태 구동기(130), 및 래치(180)를 포함한다. 제1 감지 증폭기(116)는 제1 로컬 데이터 라인에 결합되고 선택된 메모리 셀의 상태를 나타내는 신호를 제1 로컬 데이터 라인에 제공하기 위한 출력 단자를 구비한다. 제2 감지 증폭기(118)는 제2 로컬 데이터 라인에 결합되고 선택된 메모리 셀의 상태를 나타내는 신호를 제2 로컬 데이터 라인에 제공하기 위한 출력 단자를 구비한다. 제1의 3-상태 구동기(130)는 제1 논리 게이트(120)의 출력 단자에 결합된 데이터 입력 단자, 제1 선택 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인(global data line)에 결합된 출력 단자를 구비한다. 래치(180)는 글로벌 데이터 라인(170)에 결합된 입력/출력 단자를 구비한다.

메모리, 감지 증폭기, 래치, 로컬 데이터 라인, 논리 게이트

Description

확고한 데이터 감지를 구비한 메모리 및 데이터 감지 방법{MEMORY WITH ROBUST DATA SENSING AND METHOD FOR SENSING DATA}

발명은 일반적으로 메모리들에 관한 것으로, 특히 메모리들을 위한 감지 증폭기들에 관한 것이다.

집적회로 메모리들은 하나 이상의 어레이들로 구성되고, 각 어레이는 메모리 셀이 행 및 열의 각 교차점에 위치한 한 행렬의 행들 및 열들을 포함한다. 판독 사이클 동안 액세스될 때, 메모리는 하나의 행 라인을 활성화하기 위해 어드레스를 디코딩한다. 활성화된 행 라인 상의 메모리 셀들 이들의 내용들을 비트라인들에, 혹은 보다 일반적으로는 차동 비트라인 쌍들에 제공한다. 열 디코딩은 하나 이상의 차동 데이터 라인 쌍들에 결합하기 위한 비트라인 쌍들의 부분집합을 선택하기 위해 사용된다. 각 데이터 라인 쌍에 결합되는 감지 증폭기는 차동 신호의 논리 상태를 검출하고 이를 증폭한다. 이어서, 증폭된 신호는 메모리의 출력 단자에 제공될 수도 있고, 혹은 추가의 디코딩이 행해질 수도 있다.

감지 시간과 함께 디코딩이 일어나는 속도는 메모리의 전체 속도를 결정한다. 메모리의 속도를 향상시키는데 도움을 되게 하기 위해서, 감지 시간이 감소될 수도 있다. 최근에는 일반적으로 고속 메모리들의 속도를 증가시키기 위해서 차동 감지 기술이 사용되었다.

동시에 감지 증폭기들은 선택된 메모리 셀의 상태를 정확하게 감지해야 한다. 그러나, 차동 데이터 라인들에 대한 감지 증폭기들은 감지 라인 교란으로서 알려진 문제가 일어날 수가 있다. 감지 라인 교란은 차동 감지 증폭기가 전원 전압으로 프리차지(precharge)되었을 때 일어나는데, 이것은 감지 증폭기가 확장된 기간동안 논리 상태를 결정할 수 없게 한다. 최악의 경우의 상태들에서, 논리 상태는 틀리게 인식될 수도 있다. 제조공정 윈도우의 대부분의 지점들에서, 감지 증폭기는 복구될 수도 있다. 그러나, 감지 증폭기는 결국에는 메모리 셀의 정확한 논리 상태를 결정할 수 없을 수도 있다. 이 결과는 많은 집적회로들이 통상적 제조 편차들 내에서 가공되었을지라도 이들 집적회로들은 폐기되어야 할 것이라는 것이다.

또한, 메모리 밀도들은 일반적으로 "무어의 법칙"에 따라, 시간에 따라 증대하였다. 결국 메모리 밀도에 대한 절대적인 물리적 한계들이 있겠지만, 이들에 아직 접해지지는 않았다. 이에 따라, 감지 증폭 방식이 재설계없이 더 높은 밀도들을 수용할 수 있는 것이 바람직할 것이다.

그러므로, 필요한 것은 고속 감지 시간과, 감지 라인 교란에 대한 면역성이 있고, 보다 높은 밀도들로 쉽게 스케일링될 수 있는 메모리이다. 본 발명에 따른 메모리는 이러한 이익들을 제공하며, 이들 및 다른 특징들 및 잇점들은 상세한 설명과 함께 취해진 도면들로부터 더 명백하게 될 것이다.

본 개시는 동일 구성요소들에 동일 참조부호를 사용한 첨부한 도면을 참조함으로써 더 잘 이해될 수 있고 당업자들에게 본 개시의 다수의 특징들 및 잇점들이 명백하게 될 수 있다.

도 1은 본 발명에 따른 메모리를 부분적 블록도 및 부분적 논리도 형태로 도시한 것이다.

도 2는 도 1의 메모리의 부분을 부분적 논리도 및 부분적 개략적인 형태로 도시한 것이다.

도 3은 도 1의 메모리의 래치를 부분적 논리도 및 부분적 개략적인 형태로 도시한 것이다.

도 4는 도 1의 메모리의 동작을 이해하는데 유용한 제어신호들의 타이밍도를 도시한 것이다.

도 5는 최악의 경우의 비트라인 교란 상태를 나타낸 도 1의 메모리의 액세스 사이클의 타이밍도이다.

도 6은 개시된 감지 증폭기 기술을 사용한 메모리의 확장성을 예시하는 본 발명의 또 다른 실시예에 따른 메모리를 부분적 블록도 및 부분적 개략적인 형태로 도시한 것이다.

일 형태에서 메모리는 제1 및 제2 감지 증폭기들, 제1 논리 게이트, 제1의 3-상태 구동기, 및 래치를 포함한다. 제1 감지 증폭기는 제1 로컬 데이터 라인에 결합되고 제1 로컬 데이터 라인 상의 선택된 메모리 셀의 상태를 나타내는 신호를 제공하기 위한 출력 단자를 구비한다. 제2 감지 증폭기는 제2 로컬 데이터 라인에 결합되고 제2 로컬 데이터 라인 상의 선택된 메모리 셀의 상태를 나타내는 신호를 제공하기 위한 출력 단자를 구비한다. 제1 논리 게이트는 제1 감지 증폭기의 출력 단자에 결합된 제1 입력 단자, 제2 감지 증폭기의 출력 단자에 결합된 제2 입력 단자, 및 출력 단자를 구비한다. 제1의 3-상태 구동기는 제1 논리 게이트의 출력 단자에 결합된 데이터 입력 단자, 제1 선택 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인(global data line)에 결합된 출력 단자를 구비한다. 래치는 글로벌 데이터 라인에 결합된 입력/출력 단자를 구비한다.

이러한 메모리는 각각 상기 제1 및 제2 로컬 데이터 라인들을 프리차지하기 위한 제1 및 제2 감지 증폭기 프리차지 회로들을 더 포함한다. 한 특정 실시예에서, 상기 제1 및 제2 감지 증폭기 프리차지 회로들은 각각 제1 및 제2 로컬 데이터 라인들을 논리 하이 레벨(logic high level)로 프리차지하며 상기 제1 논리 게이트는 NAND 게이트를 포함한다. 상기 래치는 래치 신호를 수신하기 위한 제어 입력 단자를 더 구비할 수 있다.

한 특정 실시예에서, 상기 제1 감지 증폭기는 제1 인에이블 신호(first enable signal)를 수신하기 위한 인에이블 입력 단자를 더 구비하고, 상기 제2 감지 증폭기는 제2 인에이블 신호를 수신하기 위한 인에이블 입력 단자를 더 구비한다. 이 실시예에서, 상기 메모리는 메모리 액세스 사이클의 제1 부분동안 상기 제1 및 제2 인에이블 신호들, 및 상기 메모리 액세스 사이클의 상기 제1 부분에 이은 상기 메모리 액세스 사이클의 제2 부분동안 상기 래치 신호 중 한 신호를 활성화하는 제어회로를 더 포함한다. 이 특정 실시예에서, 상기 래치는 프리차지 신호를 수 신하기 위한 프리차지 입력 단자를 더 구비하며, 상기 제어회로는 상기 메모리 액세스 사이클의 상기 제1 부분에 앞서 상기 메모리 액세스 사이클의 제3 부분동안 상기 프리차지 신호를 활성화한다.

상기 메모리는 제3 감지 증폭기, 제4 감지 증폭기, 제2 논리 게이트, 및 제2의 3-상태 구동기를 더 포함할 수 있다. 제3 감지 증폭기는 제3 로컬 데이터 라인에 결합되어 선택된 메모리 셀의 상태를 나타내는 신호를 상기 제3 로컬 데이터 라인에 제공하기 위한 출력 단자를 구비한다. 제4 감지 증폭기는 제4 로컬 데이터 라인에 결합되어 선택된 메모리 셀의 상태를 나타내는 신호를 상기 제4 로컬 데이터 라인에 제공하기 위한 출력 단자를 구비한다. 제2 논리 게이트는 상기 제3 감지 증폭기의 상기 출력 단자에 결합된 제1 입력 단자, 상기 제4 감지 증폭기의 상기 출력 단자에 결합된 제2 입력 단자, 및 출력 단자를 구비한다. 제2의 3-상태 구동기는 상기 제2 논리 게이트의 상기 출력 단자에 결합된 데이터 입력 단자, 제1 제어신호를 수신하기 위한 제어 입력 단자, 및 상기 글로벌 데이터 라인에 결합된 출력 단자를 구비한다.

또 다른 형태에서, 메모리는 제1 그룹의 섹터들을 포함한다. 이 제1 그룹의 섹터들은 복수의 섹터들, 복수의 3-상태 구동기들, 및 논리 게이트를 포함한다. 복수의 섹터들 각각은 각각의 로컬 데이터 라인들에 결합된 복수의 감지 증폭기들을 포함하며, 각각의 감지 증폭기는 각각이 선택된 메모리 셀의 상태를 나타내는 신호를 대응 로컬 데이터 라인에 제공하기 위한 출력 단자를 구비하는 것인 복수의 감지 증폭기들, 및 상기 복수의 감지 증폭기의 대응 출력 단자에 결합된 복수의 입력 단자들과 출력 단자를 구비하는 논리 게이트를 포함한다. 복수의 3-상태 구동기들 각각은 상기 복수의 섹터들의 대응 섹터의 상기 논리 게이트의 상기 출력 단자에 결합된 데이터 입력 단자들, 복수의 선택 신호들의 대응 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인에 결합된 출력 단자들을 구비한다. 래치는 상기 글로벌 데이터 라인에 결합된 입력/출력 단자를 구비한다.

이 메모리에서 상기 제1 그룹의 섹터들은 상기 복수의 로컬 데이터 라인들의 각각의 라인들을 프리차지하기 위한 복수의 감지 증폭기 프리차지 회로들을 더 포함한다. 각각의 감지 증폭기 프리차지 회로는 상기 복수의 로컬 데이터 라인들의 각각의 라인을 논리 하이 레벨로 프리차지하고, 상기 복수의 섹터들의 각 섹터의 상기 제1 논리 게이트는 NAND 게이트를 포함할 수 있다. 상기 래치는 래치 신호를 수신하기 위한 제어 입력 단자를 더 구비할 수 있다. 또한, 이 메모리는 각각이 상기 제1 그룹의 섹터들과 실질적으로 동일한 구성을 가지며 대응하는 글로벌 데이터 라인을 구비하는, 적어도 하나의 추가의 그룹의 섹터들; 및 상기 제1 그룹의 섹터들 및 상기 적어도 한 추가 그룹의 섹터들의 대응 글로벌 데이터 라인들에 결합된 복수의 입력 단자들, 그룹 선택 신호를 수신하기 위한 제어 입력 단자, 및 데이터 출력신호를 제공하기 위한 출력 단자를 구비하는 멀티플렉서를 더 포함할 수 있다.

또 다른 형태에서, 메모리 내 데이터를 감지하는 방법이 제공된다. 방법은 제1 복수의 블록들 중 대응 블록 내 선택된 메모리 셀의 상태를 나타내는 전압을 제1 복수의 로컬 데이터 라인들 각각에 출력하는 단계; 제1 복수의 감지 증폭기들 중 하나를 인에이블하는 단계로서, 상기 제1 복수의 감지 증폭기들 중 각 증폭기는 상기 제1 복수의 로컬 데이터 라인들 중 각 라인에 결합된 것인, 단계; 상기 제1 복수의 감지 증폭기들 중 상기 인에이블된 증폭기가 제1 논리 게이트를 사용하여 미리결정된 논리 레벨을 유도하는지를 검출하는 단계; 상기 제1 논리 게이트의 출력에 대응하여 글로벌 데이터 라인에 전압을 유도하는 단계; 및 상기 글로벌 데이터 라인의 전압을 래치하는 단계를 포함한다.

이 실시예에 따라, 상기 검출 단계는, 상기 제1 복수의 감지 증폭기들 중 상기 인에이블된 증폭기가 NAND 게이트를 사용하여 논리 로우(logic low)를 유도하고 있는지를 검출하는 단계를 포함할 수 있다. 상기 유도 단계는 제1 섹터 선택 신호에 응답하여 상기 제1 논리 게이트의 출력에 대응하여 상기 글로벌 데이터 라인에 상기 전압을 선택적으로 유도하는 단계를 포함할 수 있다. 그러하다면, 상기 방법은 제2 복수의 블록들 중 대응하는 블록 내 선택된 메모리 셀의 상태를 나타내는 전압을 제2 복수의 로컬 데이터 라인들의 각각에 출력하는 단계; 제2 복수의 감지 증폭기들 중 하나를 인에이블하는 단계로서, 상기 제2 복수의 감지 증폭기들의 각각은 상기 제2 복수의 로컬 데이터 라인들의 각각에 결합된 것인, 단계; 상기 제2 복수의 감지 증폭기들 중 상기 인에이블된 증폭기가 제2 논리 게이트를 사용하여 미리결정된 논리 레벨을 유도하고 있는지를 검출하는 단계; 및 제2 섹터 선택 신호에 응답하여 상기 제2 논리 게이트의 출력에 대응하여 상기 글로벌 데이터 라인에 전압을 선택적으로 유도하는 단계를 더 포함할 수 있다.

한 특정 실시예에서, 상기 방법은 상기 인에이블 단계 전에, 상기 제1 복수의 로컬 데이터 라인들 각각을 미리결정된 논리 레벨로 프리차지하는 단계를 더 포 함할 수 있다. 이 실시예에서, 상기 방법은 상기 제1 복수의 비트라인 각각을 논리 하이로 프리차지하는 단계를 더 포함할 수 있고, 상기 검출 단계는, 상기 복수의 감지 증폭기들의 상기 인에이블된 증폭기가 논리 로우를 유도하고 있는지를 검출하는 단계를 포함할 수 있다. 상기 방법은 메모리 액세스 사이클의 제1 부분 동안 상기 프리차지 단계를 수행하는 단계; 상기 제1 부분에 이은 상기 메모리 액세스 사이클의 제2 부분동안 상기 인에이블 단계를 수행하는 단계; 및 상기 제2 부분에 이은 상기 메모리 액세스 사이클의 제3 부분동안 상기 래치 단계를 수행하는 단계를 더 포함할 수 있다.

또 다른 실시예에서 상기 유도 단계는 상기 제1 복수의 블록들을 포함하는 섹터가 활성일 때 3-상태 구동기를 사용하여 상기 제1 논리 게이트의 상기 출력에 대응하여 상기 전압을 상기 글로벌 데이터 라인에 유도하는 단계를 포함할 수 있다.

이 상세한 설명 및 첨부한 청구항들에서 사용되는 바와 같이, 다른 것이 여기에 명백히 정의되지 않는 한, 당업자들에게 특별한 의미를 갖는 단어 혹은 구는 이 의미가 주어질 것이며 이러한 의미는 공개적으로 입수될 수 있는 기술적 사전 혹은 텍스트북을 참조하여 나중에 확정될 수도 있다. 이러한 명확한 정의 혹은 특별한 기술적 의미가 없는, 단어 혹은 구는 수락된 미국 영어 사전에 개시된 의미 혹은 의미들을 가질 것이다. 이러한 사전에 열거된 단어들 및 구들이 복수의 정의들을 갖고 있을 때, 발명자들은 상세한 설명 및 원 청구항들에 적어도 한 실시예와 모순되지 않는 모든 정의들을 이들 단어들 혹은 구들이 포함하게 한다.

이제 도면들로 가서, 도 1은 본 발명에 따른 메모리(100)를 부분적 블록도 및 부분적 논리도로 도시한 것이다. 메모리(100)는 일반적으로 섹터(110), 3-상태 구동기(130), 섹터(140), 3-상태 구동기(160), 글로벌 데이터 라인(170), 래치(180), 및 제어회로(190)를 포함한다.

섹터(110)는 일반적으로 "BLOCK 0"으로 표기된 메모리 블록(112), "BLOCK 1"로 표기된 메모리 블록(114), "SA0"으로 표기된 감지 증폭기(116), "SA1"로 표기된 감지 증폭기(118), 및 NAND 게이트(120)를 포함한다. 메모리 블록들(112, 114) 각각은 비트라인들에 의해 정의되는 복수의 열들에 교차하는 워드라인들에 의해 정의되는 복수의 행들을 구비한 하나 이상의 어레이들의 메모리 셀들을 포함한다. 각 메모리 블록은 행 및 열 디코딩에 의해 선택된 메모리 셀의 상태를 나타내는 로컬 데이터 라인 상의 전압을 출력한다. 이러한 행 및 열 디코딩은 통상적인 것이며 더 이상 기술되지 않을 것이다. 감지 증폭기(116)는 메모리 블록(112)에 연관된 로컬 데이터 라인에 접속된 입력 단자, "SA0_EN"으로 표기된 인에이블 신호를 수신하기 위한 인에이블 입력 단자, 및 출력 단자를 구비한다. 감지 증폭기(118)는 메모리 블록(114)에 연관된 로컬 데이터 라인에 접속된 입력 단자, "SA1_EN"으로 표기된 인에이블 신호를 수신하기 위한 인에이블 입력 단자, 및 출력 단자를 구비한다. NAND 게이트(120)는 감지 증폭기(116)의 출력 단자에 접속된 제1 입력 단자, 감지 증폭기(118)의 출력 단자에 접속된 제2 입력 단자, 및 출력 단자를 구비한다.

섹터(140)는 섹터(110)와 동일하게 구성되고 일반적으로 "BLOCK 0"으로 표기된 메모리 블록(142), "BLOCK 1"로 표기된 메모리 블록(144), "SA0"로 표기된 감지 증폭기(146), "SA1"로 표기된 감지 증폭기(148), 및 NAND 게이트(150)를 포함한다. 메모리 블록들(142, 144) 각각은 비트라인들에 의해 정의되는 복수의 열들에 교차하는 워드라인들에 의해 정의되는 복수의 행들을 구비한 하나 이상의 어레이들의 메모리 셀들을 포함한다. 각 메모리 블록은 로컬 데이터 라인 상의 행 및 열 디코딩에 의해 선택된 메모리 셀의 상태를 나타내는 로컬 데이터 라인 상의 전압을 출력한다. 감지 증폭기(146)는 메모리 블록(142)에 연관된 로컬 데이터 라인에 접속된 입력 단자, 인에이블 신호 "SA0_EN"를 수신하기 위한 인에이블 입력 단자, 및 출력 단자를 구비한다. 감지 증폭기(148)는 메모리 블록(144)에 연관된 로컬 데이터 라인에 접속된 입력 단자, 인에이블 신호 "SA1_EN"를 수신하기 위한 인에이블 입력 단자, 및 출력 단자를 구비한다. NAND 게이트(150)는 감지 증폭기(146)의 출력 단자에 접속된 제1 입력 단자, 감지 증폭기(148)의 출력 단자에 접속된 제2 입력 단자, 및 출력 단자를 구비한다.

3상태 구동기(130)는 NAND 게이트(120)의 출력 단자에 접속된 데이터 입력 단자, "SEC_SEL0"로 표기된 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인(170)에 접속된 출력 단자를 구비한다. 3상태 구동기(160)는 NAND 게이트(150)의 출력 단자에 접속된 데이터 입력 단자, "SEC_SEL1"로 표기된 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인(171)에 접속된 출력 단자를 구비한다. 래치(180)는 글로벌 데이터 라인(170)에 접속된 입력/출력 단자를 구비하며, "

"로 표기된 신호를 수신하기 위한 제1 제어 입력 단자, 및 "

"로 표기된 신호를 수신하기 위한 제2 제어 입력 단자를 구비한다.

제어회로(190)는 "CLOCK"으로 표기된 클럭신호를 수신하기 위한 제1 입력 단자, "ADDRESS"로 표기된 어드레스 신호를 수신하기 위한 제2 입력 단자, "CONTROL"로 표기된 제어신호를 수신하기 위한 제3 입력 단자, 및 신호들(SA0_EN, SA1_EN, SEC_SEL0, SEC_SEL1,

,

)을 제공하기 위한 출력 단자들을 구비한다. 여기 도시 및 기술된 바와 같이, 신호는 하나 이상의 물리적 신호라인들로 표현될 수 있는 것에 유의한다. 예를 들면, ADDRESS는 적어도, 선택기(110) 혹은 선택기(140) 뿐만 아니라 "BLOCK 0" 혹은 "BLOCK 1"를 선택하는데 사용되는 어드레스 신호들을 포함할 것이다.

기본 동작에서, 메모리(100)는 차동 비트라인 쌍에 접속된 메모리 셀을 선택하기 위해 통상의 행 및 열 디코딩을 수행한다. 섹터(110) 내 블록들(112, 114), 및 섹터(140) 내 블록들(142, 144) 각각에 워드라인은 행 어드레스를 디코딩한 것에 응답하여 활성화된다. 활성화된 워드라인 상의 각 메모리 셀은 이것이 접속된 차동 비트라인 쌍에 메모리 셀의 상태에 대응하여 전압을 제공한다. 그러면, 섹터(110) 내 블록들(112, 114), 및 섹터(140) 내 블록들(142, 144) 각각에 비트라인 쌍은 열 어드레스를 디코딩한 것에 응답하여 로컬 데이터 라인 쌍에 결합된다. 메모리(100)의 동작의 이 부분은 통상적이며 더 이상 기술되지 않을 것이다.

감지 방식을 이제 기술할 것이다. 각각의 로컬 데이터 라인 쌍은 대응하는 감지 증폭기에 접속된다. 도 1이 간단하게 하기 위해서 감지 증폭기들을 로컬 데이터 라인들에 접속된 입력 단자들 및 대응하는 NAND 게이트 입력들에 접속된 별도의 출력 단자들을 구비한 것으로서 도시하고 있으나, 이들은 실제로는 로컬 데이터 라인들 자체들에 접속된 입력/출력 단자들을 구비한다. 이러한 특징은 이하 도 2를 참조하여 보다 완전하게 기술될 것이다. 대안적 실시예에서, 감지 증폭기들은 실제로는 로컬 데이터 라인들로부터 분리된 출력 단자들을 구비할 수도 있는 것에 유의한다.

로컬 데이터 라인 쌍 상의 감지 증폭기 입력들은 먼저 논리 하이 전압으로 프리차지된다. 이어서, 어드레스 디코딩의 가외의 레벨은 신호들(SA0_EN, SA1_EN)에 응답하여, 섹터(110) 내 감지 증폭기들(116, 118) 중 대응하는 증폭기, 및 섹터(140) 내 감지 증폭기들(142, 144) 중 대응하는 증폭기를 선택하는데 사용된다. 이어서, 인에이블된 감지 증폭기는 감지된 차동 전압에 대응하여 싱글-엔드 출력신호를 제공한다. 로컬 데이터 라인 쌍에 제1 로컬 데이터 라인과 제2 로컬 데이터 라인간에 나타난 양의 전압이 있다면, 대응하는 감지 증폭기는 작은 차동 전압을 큰 전압으로 증폭하고 논리 로우 신호를 이의 출력(상보 로컬 데이터 라인) 상에 제공한다. 인에이블되지 않은 감지 증폭기는 프리차지된 전압에 영향을 미치지 않으며, 작은 차동 전압은 출력 로컬 데이터 라인을 논리 로우로 낮출만큼 충분히 크기 않다. 이에 따라, 섹터(110) 내 NAND 게이트(120)의 한 입력 및 섹터(140) 내 NAND 게이트(150)의 한 입력은 논리 하이로서 인식될 것이며, 다른 입력은 선택된 메모리 셀에 대응하는 논리 상태로 인식될 것이다.

NAND 게이트들(120, 150)은 3-상태 구동기들(130, 160)에 각각 접속된다. 3-상태 구동기들(130, 160)은 어드레스 디코딩의 또 다른 레벨에 응답하여 인에이블되는 신호들(SEC_SEC), SEC_SEL1)에 의해 각각 활성화된다. 따라서, 한 3-상태 구동기는 선택된 블록 내 메모리 셀의 논리 레벨에 대응하여 글로벌 데이터 라인(170) 상에 전압을 구동할 것이며, 다른 한 구동기는 글로벌 데이터 라인(170)으로부터 분리될 것이다.

또 다른 실시예에서, 로컬 데이터 라인들은 하이 대신에 로우로 프리차지될 수도 있는 것에 유의한다. 이 실시예에서, NAND 게이트들(120, 150)은 OR 게이트들에 의해 대체될 것이다.

래치(180)는 최종 출력에 대비하여 추가적인 레벨의 감지 및 래치를 제공한다. 로컬 데이터 라인들처럼, 글로벌 데이터 라인(170)은 프리차지되고 래치(180)는 이 목적을 위해 프리차지 회로를 포함하며, 이에 대해 이하 도 2를 참조로 하여 보다 완전하게 기술될 것이다.

제어회로(190)는 CLOCK, ADDRESS, 및 CONTROL 신호들을 수신하며 SA0_EN, SA1_EN, SEC_SEL0, SEC_SEL1,

,

를 포함하여, 지금까지 기술된 다양한 선택 신호들을(도 1에 도시되지 않은 다른 것들뿐만 아니라) 제공한다. 메모리(100)는 동기식 메모리이며 제어회로(190)는 CLOCK 신호에 응답하여 다양한 제어 신호들을 제공한다. 다양한 프리차지 및 감지 이벤트들의 타이밍은 이하 도 4 및 도 5에 관하여 보다 완전하게 기술될 것이다.

메모리(100)는 극히 빠른 감지와 아울러 감지 라인 교란에 대한 보호를 갖다. 감지는 논리 게이트 및 3-상태 구동기가 로우 평가 방향으로, 즉 논리 로우 레벨을 판독함에 있어 상당히 스큐(skewed) 되기 때문에 빠르다. 따라서, NAND 게이트(120)와 같은 논리 게이트들의 전환점은 공칭 논리 게이트(중간-공급 전환점을 가진 것)의 전환점보다 높게 설정되고, 3-상태 구동기(130)같은 3-상태 구동기들의 전환점들은 공칭 논리 게이트의 전환점보다 낮게 설정된다. 로컬 데이터 라인들 및 글로벌 데이터 라인은 이러한 스큐된 평가 에지를 이용하기 위해 프리차지된다. 감지 라인 교란으로부터의 면역성은 종래 기술의 동적 가지 방식들에 비해, 논리 게이트 및 구동기가 완전히 정적이라는 사실에 의해 달성된다. 이에 따라, 감지 라인 교란, 그러나 심한 교란 후에, 요망되는 하이 논리 레벨은 글로벌 데이터 라인 상에 완전히 복구될 수 있다. 또한, 감지 방식은 복수 차원들로 확장가능하며, 따라서 메모리(100)를 더 높은 밀도들로 쉽게 확장할 수 있게 한다. 이들 잇점들은 이하 도 2-6에 관하여 보다 완전하게 기술될 것이다.

도 2는 도 1의 메모리(100)의 부분(200)을 부분적인 논리도 및 부분적인 개략적인 형태로 도시한 것이다. 부분(200)은 상세히 도시된 감지 증폭기(116), NAND 게이트(120), 상세히 도시된 3-상태 구동기(130), 감지 증폭기 프리차지 회로(210), NAND 게이트(240), 인버터들(242, 244), 및 NAND 게이트(246)를 포함한다.

감지 증폭기(116)는 P채널 금속-산화물-반도체(MOS) 트랜지스터(222), N채널 MOS 트랜지스터(224), P채널 트랜지스터(226), N채널 트랜지스터(228), 및 N채널 트랜지스터(230)를 포함한다. 트랜지스터(222)는 "V_DD"로 표기된 양의 전원 전압단자에 접속된 소스, 차동 쌍의 제1 로컬 데이터 라인(202)에 접속된 게이트, 및 드레인을 구비한다. V_DD는 약 1.8볼트의 공칭 전압을 갖는 보다 양의 전원 전압단자이지만, 연루된 트랜지스터 기술에 적합한 그외 다른 적합한 값들일 수도 있을 것이다. 트랜지스터(224)는 트랜지스터(222)의 드레인에 접속된 드레인, 로컬 데이터 라인(202)에 접속된 게이트, 및 소스를 구비한다. 트랜지스터(226)는 V_DD에 접속된 소스, 차동 쌍의 제2 로컬 데이터 라인(204)에 그리고 트랜지스터들(222, 224)의 드레인들에 접속된 게이트, 및 트랜지스터들(222, 224)의 게이트들에 접속된 게이트를 구비한다. 트랜지스터(228)는 트랜지스터(226)의 드레인에 그리고 트랜지스터들(222, 224)의 게이트들에 접속된 드레인, 로컬 데이터 라인(204)에 그리고 트랜지스터들(222, 224)의 드레인들에 접속된 게이트, 및 트랜지스터(224)의 소스에 접속된 소스를 구비한다. 트랜지스터(230)는 트랜지스터들(224, 228)의 소스들에 접속된 드레인, 신호(SA0_EN)를 수신하기 위한 게이트, 및 "V_SS"로 표기된 전원 전압단자에 접속된 소스를 구비한다. V_SS는 약 0볼트의 공칭 전압을 갖는 접지 전원 전압단자이다.

감지 증폭기 프리차지 회로(210)는 P채널 MOS 트랜지스터(212, 214, 216)를 포함한다. 트랜지스터(212)는 V_DD에 접속된 소스, "

"로 표기된 제어신호를 수신하기 위한 게이트, 및 로컬 데이터 라인(202)에 접속된 드레인을 구 비한다. 트랜지스터(214)는 V_DD에 접속된 소스, 제어신호(

)를 수신하기 위한 게이트, 및 로컬 데이터 라인(204)에 접속된 드레인을 구비한다. 트랜지스터(216)은 로컬 데이터 라인(202)에 접속된 제1 소스-드레인 단자, 제어신호(

)를 수신하기 위한 게이트, 및 로컬 데이터 라인(204)에 접속된 제2 소스/드레인 단자를 구비한다.

NAND 게이트(120)는 로컬 데이터 라인(204) 상의 감지 증폭기(116)의 출력 단자에 접속된 제1 단자, 감지 증폭기(118)(도 1에 도시없음)의 출력에 접속된 제2 입력 단자, 및 출력 단자를 구비한다.

3-상태 구동기 회로(130)는 인버터(250), P채널 MOS 트랜지스터들(252, 254), 및 N채널 MOS 트랜지스터들(256, 258)을 포함한다. 인버터(250)는 신호(SEC_SEL0)를 수신하기 위한 입력 단자, 및 출력 단자를 구비한다. 트랜지스터(252)는 V_DD에 접속된 소스, 인버터(250)의 출력 단자에 접속된 게이트, 및 드레인을 구비한다. 트랜지스터(254)는 트랜지스터(252)의 드레인에 접속된 소스, NAND 게이트(120)의 출력 단자에 접속된 게이트, 및 글로벌 데이터 라인(170)에 접속된 드레인을 구비한다. 트랜지스터(256)는 트랜지스터(254)의 드레인에 접속된 드레인, NAND 게이트(120)의 출력 단자에 접속된 게이트, 및 소스를 구비한다. 트랜지스터(258)는 트랜지스터(256)의 소스에 접속된 드레인, 신호(SEC_SEL0)를 수신하기 위한 게이트, 및 V_SS에 접속된 소스를 구비한다.

NAND 게이트(240)는 로컬 데이터 라인(202)에 접속된 제1 단자, 블록(114) 내 대응하는 로컬 데이터 라인(202)에 접속된 제2 입력 단자, 및 비접속된 출력 단자를 구비한다. 인버터(242)는 제어신호(SA0_EN)를 수신하기 위한 입력 단자, 및 출력 단자를 구비한다. 인버터(244)는 제어신호(SA1_EN)를 수신하기 위한 입력 단자, 및 출력 단자를 구비한다. NAND 게이트(246)는 인버터(242)의 출력 단자에 접속된 제1 입력 단자, 인버터(244)의 출력 단자에 접속된 제2 입력 단자, 및 인버터(250)의 입력 단자에 그리고 신호(SEC_SEL0)를 제공하기 위한 트랜지스터(258)의 게이트에 접속된 출력 단자를 구비한다.

액세스의 프리차지 부분 동안, 제어회로(190)는 로직 로우로

를 활성화시킨다. 트랜지스터들(212, 214)은 도통이 되어, 로컬 데이터 라인들(202, 204)를 VDD로 높인다. 동시에, 트랜지스터(216)는 로컬 데이터 라인들(202, 204)을 함께 접속함으로써 이들을 등화시킨다.

프리차지 부분에 이은 감지 부분동안에,

이 비활성화된 후에, 비트라인들은 로컬 데이터 라인들(202, 204)간에 차동 전압을 전개하기 시작한다. 제어회로(190)는 SA0_EN를 활성화시켜, 이에 따라 트랜지스터(230)가 도통이 되게 하고 감지 증폭기(116)가 인에이블되게 한다. 감지 증폭기(116)는 근본적으로 한 쌍의 교차결합된 CMOS 인버터들이지만, 메모리(100)는 싱글-엔드 감지를 수행하기 위해서 데이터 라인(204)만을 사용한다. 신호(SEC_SEL0)는 인버터들(242, 244) 및 NAND 게이트(246)에 의해 신호들(SA0_EN, SA1_EN)로부터 나타나고 따라서 도시 된 바와 같이 섹터들(110, 140)로부터 단지 하나의 SA0_EN만이 활성화된다. 대안적으로 SA0_EN 및 SA1_EN은 섹터 선택 정보를 배제할 수도 있을 것이며 신호들(SEC_SEL0, SEC_SEL1)은 독립적인 신호들일 수도 있을 것이다. 활성화되었을 때, SEC_SEL0는 풀다운 부분에서 트랜지스터(258)를 도통이 되게 함으로써 감지 증폭기(116)를 인에이블하고, 유사하게 풀업 부분에서 트랜지스터(252)를 인버터(250)를 통해 유사하게 도통이 되게 한다.

도 3은 도 1의 메모리(100)의 래치(180)를 부분적인 논리도 및 부분적인 개략적인 형태로 도시한 것이다. 래치(180)는 P채널 MOS 트랜지스터들(302, 304, 306), N채널 MOS 트랜지스터들(308, 310, 312), 및 인버터들(314, 316)을 포함한다. 트랜지스터(302)는 V_DD에 접속된 소스, 제어신호(

)를 수신하기 위한 게이트, 및 글로벌 데이터 라인(170)에 접속된 드레인을 구비한다. 트랜지스터(304)는 V_DD에 접속된 소스, 제어신호

를 수신하기 위한 게이트, 및 드레인을 구비한다. 트랜지스터(306)는 트랜지스터(304)의 드레인에 접속된 드레인, 게이트, 및 소스를 구비한다. 트랜지스터(308)는 트랜지스터(306)의 드레인에 접속된 드레인, 게이트, 및 소스를 구비한다. 트랜지스터(310)는 트랜지스터(308)의 소스에 접속된 드레인, 게이트, 및 소스를 구비한다. 트랜지스터(312)는 트랜지스터(310)의 소스에 접속된 드레인, 제어신호(

)를 수신하기 위한 게이트, 및 V_SS에 접속된 소스를 구비한다. 인버터(314)는 트랜지스터들(306, 308)의 드레인들에 접속된 입력 단자, 및 트랜지스터들(306, 308)의 게이트들에 접속된 출력 단자를 구비한다. 인버터(316)는 제어신호(

)를 수신하기 위한 입력 단자, 및 트랜지스터(310)의 게이트에 접속된 출력 단자를 구비한다.

액세스의 시작에서 일어나는 글로벌 데이터 라인 프리차지 부분 동안에, 제어회로(190)는 신호(

)를 논리 로우로 비활성화시킨다. 논리 로우는 트랜지스터(302)를 도통이 되게 하여, 글로벌 데이터 라인(170) 상의 전압을 실질적으로 V_DD로 상승시킨다. 동시에, 논리 로우 전압은 트랜지스터(312)를 비도통이 되게 하여, 래치부를 비활성화시킨다. 이어서,

는 하이가 되어, 트랜지스터(302)를 비도통이 되게 하고 트랜지스터(312)를 도통이 되게 한다. 그러나, 추가의 제어신호

는 래치부를 동작되게 하는데 요구되며,

가 로우로 될 때, 트랜지스터(310)뿐만 아니라 트랜지스터(304)가 인버터(316)를 통해 도통이 된다.

여러 신호들의 타이밍은 도 1의 메모리(100)의 동작을 이해하는데 유용한 제어신호들의 타이밍도(400)를 도시한 도 4에 관하여 전반적으로 설명될 것이다. 타이밍도(400)에서, 수평축은 시간을 나타내고 수직축은 볼트로 전압을 나타낸다. 도 4는 "V₂₀₂"로 표기된 로컬 데이터 라인(202) 상의 전압, "V₂₀₄"로 표기된 로컬 데이터 라인(204) 상의 전압, "V₂₀₂"로 표기된 글로벌 데이터 라인(170) 상의 전압, 및 제어신호(SA0_EN)인 4개의 신호들을 도시한 것이다. "t0", "tl", "t2", "t3"로 표기된 4개의 시간 점들도 도시되었다. t0 내지 t1의 기간은 글로벌 프리차지 기간(410)을 정의하며, t1 내지 t2의 기간은 감지기간(420)을 정의하며, t2 내지 t3의 기간은 래치 및 로컬 프리차지 기간(430)을 정의한다.

글로벌 프리차지 기간(410) 동안, SA0_EN은 논리 로우로 비활성되며,

는 논리 로우로 활성화되며,

는 논리 하이로 비활성된다. V170은 하이이며, 그러나 글로벌 프리차지 기간(410)에서, 활성화된 워드라인 및 선택된 한 쌍의 비트라인들 상에 메모리 셀은 로컬 데이터 라인들 간에 차동 전압을 전개하기 시작한다. 도 4의 예에서, 이것은 V₂₀₂와 V₂₀₄간의 양의 차이다. 시간 t1 부근에서, SA0_EN은 논리 하이에서 활성화되어, 감지 증폭기(116)을 활성화며,

은 논리 하이에서 비활성화되며,

는 논리 하이로 비활성인 상태에 있게 된다. 초기에, 로컬 데이터 라인들(202, 204) 상의 전압들이 논리 하이로 프리차지되었기 때문에, 트랜지스터들(224, 226)은 둘 다 실질적으로 도통이 된다. 이러한 도통은 초기에는 V₂₀₂ 및 V₂₀₄ 둘 다를 감소시키나, 선택된 메모리 셀 또한 로컬 데이터 라인(204)을 로우로 되게 동작한다. 이에 따라 트랜지스터(226)는 트랜지스터(222)보다 앞서 도통이 되기 시 작하고 V₂₀₄가 계속하여 떨어지는 동안 로컬 데이터 라인(202)을 하이가 되기 시작한다. 결국 NAND 게이트(120), 3-상태 구동기(130) 및 래치(180)의 이어진 동작을 통해, 로컬 데이터 라인들(202, 204)간의 차 전압은 V₁₇₀을 떨어지게 하며 감지기간(420)의 끝에서 V₁₇₀는 논리 로우 전압으로 떨어져 있다.

후속되는 래치 및 로컬 프리차지 기간(430) 동안에,

는 논리 하이로 비활성인 상태에 있고,

는 논리 로우로 활성이 된다. 감지된 전압은 글로벌 데이터 라인(170) 상에 래치되고, SA0_EN은 논리 로우로 떨어져 감지 증폭기(116)를 비활성화시킨다. 거의 동시에, 신호(

)는 논리 로우로 활성이 되고, 로컬 데이터 라인들은 후속 액세스 사이클에 대비하여 프리차지되고 등화된다.

도 5는 최악의 경우의 비트라인 교란 상태를 나타내는 도 1의 메모리(100)의 액세스 사이클의 타이밍도(500)를 도시한 것이다. 타이밍도(500)에서, 수평축은 시간을 나타내고 수직축은 볼트로 전압을 나타낸다. 도 5는 위에 도 4에서처럼 시간 점들 t0, t1, t2, t3에 의해 기술된 글로벌 프리차지 기간(510), 래치 기간(520) 및 로컬 프리차지 기간(530) 동안 위에서처럼 V₂₀₂, V₂₀₄, V₁₇₀을 도시한다. 또한, 도 5는 "V120"로 표기된 NAND 게이트(120)의 출력에서의 전압을 도시한다. 일반적으로 로우 N채널 트랜지스터 임계값들 및 하이 P채널 트랜지스터 임계값들(절대적 의미로)에 대응하는, 도 5에 도시된 최악의 경우의 상태에서, V202 및 V204 둘 다는 트 랜지스터들(226, 222)이 도통이 되기 시작하기 전에 현저하게 떨어진다. V120는 감지기간(520)의 중간 부분동안 상승하기 시작하나, 이어서 떨어지기 시작한다. 이에 따라, NAND 게이트(120) 및 3-상태 구동기(130)의 정적인 특징은 최악의 경우의 상태동안 메모리(100)가 감지 라인 교란으로부터 회복할 수 있게 하며, NAND 게이트(120)의 하이 전환점 및 3-상태 구동기(130)의 로우 전환점은 동시에 메모리(100)가 고속 감지 속도를 제공할 수 있게 한다.

도 6은 개시된 감지 증폭기 기술을 사용하여 메모리의 확장성을 도시하는 본 발명의 또 다른 실시예에 따른 메모리(600)를 부분적 블록도 및 부분적 개략적인 형태로 도시한 것이다. 메모리(600)는 위에 도 1-5를 참조로 기술된 빠른 감지 속도 및 감지 라인 교란으로부터의 면역성을 갖고 있고, 또한 모듈형태로 더 큰 밀도로도 확장되었다. 다른 것이 언급되지 않는다면, 메모리(600)의 소자들은 메모리(100)의 대응 소자들과 동일하다. 도 6은 일반적으로, 각각 "GROUP OF SECTORS 0", "GROUP OF SECTORS 1", 및 "GROUP OF SECTORS P-1"으로 표기한, P 그룹들(610)의 섹터들(620, 630, 640)을 도시한 것이다. 각 그룹의 섹터들은 동일 구성을 가지며 도 6은 그룹(620)을 보다 상세히 도시하고 있다. 그룹(620)은 "SECTOR 0"으로 표기된 섹터(622), "SECTOR 1"로 표기된 섹터(624), 및 "SECTOR N-1"로 표기된 섹터(626)와 같은 N 개의 섹터들(621)을 포함한다. 각 섹터는 각각이 NAND 게이트의 입력에 감지 증폭기에 의해 접속된 것인 M 개의 메모리 블록들을 포함한다. 각 섹터는 대응하는 3-상태 구동기에 접속되고 대응하는 신호에 의해 선택되는 출력을 구비하는 것으로서, 섹터(622)에 대응하며 신호(SEC_SEL0)에 의해 선택되는 3-상태 구동기(623), 섹터(624)에 대응하며 신호(SEC_SEL0)에 의해 선택되는 3-상태 구동기(625), 및 섹터(626)에 대응하며 신호(SEC_SELN-1)에 의해 선택되는 3-상태 구동기(627)를 포함한다. 3-상태 구동기들(623, 635, 627)의 출력들은 래치(629)가 결합되는 전력 데이터 라인(628)에 접속된다.

그룹들(630, 640)은 그룹(620)과 동일하게 구성된다. 도 1의 제어회로(190)와 유사한 제어회로는 "GROUP_SEL"로 표기된 추가의 제어신호를 제공하기 위해 그룹 레벨에서 추가 레벨의 디코딩을 수행한다. 그룹 레벨 메모리(600)에서 선택을 수행하는 것은 그룹(620)의 글로벌 데이터 라인(629)에 접속된 입력 단자를 포함하는 P-입력 단자들, 그룹(630)으로부터 글로벌 데이터 라인에 접속된 입력 단자, 그룹(640)으로부터 글로벌 데이터 라인에 접속된 입력 단자, 신호(GROUP_SEL)을 수신하기 위한 제어 입력 단자, 및 "D_OUT"로 표기된 또 다른 출력신호를 제공하기 위한 출력 단자를 구비하는 멀티플렉서(650)를 포함한다.

위에 도 2-5를 참조로 기술된 감지 증폭기 방식을 사용함으로써, 메모리(600)는 추가의 차원으로 확장될 수 있다. 또한, 각 차원은 임의의 크기를 갖는다. 따라서 각 섹터는 NAND 게이트의 M 개의 대응하는 입력들에 접속되고 제1 차원을 정의하는 M-블록들, 각각이 대응 3-상태 구동기에 의해 공통 글로벌 데이터 라인에 접속되고 제2 차원을 정의하는 N 섹터들, 각각이 P-입력 멀티플렉서(650)의 대응 입력에 접속되어 제3 차원을 정의하는 P 그룹들의 섹터들을 구비한다. 따라서 메모리(600)는 M x N x P 블록들의 메모리 셀들을 포함한다.

적어도 한 실시예가 전술한 상세한 설명에서 제시되었지만, 상당수의 변형들이 존재함을 알 것이다. 또한, 실시예 혹은 실시예들은 만지 예들이며, 어떠한 식으로든 발명의 범위, 적응성, 혹은 구성을 제한하려는 것은 아님을 알아야 할 것이다. 그보다는, 전술한 상세한 설명은 실시예 혹은 실시예들을 구현하기 위한 편리한 로드 맵을 당업자들에게 제공할 것이다. 첨부한 청구항들 및 이들의 적법한 등가물들에 개시된 발명의 범위 내에서 요소들의 기능 및 배열에 다양한 변경들이 행해질 수 있음을 알 것이다.

Claims

메모리에 있어서,

제1 로컬 데이터 라인에 결합되고, 상기 제1 로컬 데이터 라인 상에 선택된 메모리 셀의 상태를 나타내는 신호를 제공하기 위한 출력 단자를 구비하는 제1 감지 증폭기;

제2 로컬 데이터 라인에 결합되고, 상기 제2 로컬 데이터 라인 상에 선택된 메모리 셀의 상태를 나타내는 신호를 제공하기 위한 출력 단자를 구비하는 제2 감지 증폭기;

상기 제1 감지 증폭기의 상기 출력 단자에 결합된 제1 입력 단자, 상기 제2 감지 증폭기의 상기 출력 단자에 결합된 제2 입력 단자, 및 출력 단자를 구비하는 제1 논리 게이트;

상기 제1 논리 게이트의 상기 출력 단자에 결합된 데이터 입력 단자, 제1 선택 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인(global data line)에 결합된 출력 단자를 구비하는 제1의 3-상태 구동기; 및

상기 글로벌 데이터 라인에 결합된 입력/출력 단자를 구비하는 래치를 포함하는, 메모리.
제1항에 있어서, 상기 제1 및 제2 로컬 데이터 라인들을 각각 프리차지(precharge)하기 위한 제1 및 제2 감지 증폭기 프리차지 회로들을 더 포함하는, 메모리.
제2항에 있어서, 상기 제1 및 제2 감지 증폭기 프리차지 회로들은 상기 제1 및 제2 로컬 데이터 라인들을 논리 하이 레벨(logic high level)로 각각 프리차지하며 상기 제1 논리 게이트는 NAND 게이트를 포함하는, 메모리.
제1항에 있어서, 상기 래치는 래치 신호를 수신하기 위한 제1 제어 입력 단자를 더 구비하는, 메모리.
제4항에 있어서, 상기 제1 감지 증폭기는 제1 인에이블 신호(first enable signal)를 수신하기 위한 인에이블 입력 단자를 더 구비하고, 상기 제2 감지 증폭기는 제2 인에이블 신호를 수신하기 위한 인에이블 입력 단자를 더 구비하며, 상기 메모리는 메모리 액세스 사이클의 제1 부분동안 상기 제1 및 제2 인에이블 신호들, 및 상기 메모리 액세스 사이클의 상기 제1 부분에 이은 상기 메모리 액세스 사이클의 제2 부분동안 상기 래치 신호 중 한 신호를 활성화하는 제어회로를 더 포함하는, 메모리.
제5항에 있어서, 상기 래치는 프리차지 신호를 수신하기 위한 프리차지 입력 단자를 더 구비하며, 상기 제어회로는 상기 메모리 액세스 사이클의 상기 제1 부분에 앞서 상기 메모리 액세스 사이클의 제3 부분동안 상기 프리차지 신호를 활성화 하는, 메모리.
제1항에 있어서,

제3 로컬 데이터 라인에 결합되고, 상기 제3 로컬 데이터 라인 상에 선택된 메모리 셀의 상태를 나타내는 신호를 제공하기 위한 출력 단자를 구비하는 제3 감지 증폭기;

제4 로컬 데이터 라인에 결합되고, 상기 제4 로컬 데이터 라인 상에 선택된 메모리 셀의 상태를 나타내는 신호를 제공하기 위한 출력 단자를 구비하는 제4 감지 증폭기;

상기 제3 감지 증폭기의 상기 출력 단자에 결합된 제1 입력 단자, 상기 제4 감지 증폭기의 상기 출력 단자에 결합된 제2 입력 단자, 및 출력 단자를 구비하는 제2 논리 게이트; 및

상기 제2 논리 게이트의 상기 출력 단자에 결합된 데이터 입력 단자, 제1 제어신호를 수신하기 위한 제어 입력 단자, 및 상기 글로벌 데이터 라인에 결합된 출력 단자를 구비하는 제2의 3-상태 구동기를 더 포함하는, 메모리.
메모리에 있어서,

제1 그룹의 섹터들을 포함하며, 상기 제1 그룹의 섹터들은,

복수의 섹터들로서, 각각의 섹터는 각각의 로컬 데이터 라인들에 결합된 것으로 각각이 선택된 메모리 셀의 상태를 나타내는 신호를 대응 로컬 데이터 라인 상에 제공하기 위한 출력 단자를 구비하는 복수의 감지 증폭기들, 및 상기 복수의 감지 증폭기의 대응 출력 단자들에 결합된 복수의 입력 단자들과 출력 단자를 구비하는 논리 게이트를 포함하는, 상기 복수의 섹터들;

각각이 상기 복수의 섹터들의 대응 섹터의 상기 논리 게이트의 상기 출력 단자에 결합된 데이터 입력 단자들, 복수의 선택 신호들의 대응 신호를 수신하기 위한 제어 입력 단자, 및 글로벌 데이터 라인에 결합된 출력 단자들을 구비하는 복수의 3-상태 구동기들; 및

상기 글로벌 데이터 라인에 결합된 입력/출력 단자를 구비한 래치를 포함하는, 메모리.
제8항에 있어서, 상기 제1 그룹의 섹터들은 상기 복수의 로컬 데이터 라인들의 각각의 라인들을 프리차지하기 위한 복수의 감지 증폭기 프리차지 회로들을 더 포함하는, 메모리.
제8항에 있어서, 각각의 감지 증폭기 프리차지 회로는 상기 복수의 로컬 데이터 라인들의 각각의 라인을 논리 하이 레벨로 프리차지하고, 상기 복수의 섹터들의 각각의 섹터의 상기 제1 논리 게이트는 NAND 게이트를 포함하는, 메모리.
제8항에 있어서, 상기 래치는 래치 신호를 수신하기 위한 제어 입력 단자를 더 구비하는, 메모리.
제8항에 있어서,

각각이 상기 제1 그룹의 섹터들과 실질적으로 동일한 구성을 가지며 대응하는 글로벌 데이터 라인을 구비하는, 적어도 하나의 추가의 그룹의 섹터들; 및

상기 제1 그룹의 섹터들 및 상기 적어도 한 추가 그룹의 섹터들의 대응 글로벌 데이터 라인들에 결합된 복수의 입력 단자들, 그룹 선택 신호를 수신하기 위한 제어 입력 단자, 및 데이터 출력신호를 제공하기 위한 출력 단자를 구비하는 멀티플렉서를 더 포함하는, 메모리.
메모리 내 데이터를 감지하는 방법에 있어서,

제1 복수의 블록들 중 대응 블록 내 선택된 메모리 셀의 상태를 나타내는 전압을 제1 복수의 로컬 데이터 라인들 각각에 출력하는 단계;

제1 복수의 감지 증폭기들 중 하나를 인에이블하는 단계로서, 상기 제1 복수의 감지 증폭기들 중 각각의 증폭기는 상기 제1 복수의 로컬 데이터 라인들 중 각각의 라인에 결합된, 상기 인에이블 단계;

상기 제1 복수의 감지 증폭기들 중 상기 인에이블된 증폭기가 제1 논리 게이트를 사용하여 미리결정된 논리 레벨을 유도하는지 여부를 검출하는 단계;

상기 제1 논리 게이트의 출력에 대응하여 글로벌 데이터 라인 상에 전압을 유도하는 단계; 및

상기 글로벌 데이터 라인 상에 전압을 래치하는 단계를 포함하는, 메모리 내 데이터 감지 방법.
제13항에 있어서, 상기 검출 단계는,

상기 제1 복수의 감지 증폭기들 중 상기 인에이블된 증폭기가 NAND 게이트를 사용하여 논리 로우(logic low)를 유도하고 있는지 여부를 검출하는 단계를 포함하는, 메모리 내 데이터 감지 방법.
제13항에 있어서, 상기 유도 단계는,

제1 섹터 선택 신호에 응답하여 상기 제1 논리 게이트의 출력에 대응하여 상기 글로벌 데이터 라인 상에 상기 전압을 선택적으로 유도하는 단계를 포함하는, 메모리 내 데이터 감지 방법.
제15항에 있어서,

제2 복수의 블록들 중 대응 블록 내 선택된 메모리 셀의 상태를 나타내는 전압을 제2 복수의 로컬 데이터 라인들의 각각에 출력하는 단계;

제2 복수의 감지 증폭기들 중 하나를 인에이블하는 단계로서, 상기 제2 복수의 감지 증폭기들의 각각의 증폭기는 상기 제2 복수의 로컬 데이터 라인들의 각각의 라인에 결합된, 상기 인에이블 단계;

상기 제2 복수의 감지 증폭기들 중 상기 인에이블된 증폭기가 제2 논리 게이트를 사용하여 미리결정된 논리 레벨을 유도하고 있는지 여부를 검출하는 단계; 및

제2 섹터 선택 신호에 응답하여 상기 제2 논리 게이트의 출력에 대응하여 상기 글로벌 데이터 라인 상에 전압을 선택적으로 유도하는 단계를 더 포함하는, 메모리 내 데이터 감지 방법.
제13항에 있어서,

상기 인에이블 단계 전에, 상기 제1 복수의 로컬 데이터 라인들의 각각을 미리결정된 논리 레벨로 프리차지하는 단계를 더 포함하는, 메모리 내 데이터 감지 방법.
제17항에 있어서,

상기 제1 복수의 비트 라인들의 각각을 논리 하이로 프리차지하는 단계를 더 포함하고,

상기 검출 단계는,

상기 복수의 감지 증폭기들의 상기 인에이블된 증폭기가 논리 로우를 유도하고 있는지 여부를 검출하는 단계를 포함하는, 메모리 내 데이터 감지 방법.
제17항에 있어서,

메모리 액세스 사이클의 제1 부분 동안 상기 프리차지 단계를 수행하는 단계;

상기 제1 부분에 이은 상기 메모리 액세스 사이클의 제2 부분동안 상기 인에 이블 단계를 수행하는 단계; 및

상기 제2 부분에 이은 상기 메모리 액세스 사이클의 제3 부분동안 상기 래치 단계를 수행하는 단계를 더 포함하는, 메모리 내 데이터 감지 방법.
제13항에 있어서, 상기 유도 단계는,

상기 제1 복수의 블록들을 포함하는 섹터가 활성일 때 3-상태 구동기를 사용하여 상기 제1 논리 게이트의 상기 출력에 대응하는 상기 전압을 상기 글로벌 데이터 라인에 유도하는 단계를 포함하는, 메모리 내 데이터 감지 방법.