JP3921718B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、ＮＡＮＤ型マスクＲＯＭ等に適用して有用な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来よりＮＡＮＤ型マスクＲＯＭ等において、微小なデータ信号読出しを確実に行うために、ダミービット線を用意して選択ビット線とダミービット線の信号レベル差を検出するセンス方式が用いられている。具体的には例えば、メモリセルブロックのワード線終端側にダミーセルとダミービット線とを配置し、メモリセルブロックの一つのビット線が選択されたときに、参照電位に設定されたダミービット線との比較により選択ビット線の“Ｈ”，“Ｌ”を検出する、という方式が用いられる。
【０００３】
【発明が解決しようとする課題】
従来のセンス方式では、ダミーセルとダミービット線がメモリブロックの端に配置されるため、メモリセルアレイの容量が大きくなると次のような問題が生じる。第１に、基板等からのノイズがある場合、ダミーセルと選択されたメモリセルが近ければノイズの影響はある程度相殺されるが、ダミーセルから離れた位置のメモリセルが選択されたときには局所的ノイズの影響が異なり、誤動作の原因となる。第２に、ワード線はメモリトランジスタの多結晶シリコンゲートを連続的に配設して形成されるため抵抗が大きく、ダミービット線に近い位置のメモリセルが選択されたときと、ダミービット線から離れた位置のメモリセルが選択されたときとでは、ワード線遅延が大きく異なり、これも誤動作の原因となる。
【０００４】
この発明は、上記事情を考慮してなされたもので、ノイズやワード線遅延の影響による誤動作を防止できる半導体記憶装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、複数本ずつの互いに交差するビット線とワード線、およびこれらのビット線とワード線により選択される二値データが不揮発に書き込まれたｍ個のＭＯＳトランジスタであるメモリセルからなるＮＡＮＤセルを有するメモリセルアレイと、前記複数本のビット線の一端側にそれぞれ接続された、前記メモリセルに比べてオン抵抗の大きい１つのＭＯＳトランジスタからなるダミーセルと、前記メモリセルアレイの互いに隣接する２本のビット線の一方をデータが読み出される選択状態、他方を非選択状態にし、前記選択状態のビット線にデータが読み出されるＮＡＮＤセルを直列接続されたｎ個の選択トランジスタからなる選択ゲートを介して接続し、前記非選択状態のビット線をダミービット線としてこのダミービット線につながる前記ダミーセルをオン駆動するビット線選択手段と、前記選択状態のビット線とこれに隣接する前記ダミービット線の電位差を検出する差動型センス回路と、前記２本のビット線のいずれが選択状態になるかに応じて前記差動型センス回路により読み出される出力を反転させるデータ反転手段とを有し、前記ＮＡＮＤセルのＭＯＳトランジスタ及び前記選択トランジスタのチャンネル長をＬ１、チャンネル幅をＷ１とし、前記ダミーセルのチャンネル長をＬ２、チャンネル幅をＷ２としたとき、Ｌ１×（ｍ＋ｎ）／Ｗ１＜Ｌ２／Ｗ２なる寸法関係を満たすことを特徴とする。
【０００６】
この発明において好ましくは、前記メモリセルは複数のＭＯＳトランジスタが直列接続されたＮＡＮＤ型セルであって、隣接する２本のビット線のそれぞれに沿って、ワード線により共通に駆動される２個ずつのＮＡＮＤ型セルが配置され、かつ、前記ビット線選択手段は、前記２個ずつのＮＡＮＤ型セルと前記２本のビット線との間にそれぞれ設けられて、４個のＮＡＮＤ型セルの一つのデータを選択して前記２本のビット線の一方に読み出すための４段のＭＯＳトランジスタからなる選択ゲートを有するものとする。
【０００７】
この発明によると、専用のダミービット線を配設することなく、メモリセルデータが読出される選択状態のビット線に隣接するビット線を非選択状態として、この非選択状態のビット線がダミービット線として用いられる。従って、対となる選択ビット線とダミービット線とは常に近接した位置にあり、基板ノイズ等の影響が相殺され、ワード線遅延の影響もなくなって、誤動作が防止される。またダミーセルとして、メモリセルよりオン抵抗の大きい一つのＭＯＳトランジスタを各ビット線に接続することにより、選択ビット線に隣接する非選択ビット線をダミービット線として用いて、データ“０”，“１”の判別を行うことが可能となる。
【０００８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図４は、この発明の一実施例によるＮＡＮＤ型マスクＲＯＭのブロック構成であり、マスクプログラミングによって二値データが書き込まれたメモリセルアレイ１、アドレスを取り込むアドレスバッファ２、取り込まれたアドレスをデコードするアドレスデコーダ３、メモリセルアレイ１のビット線選択を行うカラムセレクタ４、選択されたビット線のデータを読み出すセンス回路５および出力回路６により構成される。
【０００９】
図１は、メモリセルアレイ１の要部構成を示している。複数本ずつのビット線ＢＬ（図では、隣接する２本のビット線ＢＬ１，ＢＬ２のみを示す）とワード線ＷＬ（ＷＬ０，ＷＬ１，…）が互いに交差して配設され、これらのビット線ＢＬとワード線ＷＬにより選択されるメモリセルＭＣ（ＭＣ１，ＭＣ２，…）がマトリクス配列されている。各メモリセルＭＣは、この例では、１６個のｎチャネルＭＯＳトランジスタＭ１０，Ｍ１１，…が直列接続された１６段ＮＡＮＤ型セルを構成して、各ビット線ＢＬに沿って２個ずつ配置されている。これらの各メモリセルＭＣの横方向に並ぶＭＯＳトランジスタは、それらのゲート電極を連続的に配設して得られる一つのワード線ＷＬにより共通に駆動される。メモリセルＭＣのＭＯＳトランジスタは、マスクプログラミングにより、データ“０”，“１”にそれぞれ対応してエンハンスメント（Ｅ）型，デプレション（Ｄ）型に設定されている。
【００１０】
各メモリセルＭＣは、選択ゲートＳＧ（ＳＧ１〜ＳＧ４）を介してそれぞれビット線ＢＬに接続されている。選択ゲートＳＧはそれぞれ、４個の選択信号Ｓ１〜Ｓ４により駆動される４段のｎチャネルＭＯＳトランジスタＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜Ｓ３４，Ｓ４１〜Ｓ４４により構成されている。各選択ゲートＳＧのなかでは、１個がＥ型ＭＯＳトランジスタであり、残りの３個がＤ型ＭＯＳトランジスタ（ゲート部にハッチングを施して示す）である。即ち、選択ゲートＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４について、それぞれ選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４により駆動されるトランジスタＳ１１，Ｓ２２，Ｓ３３，Ｓ４４がＥ型となっている。
【００１１】
上述の４段の選択ゲートＳＧは、隣接する二つのビット線ＢＬ１，ＢＬ２の一方をメモリセルデータが読み出される選択状態、他方を非選択状態とするためのビット線選択手段の一部を構成しており、非選択状態のビット線がダミービット線として用いられる。即ち、選択信号Ｓ１又はＳ２が“Ｈ”、選択信号Ｓ３とＳ４が“Ｌ”のとき、メモリセルＭＣ１又はＭＣ２のデータがビット線ＢＬ１に読み出され、このときビット線ＢＬ２は非選択状態となり、選択信号Ｓ３又はＳ４が“Ｈ”、選択信号Ｓ１とＳ２が“Ｌ”のとき、メモリセルＭＣ３又はＭＣ４のデータがビット線ＢＬ２に読み出され、このときビット線ＢＬ１は非選択状態となる。
【００１２】
ビット線ＢＬの端部には、ダミーセルＤＭ（ＤＭ１，ＤＭ２）が接続されている。ビット線ＢＬ１側のダミーセルＤＭ１は、選択信号Ｓ３又はＳ４により駆動されるＥ型のｎチャネルＭＯＳトランジスタであり、ビット線ＢＬ２側のダミーセルＤＭ２は選択信号Ｓ１又はＳ２により駆動されるＥ型のｎチャネルＭＯＳトランジスタである。即ち、ビット線ＢＬ１が選択状態になるときに、非選択状態のビット線ＢＬ２側のダミーセルＤＭ２がオン駆動され、ビット線ＢＬ２が選択状態になるときに、非選択状態のビット線ＢＬ１側のダミーセルＤＭ１がオン駆動されるようになっている。
ビット線ＢＬの端部にはまた、読出しサイクルに入る前にビット線ＢＬをＶDD／２にプリチャージするためのプリチャージ用ＭＯＳトランジスタＱ１，Ｑ２が設けられている。
【００１３】
図２は、メモリセルＭＣとダミーセルＤＭのレイアウトを示している。“０”データと“１”データが読み出されるときの選択ビット線の電位変化に対して、ダミービット線がそれらの中間の電位変化を示すように、メモリセルＭＣとダミーセルＤＭが設計される。図示のように、メモリセルＭＣは１６段のＭＯＳトランジスタが基本であり、これに選択ゲートＳＧの４段のＭＯＳトランジスタが付加されるから、ダミーセルＤＭは、選択ゲートＳＧを含めたメモリセルＭＣに比べてオン抵抗が大きい、チャネル長の長い一つのｎチャネルＭＯＳトランジスタにより構成される。具体的には、メモリセルＭＣ側の各トランジスタのチャネル長をＬ１、チャネル幅をＷ１とし、ダミーセルＤＭのチャネル長をＬ２、チャネル幅をＷ２としたとき、
Ｌ１×２０／Ｗ１＜Ｌ２／Ｗ２
なる寸法関係を満たすようにする。
【００１４】
ビット線データを読み出すセンス回路５には、この実施例では図３に示すような差動型センスアンプ５１を用いている。図３では、図１における対をなすビット線ＢＬ１，ＢＬ２がカラムセレクタ４により選択されて差動型センスアンプ５１に接続された場合を示している。この差動型センスアンプ５１は、ｐチャネルＭＯＳトランジスタＱ１１，Ｑ１２とｎチャネルＭＯＳトランジスタＱ２１，Ｑ２２からなるＣＭＯＳフリップフロップにより構成されている。ＭＯＳトランジスタＱ１１，Ｑ１２のソースと電源ＶDDの間には活性化用のｐチャネルＭＯＳトランジスタＱ１３が設けられ、ＭＯＳトランジスタＱ２１，Ｑ２２のソースと接地ＶSSの間には同様に活性化用のｎチャネルＭＯＳトランジスタＱ２３が設けられている。
【００１５】
差動型センスアンプ５１と出力ビット線ＤＢＬ１，ＤＢＬ２の間には、出力回路６の一部を構成する出力セレクタ６１が設けられている。この出力セレクタ６１は、対をなすビット線ＢＬ１，ＢＬ２のいずれが選択状態であるかに応じて出力データを反転させるデータ反転回路であって、図示のように、クロックＡ，Ｂにより制御されるクロックドインバータにより構成される。クロックＡは、選択信号Ｓ１又はＳ２が“Ｈ”になったときに“Ｈ”、クロックＢは、選択信号Ｓ３又はＳ４が“Ｈ”になったときに“Ｈ”になる相補的クロックであり、これにより、差動型センスアンプ５１の“Ｈ”，“Ｌ”出力をそのまま出力ビット線ＤＢＬ１，ＤＢＬ２に転送するか、切替えて出力ビット線ＤＢＬ１，ＤＢＬ２に転送するかが選択される。
【００１６】
なお出力セレクタ６１は、差動型センスアンプ５１の出力側ではなく、図６に示すように、差動型センスアンプ５１の入力側に、カラムセレクタ４の一部として配置してもよい。図６では、出力セレクタ６１を、図３より簡単に、ｎチャネルＭＯＳトランジスタＱ２４，Ｑ２５，Ｑ２６，Ｑ２７からなる転送ゲートを用いて構成した例を示している。
【００１７】
この様に構成されたマスクＲＯＭの動作を図５を用いて説明する。プリチャージ信号ＰＲＥが“Ｈ”の間、プリチャージ用ＭＯＳトランジスタＱ１，Ｑ２が オンとなり、その間センスアンプ５１は非活性であって、ビット線ＢＬはＶDD／２にプリチャージされる。読出しアドレスが取り込まれると例えばアドレス遷移検出により、タイミングｔ１でプリチャージ信号ＰＲＥが“Ｌ”になりビット線ＢＬがフローティング状態の読出しサイクルに入る。
【００１８】
タイミングｔ２でアドレスデコーダ３により、選択信号Ｓ１〜Ｓ４のいずれかが“Ｈ”になり、１６本のワード線ＷＬは選択されたものが“Ｌ”、残りの非選択ワード線が全て“Ｈ”になる。図５では、選択信号Ｓ１が“Ｈ”になる場合を示しており、これにより、選択ゲートＳＧ１の全てのトランジスタＳ１１〜Ｓ１４がオンして、図１に示す４個のメモリセルＭＣ１〜ＭＣ４のうち、ＭＣ１が選択されてそのデータがビット線ＢＬ１に読み出される。即ち、隣接する二つのビット線ＢＬ１，ＢＬ２のうち、ＢＬ１が選択状態となり、ＢＬ２は非選択状態に保持されてこれがダミービット線となる。また選択信号Ｓ１によって同時に、ダミーセルＤＭ１，ＤＭ２のうちＤＭ２がオン駆動される。
【００１９】
メモリセルＭＣ１の選択されたデータが“０”（選択メモリＭＯＳトランジスタがＥ型）のときは、ビット線ＢＬ１の電流引き込みは殆どなく、データが“１”（選択メモリＭＯＳトランジスタがＤ型）のときはビット線ＢＬ１の電流引き込みが生じる。ダミーセルＤＭ２が接続された非選択状態のビット線ＢＬ２側では、ダミーセルＤＭ２による電流引き込みが生じる。ダミー側のビット線ＢＬ２の電位変化は、選択ビット線ＢＬ１のデータ“０”のときの電位変化と、データ“１”のときの電位変化の中間の電位変化を示すように予め設定されているから、図５に示したように、データ“０”，“１”に応じて、ＶDD／２にプリチャージされたビット線ＢＬ１，ＢＬ２が電位変化する。
【００２０】
したがって、アドレス遷移から所定遅延時間後のタイミングｔ３で、センスアンプ活性化信号ＳＥＮ，ＳＥＰがそれぞれ“Ｈ”，“Ｌ”になって差動型センスアンプ５１が活性化されると、ビット線ＢＬ１，ＢＬ２間の微小な電位差が拡大検出され、読出しデータに応じて一方が“Ｈ”（＝ＶDD），他方が“Ｌ”（＝ＶSS）になる。
差動型センスアンプ５１において確定したデータは、ビット線ＢＬ１，ＢＬ２のいずれが選択ビット線であるかに応じて、セレクタ６１で切替えられて出力ビット線ＤＢＬ１，ＤＢＬ２に転送される。
【００２１】
以上のようにこの実施例によれば、隣接する２本のビット線の一方が選択状態となるときに他方が非選択状態になって、この非選択状態のビット線がダミービット線として用いられ、隣接ビット線間で差動的にデータセンスがなされる。従って、ワード線の端部に専用のダミービット線が配設される従来の方式と異なり、選択ビット線とダミービット線とが大きく離れることはなく、基板ノイズが発生した場合にも誤動作が発生しにくい。同様の理由で、ワード線遅延の影響による誤動作も防止される。
【００２２】
実施例では、差動型センスアンプとして通常ＤＲＡＭにおいて用いられているのと同様のフリップフロップ型センスアンプを用いたが、図７に示すように、プリセンスアンプ７１ａ，７１ｂと差動アンプ７２とからなる差動型センスアンプを用いることもできる。プリセンスアンプ７１ａ，７１ｂはそれぞれ、ソースが電源に接続されたプルアップ用ｐチャネルＭＯＳトランジスタＱ３１，Ｑ４１と、ソースがビット線ＢＬ１，ＢＬ２につながるｎチャネルＭＯＳトランジスタＱ３２，Ｑ４２を有し、ＭＯＳトランジスタＱ３２，Ｑ４２のソース・ゲート間には、データセンス時のビット線レベルの変化を抑制するための負帰還回路を構成するインバータＩ１，Ｉ２が設けられて、電流検出回路を構成している。
この差動型センスアンプを用いると、ビット線をＶDD，ＶSSまでスイングさせることなく、データ読出しを行うことができる。
【００２３】
また実施例では、ＮＡＮＤ型マスクＲＯＭを説明したが、この発明はこれに限られるものではなく、ＮＯＲ型マスクＲＯＭは勿論、フィールドプログラマブルＲＯＭ等、不揮発に二値データ記憶がなされる他の半導体記憶装置に同様に適用することができる。
【００２４】
【発明の効果】
以上述べたようにこの発明によれば、不揮発にデータが書き込まれたＭＯＳトランジスタからなるメモリセルを有する半導体記憶装置において、ビット線の一端側にメモリセルに比べてオン抵抗の大きいＭＯＳトランジスタからなるダミーセルを配置して、互いに隣接する２本のビット線の一方をデータが読み出される選択状態、他方を非選択状態として、非選択状態のビット線をダミービット線としてデータセンスを行うことにより、基板ノイズの影響やワード線遅延の影響を低減することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例のマスクＲＯＭのメモリセルアレイを示す。
【図２】 同実施例のメモリセルとダミーセルのレイアウトを示す。
【図３】 同実施例の差動型センスアンプとセレクタの構成を示す。
【図４】 同実施例のブロック構成を示す。
【図５】 同実施例の動作を説明するためのタイミング図である。
【図６】 差動型センスアンプとセレクタの他の配置例を示す。
【図７】 他の実施例の差動型センスアンプを示す。
【符号の説明】
１…メモリセルアレイ、２…アドレスバッファ、３…アドレスデコーダ、４…カラムセレクタ、５…センス回路、６…出力回路、ＭＣ…メモリセル、ＳＧ…選択ゲート、ＤＭ…ダミーセル、ＢＬ…ビット線、ＷＬ…ワード線、５１…差動型センスアンプ、６１…出力セレクタ。

Claims (2)

1. 複数本ずつの互いに交差するビット線とワード線、およびこれらのビット線とワード線により選択される二値データが不揮発に書き込まれたｍ個のＭＯＳトランジスタであるメモリセルからなるＮＡＮＤセルを有するメモリセルアレイと、
   前記複数本のビット線の一端側にそれぞれ接続された、前記メモリセルに比べてオン抵抗の大きい１つのＭＯＳトランジスタからなるダミーセルと、
   前記メモリセルアレイの互いに隣接する２本のビット線の一方をデータが読み出される選択状態、他方を非選択状態にし、前記選択状態のビット線にデータが読み出されるＮＡＮＤセルを直列接続されたｎ個の選択トランジスタからなる選択ゲートを介して接続し、前記非選択状態のビット線をダミービット線としてこのダミービット線につながる前記ダミーセルをオン駆動するビット線選択手段と、
   前記選択状態のビット線とこれに隣接する前記ダミービット線の電位差を検出する差動型センス回路と、
   前記２本のビット線のいずれが選択状態になるかに応じて前記差動型センス回路により読み出される出力を反転させるデータ反転手段とを有し、
   前記ＮＡＮＤセルのＭＯＳトランジスタ及び前記選択トランジスタのチャンネル長をＬ１、チャンネル幅をＷ１とし、前記ダミーセルのチャンネル長をＬ２、チャンネル幅をＷ２としたとき、
   Ｌ１×（ｍ＋ｎ）／Ｗ１＜Ｌ２／Ｗ２
   なる寸法関係を満たすことを特徴とする半導体記憶装置。
2. 前記メモリセルは複数のＭＯＳトランジスタが直列接続されたＮＡＮＤ型セルであって、隣接する２本のビット線のそれぞれに沿って、ワード線により共通に駆動される２個ずつのＮＡＮＤ型セルが配置され、かつ、
   前記ビット線選択手段は、前記２個ずつのＮＡＮＤ型セルと前記２本のビット線との間にそれぞれ設けられて、４個のＮＡＮＤ型セルの一つのデータを選択して前記２本のビット線の一方に読み出すための４段のＭＯＳトランジスタからなる選択ゲートを有する
   ことを特徴とする請求項１記載の半導体記憶装置。

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