JPH10199280A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10199280A JPH10199280A JP35044996A JP35044996A JPH10199280A JP H10199280 A JPH10199280 A JP H10199280A JP 35044996 A JP35044996 A JP 35044996A JP 35044996 A JP35044996 A JP 35044996A JP H10199280 A JPH10199280 A JP H10199280A
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Abstract
(57)【要約】
【課題】 ノイズやワード線遅延の影響による誤動作を
防止できる半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１は、互いに交差する
ビット線ＢＬとワード線ＷＬ、これらのビット線ＢＬと
ワード線ＷＬにより選択される二値データが不揮発に書
き込まれたＮＡＮＤ型のメモリセルＭＣを有し、ビット
線ＢＬの一端にはメモリセルに比べてオン抵抗の大きい
ダミーセルＤＭが接続される。ワード線ＷＬにより共通
に駆動される４個のメモリセルＭＣは４段の選択ゲート
Ｓ１１，Ｓ１２，…，Ｓ４４を介して２個ずつビット線
ＢＬ１，ＢＬ２に接続されて、ＢＬ１，ＢＬ２の一方が
選択状態となるときに、他方が非選択状態となるように
駆動され、非選択状態のビット線をダミービット線とし
て、差動型センスアンプによりデータセンスが行われ
る。
防止できる半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１は、互いに交差する
ビット線ＢＬとワード線ＷＬ、これらのビット線ＢＬと
ワード線ＷＬにより選択される二値データが不揮発に書
き込まれたＮＡＮＤ型のメモリセルＭＣを有し、ビット
線ＢＬの一端にはメモリセルに比べてオン抵抗の大きい
ダミーセルＤＭが接続される。ワード線ＷＬにより共通
に駆動される４個のメモリセルＭＣは４段の選択ゲート
Ｓ１１，Ｓ１２，…，Ｓ４４を介して２個ずつビット線
ＢＬ１，ＢＬ２に接続されて、ＢＬ１，ＢＬ２の一方が
選択状態となるときに、他方が非選択状態となるように
駆動され、非選択状態のビット線をダミービット線とし
て、差動型センスアンプによりデータセンスが行われ
る。
Description
【０００１】
【発明の属する技術分野】この発明は、ＮＡＮＤ型マス
クＲＯＭ等に適用して有用な半導体記憶装置に関する。
クＲＯＭ等に適用して有用な半導体記憶装置に関する。
【０００２】
【従来の技術】従来よりＮＡＮＤ型マスクＲＯＭ等にお
いて、微小なデータ信号読出しを確実に行うために、ダ
ミービット線を用意して選択ビット線とダミービット線
の信号レベル差を検出するセンス方式が用いられてい
る。具体的には例えば、メモリセルブロックのワード線
終端側にダミーセルとダミービット線とを配置し、メモ
リセルブロックの一つのビット線が選択されたときに、
参照電位に設定されたダミービット線との比較により選
択ビット線の“Ｈ”，“Ｌ”を検出する、という方式が
用いられる。
いて、微小なデータ信号読出しを確実に行うために、ダ
ミービット線を用意して選択ビット線とダミービット線
の信号レベル差を検出するセンス方式が用いられてい
る。具体的には例えば、メモリセルブロックのワード線
終端側にダミーセルとダミービット線とを配置し、メモ
リセルブロックの一つのビット線が選択されたときに、
参照電位に設定されたダミービット線との比較により選
択ビット線の“Ｈ”，“Ｌ”を検出する、という方式が
用いられる。
【０００３】
【発明が解決しようとする課題】従来のセンス方式で
は、ダミーセルとダミービット線がメモリブロックの端
に配置されるため、メモリセルアレイの容量が大きくな
ると次のような問題が生じる。第１に、基板等からのノ
イズがある場合、ダミーセルと選択されたメモリセルが
近ければノイズの影響はある程度相殺されるが、ダミー
セルから離れた位置のメモリセルが選択されたときには
局所的ノイズの影響が異なり、誤動作の原因となる。第
２に、ワード線はメモリトランジスタの多結晶シリコン
ゲートを連続的に配設して形成されるため抵抗が大き
く、ダミービット線に近い位置のメモリセルが選択され
たときと、ダミービット線から離れた位置のメモリセル
が選択されたときとでは、ワード線遅延が大きく異な
り、これも誤動作の原因となる。
は、ダミーセルとダミービット線がメモリブロックの端
に配置されるため、メモリセルアレイの容量が大きくな
ると次のような問題が生じる。第１に、基板等からのノ
イズがある場合、ダミーセルと選択されたメモリセルが
近ければノイズの影響はある程度相殺されるが、ダミー
セルから離れた位置のメモリセルが選択されたときには
局所的ノイズの影響が異なり、誤動作の原因となる。第
２に、ワード線はメモリトランジスタの多結晶シリコン
ゲートを連続的に配設して形成されるため抵抗が大き
く、ダミービット線に近い位置のメモリセルが選択され
たときと、ダミービット線から離れた位置のメモリセル
が選択されたときとでは、ワード線遅延が大きく異な
り、これも誤動作の原因となる。
【０００４】この発明は、上記事情を考慮してなされた
もので、ノイズやワード線遅延の影響による誤動作を防
止できる半導体記憶装置を提供することを目的としてい
る。
もので、ノイズやワード線遅延の影響による誤動作を防
止できる半導体記憶装置を提供することを目的としてい
る。
【０００５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数本ずつの互いに交差するビット線とワー
ド線、およびこれらのビット線とワード線により選択さ
れる二値データが不揮発に書き込まれたＭＯＳトランジ
スタからなる複数のメモリセルを有するメモリセルアレ
イと、前記複数本のビット線の一端側にそれぞれ接続さ
れた、前記メモリセルに比べてオン抵抗の大きいＭＯＳ
トランジスタからなるダミーセルと、前記メモリセルア
レイの互いに隣接する２本のビット線の一方をデータが
読み出される選択状態、他方を非選択状態にすると同時
に、前記非選択状態のビット線をダミービット線として
このダミービット線につながる前記ダミーセルをオン駆
動するビット線選択手段と、前記選択状態のビット線と
これに隣接する前記ダミービット線の電位差を検出する
差動型センス回路と、前記２本のビット線のいずれが選
択状態になるかに応じて前記差動型センス回路により読
み出される出力を反転させるデータ反転手段とを有する
ことを特徴としている。
憶装置は、複数本ずつの互いに交差するビット線とワー
ド線、およびこれらのビット線とワード線により選択さ
れる二値データが不揮発に書き込まれたＭＯＳトランジ
スタからなる複数のメモリセルを有するメモリセルアレ
イと、前記複数本のビット線の一端側にそれぞれ接続さ
れた、前記メモリセルに比べてオン抵抗の大きいＭＯＳ
トランジスタからなるダミーセルと、前記メモリセルア
レイの互いに隣接する２本のビット線の一方をデータが
読み出される選択状態、他方を非選択状態にすると同時
に、前記非選択状態のビット線をダミービット線として
このダミービット線につながる前記ダミーセルをオン駆
動するビット線選択手段と、前記選択状態のビット線と
これに隣接する前記ダミービット線の電位差を検出する
差動型センス回路と、前記２本のビット線のいずれが選
択状態になるかに応じて前記差動型センス回路により読
み出される出力を反転させるデータ反転手段とを有する
ことを特徴としている。
【０００６】この発明において好ましくは、前記メモリ
セルは複数のＭＯＳトランジスタが直列接続されたＮＡ
ＮＤ型セルであって、隣接する２本のビット線のそれぞ
れに沿って、ワード線により共通に駆動される２個ずつ
のＮＡＮＤ型セルが配置され、かつ、前記ビット線選択
手段は、前記２個ずつのＮＡＮＤ型セルと前記２本のビ
ット線との間にそれぞれ設けられて、４個のＮＡＮＤ型
セルの一つのデータを選択して前記２本のビット線の一
方に読み出すための４段のＭＯＳトランジスタからなる
選択ゲートを有するものとする。
セルは複数のＭＯＳトランジスタが直列接続されたＮＡ
ＮＤ型セルであって、隣接する２本のビット線のそれぞ
れに沿って、ワード線により共通に駆動される２個ずつ
のＮＡＮＤ型セルが配置され、かつ、前記ビット線選択
手段は、前記２個ずつのＮＡＮＤ型セルと前記２本のビ
ット線との間にそれぞれ設けられて、４個のＮＡＮＤ型
セルの一つのデータを選択して前記２本のビット線の一
方に読み出すための４段のＭＯＳトランジスタからなる
選択ゲートを有するものとする。
【０００７】この発明によると、専用のダミービット線
を配設することなく、メモリセルデータが読出される選
択状態のビット線に隣接するビット線を非選択状態とし
て、この非選択状態のビット線がダミービット線として
用いられる。従って、対となる選択ビット線とダミービ
ット線とは常に近接した位置にあり、基板ノイズ等の影
響が相殺され、ワード線遅延の影響もなくなって、誤動
作が防止される。またダミーセルとして、メモリセルよ
りオン抵抗の大きい一つのＭＯＳトランジスタを各ビッ
ト線に接続することにより、選択ビット線に隣接する非
選択ビット線をダミービット線として用いて、データ
“０”，“１”の判別を行うことが可能となる。
を配設することなく、メモリセルデータが読出される選
択状態のビット線に隣接するビット線を非選択状態とし
て、この非選択状態のビット線がダミービット線として
用いられる。従って、対となる選択ビット線とダミービ
ット線とは常に近接した位置にあり、基板ノイズ等の影
響が相殺され、ワード線遅延の影響もなくなって、誤動
作が防止される。またダミーセルとして、メモリセルよ
りオン抵抗の大きい一つのＭＯＳトランジスタを各ビッ
ト線に接続することにより、選択ビット線に隣接する非
選択ビット線をダミービット線として用いて、データ
“０”，“１”の判別を行うことが可能となる。
【０００８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図４は、この発明の一実施例によ
るＮＡＮＤ型マスクＲＯＭのブロック構成であり、マス
クプログラミングによって二値データが書き込まれたメ
モリセルアレイ１、アドレスを取り込むアドレスバッフ
ァ２、取り込まれたアドレスをデコードするアドレスデ
コーダ３、メモリセルアレイ１のビット線選択を行うカ
ラムセレクタ４、選択されたビット線のデータを読み出
すセンス回路５および出力回路６により構成される。
の実施例を説明する。図４は、この発明の一実施例によ
るＮＡＮＤ型マスクＲＯＭのブロック構成であり、マス
クプログラミングによって二値データが書き込まれたメ
モリセルアレイ１、アドレスを取り込むアドレスバッフ
ァ２、取り込まれたアドレスをデコードするアドレスデ
コーダ３、メモリセルアレイ１のビット線選択を行うカ
ラムセレクタ４、選択されたビット線のデータを読み出
すセンス回路５および出力回路６により構成される。
【０００９】図１は、メモリセルアレイ１の要部構成を
示している。複数本ずつのビット線ＢＬ（図では、隣接
する２本のビット線ＢＬ１，ＢＬ２のみを示す）とワー
ド線ＷＬ（ＷＬ０，ＷＬ１，…）が互いに交差して配設
され、これらのビット線ＢＬとワード線ＷＬにより選択
されるメモリセルＭＣ（ＭＣ１，ＭＣ２，…）がマトリ
クス配列されている。各メモリセルＭＣは、この例で
は、１６個のｎチャネルＭＯＳトランジスタＭ１０，Ｍ
１１，…が直列接続された１６段ＮＡＮＤ型セルを構成
して、各ビット線ＢＬに沿って２個ずつ配置されてい
る。これらの各メモリセルＭＣの横方向に並ぶＭＯＳト
ランジスタは、それらのゲート電極を連続的に配設して
得られる一つのワード線ＷＬにより共通に駆動される。
メモリセルＭＣのＭＯＳトランジスタは、マスクプログ
ラミングにより、データ“０”，“１”にそれぞれ対応
してエンハンスメント（Ｅ）型，デプレション（Ｄ）型
に設定されている。
示している。複数本ずつのビット線ＢＬ（図では、隣接
する２本のビット線ＢＬ１，ＢＬ２のみを示す）とワー
ド線ＷＬ（ＷＬ０，ＷＬ１，…）が互いに交差して配設
され、これらのビット線ＢＬとワード線ＷＬにより選択
されるメモリセルＭＣ（ＭＣ１，ＭＣ２，…）がマトリ
クス配列されている。各メモリセルＭＣは、この例で
は、１６個のｎチャネルＭＯＳトランジスタＭ１０，Ｍ
１１，…が直列接続された１６段ＮＡＮＤ型セルを構成
して、各ビット線ＢＬに沿って２個ずつ配置されてい
る。これらの各メモリセルＭＣの横方向に並ぶＭＯＳト
ランジスタは、それらのゲート電極を連続的に配設して
得られる一つのワード線ＷＬにより共通に駆動される。
メモリセルＭＣのＭＯＳトランジスタは、マスクプログ
ラミングにより、データ“０”，“１”にそれぞれ対応
してエンハンスメント（Ｅ）型，デプレション（Ｄ）型
に設定されている。
【００１０】各メモリセルＭＣは、選択ゲートＳＧ（Ｓ
Ｇ１〜ＳＧ４）を介してそれぞれビット線ＢＬに接続さ
れている。選択ゲートＳＧはそれぞれ、４個の選択信号
Ｓ１〜Ｓ４により駆動される４段のｎチャネルＭＯＳト
ランジスタＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜
Ｓ３４，Ｓ４１〜Ｓ４４により構成されている。各選択
ゲートＳＧのなかでは、１個がＥ型ＭＯＳトランジスタ
であり、残りの３個がＤ型ＭＯＳトランジスタ（ゲート
部にハッチングを施して示す）である。即ち、選択ゲー
トＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４について、それぞれ
選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４により駆動されるトラ
ンジスタＳ１１，Ｓ２２，Ｓ３３，Ｓ４４がＥ型となっ
ている。
Ｇ１〜ＳＧ４）を介してそれぞれビット線ＢＬに接続さ
れている。選択ゲートＳＧはそれぞれ、４個の選択信号
Ｓ１〜Ｓ４により駆動される４段のｎチャネルＭＯＳト
ランジスタＳ１１〜Ｓ１４，Ｓ２１〜Ｓ２４，Ｓ３１〜
Ｓ３４，Ｓ４１〜Ｓ４４により構成されている。各選択
ゲートＳＧのなかでは、１個がＥ型ＭＯＳトランジスタ
であり、残りの３個がＤ型ＭＯＳトランジスタ（ゲート
部にハッチングを施して示す）である。即ち、選択ゲー
トＳＧ１，ＳＧ２，ＳＧ３，ＳＧ４について、それぞれ
選択信号Ｓ１，Ｓ２，Ｓ３，Ｓ４により駆動されるトラ
ンジスタＳ１１，Ｓ２２，Ｓ３３，Ｓ４４がＥ型となっ
ている。
【００１１】上述の４段の選択ゲートＳＧは、隣接する
二つのビット線ＢＬ１，ＢＬ２の一方をメモリセルデー
タが読み出される選択状態、他方を非選択状態とするた
めのビット線選択手段の一部を構成しており、非選択状
態のビット線がダミービット線として用いられる。即
ち、選択信号Ｓ１又はＳ２が“Ｈ”、選択信号Ｓ３とＳ
４が“Ｌ”のとき、メモリセルＭＣ１又はＭＣ２のデー
タがビット線ＢＬ１に読み出され、このときビット線Ｂ
Ｌ２は非選択状態となり、選択信号Ｓ３又はＳ４が
“Ｈ”、選択信号Ｓ１とＳ２が“Ｌ”のとき、メモリセ
ルＭＣ３又はＭＣ４のデータがビット線ＢＬ２に読み出
され、このときビット線ＢＬ１は非選択状態となる。
二つのビット線ＢＬ１，ＢＬ２の一方をメモリセルデー
タが読み出される選択状態、他方を非選択状態とするた
めのビット線選択手段の一部を構成しており、非選択状
態のビット線がダミービット線として用いられる。即
ち、選択信号Ｓ１又はＳ２が“Ｈ”、選択信号Ｓ３とＳ
４が“Ｌ”のとき、メモリセルＭＣ１又はＭＣ２のデー
タがビット線ＢＬ１に読み出され、このときビット線Ｂ
Ｌ２は非選択状態となり、選択信号Ｓ３又はＳ４が
“Ｈ”、選択信号Ｓ１とＳ２が“Ｌ”のとき、メモリセ
ルＭＣ３又はＭＣ４のデータがビット線ＢＬ２に読み出
され、このときビット線ＢＬ１は非選択状態となる。
【００１２】ビット線ＢＬの端部には、ダミーセルＤＭ
（ＤＭ１，ＤＭ２）が接続されている。ビット線ＢＬ１
側のダミーセルＤＭ１は、選択信号Ｓ３又はＳ４により
駆動されるＥ型のｎチャネルＭＯＳトランジスタであ
り、ビット線ＢＬ２側のダミーセルＤＭ２は選択信号Ｓ
１又はＳ２により駆動されるＥ型のｎチャネルＭＯＳト
ランジスタである。即ち、ビット線ＢＬ１が選択状態に
なるときに、非選択状態のビット線ＢＬ２側のダミーセ
ルＤＭ２がオン駆動され、ビット線ＢＬ２が選択状態に
なるときに、非選択状態のビット線ＢＬ１側のダミーセ
ルＤＭ１がオン駆動されるようになっている。ビット線
ＢＬの端部にはまた、読出しサイクルに入る前にビット
線ＢＬをＶDD／２にプリチャージするためのプリチャー
ジ用ＭＯＳトランジスタＱ１，Ｑ２が設けられている。
（ＤＭ１，ＤＭ２）が接続されている。ビット線ＢＬ１
側のダミーセルＤＭ１は、選択信号Ｓ３又はＳ４により
駆動されるＥ型のｎチャネルＭＯＳトランジスタであ
り、ビット線ＢＬ２側のダミーセルＤＭ２は選択信号Ｓ
１又はＳ２により駆動されるＥ型のｎチャネルＭＯＳト
ランジスタである。即ち、ビット線ＢＬ１が選択状態に
なるときに、非選択状態のビット線ＢＬ２側のダミーセ
ルＤＭ２がオン駆動され、ビット線ＢＬ２が選択状態に
なるときに、非選択状態のビット線ＢＬ１側のダミーセ
ルＤＭ１がオン駆動されるようになっている。ビット線
ＢＬの端部にはまた、読出しサイクルに入る前にビット
線ＢＬをＶDD／２にプリチャージするためのプリチャー
ジ用ＭＯＳトランジスタＱ１，Ｑ２が設けられている。
【００１３】図２は、メモリセルＭＣとダミーセルＤＭ
のレイアウトを示している。“０”データと“１”デー
タが読み出されるときの選択ビット線の電位変化に対し
て、ダミービット線がそれらの中間の電位変化を示すよ
うに、メモリセルＭＣとダミーセルＤＭが設計される。
図示のように、メモリセルＭＣは１６段のＭＯＳトラン
ジスタが基本であり、これに選択ゲートＳＧの４段のＭ
ＯＳトランジスタが付加されるから、ダミーセルＤＭ
は、選択ゲートＳＧを含めたメモリセルＭＣに比べてオ
ン抵抗が大きい、チャネル長の長い一つのｎチャネルＭ
ＯＳトランジスタにより構成される。具体的には、メモ
リセルＭＣ側の各トランジスタのチャネル長をＬ１、チ
ャネル幅をＷ１とし、ダミーセルＤＭのチャネル長をＬ
２、チャネル幅をＷ２としたとき、 Ｌ１×２０／Ｗ１＜Ｌ２／Ｗ２ なる寸法関係を満たすようにする。
のレイアウトを示している。“０”データと“１”デー
タが読み出されるときの選択ビット線の電位変化に対し
て、ダミービット線がそれらの中間の電位変化を示すよ
うに、メモリセルＭＣとダミーセルＤＭが設計される。
図示のように、メモリセルＭＣは１６段のＭＯＳトラン
ジスタが基本であり、これに選択ゲートＳＧの４段のＭ
ＯＳトランジスタが付加されるから、ダミーセルＤＭ
は、選択ゲートＳＧを含めたメモリセルＭＣに比べてオ
ン抵抗が大きい、チャネル長の長い一つのｎチャネルＭ
ＯＳトランジスタにより構成される。具体的には、メモ
リセルＭＣ側の各トランジスタのチャネル長をＬ１、チ
ャネル幅をＷ１とし、ダミーセルＤＭのチャネル長をＬ
２、チャネル幅をＷ２としたとき、 Ｌ１×２０／Ｗ１＜Ｌ２／Ｗ２ なる寸法関係を満たすようにする。
【００１４】ビット線データを読み出すセンス回路５に
は、この実施例では図３に示すような差動型センスアン
プ５１を用いている。図３では、図１における対をなす
ビット線ＢＬ１，ＢＬ２がカラムセレクタ４により選択
されて差動型センスアンプ５１に接続された場合を示し
ている。この差動型センスアンプ５１は、ｐチャネルＭ
ＯＳトランジスタＱ１１，Ｑ１２とｎチャネルＭＯＳト
ランジスタＱ２１，Ｑ２２からなるＣＭＯＳフリップフ
ロップにより構成されている。ＭＯＳトランジスタＱ１
１，Ｑ１２のソースと電源ＶDDの間には活性化用のｐチ
ャネルＭＯＳトランジスタＱ１３が設けられ、ＭＯＳト
ランジスタＱ２１，Ｑ２２のソースと接地ＶSSの間には
同様に活性化用のｎチャネルＭＯＳトランジスタＱ２３
が設けられている。
は、この実施例では図３に示すような差動型センスアン
プ５１を用いている。図３では、図１における対をなす
ビット線ＢＬ１，ＢＬ２がカラムセレクタ４により選択
されて差動型センスアンプ５１に接続された場合を示し
ている。この差動型センスアンプ５１は、ｐチャネルＭ
ＯＳトランジスタＱ１１，Ｑ１２とｎチャネルＭＯＳト
ランジスタＱ２１，Ｑ２２からなるＣＭＯＳフリップフ
ロップにより構成されている。ＭＯＳトランジスタＱ１
１，Ｑ１２のソースと電源ＶDDの間には活性化用のｐチ
ャネルＭＯＳトランジスタＱ１３が設けられ、ＭＯＳト
ランジスタＱ２１，Ｑ２２のソースと接地ＶSSの間には
同様に活性化用のｎチャネルＭＯＳトランジスタＱ２３
が設けられている。
【００１５】差動型センスアンプ５１と出力ビット線Ｄ
ＢＬ１，ＤＢＬ２の間には、出力回路６の一部を構成す
る出力セレクタ６１が設けられている。この出力セレク
タ６１は、対をなすビット線ＢＬ１，ＢＬ２のいずれが
選択状態であるかに応じて出力データを反転させるデー
タ反転回路であって、図示のように、クロックＡ，Ｂに
より制御されるクロックドインバータにより構成され
る。クロックＡは、選択信号Ｓ１又はＳ２が“Ｈ”にな
ったときに“Ｈ”、クロックＢは、選択信号Ｓ３又はＳ
４が“Ｈ”になったときに“Ｈ”になる相補的クロック
であり、これにより、差動型センスアンプ５１の
“Ｈ”，“Ｌ”出力をそのまま出力ビット線ＤＢＬ１，
ＤＢＬ２に転送するか、切替えて出力ビット線ＤＢＬ
１，ＤＢＬ２に転送するかが選択される。
ＢＬ１，ＤＢＬ２の間には、出力回路６の一部を構成す
る出力セレクタ６１が設けられている。この出力セレク
タ６１は、対をなすビット線ＢＬ１，ＢＬ２のいずれが
選択状態であるかに応じて出力データを反転させるデー
タ反転回路であって、図示のように、クロックＡ，Ｂに
より制御されるクロックドインバータにより構成され
る。クロックＡは、選択信号Ｓ１又はＳ２が“Ｈ”にな
ったときに“Ｈ”、クロックＢは、選択信号Ｓ３又はＳ
４が“Ｈ”になったときに“Ｈ”になる相補的クロック
であり、これにより、差動型センスアンプ５１の
“Ｈ”，“Ｌ”出力をそのまま出力ビット線ＤＢＬ１，
ＤＢＬ２に転送するか、切替えて出力ビット線ＤＢＬ
１，ＤＢＬ２に転送するかが選択される。
【００１６】なお出力セレクタ６１は、差動型センスア
ンプ５１の出力側ではなく、図６に示すように、差動型
センスアンプ５１の入力側に、カラムセレクタ４の一部
として配置してもよい。図６では、出力セレクタ６１
を、図３より簡単に、ｎチャネルＭＯＳトランジスタＱ
２４，Ｑ２５，Ｑ２６，Ｑ２７からなる転送ゲートを用
いて構成した例を示している。
ンプ５１の出力側ではなく、図６に示すように、差動型
センスアンプ５１の入力側に、カラムセレクタ４の一部
として配置してもよい。図６では、出力セレクタ６１
を、図３より簡単に、ｎチャネルＭＯＳトランジスタＱ
２４，Ｑ２５，Ｑ２６，Ｑ２７からなる転送ゲートを用
いて構成した例を示している。
【００１７】この様に構成されたマスクＲＯＭの動作を
図５を用いて説明する。プリチャージ信号ＰＲＥが
“Ｈ”の間、プリチャージ用ＭＯＳトランジスタＱ１，
Ｑ２がオンとなり、その間センスアンプ５１は非活性で
あって、ビット線ＢＬはＶDD／２にプリチャージされ
る。読出しアドレスが取り込まれると例えばアドレス遷
移検出により、タイミングｔ１でプリチャージ信号ＰＲ
Ｅが“Ｌ”になりビット線ＢＬがフローティング状態の
読出しサイクルに入る。
図５を用いて説明する。プリチャージ信号ＰＲＥが
“Ｈ”の間、プリチャージ用ＭＯＳトランジスタＱ１，
Ｑ２がオンとなり、その間センスアンプ５１は非活性で
あって、ビット線ＢＬはＶDD／２にプリチャージされ
る。読出しアドレスが取り込まれると例えばアドレス遷
移検出により、タイミングｔ１でプリチャージ信号ＰＲ
Ｅが“Ｌ”になりビット線ＢＬがフローティング状態の
読出しサイクルに入る。
【００１８】タイミングｔ２でアドレスデコーダ３によ
り、選択信号Ｓ１〜Ｓ４のいずれかが“Ｈ”になり、１
６本のワード線ＷＬは選択されたものが“Ｌ”、残りの
非選択ワード線が全て“Ｈ”になる。図５では、選択信
号Ｓ１が“Ｈ”になる場合を示しており、これにより、
選択ゲートＳＧ１の全てのトランジスタＳ１１〜Ｓ１４
がオンして、図１に示す４個のメモリセルＭＣ１〜ＭＣ
４のうち、ＭＣ１が選択されてそのデータがビット線Ｂ
Ｌ１に読み出される。即ち、隣接する二つのビット線Ｂ
Ｌ１，ＢＬ２のうち、ＢＬ１が選択状態となり、ＢＬ２
は非選択状態に保持されてこれがダミービット線とな
る。また選択信号Ｓ１によって同時に、ダミーセルＤＭ
１，ＤＭ２のうちＤＭ２がオン駆動される。
り、選択信号Ｓ１〜Ｓ４のいずれかが“Ｈ”になり、１
６本のワード線ＷＬは選択されたものが“Ｌ”、残りの
非選択ワード線が全て“Ｈ”になる。図５では、選択信
号Ｓ１が“Ｈ”になる場合を示しており、これにより、
選択ゲートＳＧ１の全てのトランジスタＳ１１〜Ｓ１４
がオンして、図１に示す４個のメモリセルＭＣ１〜ＭＣ
４のうち、ＭＣ１が選択されてそのデータがビット線Ｂ
Ｌ１に読み出される。即ち、隣接する二つのビット線Ｂ
Ｌ１，ＢＬ２のうち、ＢＬ１が選択状態となり、ＢＬ２
は非選択状態に保持されてこれがダミービット線とな
る。また選択信号Ｓ１によって同時に、ダミーセルＤＭ
１，ＤＭ２のうちＤＭ２がオン駆動される。
【００１９】メモリセルＭＣ１の選択されたデータが
“０”（選択メモリＭＯＳトランジスタがＥ型）のとき
は、ビット線ＢＬ１の電流引き込みは殆どなく、データ
が“１”（選択メモリＭＯＳトランジスタがＤ型）のと
きはビット線ＢＬ１の電流引き込みが生じる。ダミーセ
ルＤＭ２が接続された非選択状態のビット線ＢＬ２側で
は、ダミーセルＤＭ２による電流引き込みが生じる。ダ
ミー側のビット線ＢＬ２の電位変化は、選択ビット線Ｂ
Ｌ１のデータ“０”のときの電位変化と、データ“１”
のときの電位変化の中間の電位変化を示すように予め設
定されているから、図５に示したように、データ
“０”，“１”に応じて、ＶDD／２にプリチャージされ
たビット線ＢＬ１，ＢＬ２が電位変化する。
“０”（選択メモリＭＯＳトランジスタがＥ型）のとき
は、ビット線ＢＬ１の電流引き込みは殆どなく、データ
が“１”（選択メモリＭＯＳトランジスタがＤ型）のと
きはビット線ＢＬ１の電流引き込みが生じる。ダミーセ
ルＤＭ２が接続された非選択状態のビット線ＢＬ２側で
は、ダミーセルＤＭ２による電流引き込みが生じる。ダ
ミー側のビット線ＢＬ２の電位変化は、選択ビット線Ｂ
Ｌ１のデータ“０”のときの電位変化と、データ“１”
のときの電位変化の中間の電位変化を示すように予め設
定されているから、図５に示したように、データ
“０”，“１”に応じて、ＶDD／２にプリチャージされ
たビット線ＢＬ１，ＢＬ２が電位変化する。
【００２０】したがって、アドレス遷移から所定遅延時
間後のタイミングｔ３で、センスアンプ活性化信号ＳＥ
Ｎ，ＳＥＰがそれぞれ“Ｈ”，“Ｌ”になって差動型セ
ンスアンプ５１が活性化されると、ビット線ＢＬ１，Ｂ
Ｌ２間の微小な電位差が拡大検出され、読出しデータに
応じて一方が“Ｈ”（＝ＶDD），他方が“Ｌ”（＝ＶS
S）になる。差動型センスアンプ５１において確定した
データは、ビット線ＢＬ１，ＢＬ２のいずれが選択ビッ
ト線であるかに応じて、セレクタ６１で切替えられて出
力ビット線ＤＢＬ１，ＤＢＬ２に転送される。
間後のタイミングｔ３で、センスアンプ活性化信号ＳＥ
Ｎ，ＳＥＰがそれぞれ“Ｈ”，“Ｌ”になって差動型セ
ンスアンプ５１が活性化されると、ビット線ＢＬ１，Ｂ
Ｌ２間の微小な電位差が拡大検出され、読出しデータに
応じて一方が“Ｈ”（＝ＶDD），他方が“Ｌ”（＝ＶS
S）になる。差動型センスアンプ５１において確定した
データは、ビット線ＢＬ１，ＢＬ２のいずれが選択ビッ
ト線であるかに応じて、セレクタ６１で切替えられて出
力ビット線ＤＢＬ１，ＤＢＬ２に転送される。
【００２１】以上のようにこの実施例によれば、隣接す
る２本のビット線の一方が選択状態となるときに他方が
非選択状態になって、この非選択状態のビット線がダミ
ービット線として用いられ、隣接ビット線間で差動的に
データセンスがなされる。従って、ワード線の端部に専
用のダミービット線が配設される従来の方式と異なり、
選択ビット線とダミービット線とが大きく離れることは
なく、基板ノイズが発生した場合にも誤動作が発生しに
くい。同様の理由で、ワード線遅延の影響による誤動作
も防止される。
る２本のビット線の一方が選択状態となるときに他方が
非選択状態になって、この非選択状態のビット線がダミ
ービット線として用いられ、隣接ビット線間で差動的に
データセンスがなされる。従って、ワード線の端部に専
用のダミービット線が配設される従来の方式と異なり、
選択ビット線とダミービット線とが大きく離れることは
なく、基板ノイズが発生した場合にも誤動作が発生しに
くい。同様の理由で、ワード線遅延の影響による誤動作
も防止される。
【００２２】実施例では、差動型センスアンプとして通
常ＤＲＡＭにおいて用いられているのと同様のフリップ
フロップ型センスアンプを用いたが、図７に示すよう
に、プリセンスアンプ７１ａ，７１ｂと差動アンプ７２
とからなる差動型センスアンプを用いることもできる。
プリセンスアンプ７１ａ，７１ｂはそれぞれ、ソースが
電源に接続されたプルアップ用ｐチャネルＭＯＳトラン
ジスタＱ３１，Ｑ４１と、ソースがビット線ＢＬ１，Ｂ
Ｌ２につながるｎチャネルＭＯＳトランジスタＱ３２，
Ｑ４２を有し、ＭＯＳトランジスタＱ３２，Ｑ４２のソ
ース・ゲート間には、データセンス時のビット線レベル
の変化を抑制するための負帰還回路を構成するインバー
タＩ１，Ｉ２が設けられて、電流検出回路を構成してい
る。この差動型センスアンプを用いると、ビット線をＶ
DD，ＶSSまでスイングさせることなく、データ読出しを
行うことができる。
常ＤＲＡＭにおいて用いられているのと同様のフリップ
フロップ型センスアンプを用いたが、図７に示すよう
に、プリセンスアンプ７１ａ，７１ｂと差動アンプ７２
とからなる差動型センスアンプを用いることもできる。
プリセンスアンプ７１ａ，７１ｂはそれぞれ、ソースが
電源に接続されたプルアップ用ｐチャネルＭＯＳトラン
ジスタＱ３１，Ｑ４１と、ソースがビット線ＢＬ１，Ｂ
Ｌ２につながるｎチャネルＭＯＳトランジスタＱ３２，
Ｑ４２を有し、ＭＯＳトランジスタＱ３２，Ｑ４２のソ
ース・ゲート間には、データセンス時のビット線レベル
の変化を抑制するための負帰還回路を構成するインバー
タＩ１，Ｉ２が設けられて、電流検出回路を構成してい
る。この差動型センスアンプを用いると、ビット線をＶ
DD，ＶSSまでスイングさせることなく、データ読出しを
行うことができる。
【００２３】また実施例では、ＮＡＮＤ型マスクＲＯＭ
を説明したが、この発明はこれに限られるものではな
く、ＮＯＲ型マスクＲＯＭは勿論、フィールドプログラ
マブルＲＯＭ等、不揮発に二値データ記憶がなされる他
の半導体記憶装置に同様に適用することができる。
を説明したが、この発明はこれに限られるものではな
く、ＮＯＲ型マスクＲＯＭは勿論、フィールドプログラ
マブルＲＯＭ等、不揮発に二値データ記憶がなされる他
の半導体記憶装置に同様に適用することができる。
【００２４】
【発明の効果】以上述べたようにこの発明によれば、不
揮発にデータが書き込まれたＭＯＳトランジスタからな
るメモリセルを有する半導体記憶装置において、ビット
線の一端側にメモリセルに比べてオン抵抗の大きいＭＯ
Ｓトランジスタからなるダミーセルを配置して、互いに
隣接する２本のビット線の一方をデータが読み出される
選択状態、他方を非選択状態として、非選択状態のビッ
ト線をダミービット線としてデータセンスを行うことに
より、基板ノイズの影響やワード線遅延の影響を低減す
ることができる。
揮発にデータが書き込まれたＭＯＳトランジスタからな
るメモリセルを有する半導体記憶装置において、ビット
線の一端側にメモリセルに比べてオン抵抗の大きいＭＯ
Ｓトランジスタからなるダミーセルを配置して、互いに
隣接する２本のビット線の一方をデータが読み出される
選択状態、他方を非選択状態として、非選択状態のビッ
ト線をダミービット線としてデータセンスを行うことに
より、基板ノイズの影響やワード線遅延の影響を低減す
ることができる。
【図１】 この発明の一実施例のマスクＲＯＭのメモリ
セルアレイを示す。
セルアレイを示す。
【図２】 同実施例のメモリセルとダミーセルのレイア
ウトを示す。
ウトを示す。
【図３】 同実施例の差動型センスアンプとセレクタの
構成を示す。
構成を示す。
【図４】 同実施例のブロック構成を示す。
【図５】 同実施例の動作を説明するためのタイミング
図である。
図である。
【図６】 差動型センスアンプとセレクタの他の配置例
を示す。
を示す。
【図７】 他の実施例の差動型センスアンプを示す。
１…メモリセルアレイ、２…アドレスバッファ、３…ア
ドレスデコーダ、４…カラムセレクタ、５…センス回
路、６…出力回路、ＭＣ…メモリセル、ＳＧ…選択ゲー
ト、ＤＭ…ダミーセル、ＢＬ…ビット線、ＷＬ…ワード
線、５１…差動型センスアンプ、６１…出力セレクタ。
ドレスデコーダ、４…カラムセレクタ、５…センス回
路、６…出力回路、ＭＣ…メモリセル、ＳＧ…選択ゲー
ト、ＤＭ…ダミーセル、ＢＬ…ビット線、ＷＬ…ワード
線、５１…差動型センスアンプ、６１…出力セレクタ。
Claims (2)
- 【請求項１】 複数本ずつの互いに交差するビット線と
ワード線、およびこれらのビット線とワード線により選
択される二値データが不揮発に書き込まれたＭＯＳトラ
ンジスタからなる複数のメモリセルを有するメモリセル
アレイと、 前記複数本のビット線の一端側にそれぞれ接続された、
前記メモリセルに比べてオン抵抗の大きいＭＯＳトラン
ジスタからなるダミーセルと、 前記メモリセルアレイの互いに隣接する２本のビット線
の一方をデータが読み出される選択状態、他方を非選択
状態にすると同時に、前記非選択状態のビット線をダミ
ービット線としてこのダミービット線につながる前記ダ
ミーセルをオン駆動するビット線選択手段と、 前記選択状態のビット線とこれに隣接する前記ダミービ
ット線の電位差を検出する差動型センス回路と、 前記２本のビット線のいずれが選択状態になるかに応じ
て前記差動型センス回路により読み出される出力を反転
させるデータ反転手段とを有することを特徴とする半導
体記憶装置。 - 【請求項２】 前記メモリセルは複数のＭＯＳトランジ
スタが直列接続されたＮＡＮＤ型セルであって、隣接す
る２本のビット線のそれぞれに沿って、ワード線により
共通に駆動される２個ずつのＮＡＮＤ型セルが配置さ
れ、かつ、 前記ビット線選択手段は、前記２個ずつのＮＡＮＤ型セ
ルと前記２本のビット線との間にそれぞれ設けられて、
４個のＮＡＮＤ型セルの一つのデータを選択して前記２
本のビット線の一方に読み出すための４段のＭＯＳトラ
ンジスタからなる選択ゲートを有することを特徴とする
請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35044996A JP3921718B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35044996A JP3921718B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199280A true JPH10199280A (ja) | 1998-07-31 |
| JP3921718B2 JP3921718B2 (ja) | 2007-05-30 |
Family
ID=18410576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35044996A Expired - Fee Related JP3921718B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3921718B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580649B2 (en) | 2001-11-02 | 2003-06-17 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US7239556B2 (en) | 2004-02-17 | 2007-07-03 | Kabushiki Kaisha Toshiba | NAND-structured flash memory |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| US8089811B2 (en) | 2008-10-20 | 2012-01-03 | Samsung Electronics Co., Ltd. | Flash memory devices with memory cells strings including dummy transistors with selective threshold voltages |
-
1996
- 1996-12-27 JP JP35044996A patent/JP3921718B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580649B2 (en) | 2001-11-02 | 2003-06-17 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US7239556B2 (en) | 2004-02-17 | 2007-07-03 | Kabushiki Kaisha Toshiba | NAND-structured flash memory |
| US7630261B2 (en) | 2004-02-17 | 2009-12-08 | Kabushiki Kaisha Toshiba | Nand-structured flash memory |
| JP2010079953A (ja) * | 2008-09-24 | 2010-04-08 | Toshiba Corp | 半導体記憶装置 |
| US8089811B2 (en) | 2008-10-20 | 2012-01-03 | Samsung Electronics Co., Ltd. | Flash memory devices with memory cells strings including dummy transistors with selective threshold voltages |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3921718B2 (ja) | 2007-05-30 |
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