JP2004241110A - リード専用メモリー装置 - Google Patents

Abstract

【課題】工程ばらつきとは関係なく一定の基準電圧及びセンス増幅器イネーブル信号を発生することができるリード専用メモリー装置を提供する。
【解決手段】第２基準メモリーセル３０−２の基準ビットラインＲＢＬ１と基準仮想接地ラインＲＶＧＬ２との間に連結されているＮＭＯＳトランジスタを通じて基準ビットラインＲＢＬ１の電圧を変化させ、第２ダミーメモリーセル３０−３のトランジスターを通じてダミービットラインＤＢＬの電圧を変化させる。従って、基準電圧Ｖｒｅｆのレベル及びセンス増幅器イネーブル信号ＳＥＮの発生時点が一定になる。
【選択図】図３

Description

本発明はメモリー装置に関する。特にリード動作が可能なリード専用メモリー装置(Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ)に関する。

従来のリード専用メモリー装置のメモリーセルアレイは、プログラムのためのリード専用メモリーセルアレイ、基準電圧発生のための基準メモリーセルアレイ及びセンス増幅器イネーブル信号発生のためのダミーメモリーセルアレイで構成されている。

一般的に、基準メモリーセルアレイから発生される基準電圧のレベルは、リード専用メモリーセルアレイのビットラインに印加される「ハイ」レベルの信号と「ロー」レベルの信号の中間レベルで設定される。そして、ダミーメモリーセルアレイから発生される信号は、センス増幅器をイネーブルするためのセンスイネーブル信号である。

しかし、従来のリード専用メモリー装置は、ワードラインの各々に連結された基準メモリーセルアレイ及びダミーメモリーセルアレイのＮＭＯＳトランジスターが工程ばらつきによって異なった特性を有するため、基準メモリーセルアレイにより発生する基準電圧のレベル及びダミーメモリーセルアレイにより発生するセンス増幅器イネーブル信号の発生時点が異なる場合がある。これによって、データの読み出しエラーの発生率が高まるという問題点がある。

本発明の目的は、工程ばらつきとは関係なく一定の基準電圧及びセンス増幅器イネーブル信号を発生することのできるリード専用メモリー装置を提供することである。

前記目的を達成するための本発明のリード専用メモリー装置は、複数のワードライン、複数の第１ビットライン及び複数の第１仮想接地ラインの間にプログラムされている複数の第１リード専用メモリーセルと、基準ワードライン、複数の第２ビットライン及び複数の第２仮想接地ラインの間にプログラムされている複数の第２リード専用メモリーセルと、を備えたリード専用メモリーセルアレイと、複数の基準ワードライン、少なくとも一つの基準ビットライン及び少なくとも一つの基準仮想接地ラインの間にプログラムされている複数の第１基準メモリーセルと、前記基準ワードライン、前記少なくとも一つの基準ビットライン及び前記少なくとも一つの基準仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２基準メモリーセルと、を備えた基準メモリーセルアレイと、複数のダミーワードライン、少なくとも一つのダミービットライン及び少なくとも一つのダミー仮想接地ラインの間にプログラムされている複数の第１ダミーメモリーセルと、前記基準ワードライン、前記少なくとも一つのダミービットライン及び前記少なくとも一つのダミー仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２ダミーメモリーセルと、を備えたダミーメモリーセルアレイと、を備えることを特徴とする。

前記目的を達成するために本発明のリード専用メモリー装置は、複数のワードライン、複数の第１ビットライン及び複数の第１仮想接地ラインの間にプログラムされている複数の第１リード専用メモリーセルと、基準ワードライン、複数の第２ビットライン、及び複数の第２仮想接地ラインの間にプログラムされている複数の第２リード専用メモリーセルと、を備えたリード専用メモリーセルアレイと、複数の基準ワードライン、少なくとも一つの基準ビットライン及び少なくとも一つの基準仮想接地ラインの間にプログラムされている複数の第１基準メモリーセルと、前記基準ワードライン、前記少なくとも一つの基準ビットライン及び前記少なくとも一つの基準仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２基準メモリーセルと、を備えた基準メモリーセルアレイと、複数のダミーワードライン、少なくとも一つのダミービットライン及び少なくとも一つのダミー仮想接地ラインの間にプログラムされている複数の第１ダミーメモリーセルと、前記基準ワードライン、前記少なくとも一つのダミービットライン及び前記少なくとも一つのダミー仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２ダミーメモリーセルと、を備えたダミーメモリーセルアレイと、ローアドレスをデコーディングして前記複数のワードラインを選択するローデコーダーと、前記ローアドレスの入力を検出して前記基準ワードラインを選択する基準ワードライン選択回路と、コラムアドレスをデコーディングして前記複数の第１ビットラインと前記複数の第１仮想接地ラインとを選択する第１コラムデコーダー及び仮想接地ライン選択回路と、前記コラムアドレスの入力を検出して、前記少なくとも一つの基準ビットライン及び少なくとも一つのダミービットライン並びに前記少なくとも一つの基準仮想接地ライン及び少なくとも一つのダミー仮想接地ラインを選択する第２コラムデコーダー及び仮想接地ライン選択回路と、を備えることを特徴とする。

前記基準メモリーセルアレイは、前記複数の第１基準メモリーセルがデータ「１」でプログラムされ、前記複数の基準ワードラインが前記複数のワードラインの各々に連結されるか、電源電圧に連結されることを特徴にするか、または前記複数の基準ワードラインが接地電圧に連結されることを特徴とする。

そして、前記ダミーメモリーセルアレイは、前記複数の第１ダミーメモリーセルがデータ「１」でプログラムされ、前記複数のダミーワードラインが前記複数のワードラインの各々に連結されるか、電源電圧に連結されることを特徴とするか、または前記複数のダミーワードラインが接地電圧に連結されることを特徴とする。

また、前記複数の第２リード専用メモリーセルは、データ「１」でプログラムされ、前記複数の第２ビットラインは、前記複数の第１ビットラインの各々に連結され、前記複数の第２仮想接地ラインは前記複数の第１仮想接地ラインの各々に連結されたことを特徴とするか、または前記複数の第２リード専用メモリーセルはデータ「１」でプログラムされ、前記基準ワードラインに連結されるゲートを有するＮＭＯＳトランジスターで構成され、前記複数の第２ビットラインと前記複数の第２仮想接地ラインに接地電圧（または、電源電圧）を印加することを特徴とするか、または前記複数の第２リード専用メモリーセルは前記基準ワードラインに連結されるゲートを有するＮＭＯＳトランジスターで構成され前記複数の第２ビットラインと前記複数の第２仮想接地ラインに電圧を印加しないことを特徴とする。

従って、本発明のリード専用メモリー装置は、工程ばらつきとは関係なく一定の基準電圧を発生し、センス増幅器イネーブル信号の発生時点を一定にすることができる。

以下、添付された図面を参考して本発明の好適な実施の形態に係るリード専用メモリー装置を説明する。まず、従来のリード専用メモリー装置について説明する。

図１は、従来のリード専用メモリー装置の構成を示すブロック図であり、リード専用メモリーセルアレイ１０−１、基準メモリーセルアレイ１０−２及びダミーメモリーセルアレイ１０−３で構成されているメモリーセルアレイ、ローデコーダー１２、プリチャージ回路１４、データ転送回路及びマルチプレクサ（データ転送回路＆マルチプレクサ）１６、第１コラムデコーダー１８−１及び第２コラムデコーダー１８−２、第１仮想接地ライン選択回路２０−１及び第２仮想接地ライン選択回路２０−２、センス増幅器イネーブル回路２２、センス増幅器２４及び出力ドライバー２６で構成されている。

図１に示すブロックの各々の機能を以下のように説明する。

リード専用メモリーセルアレイ１０−１は、プログラムのためのメモリーセルアレイであり、仮想接地ラインＶＧＬ１〜ＶＧＬ（ｎ+１）の各々とビットラインＢＬ１〜ＢＬｎの各々とが縦の方向に交互に配置され、仮想接地ラインＶＧＬ１〜ＶＧＬ（ｎ+１）と直交する方向にワードラインＷＬ１〜ＷＬｍの各々が配置されており、ワードラインＷＬ１〜ＷＬｍの各々に連結されているゲートとビットラインＢＬ１〜ＢＬｎの各々に連結されているドレーンを有し、仮想接地ラインＶＧＬ１〜ＶＧＬ（ｎ+１）に連結されるかまたは連結されないソースを有するＮＭＯＳトランジスターで構成されている。すなわち、隣り合う二つのＮＭＯＳトランジスターのドレーンが一つのビットラインに共通で連結されている。そして、ＮＭＯＳトランジスターが仮想接地ラインに連結されている場合は、データ「０」でプログラムされている状態であり、連結されていない場合はデータ「１」でプログラムされている状態である。基準メモリーセルアレイ１０−２は、ワードラインＷＬ１〜ＷＬｍの各々に連結されているゲートと基準ビットラインＲＢＬ１、ＲＢＬ２の各々に連結されているドレーンを有し、基準仮想接地ラインＲＶＧＬ１、ＲＶＧＬ２に連結されているソースを有するＮＭＯＳトランジスターで構成されている。すなわち、基準メモリーセルアレイ１０−２のＮＭＯＳトランジスターは、すべてデータ「０」でプログラムされている。ダミーメモリーセルアレイ１０−３は、ワードラインＷＬ１〜ＷＬｍの各々に連結されているゲートとダミービットラインＤＢＬに連結されているドレーンとダミー仮想接地ラインＤＶＧＬに連結されているソースを有するＮＭＯＳトランジスターで構成されている。すなわち、ダミーメモリーセルアレイ１０−３のＮＭＯＳトランジスターは、基準メモリーセルアレイ１０−２のＮＭＯＳトランジスターと同様にすべてデータ「０」でプログラムされている。ローデコーダー１２は、ローアドレスＸＡ１〜ｋをデコーディングしてワードラインＷＬ１〜ＷＬｍを選択するための選択信号を発生する。プリチャージ回路１４は、リード動作が実行される前にビットラインＢＬ１〜ＢＬｎ、ＲＢＬ１、ＲＢＬ２、ＤＢＬと仮想接地ラインＶＧＬ１〜ＶＧＬｎ+１、ＲＶＧＬ１、ＲＶＧＬ２、ＤＶＧＬをプリチャージする。データ転送回路及びマルチプレクサ１６は、コラム選択信号Ｙ１〜Ｙｎ及びマルチプレクシング制御信号に応答してビットラインＢＬ１〜ＢＬｎから読み出されるデータを転送し、仮想接地ライン選択信号ＶＹ１〜ＶＹ（ｎ+１）及びマルチプレクシング制御信号に応答して仮想ビットラインＶＧＬ１〜ＶＧＬ（ｎ+１）に所定電圧Ｖｒを印加する。そして、基準コラム選択信号ＲＹ１に応答して基準仮想接地ラインＲＶＧＬ２に所定電圧Ｖｒを印加し、基準ビットラインＲＢＬ１を通じて基準電圧Ｖｒｅｆを出力する。また、ダミーコラム選択信号ＤＹに応答してダミー仮想接地ラインＤＶＧＬに所定電圧Ｖｒを印加し、ダミービットラインＤＢＬを通じて出力されるデータを出力する。第１コラムデコーダー１８−１は、コラムアドレスＹＡ１〜ｊをデコーディングしてコラム選択信号Ｙ１〜Ｙｎを発生する。第２コラムデコーダー１８−２は、コラムアドレスＹＡ１〜ｊの入力を検出すると基準コラム選択信号ＲＹ１及びダミーコラム選択信号ＤＹを発生し、基準コラム選択信号ＲＹ２は発生させない。第１仮想接地ライン選択信号２０−１は、コラムアドレスＹＡ１〜ｊのうち、最下位ビットアドレスをデコーディングして奇数または偶数番目の仮想接地ライン選択信号ＶＹ１〜ＶＹ（ｎ+１）を発生する。第２仮想接地ライン選択回路２０−２は、コラムアドレスＹＡ１〜ｊの入力を検出すると基準仮想接地ライン選択信号ＲＶＹ２及びダミー仮想接地ライン選択信号ＤＶＹを発生する。センス増幅器イネーブル回路２２は、ダミービットラインＤＢＬを通じて転送されるデータを入力してセンス増幅器イネーブル信号ＳＥＮを発生する。センス増幅器２４は、センス増幅器イネーブル信号ＳＥＮに応答してイネーブルされ、データ転送回路及びマルチプレクサ１６を通じて転送されるデータと基準電圧Ｖｒｅｆの差を増幅して増幅された信号を発生する。出力ドライバー２６は、センス増幅器２４から出力される増幅された信号を駆動してデータ出力信号Ｄｏｕｔを発生する。

前述したように構成されたリード専用メモリー装置のリード動作をワードラインＷＬ１、ビットラインＢＬ１及び仮想接地ラインＶＧＬ１が選択される場合を仮定して説明する。

まず、リード動作が実行される前にプリチャージ回路１４によりビットラインＢＬ１〜ＢＬｎ、仮想接地ラインＶＧＬ１〜ＶＧＬ（ｎ+１）、基準ビットラインＲＢＬ１，ＲＢＬ２、基準仮想接地ラインＲＶＧＬ１、ＲＶＧＬ２、ダミービットラインＤＢＬ及びダミー仮想接地ラインＤＶＧＬがプリチャージ電圧レベルでプリチャージされる。

次に、「００…０」で表されるロー及びコラムアドレスＸＡ１〜ｋ、ＹＡ１〜ｊが入力されると、ローデコーダー１２がローアドレスＸＡ１〜ｋをデコーディングしてワードラインＷＬ１を選択し、第１コラムデコーダー１８−１がコラムアドレスＹＡ１〜ｊをデコーディングしてコラム選択信号Ｙ１を発生する。そして、第１仮想接地ライン選択回路２０−１がコラムアドレスＹＡ１〜ｊのうち、最下位ビットアドレスをデコーディングして奇数番目の仮想グラウンドライン選択信号ＶＹ１、ＶＹ３、…、ＶＹ（ｎ+１）を発生する。第２コラムデコーダー１８−２は、コラムアドレスＹＡ１〜ｊをデコーディングして基準コラム選択信号ＲＹ１及びダミーコラム選択信号ＤＹを発生する。すなわち、第２コラムデコーダー１８−２は、コラムアドレスＹＡ１〜ｊの入力を検出すると基準コラム選択信号ＲＹ１及びダミーコラム選択信号ＤＹを発生する。第２仮想接地ライン選択回路２０−２は、コラムアドレスＹＡ１〜ｊのうち、最下位ビットをデコーディングした信号に応答して基準仮想接地ライン選択信号ＲＶＹ２及びダミー仮想接地ライン選択信号ＤＶＹを発生する。すなわち、第２仮想接地ライン選択回路２０−２は、コラムアドレスＹＡ１〜ｊの入力を検出すると基準仮想接地ライン選択信号ＲＶＹ２及びダミー仮想接地ライン選択信号ＤＶＹを選択する。

コラム選択信号Ｙ１及び仮想接地ライン選択信号ＶＹ１が選択されると、ワードラインＷＬ１とビットラインＢＬ１に連結されているＮＭＯＳトランジスターを通る放電経路が形成されないためビットラインＢＬ１の電圧、すなわち、プリチャージ電圧レベルである「ハイ」レベルの信号がデータ転送回路及びマルチプレクサ１６を通じて出力される。基準コラム選択信号ＲＹ１及び基準仮想接地ライン選択信号ＲＶＹ２が選択されると、ワードラインＷＬ１と基準ビットラインＲＢＬ１に連結されているＮＭＯＳトランジスターを通る放電経路が形成されて基準ビットラインＲＢＬ１の電荷が基準仮想接地ラインＲＶＧＬ２に放電される。データ転送回路及びマルチプレクサ１６は、基準ビットラインＲＢＬ１の「ロー」レベルの信号を転送する。この時、データ転送回路及びマルチプレクサ１６は、基準コラム選択信号ＲＹ１に応答して基準仮想接地ラインＲＶＧＬ２の電圧がビットラインＢＬ１の放電速度と同様に放電され、ビットラインＢＬ１の電圧が基準電圧Ｖｒｅｆレベルまで落ちると放電を止める。ダミーコラム選択信号ＤＹ及びダミー仮想接地ライン選択信号ＤＶＹが選択されると、ワードラインＷＬ１とダミービットラインＤＢＬに連結されているＮＭＯＳトランジスターを通じて放電経路が形成されてダミービットラインＤＢＬの電荷がダミー仮想接地ラインＤＶＧＬに放電される。データ転送回路及びマルチプレクサ１６は、ダミービットラインＤＢＬの「ロー」レベルの信号を転送する。センス増幅器イネーブル回路２２は、データ転送回路及びマルチプレクサ１６を通じて転送される「ロー」レベルの信号に応答してセンス増幅器イネーブル信号ＳＥＮを発生する。センス増幅器２４は、センス増幅器イネーブル信号ＳＥＮに応答してデータ転送回路及びマルチプレクサ１６を通じて出力される「ハイ」レベルの信号と基準電圧Ｖｒｅｆの差を増幅して増幅された「ハイ」レベルの信号を発生する。出力ドライバー２６は、センス増幅器２４から出力され増幅された「ハイ」レベルの信号を駆動してデータ出力信号Ｄｏｕｔを発生する。

従来のリード専用メモリー装置は、基準メモリーセルアレイの選択されたワードラインに連結されているＮＭＯＳトランジスターにより変化された基準ビットラインの電圧が基準電圧として発生され、ダミーメモリーセルアレイの選択されたワードラインに連結されているＮＭＯＳトランジスターにより変化されたダミービットラインの電圧がセンス増幅器イネーブル回路に入力される。

しかし、ワードラインＷＬ１〜ＷＬｍの各々に連結された基準メモリーセルアレイ及びダミーメモリーセルアレイのＮＭＯＳトランジスターが工程ばらつきによって異なった特性を有することがあるため、基準電圧Ｖｒｅｆのレベル及びセンス増幅器イネーブル信号発生回路に印加される信号の発生時点が異なることもある。

従って、基準電圧Ｖｒｅｆのレベル及びセンス増幅器イネーブル信号ＳＥＮの発生時点が異なることによってセンス増幅器２４から出力されるデータに誤りが発生するという問題点がある。

図２は、従来のリード専用メモリー装置の理想的な基準電圧のレベル及びセンス増幅器イネーブル信号の発生時点を示す図であり、図２を利用して基準電圧のレベル及びセンス増幅器イネーブル信号の発生時点の変化による従来のリード専用メモリー装置の問題点を説明する。

図２で、（３）は基準メモリーセルアレイから発生する基準電圧Ｖｒｅｆの変化を、（１）はリード専用メモリーセルアレイのビットラインに「ロー」レベルの信号が転送される場合の電圧変化を、（２）はリード専用メモリーセルアレイのビットラインに「ハイ」レベルの信号が転送される場合の電圧変化を示す。基準電圧Ｖｒｅｆは、リード専用メモリーセルアレイのビットラインに転送される「ロー」レベルの信号と「ハイ」レベルの信号の中間レベルを有するように設計される。そして、（４）はセンス増幅器イネーブル信号の発生時点を示すものである。

センス増幅器は、センス増幅器イネーブル信号ＳＥＮがセンス増幅器を構成するイネーブルトランジスター（図示せず）のスレッショルド電圧Ｖｔｎに達した時点、すなわち、イネーブル時点で基準電圧Ｖｒｅｆと「ロー」レベルの信号の電圧差（５）を感知して増幅された「ロー」レベルの信号を発生し、基準電圧Ｖｒｅｆと「ハイ」レベルの信号の電圧差（６）を感知して増幅された「ハイ」レベルの信号を発生する。

すなわち、センス増幅器は、イネーブル時点で電圧差（５），（６）を感知して増幅された信号を発生するが、イネーブル時点が遅くなるとデータリードタイムが遅くなり、また、イネーブル時点で基準電圧Ｖｒｅｆのレベルが変化して電圧差（５），（６）が確保されないとデータリード誤りを発生することになる。

しかし、従来のリード専用メモリー装置は、図１に示したように選択されるワードラインに連結されているＮＭＯＳトランジスターによって基準電圧及びセンス増幅器イネーブル回路に入力される信号が異なる場合がある。これは選択されるＮＭＯＳトランジスターが工程ばらつきによって異なった特性を有するためである。

図３は、本発明の好適な第１の実施の形態に係るリード専用メモリー装置の構成を示すブロック図であり、図１に示す従来のリード専用メモリー装置に第２リード専用メモリーセル３０−１、第２基準メモリーセル３０−２、第２ダミーメモリーセル３０−３及び基準ワードライン選択回路３２を追加して構成している。

図３で、第２リード専用メモリーセル３０−１は、基準ワードラインＲＷＬ、ビットラインＢＬ１〜ＢＬｎ及び仮想接地ラインＶＧＬ１〜ＶＧＬ（ｎ+１）の間にデータ「１」でプログラムされている。そして、第２基準メモリーセル３０−２は、基準ワードラインＲＷＬ、基準ビットラインＲＢＬ１，ＲＢＬ２及び基準仮想接地ラインＲＶＧＬ１，ＲＶＧＬ２の間にデータ「０」でプログラムされている。また、第２ダミーメモリーセルアレイ３０−３は、基準ワードラインＲＷＬ、ダミービットラインＤＢＬ及びダミー仮想接地ラインＤＶＧＬの間にデータ「０」でプログラムされている。

すなわち、図１のリード専用メモリー装置の基準メモリーセルアレイ１０−２及びダミーメモリーセルアレイ１０−３のＮＭＯＳトランジスターは、データ「０」でプログラムして構成したが、図３の基準メモリーセルアレイ１０−２′及びダミーメモリーセルアレイ１０−３′のＮＭＯＳトランジスターはデータ「１」でプログラムして構成した。

図３に示したブロックの各々の機能を以下のように説明する。

図３に示したブロックのうち図１に示したブロックと同じ符号のブロックは、図１のブロックの機能と同様であるので説明を省略し、追加されたブロック及び変更されるブロックの機能を以下のように説明する。

第２リード専用メモリーセル３０−１は、基準ワードラインＲＷＬが選択されても第１リード専用メモリーセル１０−１のＮＭＯＳトランジスターのリード動作に影響を与えないようにするためにデータ「１」でプログラムされている。第１基準メモリーセル１０−２′及び第１ダミーメモリーセル１０−３′は、ワードラインＷＬ１〜ＷＬｍが選択されても第２基準メモリーセル３０−２及び第２ダミーメモリーセル３０−３のＮＭＯＳトランジスターの動作に影響を与えないようにするためにデータ「１」でプログラムされている。第２基準メモリーセル３０−２は、基準ワードラインＲＷＬ、基準ビットラインＲＢＬ１及び基準仮想接地ラインＲＶＧＬ２が選択されるとＮＭＯＳトランジスターが選択されて基準ビットラインＲＢＬ１の電荷を、ＮＭＯＳトランジスターを通じて放電する。第２ダミーメモリーセル３０−３は、基準ワードラインＲＷＬ、ダミービットラインＤＢＬ及びダミー仮想接地ラインＤＶＧＬが選択されるとＮＭＯＳトランジスターが選択されてダミービットラインＤＢＬの電荷を、ＮＭＯＳトランジスターを通じて放電する。基準ワードライン選択回路３２は、ローアドレスＸＡ１〜ｋの入力を検出すると基準ワードラインＲＷＬを選択する。

本発明の好適な実施の形態に係るリード専用メモリー装置は、第２基準メモリーセル３０−２の基準ビットラインＲＢＬ１と基準仮想接地ラインＲＶＧＬ２との間に連結されているＮＭＯＳトランジスターを通じて基準ビットラインＲＢＬ１の電圧を変化させ、第２ダミーメモリーセル３０−３のＮＭＯＳトランジスターを通じてダミービットラインＤＢＬの電圧を変化させられる。

従って、基準電圧Ｖｒｅｆのレベル及びセンス増幅器イネーブル信号ＳＥＮの発生時点が工程ばらつきとは関係なく一定になる。

図３に示したリード専用メモリー装置のリード動作をワードラインＷＬ１、ビットラインＢＬ１及び仮想接地ラインＶＧＬ１が選択される場合を仮定して以下のように説明する。

まず、リード動作の前に実行されるプリチャージ回路１４によるプリチャージ動作は図１のプリチャージ動作と同様である。

そして、「００…０」で示されるロー及びコラムアドレスＸＡ１〜ｋ，ＹＡ１〜ｊが入力されると、図１の装置と同様な動作を実行してワードラインＷＬ１、基準ワードラインＲＷＬ、ビットラインＢＬ１、仮想接地ラインＶＧＬ１、基準ビットラインＲＢＬ１、基準仮想接地ラインＲＶＧＬ２、ダミービットラインＤＢＬ及びダミー仮想接地ラインＤＶＧＬが選択される。

すると、ワードラインＷＬ１とビットラインＢＬ１に連結されているＮＭＯＳトランジスターを通る放電経路が形成されずビットラインＢＬ１の電圧、すなわち、プリチャージ電圧レベルである「ハイ」レベルの信号がデータ転送回路及びマルチプレクサ１６を通じて出力される。そして、基準ワードラインＲＷＬと基準ビットラインＲＢＬ１に連結されているＮＭＯＳトランジスターを通じた放電経路が形成されて基準ビットラインＲＢＬ１の電荷が基準仮想接地ラインＲＶＧＬ２に放電される。データ転送回路及びマルチプレクサ１６は、基準ビットラインＲＢＬ１の信号を基準電圧Ｖｒｅｆで出力する。また、基準ワードラインＲＷＬとダミービットラインＤＢＬに連結されているＮＭＯＳトランジスターを通じて放電経路が形成されてダミービットラインＤＢＬの電荷がダミー仮想接地ラインＤＢＧＬに放電される。データ転送回路及びマルチプレクサ１６は、ダミービットラインＤＢＬの「ロー」レベルの信号を転送する。

センス増幅器イネーブル回路２２、センス増幅器２４及び出力ドライバー２６の動作は、図１の動作と同様である。

本発明の好適な実施の形態に係るリード専用メモリー装置は、ワードラインＷＬ１〜ＷＬｍが選択される場合に基準ワードラインＲＷＬが選択されて第２基準メモリーセル３０−２の基準ビットラインＲＢＬ１と基準仮想接地ラインＲＶＧＬ２との間に連結されているＮＭＯＳトランジスターを通じて基準ビットラインＲＢＬ１の電圧を放電することによって基準電圧を発生し、第２ダミーメモリーセル３０−３のＮＭＯＳトランジスターを通じてダミービットラインＤＢＬの電圧を放電することによって発生する「ロー」レベル信号をセンス増幅器イネーブル回路に出力する。従って、工程ばらつきとは関係なく基準電圧Ｖｒｅｆレベル及びセンス増幅器イネーブル信号ＳＥＮの発生時点が一定となる。

図４は、本発明の好適な第２の実施の形態に係るリード専用メモリー装置の構成を示すブロック図であり、図３に示したリード専用メモリー装置の構成と同様であり、第１基準メモリーセル１０−２′及び第１ダミーメモリーセル１０−３′のワードラインに接地電圧ＶＳＳレベルが入力されるように構成されている。

すなわち、ダミーワードラインＤＷＬ１〜ＤＷＬｍを第１リード専用メモリーセル１０−１のワードラインＷＬ１〜ＷＬｍと連結を切り接地電圧ＶＳＳレベルが印加されるように構成したものである。

図４に示す装置の動作は、図３で示した装置の動作と同様である。

図５は、本発明の好適な第３の実施の形態に係るリード専用メモリー装置の構成を示すブロック図であり、図３で示したリード専用メモリー装置の構成と同様であり、第２リード専用メモリーセル３０−１のビットライン（すなわち、第２ビットライン）及び仮想接地ライン（すなわち、第２仮想接地ライン）を第１リード専用メモリーセル１０−１のビットラインＢＬ１〜ＢＬｎと仮想接地ラインＶＧＬ１〜ＶＧＬ（ｎ+１）と連結せず接地電圧ＶＳＳレベルが印加されるように構成されている。

図５に示す装置の動作もまた図３に示した装置の動作と同様である。

そして、図示してないが、第２ビットライン及び第２仮想接地ラインで電圧を印加せずフローティング状態に置いてもかまわない。

図６は、本発明の好適な第４の実施の形態に係るリード専用メモリー装置の構成を示すブロック図であり、図５で示したリード専用メモリー装置と同様に構成し、第２ビットライン及び第２仮想接地ラインに電源電圧ＶＤＤレベルが印加されるように構成されている。

図６に示す装置の動作もまた図３に示した装置の動作と同様である。

図７は、本発明の好適な実施の形態に係るリード専用メモリー装置の基準ワードライン選択回路３２の構成を示すブロック図であり、デコーダー４０及び論理和回路４２で構成されている。

図７に示す回路の動作を以下のように説明する。

デコーダー４０は、ローアドレスＸＡ１〜ｋのうち、最下位３ビットＸＡ（ｋ−２）〜ＸＡｋをデコーディングして８個のデコーディング信号を発生する。つまり、デコーダー４０は、ローアドレスが入力されると一つの「ハイ」レベルのデコーディング信号を発生する。論理和回路４２は、８個のデコーディング信号を論理和して基準ワードラインＲＷＬを選択するための基準ワードライン選択信号ｒｗｌを発生する。論理和回路４２は、ローアドレスが入力されると「ハイ」レベルの基準ワードライン選択信号ｒｗｌを発生する。

本発明のリード専用メモリー装置を前述した好適な実施の形態を利用して説明したが、リード専用メモリーセルアレイ１０−１に追加される第２リード専用メモリーセル３０−１は、第１リード専用メモリーセル１０−１の動作に影響を与えず、第１基準メモリーセル１０−２′は、第２基準メモリーセル３０−２の動作に影響を与えず、第１ダミーメモリーセル１０−３′は、第２ダミーメモリーセル３０−３の動作に影響を与えないように構成されればよい。第２リード専用メモリーセル３０−１、第１基準メモリーセル１０−２′及び第１ダミーメモリーセル１０−３′は、ワードラインＷＬ１〜ＷＬｍと基準ワードラインＲＷＬのワードライン負荷及びビットラインＢＬ１〜ＢＬｎ、基準ビットラインＲＢＬ１、ＲＢＬ２及びダミービットラインＤＢＬのビットライン負荷を均一に合わせる役割を行えばよい。

そして、前述した好適な実施の形態で第２ダミーメモリーセル３０−３のＮＭＯＳトランジスターが一つで構成されたことを示したが、電流駆動能力を向上させるために所定数のＮＭＯＳトランジスターで構成されることが望ましい。すなわち、第２ダミーメモリーセル３０−３は、ダミー仮想接地ラインＤＶＧＬに連結されているソース、ダミービットラインＤＢＬに連結されているドレーン及び基準ワードラインＲＷＬに連結されているゲートを有する所定数のＮＭＯＳトランジスターで構成することが望ましい。

また、前述した好適な実施の形態では、リード専用メモリー装置のメモリーセルはソースを連結するか、連結しないかによりプログラムするものであるが、ソースの不純物注入濃度を異なるようにすることによりプログラムしても構わない。

そして、前述した好適な実施の形態では、本発明のリード専用メモリー装置のメモリーセルが仮想接地ラインに連結されている場合を例として示したが、仮想接地ラインでない接地ラインに連結されている場合にも適用可能である。

従って、本発明の好適な実施の形態に係るリード専用メモリー装置は、工程ばらつきとは関係なく一定の基準電圧を発生することができ、センス増幅器イネーブル信号の発生時点を一定にすることができる。よって、データリード誤りを防ぐことができる。

上記のように、本発明の望ましい実施形態を参照して説明したが、当業者であれば前記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更することができるであろう。

従来のリード専用メモリー装置の構成を示すブロック図である。 従来のリード専用メモリー装置の理想的な基準電圧のレベル及びセンス増幅器イネーブル信号の発生時点を示す図である。 本発明の好適な第１の実施の形態に係るリード専用メモリー装置の構成を示すブロック図である。 本発明の好適な第２の実施の形態に係るリード専用メモリー装置の構成を示すブロック図である。 本発明の好適な第３の実施の形態に係るリード専用メモリー装置の構成を示すブロック図である。 本発明の好適な第４の実施の形態に係るリード専用メモリー装置の構成を示すブロック図である。 本発明の好適な実施の形態に係るリード専用メモリー装置の基準ワードライン駆動回路の構成を示すブロック図である。

Claims (13)

1. 複数のワードライン、複数の第１ビットライン及び複数の第１仮想接地ラインの間に結合される複数の第１ビット専用メモリーセルと、基準ワードライン、複数の第２ビットライン及び複数の第２仮想接地ラインの間にプログラムされている複数の第２リード専用メモリーセルと、を備えたリード専用メモリーセルアレイと、
   複数のダミーワードライン、少なくとも一つの基準ビットライン及び少なくとも一つの基準仮想接地ラインの間に結合される複数の第１基準メモリーセルと、前記基準ワードライン、前記少なくとも一つの基準ビットライン及び前記少なくとも一つの基準仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２基準メモリーセルと、を備えた基準メモリーセルアレイと、
   複数のダミーワードライン、少なくとも一つのダミービットライン及び少なくとも一つのダミー仮想接地ラインの間にプログラムされている複数の第１ダミーメモリーセルと、前記基準ワードライン、前記少なくとも一つのダミービットライン及び前記少なくとも一つのダミー仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２ダミーメモリーセルと、を備えたダミーメモリーセルアレイと、
   を備えることを特徴とするリード専用メモリー装置。
2. 前記基準ワードラインは、
   前記複数のワードラインに応答して選択されることを特徴とする請求項１記載のリード専用メモリー装置。
3. 前記複数のダミーワードラインが前記複数のワードラインに連結されることを特徴とする請求項１記載のリード専用メモリー装置。
4. 前記複数のダミーワードラインが電源電圧に連結されることを特徴とする請求項１記載のリード専用メモリー装置。
5. 前記複数のダミーワードラインが接地電圧に連結されることを特徴とする請求項１記載のリード専用メモリー装置。
6. 前記複数のダミーワードラインが前記複数のワードラインに連結されることを特徴とする請求項１記載のリード専用メモリー装置。
7. 前記複数の第２ビットラインが前記複数の第１ビットラインに連結され、前記複数の第２仮想接地ラインが前記複数の第１仮想接地ラインに連結されることを特徴とする請求項１記載のリード専用メモリー装置。
8. 前記リード専用メモリー装置は、
   前記基準ワードラインに連結されるゲートを有するＭＯＳトランジスターを備えることを特徴とする請求項１記載のリード専用メモリー装置。
9. 前記リード専用メモリー装置は、
   前記基準ワードラインに連結されるゲートを有するＮＭＯＳトランジスターを備えることを特徴とする請求項１記載のリード専用メモリー装置。
10. 前記少なくとも一つの第２基準メモリーセルは、
    ＮＭＯＳトランジスターを備えることを特徴とする請求項１記載のリード専用メモリー装置。
11. 前記少なくとも一つの第２ダミーメモリーセルは、
    ＮＭＯＳトランジスターを備えることを特徴とする請求項１記載のリード専用メモリー装置。
12. 複数のワードライン、複数の第１ビットライン及び複数の第１仮想接地ラインの間に連結される複数の第１リード専用メモリーセルと、基準ワードライン、複数の第２ビットライン及び複数の第２仮想接地ラインの間に連結される複数の第２リード専用メモリーセルと、を備えたリード専用メモリーセルアレイと、
    複数のダミーワードライン、少なくとも一つの基準ビットライン及び少なくとも一つの基準仮想接地ラインの間にプログラムされている複数の第１基準メモリーセルと、前記基準ワードライン、前記少なくとも一つの基準ビットライン及び前記少なくとも一つの基準仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つの第２基準メモリーセルと、を備えた基準メモリーセルアレイと、
    複数のダミーワードライン、少なくとも一つのダミービットライン及び少なくとも一つのダミー仮想接地ラインの間にプログラムされている複数の第１ダミーメモリーセルと、前記基準ワードライン、前記少なくとも一つのダミービットライン及び前記少なくとも一つのダミー仮想接地ラインの間にデータ「０」でプログラムされている少なくとも一つのメモリーセルと、を備えたダミーメモリーセルアレイと、
    ローアドレスをデコーディングして前記複数のワードラインを選択するローデコーダーと、
    前記ローアドレスの入力を検出して前記基準ワードラインを選択する基準ワードライン選択回路と、
    コラムアドレスをデコーディングして前記複数の第１ビットラインと前記第１複数の仮想接地ラインとを選択する第１コラムデコーダー及び仮想接地ライン選択回路と、
    前記コラムアドレスの入力を検出して、前記少なくとも一つの基準ビットライン及び少なくとも一つのダミービットライン並びに前記少なくとも一つの基準仮想接地ライン及び少なくとも一つのダミー仮想接地ラインを選択する第２コラムデコーダー及び仮想接地ライン選択回路と、
    を備えることを特徴とするリード専用メモリー装置。
13. 前記基準ワードライン選択回路は、
    前記ローアドレスのうち、所定ビットをデコーディングすることを特徴とする請求項１２記載のリード専用メモリー装置。

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