KR100265603B1 - 계층형 워드라인 구조의 로우 디코더 - Google Patents

계층형 워드라인 구조의 로우 디코더 Download PDF

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KR100265603B1 KR1019970030235A KR19970030235A KR100265603B1 KR 100265603 B1 KR100265603 B1 KR 100265603B1 KR 1019970030235 A KR1019970030235 A KR 1019970030235A KR 19970030235 A KR19970030235 A KR 19970030235A KR 100265603 B1 KR100265603 B1 KR 100265603B1
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Abstract

본 발명은 메인 워드 라인의 간격을 종래의 간격보다 완화시킴과 더불어 디코더의 전원전압을 보다 높게 함으로써 공정상의 문제로 인한 브리지율을 저감시키고 아울러 서브-워드 라인의 전위가 충분히 유지되도록 한 계층형 워드 라인 구조의 로우 디코더를 제공하기 위한 것이다.
이를 위해 본 발명은, 디코딩 어드레스의 입력에 응답하여 소정의 워드 라인을 선택하는 디코딩부와, 상기 디코딩부의 출력라인에 상호 병렬로 접속된 복수의 서브-워드 라인을 그 출력신호 및 워드 라인 부스팅신호에 따라 고전압상태로 하는 복수의 서브-워드 라인 드라이버 및, 상기 복수의 서브-워드 라인중에서 비선택된 서브-워드 라인을 클리어시키기 위해 해당 서브-워드 라인 드라이버의 구동을 제어하는 서브-워드 라인 클리어부로 구성되어, 단일의 메인 워드 라인만을 사용하게 됨에 따라 종래의 1쌍의 메인 워드 라인을 사용하던 방식에 비해 메인 워드 라인의 간격이 2배가 되므로 공정상의 문제로 인한 오동작의 확률이 상당히 저하될 뿐만 아니라 낮은 전원전압에서의 동작 여부가 제고되어 수율이 증대되는 효과가 있다.

Description

계층형 워드 라인 구조의 로우 디코더
본 발명은 계층형 워드 라인 구조의 로우 디코더에 관한 것으로, 보다 상세하게는 계층형 워드 라인 구조의 로우 디코더의 메인 워드선의 간격을 종래 구조의 로우 디코더에 비해 2배 정도 완화시켜 종래 공정상의 문제로 인해 발생되는 오동작의 확률을 저하시키도록 한 계층형 워드 라인 구조의 로우 디코더에 관한 것이다.
일반적으로, 메로리 셀 어레이에서의 워드 라인(Word Line)은 셀 트랜지스터의 게이트이므로 큰 캐패시턴스 값을 가지며 비교적 고저항인 폴리실리콘(Polysilicon)으로 되어 있어 신호 지연이 크다. 이를 해결하고자 워드 라인을 단순 분활하여 로우 디코더와 워드 라인 드라이버를 더 많이 삽입하여 구동하는 방식을 이용하게 되는데, 이 경우에는 추가된 디코더에 의해 칩 면적이 그만큼 증가하게 된다.
따라서, 1M 디램(DRAM)시대 이후부터는 게이트 물질로는 편리한 폴리실리콘을 사용하고 그 위에 저저항을 갖는 알루미늄(Aluminum)을 평행하게 배치한 뒤 64∼128 셀마다 바느질 뜸하듯이 워드 라인 폴리(Word Line Poly)와 알루미늄 배선을 연결하는 워드 라인 스트래핑(Word Line Strapping) 구조가 널리 이용되고 있다.
그러나, 64M 또는 256M에 이르면 알루미늄(메탈 1)을 모든 워드 라인상에 배치하는 것이 공정 관점에서 매우 어려우며 설사 배치하였다고 하더라도 알루미늄선이 매우 가늘어 지므로 배선 지연 감소 효과가 그리 크지 않다.
이러한 문제점을 해결하기 위해 64M급 이후부터는 계층형 워드 라인 구조가 채용되었는데, 이 계층형 워드 라인 구조의 개념은 워드 라인을 적당한 길이로 분할해서 서브-워드 라인(Sub-Word Line; SWL)으로 하고 1개의 로우 디코더와 워드라인 드라이버로 이들 서브-워드 라인(SWL)들을 구동하는 방식이다.
이러한 종래의 계층형 워드 라인 구조의 개념이 채용된 로우 디코더에 대해 도1을 참조하여 설명하면 다음과 같다.
도1에 도시된 종래의 계층형 워드 라인 구조의 로우 디코더는, 메인 로우 디코더(10)의 출력선인 1쌍의 상보형 메인 워드 라인(MWL, MWLB)에 일정 간격으로 분활된 복수개의 서브-워드 라인 드라이버(12,14∼n)가 해당하는 서브-워드 라인(SWL)을 구동하도록 접속된다.
여기서, 통상적으로 상기 메인 로우 디코더(10)는 전원전압단(Vcc)과 접지전압단 사이에 상호 직렬로 접속된 PMOS형 트랜지스터(MP1)와 복수의 NMOS형 트랜지스터(MN1,MN2,MN3) 및, 그 PMOS형 트랜지스터(MP1)에 병렬로 접속되고 게이트는 상기 PMOS형 트랜지스터(MP1)의 드레인(즉, 출력노드)에 연결된 인버터(IV1)의 출력측에 접속된 PMOS형 트랜지스터(MP2)로 구성되는데, 상기 PMOS형 트랜지스터(MP1)의 게이트에는 프리차지 신호(pre)가 인가되고, 상기 복수의 NMOS형 트랜지스터(MN1,MN2,MN3)의 게이트에는 어드레스 디코딩 회로(도시 생략)로부터의 디코딩 신호(ai,aj,ak)가 각각 인가된다.
그리고, 상기 서브-워드 라인 드라이버(12)는 첫번째 서브-어레이내의 로우 어드레스 0,1의 서브-워드 라인(SWL1
Figure kpo00001
0
Figure kpo00002
, SWL1
Figure kpo00003
1
Figure kpo00004
)을 구동하는 드라이버를 의미하고, 상기 서브-워드 라인 드라이버(14)는 첫번째 서브-어레이내의 로우 어드레스 2,3의 서브-워드 라인(SWL1
Figure kpo00005
2
Figure kpo00006
, SWL1
Figure kpo00007
3
Figure kpo00008
)을 구동하는 드라이버를 의미하며, 상기 서브-워드 라인 드라이버(n)는 n번째 서브-어레이내의 로우 어드레스 2,3의 서브-워드 라인(SWL1
Figure kpo00009
2
Figure kpo00010
, SWLN
Figure kpo00011
3
Figure kpo00012
)을 구동하는 드라이버를 의미한다.
또한, 상기 각 서브-워드 라인 드라이버(12,14∼n)의 내부 회로 구성은 상호 동일하게 되어 있으므로, 여기서는 서브-워드 라인 드라이버(12)내에서 서브-워드라인(SWL1
Figure kpo00013
0
Figure kpo00014
)을 구동하는 드라이버의 구성에 대해서만 설명한다.
상기 서브-워드 라인(SWL1
Figure kpo00015
0
Figure kpo00016
)을 구동시키는 드라이버는, 메인 워드 라인(MWL)과 제 1노드(A) 사이에 접속되며 게이트로는 전원전압(Vcc)이 인가되는 엑세스용 NMOS 트랜지스터(SM1)와, 워드 라인 드라이버의 출력신호인 부스팅 신호(px1+
Figure kpo00017
0
Figure kpo00018
)라인과 서브-워드 라인(SWL1
Figure kpo00019
0
Figure kpo00020
)사이에 접속되며 게이트는 상기 제1노드(A)에 접속된 풀업(pull-up)용 NMOS 트랜지스터(SM2) 및, 상기 서브-워드라인(SWL1＜0＞)과 접지전압(Vss) 사이에 접속되며 게이트는 반전된 메인 워드 라인(MWLB)에 접속된 풀다운(pull-down)용 NMOS 트랜지스터(SM3)로 구성된다.
상술한 구성에 따른 종래의 서브-워드 라인(SWL1
Figure kpo00021
0
Figure kpo00022
을 구동시키는 드라이버의 동작에 대해 설명하면 다음과 같다.
메인 워드 라인(MWL)의 전압이 "하이"인 경우 NMOS 트랜지스터(SM1)의 게이트전압도 "하이"이므로 제 1노드(A)의 전압이 상승하다가 "Vcc-Vtn"에 다다르면 NMOS 트랜지스터(SM1)는 턴오프되어 제 1노드(A)는 "Vcc-Vtn"이라는 전압을 가진 채 외부와 연결점이 모두 끊어진 상태의 고립된 노드가 된다. 이러한 상태로 소정시간이 지연된 후에는 상기 워드 라인 부스팅 신호(px1+
Figure kpo00023
0
Figure kpo00024
의 "하이"전압이 NMOS 트랜지스터(SM2)의 드레인에 인가되면 게이트전압이 "Vcc-Vtn"으로 되어 있으므로 서브-워드 라인(SWL1
Figure kpo00025
0
Figure kpo00026
)의 전압이 상승하기 시작한다. 그 서브-워드라인(SWL1
Figure kpo00027
0
Figure kpo00028
의 전압이 상승하면 NMOS형 트랜지스터(SM2)의 게이트-소오스간 오버랩 캐패시턴스(Overlap Capacitance)에 의해 동시에 제1노드(A)의 전위도 상승하므로 전압이 상승하게 된다(셀프-부트스트래핑(Selp-Bootstrapping)). 따라서 제 1노드(A)의 전위는 "Vcc+2Vt(Vt는 문턱전압임)"이상으로 상승되므로 상기 서브-워드라인(SWL1
Figure kpo00029
0
Figure kpo00030
)에는 "Vcc+Vtn" 전압이 모두 전달된다. 이때 NMOS 트랜지스터(SM1)는 게이트전압이 "Vcc"로 묶여 있으므로 여전히 턴오프상태로 남아 있게 된다.
그런데, 만약 상술한 종래의 회로가 낮은 전원전압에서 동작한다면 제 1노드(A)에 프리차지(precharge)되는 전위가 낮으므로 부트스트랩 현상이 충분히 일어나니 않아 상기 서브-워드 라인(SWL1
Figure kpo00031
0
Figure kpo00032
)에 워드 라인 부스팅 신호(px1+
Figure kpo00033
0
Figure kpo00034
)의 전위가 전부 전달되지 않게 된다. 따라서 이로 인해 셀의 데이터를 읽을 때 완전한 전위의 전달리 일어나지 않게 되거나 셀에 데이터를 재저장시킬 때 완전한 전위의 저장이 불가능하게 되는 불상사가 발생된다.
또한, 상술한 종래의 계층형 워드 라인 구조의 로우 디코더는 도 2에 도시된 바와 같이, 이 구조의 인접하는 메인 워드 라인(MWL,MWLB)은 항상 반대의 극성을 가지므로 만약 두 메인 워드 라인의 소정 부분(예컨대, "가"또는 "나"의 부분)이 결함에 의해 붙게 될 경우 두 메인 워드 라인 사이에는 전류의 흐름이 있게 되고 이는 대기상태의 전류를 증가시킨다. 이럴 경우에는 통상적인 리페어방법에 의한 복구가 불가능하게 된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 메인 워드 라인의 간격을 종래의 간격보다 완화시킴과 더불어 디코더의 전원전압을 보다 높게 함으로써 공정상의 문제로 인한 브리지율을 저감시키고 아울러 서브-워드 라인의 전위가 충분히 유지되도록 한 계층형 워드 라인 구조의 로우 디코더를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 내부 전원전압이 외부 전원전압보다 높게 설정된 메인 로우 디코더의 출력신호를 반전시키는 인버터와; 이 인버터의 출력라인과 해당 서브-워드 라인 사이에 접속되어 상기 인버터의 출력신호를 반전시키는 인버터소자와, 복수의 서브-워드 라인중 비선택된 서브-워드 라인의 전위를 접지레벨화하는 클리어 구동소자를 각각 갖추어, 상기 인버터의 출력라인에 상호 병렬로 접속된 복수의 서브-워드 라인을 그 인버터의 출력신호 및 워드 라인 부스팅신호에 따라 고전압상태로 하는 복수의 서브-워드 라인 드라이버 및; 상기 복수의 서브-워드 라인중에서 비선택된 서브-워드 라인을 클리어 시키기 위해 해당 서브-워드 라인 드라이버의 구동을 제어하는 서브-워드 라인 클리어부로 구성된 계층형 워드 라인 구조의 로우 디코더가 제공된다.
제 1도는 일반적인 계층형 워드 라인 구조의 로우 디코더의 회로도,
제 2도는 도1에 도시된 로우 디코더에서 인접하는 메인 워드 라인간의 브리지가 발생함에 따른 문제점을 설명하기 위해 채용된 도면,
제 3도는 본 발명의 실시예에 따른 계층형 워드 라인 구조의 로우 디코더의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메인 로우 디코더
12,14,16,18,20,22… (K-1)n,Kn,n : 서브-워드 라인 드라이버
50 : 서브-워드 라인 클리어부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 계층형 워드 라인 구조의 로우 디코더의 회로도로서, 도 1에서 설명한 부분과 동일한 구성 요소에 대해서는 참조 부호를 동일하게 부여하면서 그에 대한 설명은 생략한다.
본 발명의 실시예는 메인 로우 디코더(10)의 출력단에 접속되어 그 메인 로우 디코더(10)에서 출력되는 신호를 반전시키는 인버터(IV3)와, 상기 인버터(IV3)의 출력라인에 상호 병렬로 접속된 복수의 서브-워드 라인(SWL1
Figure kpo00035
0
Figure kpo00036
∼SWLN
Figure kpo00037
3
Figure kpo00038
)을 그 인버터(IV3)의 출력신호 및 워드 라인 부스팅신호(px+1
Figure kpo00039
0
Figure kpo00040
∼px+N
Figure kpo00041
3
Figure kpo00042
에 따라 고전압상태로 하는 복수의 서브-워드 라인 드라이버(16∼Kn)및, 상기 복수의 서브-워드 라인(SWL1
Figure kpo00043
0
Figure kpo00044
∼SWLN
Figure kpo00045
3
Figure kpo00046
)중에서 비선택된 서브-워드 라인을 클리어시키기 위해 해당 서브-워드 라인 드라이버의 구동을 제어하는 서브-워드 라인 클리어부(50)로 구성된다.
여기서 , 상기 메인 로우 디코더(10)의 전원전압(Vpp)은 외부의 전원전압에 비해 높게 만들어진 전원전압이고, 상기 인버터(IV3)의 출력라인은 메탈층으로 배선되어 셀 배열 위를 지나는 단일의 메인 워드 라인(MWL)이다.
그리고, 상기 각각의 서브-워드 라인 드라이버(16∼Kn)는 상기 인버터(IV3)의 출력라인(즉, 메인 워드 라인(MWL)과 해당 서브-워드 라인(SWL1
Figure kpo00047
0
Figure kpo00048
∼SWLN
Figure kpo00049
3
Figure kpo00050
에서 어느 한 라인) 사이에 접속되어 상기 인버터(IV3)의 출력신호를 반전시키는 인버터소자와, 상기 서브-워드 라인 클리어부(50)로부터의 신호에 따라 비선택된 서브-워드 라인의 전위를 접지레벨화하는 클리어 구동소자로 이루어진다.
본 발명의 실시예세서는 상기 각각의 서브-워드 라인 드라이버(16∼Kn)의 내부 회로 설계가 동일하므로, 서브-워드 라인 드라이버(16)내의 구성에 대해서만 설명한다.
상기 서브-워드 라인 드라이버(16)내의 인버터소자는 풀업(Pull-up)용 PMOS형 트랜지스터(MP3)와 풀다운(Pull-down)용 NMOS형 트랜지스터(MN4)로 구성되는데, 상기 PMOS형 트랜지스터(MP3)와 NMOS형 트랜지스터(MN4)의 게이트는 공통으로 상기 메인 워드 라인(MWL)에 접속되고, 상기 PMOS형 트랜지스터(MP3)의 소오스에는 워드 라인 부스팅신호(px1+
Figure kpo00051
0
Figure kpo00052
)가 인가되고 그 PMOS형 트랜지스터(MP3)의 드레인은 서브 워드 라인(SWL1
Figure kpo00053
0
Figure kpo00054
)을 통해 셀과 접속되면서 상기 NMOS형 트랜지스터(MN4)의 드레인에 접속되며, 그 NMOS형 트랜지스터(MN4)의 소오스는 접지된다.
그리고, 상기 PMOS형 트랜지스터(MP3)의 웰(Well)은 상기 내부 전원전압(Vpp)에 연결되거나 소오스에 연결되어도 된다.
한편, 상기 서브-워드 라인 드라이버(16)내의 클리어 구동소자는 상기 NMOS형 트랜지스터(MN4)와 병렬되게 접속되도록 드레인이 상기 서브-워드 라인(SWL1
Figure kpo00055
0
Figure kpo00056
)에 접속되고 소오스가 접지된 NMOS형 트랜지스터(MN5)로서, 이 NMOS형 트랜지스터(MN5)의 문턱전압은 0.3V 이하인 것이 바람직하다.
또한, 본 발명의 실시예에서의 서브-워드 라인 클리어부(50)는 셀 배열 밖에 배치되고, 모든 서브-워드 라인 드라이버(16∼Kn)를 공통으로 제어할 수 있도록 복수의 워드 라인 클리어 신호(예컨대, wlc
Figure kpo00057
0
Figure kpo00058
,wlc
Figure kpo00059
1
Figure kpo00060
,wlc
Figure kpo00061
2
Figure kpo00062
,wlc
Figure kpo00063
3
Figure kpo00064
)를 출력하게 되는데, 상기 워드 라인 클리어 신호(wlc
Figure kpo00065
0
Figure kpo00066
)의 라인은 모든 서브-워드 라인 (SWL1
Figure kpo00067
0
Figure kpo00068
,SWL2
Figure kpo00069
0
Figure kpo00070
,SWL3
Figure kpo00071
0
Figure kpo00072
,…, SWLN
Figure kpo00073
0
Figure kpo00074
)의 전위를 접지레벨화시킬 수 있도록 상기 서브-워드 라인 드라이버(16∼Kn)내의 NMOS형 트랜지스터(즉, 서브-워드 라인 드라이버(16)에서는 NMOS형 트랜지스터(MN5)가 됨)의 게이트에 접속된다.
그리고, 다른 워드 라인 클리어 신호(wlc
Figure kpo00075
1
Figure kpo00076
,wlc
Figure kpo00077
2
Figure kpo00078
,wlc
Figure kpo00079
3
Figure kpo00080
)의 라인도 역시 그에 해당하는 모든 서브-워드 라인의 전위를 접지레벨화시킬 수 있도록 상술한 워드 라인 클리어 신호(wlc
Figure kpo00081
0)의 라인과 유사하게 접속됨은 물론이다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 계층형 워드 라인 구조의 로우 디코더의 작용에 대해 설명하면 다음과 같다.
먼저, 메인 로우 디코더(10)에서는 "하이"레벨의 신호를 출력하게 되고, 그 출력된 신호는 인버터(IV3)를 거침에 따라"로우"레벨의 신호로 되므로 메인 워드 라인(MNL)은 "로우"레벨의 상태가 된다.
따라서, 그 메인 워드 라인 (MWL)에 계층적으로 분할연결된 다수의 서브-워드 드라이버(16∼Kn)내의 풀업용 PMOS형 트랜지스터(MP3,…)가 턴온되고, 이때 그 각각의 풀업용 PMOS형 트랜지스터(MP3,…)의 소오스로부터 인가되는 "하이"레벨의 워드 라인 부스팅신호(px1+
Figure kpo00082
0
Figure kpo00083
∼pxN+
Figure kpo00084
3
Figure kpo00085
에 의해 각 서브-워드 라인(SWL1
Figure kpo00086
0
Figure kpo00087
∼SWLN
Figure kpo00088
3
Figure kpo00089
의 전압은 "하이"레벨상태로 된다.
이와 동시에, 상기 서브-워드 라인 클리어부(50)에서는 워드 라인 클리어 신호 (wlc
Figure kpo00090
0
Figure kpo00091
,wlc
Figure kpo00092
1
Figure kpo00093
,wlc
Figure kpo00094
2
Figure kpo00095
,wlc
Figure kpo00096
3
Figure kpo00097
)를 출력하여 선택된 어드레스의 서브-워드 라인에만 "하이"레벨의 전위가 유지되도록 상기 서브-워드 라인 드라이버(16~Kn)를 제어하게 되므로, 결국 선택된 어드레스의 서브-워드 라인만 활성화되는 것이다.
즉, 예를 들어 어드레스 0의 서브-워드 라인만을 활성화시켜야 될 경우에는 상기 서브-워드 라인 클리어부(50)는 워드 라인 클리어 신호 (wlc
Figure kpo00098
0
Figure kpo00099
)의 라인을 "로우"레벨로 하고, 나머지 워드 라인 클리어 신호 (wlc
Figure kpo00100
1
Figure kpo00101
,wlc
Figure kpo00102
2
Figure kpo00103
,wlc
Figure kpo00104
3
Figure kpo00105
)의 라인을 "하이"레벨로 하게 된다.
그에 따라, 각 서브-워드 라인 드라이버(16~Kn)내의 클리어 구동소자중에서 어드레스 0의 서브-워드 라인 (SWL1
Figure kpo00106
0
Figure kpo00107
,SWL2
Figure kpo00108
0
Figure kpo00109
,SWL3
Figure kpo00110
0
Figure kpo00111
,…)에 접속된 클리어 구동소자(MN5,…)만이 턴오프되고 다른 클리어 구동소자는 턴온되므로, 어드레스 0의 서브-워드 라인만이 "하이"레벨의 전위를 유지하게 되고 다른 어드레스의 서브-워드 라인의 전위는 접지레벨화된다.
물론, 다른 어드레스의 서브-워드 라인을 활성화시킬 경우에도 상술한 바와 유사한 동작이 행해진다.
이상 설명한 바와 같은 본 발명에 의하면, 단일의 메인 워드 라인만을 사용하게 됨에 따라 종래의 1쌍의 메인 워드 라인을 사용하던 방식에 비해 메인 워드라인의 간격이 2배가 되므로 공정상의 문제로 인한 브리지율이 상당히 저하되어 오동작율이 현저하게 감소될 뿐만 아니라 낮은 전원전압에서의 동작 여부가 제고되어 수율이 증대되는 효과가 있다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있는 것이다.

Claims (15)

  1. 디코딩 어드레스의 입력에 응답하여 소정의 워드 라인을 선택하는 디코딩부와,
    상기 디코딩부의 출력라인에 상호 병렬로 접속된 복수의 서브-워드 라인을 그 출력신호 및 워드 라인 부스팅신호에 따라 고전압상태로 하는 복수의 서브-워드 드라이버 및,
    상기 복수의 서브-워드 라인중에서 비선택된 서브-워드 라인 클리어시키기 위해 해당 서브-워드 라인 드라이버의 구동을 제어하는 서브-워드 라인 클리어부로 구성된 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  2. 제 1항에 있어서, 상기 메인 로우 디코더의 전원전압은 외부의 전원전압에 비해 높게 만들어진 내부 전원전압인 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  3. 제 1항에 있어서, 상기 디코딩부의 출력라인은 단일의 메인 워드 라인인 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  4. 제 3항에 있어서, 상기 메인 워드 라인은 메탈층으로 배선되어 셀 배열 위를 지나는 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  5. 제 1항에 있어서, 상기 각각의 서브-워드 라인 드라이버는 상기 디코딩부의 출력라인과 해당 서브-워드 라인 사이에 접속되어 상기 디코딩부의 출력신호를 반전시키는 인버터소자와, 상기 서브-워드 라인 클리어부로부터의 신호에 이해 비선택된 서브-워드 라인의 전위를 접지레벨화하는 클리어 구동소자로 구성된 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  6. 제 5항에 있어서, 상기 인버터소자는 풀업 트랜지스터와 풀다운 트랜지스터로 이루어진 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  7. 제 6항에 있어서, 상기 풀업 트랜지스터는 PMOS형 트랜지스터인 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  8. 제 7항에 있어서, 상기 PMOS형 트랜지스터의 웰이 상기 내부 전원전압에 연결된 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  9. 제 7항에 있어서, 상기 PMOS형 트랜지스터의 웰이 소오스에 연결된 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  10. 제 6항에 있어서, 상기 풀다운 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  11. 제 6항에 있어서, 상기 클리어 구동소자는 상기 풀다운 트랜지스터와 병렬로 접속된 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  12. 제 6항에 있어서, 상기 클리어 구동소자는 MOS형 트랜지스터로 이루어진 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  13. 제 12항에 있어서, 상기 MOS형 트랜지스터는 NMOS형 트랜지스터인 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  14. 제 13항에 있어서, 상기 NMOS형 트랜지스터의 문턱전압은 0.3V 이하인 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
  15. 제 1항에 있어서, 상기 서브-워드 라인 클리어부는 셀 배열 밖에 배치되는 것을 특징으로 하는 계층형 워드 라인 구조의 로우 디코더.
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