KR100367904B1

KR100367904B1 - 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치

Info

Publication number: KR100367904B1
Application number: KR10-2000-0006218A
Authority: KR
Inventors: 진보도시까쯔; 다까하시히로유끼; 와따나베가즈오; 스도나오끼; 나가나와고지; 나까무라히로노리
Original assignee: 닛뽕덴끼 가부시끼가이샤
Priority date: 1999-02-10
Filing date: 2000-02-10
Publication date: 2003-01-14
Also published as: JP2000235797A; JP3779480B2; US6339549B1; KR20000058001A

Abstract

칩 면적을 감축할 수 있는 반도체 기억 장치를 제공하기 위하여, 메모리 셀 트랜지스터의 드레인과 공통 접속되어 있는 복수의 서브 비트 라인에 관하여 하나의 메인 비트 라인이 제공되며, 복수의 서브 비트 라인은, 컬럼 선택 신호를 제어 단자의 입력으로 하는 제 1 스테이지의 스위치의 일단에 접속되고, 상기 스위치의 타단은 공통 접속되어, 컬럼 선택 신호를 제어 단자의 입력으로 하는 제 2 스테이지의 스위치를 통해 메인 비트 라인으로 접속되며, 서브 비트 라인은 제 1 배선층에 배선되고, 메인 비트 라인은 제 2 배선층에 배선되며, 상기 제 2 배선층에는 전원 라인, 소거 또는 기입에서의 전압 제어 신호 라인 및 고전압 전원 라인이 상기 메인 비트 라인들 사이에 함께 배선된다.

Description

메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치{SEMICONDUCTOR STORAGE APPARATUS HAVING MAIN BIT LINE AND SUB BIT LINE}

본 발명은 반도체 기억 장치에 관한 것이며, 특히 메인 비트 라인과 서브 비트 라인을 구비한 계층적 (hierarchical) 비트 라인 시스템의 반도체 기억 장치에 관한 것이다.

반도체 기억 장치에 있어서, 고밀도화 및 워드 라인의 커패시턴스 저감을 도모하기 위하여, 종래부터, 워드 라인을 메인 워드 라인 ("글로벌 워드 라인" 으로도 불림) 과 서브 워드 라인으로 분할하는 메인/서브 워드 라인형의 어레이 구성이사용되어 왔다.

도 14 는 메인/서브 워드 라인형의 어레이 구성을 갖는 반도체 기억 장치의 구성의 일례를 보여주는 블록도로서, EEPROM (Eectrically Erasable and Programmable Read Only Memory) 의 구성을 보여준다. 도 14 를 참조하면, 각 메모리 셀 어레이 (1) 에는 어레이 전원 회로 (4), X 서브 디코더 (9) 및 Y 스위치 (2) 가 형성되어 있고, 메모리 셀 어레이 상부의 비트 라인 (도시되지 않음) 은 Y 스위치를 통해 데이터 버스로 접속되어 판독/기입 회로에 접속되어 있다. 어레이 전원 회로 (4) 에는 기입 동작과 소거 동작에 따라 어레이 전원 제어 회로 (5) 로부터의 제어 신호가 공급된다.

도 14 에 도시된 구성을 갖는 반도체 기억 장치에 의하면, X 디코더를 X 메인 디코더 (8) 와 X 서브 디코더 (9) 로 구성함으로써 X 디코더의 사이즈를 감축할 수 있다. 그러나, X 메인 디코더 (8) 로부터의 메인 워드 라인을, 각각의 메모리 셀 어레이 위를 통과시켜 각각의 X 서브 디코더 (9) 로 공급하기 위한 배선이 필요하다. 게다가, 메모리 셀 어레이 (1) 내의 비트 라인 (도시되지 않음) 이 제 1 배선층을 구성하고 메인 워드 라인 (도시되지 않음) 이 제 2 배선층을 구성할 경우, 메모리 셀 어레이 상에 배선층을 추가로 구비하고 주변 영역 등에 배선 영역을 형성하지 않는 한 계층적 비트 라인 구조는 실현될 수 없다. 따라서, 데이터 버스 영역이 형성되어 있으며, 메모리 셀 어레이의 비트 라인은 Y 스위치 (2) 를 통해 데이터 버스 (7) 에 접속되고, 그에 의해 판독/기입 회로 (6) 로의 판독 데이터와 판독/기입 회로 (6) 로부터의 기입 데이터가 전달된다. 또한, 메모리셀 어레이 영역의 주변에 전원 제어 회로 (5) 로부터의 전원 제어 라인이 배선되어, 각 메모리 셀 어레이의 어레이 전원 회로 (4) 에 접속되는 구성으로 구현되어 있다.

도 15 는 메인/서브 비트 라인형의 어레이 구성을 갖는 EEPROM 의 구성을 보여주는 블록도이고, 도 16 은 그것의 상세한 구성을 보여주는 도면이다 (USP 5,126,808 참조).

도 15 를 참조하면, 각 메모리 셀 어레이 (1) 에는 Y 스위치 (2), 어레이 전원 회로 (4) 및 X 디코더 (3) 가 형성되어 있으며, 메인 비트 라인은 각각의 메모리 셀 어레이 위를 도면의 수직 방향으로 통과하여 판독/기입 회로 (6) 에 접속되어 있다. 각 메모리 셀 어레이에 있어서, 메모리 셀 트랜지스터의 드레인에 공통 접속되어 있는 서브 비트 라인은 Y 스위치를 통해 메인 비트 라인에 접속되어 있다.

도 16 을 참조하면, 어레이 (500) 에 의하면, EEPROM 의 셀들 ((00,0) 내지 (mn,k)) 은 (k+1) 의 컬럼 (100-0 내지 100-k) 과 (m+1)(n+1) 의 로우 (200-00 내지 200-mn) 로 배치되어 있으며, 각 로우 (200) 에서, 워드 라인 (WL) 은 상기 로우 내의 EEPROM 셀의 컨트롤 게이트에 접속되어 있다.

어레이 (500) 는 복수의 페이지 선택 트랜지스터 ((0,0) 내지 (m,k)) 를 구비하고 있다. 페이지 선택 트랜지스터 ((0,0) 내지 (m,k)) 는 (m+1) 의 로우 (300-0 내지 300-m) 에 형성되며, 각 로우는 (k+1) 의 페이지 선택 트랜지스터를 갖는다. 페이지 선택 트랜지스터 ((i,j) ; "i" 는 페이지, "j" 는 컬럼을 가리킴) 의 드레인/소스는 비트 라인 (BLj) 에 접속된다. 예를 들어, 컬럼 (100-0) 내의 페이지 선택 트랜지스터 (0,0) 의 드레인/소스는 비트 라인 (BL0) 에 접속된다.

페이지 (400-j) 의 컬럼 (100-j) 에서, EEPROM 셀의 드레인은 페이지 비트 라인 (BLj) 에 접속되어 있고, 어레이 (500) 내의 셀의 소스는 공통 접속되어 있다.

도 15 에 도시된 구성에 의하면, 도 14 에 도시된 메인/서브 워드 라인 구성에 비해, 데이터 버스 영역이 삭감될 수 있긴 하지만, 어레이 전원 회로로의 전원 라인과 제어 신호 라인을 위한 영역을 필요로 한다.

또한, 메인/서브 비트 라인의 계층적 비트 라인 시스템에 관한 문헌으로서, 예를 들어, 일본 특개평 4-311900 호 등에는, 계층적 비트 라인 시스템의 ROM 에 있어서, 판독될 메모리 셀의 위치에 관계없이 방전 전류에 대하여 일정한 저항값을 갖도록 하는 기술이 개시되어 있다.

상술된 바와 같이, 종래의 반도체 기억 장치 구성에 따르면, 메모리 셀 어레이로부터의 데이터 버스, 어레이 전원 회로로의 전원 라인과 제어 신호 라인 등을 위한 배선 영역을 메모리 셀 어레이의 주변에 제공해야 하고, 이것 때문에 칩 사이즈를 축소하기 어렵다는 문제를 갖고 있다.

예를 들어, 512 워드 ×1024 컬럼의 메모리 셀 어레이에 관해서, 1:2 구성 (1 개의 메인 비트 라인마다 2 개의 서브 비트 라인) 으로 메인/서브 비트 라인이구현될 경우, 제 1 배선층에는 1024 개의 서브 비트 라인이 배선되며 제 2 배선층은 512 개의 메인 비트 라인과 배선된다. 일반적으로, 제 2 배선층은 제 1 배선층의 1/2 정도의 배선율로 형성되기 때문에, 따라서, 이 경우, 제 2 배선층은 메인 비트 라인을 배선하기만 해도 배선 영역이 가득차게 되며, 다른 제어 신호 등은 메모리 셀 어레이의 주변 등에 형성되어야 한다.

즉, 메모리 셀 어레이 상에 임의의 신호 라인을 배치할 수 없어, 칩 면적의 감축에 지장을 받게 된다.

따라서, 본 발명은 상술된 문제들의 관점에서 수행되어 왔으며, 그 목적은 칩 면적을 감축할 수 있는 반도체 기억 장치를 제공하는 것이다.

도 1 은 본 발명에 따른 1 실시예의 전체적인 구성을 보여주는 블록도;

도 2 는 본 발명의 상기 1 실시예에 따른 배선의 모양을 보여주는 도면;

도 3 은 본 발명에 따른 다른 실시예의 전체적인 구성을 보여주는 블록도;

도 4 는 본 발명의 제 1 실시예에 따른 배선의 모양을 보여주는 도면;

도 5 는 본 발명의 1 실시예에 따른 어레이 전원 회로의 구성을 보여주는 도면;

도 6 은 본 발명에 따른 제 1 실시예의 구성을 보여주는 도면;

도 7 은 본 발명에 따른 제 1 실시예의 상세한 구성을 보여주는 도면;

도 8 은 본 발명에 따른 제 2 실시예의 구성을 보여주는 도면;

도 9 는 본 발명에 따른 제 2 실시예의 상세한 구성을 보여주는 도면;

도 10 은 본 발명에 따른 제 3 실시예의 구성을 보여주는 도면;

도 11 은 본 발명에 따른 제 3 실시예의 상세한 구성을 보여주는 도면;

도 12 는 본 발명에 따른 제 4 실시예의 구성을 보여주는 도면;

도 13 은 본 발명에 따른 제 4 실시예의 상세한 구성을 보여주는 도면;

도 14 는 종래의 메인/서브 워드 라인형의 반도체 기억 장치의 구성을 보여주는 블록도;

도 15 는 종래의 메인/서브 비트 라인형의 반도체 기억 장치의 구성을 보여주는 블록도; 및

도 16 은 상기 종래의 메인/서브 비트 라인형의 반도체 기억 장치의 상세한 구성을 보여주는 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

1 : 메모리 셀 어레이 2 : Y 스위치

3 : X 디코더 4 : 어레이 전원 회로

5 : 어레이 전원 제어회로 6 : 판독/기입 회로

7 : 데이터 버스 8 : X 메인 디코더

9 : X 서브 디코더

상기 목적을 달성하기 위한, 본 발명의 태양에 의하면, 복수의 메모리 셀 트랜지스터의 드레인과 공통 접속되어 있는 서브 비트 라인이 복수 스테이지의 스위치를 통해 메인 비트 라인에 접속되는 반도체 기억 장치가 제공된다.

보다 구체적으로, 본 발명의 또 다른 태양에 의하면, 복수의 메모리 셀 트랜지스터의 드레인과 공통 접속되어 있는 복수의 서브 비트 라인에 하나의 메인 비트 라인이 제공되는 반도체 기억 장치가 제공되며, 여기서 복수의 서브 비트 라인은, 각각 컬럼 선택 신호를 제어 단자의 입력으로 하는 제 1 스테이지의 Y 스위치의 일단에 접속되고, 제 1 스테이지의 Y 스위치의 타단은 공통 접속되어, 컬럼 선택 신호를 제어 단자의 입력으로 하는 제 2 스테이지의 Y 스위치를 통해 메인 비트 라인에 접속된다. 또한, 상기 목적은, 이하에 기술되고 있는 본 발명의 다른 태양에 의해서도 달성될 수 있다.

바람직한 실시예에 대한 상세한 설명

본 발명에 따른 실시예들에 관한 설명이 이하에 주어진다. 본 발명에 의하면, 예를 들어, 일괄 소거형 EEPROM (flash memory) 의 어레이 구성에 있어서, 메인/서브 비트 라인의 계층적인 비트 라인 구성이 채택되고, 메인 비트 라인을 배치하는 단위는, 복수의 메인 비트 라인들 사이에 다른 신호 라인이나 전원 라인이 메인 비트 라인과 동일한 배선층으로 배치될 수 있는 간격으로 설정된다.

보다 상세하게, 본 발명의 반도체 기억 장치에 의한, 그 바람직한 실시예로서, 예를 들어, 도 11 을 참조하면, 메모리 셀 트랜지스터의 드레인이 공통 접속됨으로써 구성되는 복수의 서브 비트 라인에 하나의 메인 비트 라인이 제공되며, 상기 복수의 서브 비트 라인들은, 각각 컬럼 선택 신호 (Y1_0 내지 Y1_m) 를 제어 단자의 입력으로 하는 제 1 스테이지의 스위치 (TSO_1_0 내지 TSO_1_m) 의 일단에 접속되며, 상기 제 1 스테이지의 스위치의 타단은, 상술된 바와 같이, 컬럼 선택 신호 (Y2_0 내지 Y2_n) 를 제어 단자의 입력으로 하는 제 2 스테이지의 스위치 (TSO_2_0 내지 TSO_2_n) 를 통해 메인 비트 라인 (I/O 0) 에 접속되는 구성으로 구현되어 있다.

또한, 본 발명의 실시예로서, 도 12 를 참조하면, 상기 메인 비트 라인은 컬럼 선택 신호 (Y3_0 내지 Y3_3) 를 제어 단자의 입력으로 하는 제 3 스테이지의 스위치를 통해 판독/기입 회로로 접속되는 구성으로 구현될 수도 있다.

그리고, 본 발명의 실시예에 따르면, 서브 비트 라인은 제 1 배선층에 배선되고 메인 비트 라인은 제 2 배선층에 배선되며, 상기 제 2 배선층에는 전원 라인, 그라운드 라인 등의 전원 라인 및, 기입 동작과 소거 동작에서의 제어 신호와 전압 제어 신호를 위한 라인들이 상기 메인 비트 라인들 사이에 함께 배선된다.

또한, 본 발명의 실시예에 따르면, Y 스위치를 메모리 셀 어레이의 양측에 구비할 수도 있다. 즉, 서브 비트 라인에 접속되는 제 1 스테이지의 Y 스위치가, 서로 인접한 서브 비트 라인에 관하여 각 서브 비트 라인의 일단과 타단에 교대로 접속되고, 상기 제 1 스테이지의 Y 스위치에 접속되는 제 2 스테이지의 스위치도 상기 제 1 스테이지의 스위치에 대응하여 역시 교대로 배치된다.

본 발명의 실시예에 따르면, 메모리 셀 어레이 상부에 임의의 신호 라인과 전원 라인이 배치될 수 있어, 칩 상의 배선 면적이 축소될 수 있으며 칩 사이즈가 감축될 수 있다. 또한, Y 스위치를 메모리 셀 어레이의 양측에 지그재그 형태로 교대로 배치함으로써 사이즈를 감축할 수 있다.

또한, 서브 비트 라인이 스위치 트랜지스터를 통해 메인 비트 라인으로 접속됨으로써, 그에 의해 판독/기입 회로 측에서 본 비트 라인의 기생 커패시턴스와 메모리 셀의 누설 전류를 저감할 수 있다.

(실시예)

도면들을 참조하여 본 발명에 따른 실시예들에 관한 설명이 이하에 주어진다.

도 1 은 본 발명의 1 실시예에 따른 반도체 기억 장치의 전체적인 배치 구성을 보여주는 블록도이다. 도 1 을 참조하면, 본 발명의 1 실시예에서는, 메모리 셀 어레이 (1) 단위에 X 디코더 (3), Y 스위치 (2) 및 어레이 전원 회로 (4) 가 접속되어 있다. X 디코더 (3) 는, 외부에서 공급되는 어드레스 신호에 근거하여, 메모리 셀 어레이 (1) 내의 소정의 메인 워드 라인을 활성화 또는 비활성화 시킨다. 외부에서 공급되는 어드레스 신호에 근거하여, Y 디코더 (도시되지 않음) 는 메인 비트 라인을 선택하는 컬럼 선택 신호를 Y 스위치 (2) 에 출력한다. 또한, 메모리 셀 어레이 (1) 의 한 단위는 EEPROM 의 일괄 소거 단위를 구성하며, 통상 "섹터" (또는 "메모리 셀 어레이 섹터") 라고도 불린다.

메모리 셀 어레이 (1) 내의 제 1 배선층에 형성된 비트 라인 (서브 비트 라인) 은 Y 스위치 (2) 에 의해 디코드되어 제 2 배선층에 형성된 메인 비트 라인에 접속되고, 메인 비트 라인은, 메모리 셀 어레이 (1) 상부에 서브 비트 라인과 평행하게 배치되며, 또한 복수의 메모리 셀 어레이 (1-1 내지 1-4 또는 1-5 내지 1-8) 상을 도면의 수직 방향으로 통과하도록 배선되어 판독/기입 회로 (6) 에 접속되어 있다. 이 경우, 판독/기입 회로 (6) 는, Y 스위치 (2) 에 의해 선택되는 메모리 셀에 흐르는 전류량을 기준 전류와 비교함으로써 기억된 정보를 판정하여 판독된 데이터를 외부로 출력하거나 또는 외부에서 공급되는 기입 데이터를 Y 스위치에 의해 선택되는 메모리 셀에 기입하기 위한 회로이다.

본 발명의 1 실시예에 의하면, 각각의 어레이 전원 회로 (4) 에 필요한 전원 라인과 제어 신호 라인은 전원 제어 회로 (5-1 및 5-2) 로부터 제 2 배선층의 메인 비트 라인 사이에 배선되어 각 메모리 셀 어레이 (1) 의 어레이 전원 회로 (4) 에 접속된다. 즉, 도 15 에 도시된 종래의 장치와 같이, 메모리 셀 어레이의 주변에 어레이 전원 회로의 제어 라인을 배치할 필요가 없어, 칩 사이즈가 감축될 수 있다.

메모리 셀 어레이 내의 제 1 배선층에 형성된 서브 비트 라인은, 적어도 두 스테이지로 수직으로 나누어진 Y 스위치에 의해 디코드되어, 제 2 배선층에 형성된, 대응되는 메인 비트 라인에 접속되고, 메인 비트 라인을 통해 판독/기입 회로 (6) 에 접속된다.

도 2 는, 도 1 에서의 배선의 상세한 접속 상태를 보여주는 도면이다. 도 2 를 참조하면, 제 2 배선층에서, 메인 비트 라인 (I/O_0 내지 I/O_15) 은 어느 것이나 메모리 셀 어레이 섹터 (0) 로부터 메모리 셀 어레이 섹터 (2) 상부에 배선되고, 메모리 셀 어레이 섹터 (0 내지 3) 의 각 Y 스위치에 접속되어 있다. 또한, 제 2 배선층에서, 전원 (VCC), 그라운드 (GND), 소거 소스 전압 (VES) 및 소거 소스 제어 신호 (ERS) 의 각 배선은 각 메모리 셀 어레이 섹터의 어레이 전원 회로에 배선 접속되고, 소거 섹터 선택 신호 (TS0 내지 TS3) 는 메모리 셀 어레이 섹터 (0 내지 3) 의 어레이 전원 회로에 각각 배선되어 있다. 도 2 에 도시된 예에 의하면, 전원 (VCC) 라인은 메인 비트 라인들 (I/O_0 및 I/O_1) 사이, 그라운드 (GND) 라인은 메인 비트 라인들 (I/O_1 및 I/O_2) 사이, 소거 소스 전압 (VES) 라인은 메인 비트 라인들 (I/O_2 및 I/O_3) 사이, 소거 소스 제어 신호 (ERS) 라인은 메인 비트 라인들 (I/O_3 및 I/O_4) 사이, 그리고 소거 섹터 선택 신호 (TS0) 는 메인 비트 라인들 (I/O_4 및 I/O_5) 사이 등에 배선되어 있다.

도 3 은 본 발명의 다른 실시예에 따른 반도체 기억 장치의 전체적인 배치구성을 보여주는 블록도이다. 도 3 을 참조하면, 본 실시예는, Y 스위치 (2) 가 메모리 셀 어레이의 양측에 형성되어 있다는 점이 상술된 실시예와 다르다. 다른 구성은 상술된 실시예와 동일한다. 즉, 이 실시예에 의하면, 메모리 셀 어레이의 인접한 비트 라인에 관해서 교대로 메모리 셀 어레이의 위쪽과 아래쪽에 Y 스위치가 형성되어 있고, 이러한 구성에 의해, Y 스위치를 구성하는 트랜지스터나 컨택홀이 분산 배치될 수 있으며, 그에 의해 칩 면적이 감축될 수 있다.

도 4 는 도 3 의 상세한 구성을 보여주는 도면이다. 도 4 를 참조하면, 제 2 배선층의 메인 비트 라인 (I/O_0 내지 I/O_15) 은 어느 것이나 메모리 셀 어레이 섹터 (0) 로부터 메모리 셀 어레이 섹터 (3) 양측의 Y 스위치에 접속되어 있다.

도 5 는 본 발명의 1 실시예에 따른 어레이 전원 회로의 일례를 보여주는 도면이다. 도 5 를 참조하면, 어레이 전원 회로는, 소거 소스 제어 신호 (ERS) 와 소거 섹터 선택 신호 (TSn) 를 입력으로 하는 NAND 게이트, 소스는 접지되고 NAND 게이트의 출력이 게이트에 입력되는 N-채널 MOS 트랜지스터 (NM1), NAND 게이트의 출력을 인버터 (INV) 에 의해 반전함으로써 생성된 신호가 게이트에 입력되고 소스는 접지된 N-채널 MOS 트랜지스터 (NM2), 소스는 소거 소스 전압 (VES) 에 접속되고 드레인은 N-채널 MOS 트랜지스터 (NM1) 의 드레인에 접속되며 게이트는 N-채널 MOS 트랜지스터 (NM2) 의 드레인에 접속된 P-채널 MOS 트랜지스터 (PM1), 소스는 소거 소스 전압 (VES) 에 접속되고 드레인은 N-채널 MOS 트랜지스터 (NM2) 의 드레인에 접속되며 게이트는 N-채널 MOS 트랜지스터 (NM1) 의 드레인에 접속된 P-채널 MOS 트랜지스터 (PM2), 소스는 소거 소스 전압 (VES) 에 접속되고 게이트는 N-채널 MOS 트랜지스터 (NM2) 의 드레인에 접속되며 드레인은 출력 단자 (CSn) 에 접속된 P-채널 MOS 트랜지스터 (PM3) 및, 소스는 접지되고 게이트는 NAND 게이트에 접속되며 드레인은 출력 단자 (CSn) 에 접속된 N-채널 MOS 트랜지스터 (NM3) 로 구성되어 있다. P-채널 MOS 트랜지스터 (PM1 및 PM2) 와 N-채널 MOS 트랜지스터 (NM1 및 NM2) 는 래치 회로를 구성하고 있으며, 공통 소스 전압 (VES) 과 그라운드에 직렬로 접속된 P-채널 MOS 트랜지스터 (PM3) 와 N-채널 MOS 트랜지스터 (NM3) 는 반전 버퍼를 구성하고 있다.

소거 소스 제어 신호 (ERS) 가 하이 레벨이고 소거 섹터 선택 신호 (TSn) 가 하이 레벨일 경우, NAND 게이트의 출력은 로우가 되어, N-채널 MOS 트랜지스터 (NM1) 는 OFF, N-채널 MOS 트랜지스터 (NM2) 는 ON, P-채널 MOS 트랜지스터 (PM1) 는 ON, 그리고 P-채널 MOS 트랜지스터 (PM2) 는 OFF 가 되고, 노드 A 는 로우 전위가 되며, P-채널 MOS 트랜지스터 (PM3) 는 ON 이 되고, N-채널 MOS 트랜지스터 (NM3) 는 OFF 가 되어, 따라서, 단자 (CSn) 에는 소거 소스 전압 (VES) 이 출력된다. 단자 (CSn) 는 EEPROM 메모리 셀의 공통 소스에 접속된다.

메모리 셀 어레이 내의 Y 스위치 배치 및, 2 개 스테이지 또는 3 개 스테이지 구성의 Y 스위치에 의한 다양한 실시예들이 이하에 설명된다.

도 6 은 본 발명에 따른 제 1 실시예의 구성을 보여주는 도면이다. 도 6 을 참조하면, 본 실시예는 메모리 셀 어레이 섹터의 양측 (도면의 상하) 에 Y 스위치를 구비하며, 복수의 서브 비트 라인이 하나의 메인 비트 라인에 대응되도록 구성되어 있다. 도 6 에 도시된 대로, 본 실시예에 따른 반도체 기억 장치는, (N +1) 개의 메모리 섹터 (섹터 0 내지 섹터 N) 및 16 개의 메인 비트 라인 (I/O 0 내지 I/O 15) 을 가지며, 각 메인 비트 라인 (I/O 0 내지 I/O 15) 은 각각 판독/기입 회로 (6) 에 접속되어 있다. 또한, 도 6 에 도시된 구성에 의하면, 도 1 및 도 2 에 도시되었던 바와 같이, X 디코더, Y 스위치 및 어레이 전원 회로를 가지며, VCC, GND, VES, ERS, TS0, TS1, TS2 및 TS3 의 각 배선들이 배선되어 있지만, 그 도시는 생략되어 있다. 도 7 은, 도 6 에 도시된 본 발명의 제 1 실시예에 따른 메모리 셀 어레이 섹터의 구성을 보여주는 도면이다.

도 7 을 참조하면, 게이트가 워드 라인 (W0 내지 WX) 에 각각 접속되어 있는 메모리 셀 트랜지스터 (MC_O0내지 MC_X0) 의 공통 드레인은, 서브 비트 라인을 통해 컬럼 선택 신호 (Y1_0) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_0) 의 소스 (또는 드레인) 에 접속되고, 컬럼 선택 신호 (Y2_2) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_2_0) 를 통해 비트 라인 (I/O 0) 에 접속되며, 인접한 컬럼에 위치하는 메모리 셀 트랜지스터 (MC₀₁내지 MC_X1) 의 공통 드레인은, 서브 비트 라인을 통해 컬럼 선택 신호 (Y1_1) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_1) 의 소스 (또는 드레인) 에 접속되고, 컬럼 선택 신호 (Y2_1) 을 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_2_1) 를 통해 비트 라인 (I/O 0) 에 접속되는 구성으로 구현되어 있다. 이런 식으로, 컬럼 스위치 (TSO_2_0) 는, 블럭 (40_0) 의 홀수번째의 서브 비트 라인에 접속하는 컬럼 스위치 (TSO_1_0 내지 TSO_1_m) 의 공통 접속점과 메인 비트 라인 (I/O 0) 사이에 접속되며, 한편, 컬럼 스위치 (TSO_2_1) 는, 블럭 (40_0) 의 짝수번째의 서브 비트 라인에 접속하는 컬럼 스위치 (TSO_1_1 내지 TSO_1_(m+1)) 의 공통 접속점과 메인 비트 라인 (I/O 0) 사이에 접속되어 있다. 또한, 메모리 셀 트랜지스터의 공통 소스 라인은 어레이 전원 회로의 단자 (CSn ; 도 5 참조) 에 접속되어 있다.

이 경우, 컬럼 스위치 (TSO_1_0 내지 TSO_1_(m+1)) 는 제 1 스테이지의 Y 스위치를 구성하며, 컬럼 스위치 (TSO_2_0 내지 TSO_2_(n+1)) 는 제 2 스테이지의 Y 스위치를 구성한다. 예를 들어, 제 1 스테이지의 Y 스위치 수가 8 (m=7) 이고 , 제 2 스테이지의 Y 스위치 수가 8 (n=7) 일 경우, 하나의 메인 비트 라인에 접속되는 한 섹터 내의 서브 비트 라인의 수는 64 개이다.

종래의 경우에서와 같이, Y 스위치가 1 개의 스테이지로 구성되고 메인 비트 라인마다 64 개의 Y 스위치를 통해 서브 비트 라인으로의 접속이 수행될 경우, 판독/기입 회로의 관점에서는, 섹터마다 64 개의 Y 스위치의 드레인이 기생 커패시턴스로서 간주된다. 또한, 종래의 경우에서와 같이, Y 스위치가 1 개의 스테이지로 구성되고 메인 비트 라인마다 2 개의 Y 스위치를 통해 서브 비트 라인으로의 접속이 수행될 경우, 32 개의 메인 비트 라인이 필요하며 인접한 메인 비트 라인들 사이에 다른 배선을 배치할 수 없게 된다.

이와 대조적으로, 본 실시예에서와 같이, Y 스위치를 2 개의 스테이지로 구성함으로써, 판독/기입 회로에서 본 기생 커패시턴스는 8 개 트랜지스터의 기생 커패시턴스로 저감될 수 있고, 따라서, 판독 또는 기입 동작에서, 심지어 소정의 바이어스가 메인 비트 라인에 프리차지 (precharge) 된 경우라 하더라도, 메인 비트 라인은 빠르게 활성화되며, 따라서, 판독 또는 기입 동작이 고속으로 수행될 수 있다. 또한, 프리차지 동작을 위해 필요한 전하가 저감하기 때문에, 반도체 기억 장치의 소비전력이 저감될 수 있다. 더구나, 메인 비트 라인의 배선이 1/32 만큼 저감될 수 있기 때문에, 인접한 메인 비트 라인 사이에 여유가 생겨, 메인 비트 라인의 배선층과 동일한 배선층으로, 메인 비트 라인에 인접하게 전원 라인, 제어 신호 라인 등의 다른 배선들을 배치할 수 있다. 그 결과, 반도체 기억 장치의 칩면적이 저감될 수 있다.

도 8 은 본 발명에 따른 제 2 실시예의 구성을 보여주는 도면이다. 도 8 을 참조하면, 4 개의 메인 비트 라인이 컬럼 선택 신호 (Y3_0 내지 Y3_3) 를 게이트 입력으로 하는 컬럼 스위치 (제 3 스테이지의 Y 스위치) 를 통해 판독/기입 회로에 접속되는 구성으로 구현되어 있다. 본 실시예에 의하면, 하나의 I/O 가 4 부분으로 디코드되고, 하나의 I/O 단위에, 4 개의 메인 비트 라인이 메모리 셀 어레이 상에 배치되며, 메모리 셀 어레이 섹터에 의해, 서브 비트 라인은 2 개 스테이지의 Y 스위치를 통해 메인 비트 라인에 접속되어 있다. 도 8 은 메인 비트 라인만을 보여주지만, X 디코더, Y 스위치 및 어레이 전원 회로를 가지며, VCC, GND, VES, ERS, TS0, TS1, TS2 및 TS3 의 각 배선은 도시가 생략되어 있다.

도 9 는, 도 8 에 도시된 본 발명의 제 2 실시예에 따른 메모리 셀 어레이 섹터의 구성을 보여주는 도면이다. 도 9 를 참조하면, 메모리 셀 트랜지스터(MC₀₀내지 MC_X0) 의 공통 드레인은, 컬럼 선택 신호 (Y1_0) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_0) 의 소스 또는 드레인에 서브 비트 라인을 통해 접속되고, 컬럼 선택 신호 (Y2_0) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_2_0) 를 통해 비트 라인 (I/O 0_0) 에 접속되며, 인접한 컬럼에 위치하는 메모리 셀 트랜지스터 (MC₀₁내지 MC_X1) 의 공통 드레인은, 컬럼 선택 신호 (Y1_1) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_1) 의 소스 또는 드레인에 서브 비트 라인을 통해 접속되고, 컬럼 선택 신호 (Y2_1) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_2_1) 를 통해 비트 라인 (I/O 0_0) 에 접속되는 구성으로 구현되어 있다.

본 발명의 제 2 실시예에 의하면, 메모리 셀 트랜지스터의 공통 드레인은, 컬럼 선택 신호 (Y1_0 내지 Y1_(m+1)) 에 의해 선택되는 제 1 스테이지의 컬럼 스위치와 컬럼 선택 신호 (Y2_0 내지 Y2_1) 에 의해 선택되는 제 2 스테이지의 컬럼 스위치를 통해 비트 라인 (I/O 0_0) 에 접속되고, 컬럼 선택 신호 (Y3_0) 에 의해 선택되는 제 3 스테이지의 컬럼 스위치 (TSO_3_0 ; 도 8 참조) 를 통해 판독/기입 회로에 접속된다. 예를 들어, 제 1 스테이지의 Y 스위치 수가 8 (m=7) 이고, 제 2 스테이지의 Y 스위치 수가 2 이며, 제 3 스테이지의 Y 스위치 수가 4 인 경우, 하나의 메인 비트 라인에 접속되는 한 섹터 내의 서브 비트 라인의 수는 64 이다. 또한, 판독/기입 회로에서 본 기생 커패시턴스는 4 개 트랜지스터의 기생 커패시턴스로 저감될 수 있다. 이 실시예에 의하면, 상기 제 1 실시예와 비교하여, 판독/기입 회로에서 본 기생 커패시턴스가 더욱 저감될 수 있으며, 메인 비트 라인의 수가, 32 개 메인 비트 라인 구성을 갖는 종래 예의 1/8 로 메인 비트 라인 수가 저감될 수 있다. 그 결과, 상기 제 1 실시예와 유사하게, 고속의 소형 칩을 구현할 수 있다.

도 10 은 본 발명에 따른 제 3 실시예의 구성을 보여주는 블록도이다. 도 10 을 참조하면, Y 스위치가 메모리 어레이 섹터의 한측에 구비되어 있고, 디코딩 동작은 Y 스위치부에 의해 I/O 단위까지 수행되며, 하나의 I/O 단위에, 하나의 메인 비트 라인이 메모리 셀 어레이 상에 배치되어 있다.

도 11 은, 도 10 에 도시된 본 발명의 제 3 실시예에 따른 메모리 셀 어레이 섹터의 구성을 보여주는 도면이다. 도 11 을 참조하면, 메모리 셀 트랜지스터 (MC₀₀내지 MC_X0) 의 공통 드레인은, 컬럼 선택 신호 (Y1_0) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_0) 의 소스 또는 드레인에 서브 비트 라인을 통해 접속되고, 인접한 컬럼에 위치하는 메모리 셀 트랜지스터 (MC₀₁내지 MC_X1) 의 공통 드레인은, 컬럼 선택 신호 (Y1_1) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_1) 의 소스 또는 드레인에 서브 비트 라인을 통해 접속되며, 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_1 내지 TSO_1_m) 의 드레인 또는 소스는 공통 접속되어 컬럼 선택 신호 (Y2_0) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_2_0) 를 통해 메인 비트 라인 (I/O 0) 에 접속된다.

도 12 는 본 발명에 따른 제 4 실시예의 구성을 보여주는 도면이다. 도12 를 참조하면, 4 개의 메인 비트 라인이, 컬럼 선택 신호 (Y3_0 내지 Y3_3) 를 게이트 입력으로 하는 제 3 스테이지의 컬럼 스위치 (TS_15_0 내지 TS_15_3) 를 통해 판독/기입 회로에 접속되는 구성으로 구현되어 있다. 하나의 I/O 가 4 부분으로 디코드되고, 하나의 I/O 단위에, 4 개의 메인 비트 라인이 셀 어레이의 상에 배치되며, 4 개의 메인 비트 라인으로부터 하나를 선택하기 위한 컬럼 스위치가 각각 구비되어 있다.

도 13 은, 도 12 에 도시된 본 발명의 제 4 실시예에 따른 메모리 셀 어레이 섹터의 구성을 보여주는 도면이다. 도 13 을 참조하면, 메모리 셀 트랜지스터 (MC₀₀내지 MC_X0) 의 드레인은 공통 접속되어, 컬럼 선택 신호 (Y1_0) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_0) 의 소스 또는 드레인에 서브 비트 라인을 통해 접속되고, 인접한 컬럼에 위치하는 메모리 셀 트랜지스터 (MC₀₁내지 MC_X1) 의 공통 드레인은, 컬럼 선택 신호 (Y1_1) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_1) 의 소스 또는 드레인에 서브 비트 라인을 통해 접속되며, 컬럼 스위치 (트랜스퍼 게이트 ; TSO_1_0 내지 TSO_1_m) 의 드레인 또는 소스는 공통 접속되어, 컬럼 선택 신호 (Y2) 를 게이트 입력으로 하는 컬럼 스위치 (트랜스퍼 게이트 ; TSO_2_0) 를 통해 메인 비트 라인 (I/O 0_0) 에 접속된다. 메인 비트 라인 (I/O 0_0) 은, 메모리 셀 어레이 상에 배치되며, 컬럼 선택 신호 (Y3_0) 에 의해 선택되는 컬럼 스위치 (도 12 참조) 를 통해 판독/기입 회로에 접속된다.

상기 실시예에 의하면, 메모리 셀 어레이 상에 배치되는 메인 비트 라인의 수는, 서브 비트 라인 8 개에 대하여 1 개 또는 서브 비트 라인 16 개에 대하여 1 개 등과 같이 임의로 설정될 수 있다. 메인 비트 라인들 사이의 간격을 넓힘으로써, 제 2 배선층의 메인 비트 라인들 사이에, 임의의 신호 라인 또는 전원 라인을 배선할 수 있다.

예를 들어, 512 워드 ×1024 컬럼의 메모리 셀 어레이에 관하여, 메인/서브 비트 라인의 1:64 구성의 경우, 제 1 배선층에 1024 개의 서브 비트 라인이 배선되고, 제 2 배선층에 16 개의 메인 비트 라인이 배선되며, 제 2 배선층의 배선율이 제 1 배선층 배선율의 1/2 이 되도록 하면, (512 - 16 =) 496 의 배선 영역이 확보되므로, 상기 배선 영역에 제어 신호 라인 등을 배치할 수 있다. 또한, 상술된 각각의 실시예에 따른 예로서, NOR 형 메모리 셀 매트릭스의 배치를 사용하여 설명되긴 했지만, 본 발명은 이러한 구성에 한정되지 않으며, NAND 형 또는 가상 접지형의 메모리 셀 매트릭스에도 또한 적용될 수 있다. 또한, 본 발명의 적용은 EEPROM 에만 한정되지 않으며, 마스크 ROM 또는 PROM 에도 적용될 수 있다. 마스크 ROM 등의 경우, 복수 스테이지의 Y 스위치를 통해 서브 비트 라인과 접속되는 메인 비트 라인이 판독 회로 (센스 증폭기) 에 직접적으로 접속되거나 상기 메인 비트 라인이 추가적인 Y 스위치를 통해 판독 회로에 접속되는 구성으로 구현된다.

이상에서 설명된 바와 같이, 본 발명에 의하면, 임의의 신호 라인 또는 전원 라인이 메모리 셀 어레이 상에 배치될 수 있으며 메모리 셀 어레이의 주변 영역에배선 영역을 배치할 필요가 없어, 칩 사이즈를 감축할 수 있다는 효과가 달성된다.

본 발명에 의하면, 메인 비트 라인들 사이의 간격을 넓혀 임의의 신호 라인 또는 전원 라인을 메인 비트 라인들 사이에 배치할 수 있다는 것이 그 이유이다.

또한, 본 발명에 의하면, 판독/기입 회로에서 본 메인 비트 라인의 커패시턴스가 저감될 수 있다. 본 발명에 의하면, 메인 비트 라인에 스위치가 접속되며, 상기 스위치로부터 분기하는 복수의 스위치를 통해 서브 비트 라인을 접속하는 구성으로 구현되는 것이 그 이유이다.

특별한 예들을 참조하여 본 발명이 설명되긴 했지만, 이러한 설명을 제한적인 의미로 해석하려는 의도는 아니다. 본 발명의 설명을 참조한 당업자들에게, 개시된 실시예에 관한 다양한 변형이 가능할 수 있다. 따라서, 부가된 청구범위는 본 발명의 진정한 범위 내에 해당되는 어떠한 변형 및 실시예도 포함하는 것으로 해석되어야 한다.

Claims

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데이터 라인과;

복수의 노드와;

상기 노드 중 관련된 하나와 상기 데이터 라인 사이에 각각 삽입된 복수의 제 1 스위치와;

상기 노드 중 관련된 하나에 각각 결합된 복수의 메모리부를 구비하며,

상기 메모리부의 각각은,

복수의 비트라인과,

상기 비트라인 중 대응하는 하나와 상기 노드 중 관련된 하나 사이에 삽입된 복수의 제 2 스위치와,

하나 이상의 공통 워드라인과,

상기 공통 워드라인과 상기 비트라인 중 대응하는 하나에 결합된 복수의 플래시 메모리 셀을 구비하며,

상기 데이터라인은 제 1 레벨의 제 1 배선층에 의하여 형성되고, 상기 비트라인은 상기 제 1 배선층과는 다른 제 2 레벨의 제 2 배선층에 의하여 형성되는 것을 특징으로 하는 플래시 메모리 장치.
제 13 항에 있어서, 상기 제 1 배선층에 의하여 형성된 전원라인, 소거 소스 라인 및, 소거 소스 제어신호라인을 더 구비하는 것을 특징으로 하는 장치.
제 13 항에 있어서, 상기 제 2 스위치는, 상기 메모리 셀이 형성된 영역의 양측 상에 배열되는 것을 특징으로 하는 장치.
메인 비트라인과,

상기 메인 비트라인에 접속된 제 1 스위치와,

상기 메인 비트라인에 접속된 제 2 스위치와,

상기 제 1 스위치에 결합된 복수의 제 3 스위치와,

상기 제 2 스위치에 결합된 복수의 제 4 스위치와,

상기 제 3 스위치중 대응하는 하나에 결합된 복수의 제 1 서브 비트라인과,

상기 제 4 스위치의 대응하는 하나에 결합된 복수의 제 2 서브 비트라인과,

하나 이상의 워드라인과,

상기 워드라인과 상기 제 1 및 제 2 서브 비트라인 중 대응하는 하나에 접속된 복수의 플래시 메모리 셀을 구비하며,

상기 메인 비트라인은 제 1 레벨의 제 1 배선층에 의하여 형성되고, 상기 제 1 및 제 2 서브 비트 라인은 상기 제 1 배선층과는 다른 제 2 레벨의 제 2 배선층에 의하여 형성되는 것을 특징으로 하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 제 1 배선층에 의하여 형성된 전원라인, 소거 소스 라인 및 소거 소스 제어 신호라인을 더 구비하는 것을 특징으로 하는 플래시 메모리 장치.
제 17 항에 있어서, 상기 제 1 스위치는, 상기 메모리 셀이 형성된 영역의 양측 상에 배열되는 것을 특징으로 하는 장치.
노드와,

복수의 메인 비트라인과,

상기 메인 비트라인 중 대응하는 하나와 상기 노드 사이에 접속된 복수의 제 1 스위치와,

상기 메인 비트라인의 대응하는 하나에 접속된 복수의 제 2 스위치와,

상기 제 2 스위치 중 대응하는 하나에 각각 접속된 복수의 블럭을 구비하며,

상기 각각의 블럭은,

복수이 서브 비트 라인과,

상기 제 2 스위치 중 대응하는 하나와 상기 서브 비트라인 중 대응하는 하나에 접속된 복수의 제 3 스위치와,

하나 이상의 워드 라인과,

상기 서브 비트라인 중 대응하는 하나와 상기 워드라인에 접속된 복수의 플래시 메모리 셀을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
제 19 항에 있어서, 상기 제 2 스위치는 제어 신호를 공통으로 수신하는 것을 특징으로 하는 장치.
제 20 항에 있어서, 상기 메인 비트라인은 제 1 레벨의 제 1 배선층에 의하여 형성되고 상기 서브 비트라인은 상기 제 1 배선층과는 다른 제 2 레벨의 제 2 배선층에 의하여 형성되는 것을 특징으로 하는 장치.
제 21 항에 있어서, 상기 제 1 배선층에 의하여 형성된 전원라인, 소거 소스 라인 및 소거 소스 제어라인을 더 구비하는 것을 특징으로 하는 장치.
제 22 항에 있어서, 상기 제 3 스위치가, 상기 메모리 셀에 형성된 영역의 양측 상에 배열되는 것을 특징으로 하는 장치.
복수의 메모리 셀 어레이 섹터와,

상기 메모리 셀 어레이 섹터를 각각 교차하는 복수의 메인 비트라인과,

상기 섹터 중 대응하는 하나와 상기 메인 비트라인 중 대응하는 하나와의 교차점에 각각 배열되고, 상기 메인 비트라인 중 대응하는 하나에 결합된 복수의 제 1 스위치를 갖는 복수의 제 1 스위칭 그룹과,

상기 제 1 스위치 중 대응하는 하나에 각각 결합되고 복수의 제 2 스위치를 갖는 복수의 제 2 스위칭 그룹과,

상기 제 2 스위치 중 대응하는 하나에 결합된 복수의 서브 비트라인을 구비하는 것을 특징으로 하는 플래시 메모리 장치.
제 24 항에 있어서,

하나 이상의 워드라인과,

상기 서브 비트라인 중 대응하는 하나와 상기 워드라인에 접속된 복수의 플래시 메모리 셀을 구비하는 것을 특징으로 하는 장치.
제 25 항에 있어서, 상기 서브 비트 라인은 제 1 레벨의 제 1 배선층에 의하여 형성되고, 상기 메인 비트라인과, 전원라인과, 소거 소스라인과 소거 소스 제어라인은 상기 제 1 배선층과는 다른 제 2 레벨의 제 2 배선층에 의하여 형성되어서 각각의 상기 소거 소스라인과 상기 소거 소스 제어 신호라인은 각각 상기 메인 비트라인 중 대응하는 인접한 메인 비트라인 사이에 배열되는 것을 특징으로 하는 장치.
복수의 메모리셀 어레이 섹터와,

상기 섹터를 각각 교차하는 복수의 메인 비트라인과,

복수의 판독/기입 회로와,

상기 메인 비트라인 중 대응하는 하나와 상기 판독/기입 회로 중 대응하는 하나 사이에 접속된 제 1 스위칭 그룹과,

상기 메인 비트라인 중 대응하는 하나에 각각 접속된 복수의 제 1 스위치와,

상기 제 1 스위치 중 대응하는 하나에 각각 접속되고, 복수의 제 2 스위치를 갖는 복수의 제 2 스위칭 그룹과,

상기 제 2 스위칭 그룹 각각의 상기 제 2 스위치 중 대응하는 하나에 결합된 복수의 서브 비트라인을 구비하는 것을 특징으로 하는 플래시 메로리 장치.
제 27 항에 있어서,

하나 이상의 워드라인과,

상기 서브 비트라인 중 대응하는 하나와 상기 워드라인에 접속된 복수의 플래시 메모리 셀을 더 구비하는 것을 특징으로 하는 장치.
제 28 항에 있어서, 상기 서브 비트라인은 제 1 레벨의 제 1 배선층에 의하여 형성되고, 상기 메인 비트라인, 전원라인, 소거 소스라인 및 소거 소스 제어라인은 상기 제 1 배선층과는 다른 제 2 레벨의 제 2 배선층에 의하여 형성되어서, 상기 전원라인, 각각의 상기 소거 소스라인 및 상기 소거 소스 제어신호라인이 상기 메인 비트라인의 대응하는 인접한 메인 비트라인 사이에 배열되는 것을 특징으로 하는 장치.
하나 이상의 워드라인과,

상기 워드라인에 공통으로 결합된 복수의 제 1 메모리 셀과,

상기 제 1 메모리 셀에 각각 제공된 복수의 제 1 도전성 라인과,

상기 워드라인에 공통으로 결합된 복수의 제 2 메모리 셀과,

상기 제 2 메모리 셀에 각각 제공된 복수의 제 2 도전성 라인과,

제 3 및 제 4 도전성 라인과,

상기 제 3 도전성 라인과 상기 제 1 도전성 라인 중 관련된 하나 사이에 각각 삽입된 복수의 제 1 스위치와,

상기 제 4 도전성 라인과 상기 제 2 도전성 라인 중 관련된 하나 사이에 각각 삽입된 복수의 제 2 스위치와,

제 5 도전성 라인과,

제 3 및 제 4 도전성 라인 사이에 삽입된 제 3 스위치와,

상기 제 4 및 제 5 도전성 라인 사이에 삽입된 제 4 스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 30 항에 있어서,

상기 워드라인에 공통으로 결합된 복수의 제 3 메모리 셀과,

상기 제 3 메모리 셀에 대하여 각각 제공된 복수의 제 6 도전성 라인과,

제 7 라인과,

상기 제 7 도전성 라인과 상기 제 6 도전성 라인 중 관련된 하나 사이에 각각 삽입된 복수의 제 5 스위치와,

상기 제 7 및 제 5 도전성 라인 사이에 삽입된 제 6 스위치를 더 구비하는 것을 특징으로 하는 장치.
제 31 항에 있어서, 상기 제 1, 제 2 및 제 3 메모리 셀은 서로 인접하게 배열되어서 메모리 셀 형성 영역을 이루고, 상기 제 1, 제 2, 제 3 및 제 4 스위치 및 상기 제 3 및 제 4 도전성 라인은 상기 메모리 셀 형성 영역의 일측 상에 배열되고, 상기 제 7 도전성 라인과 상기 제 5 및 제 6 스위치는 상기 메모리 셀 형성 영역의 타측 상에 배열되는 것을 특징으로 하는 장치.
제 30 항에 있어서,

제 6 도전성 라인과,

상기 제 5 및 제 6 도전성 라인 사이에 삽입된 제 5 스위치를 더 구비하는 것을 특징으로 하는 장치.
제 33 항에 있어서, 상기 제 1 및 제 2 메모리 셀은 서로 인접하게 배열되어서 메모리 셀 형성 영역을 이루고, 상기 제 1 및 제 3 스위치 및 상기 데 3 도전성 라인은 상기 메모리 셀 형성영역의 일측 상에 배열되고, 상기 제 2 및 제 4 스위치 및 상기 제 4 도전성 라인은 상기 메모리 셀 형성영역의 타측 상에 배열되는 것을 특징으로 하는 장치.