JP5059199B2 - Ｃｍｏｓデコーディング回路 - Google Patents

Description

本発明は、より広くは、半導体メモリ装置に関し、より詳細には、フラッシュメモリにおけるデコーディングアーキテクチャに関する。

フラッシュ型ランダムアクセスメモリ（ＲＡＭ）は、より一般にはフラッシュメモリとして知られ、フローティングゲートを備えたメモリセル設計を使用する不揮発性記憶装置の一形態である。フローティングゲートに電荷をプログラミングすなわち蓄積し、あるいはフローティングゲートから電荷を消去すなわち除去する際には、メモリセルの入力端に高い電圧が印加される。プログラミングは、熱電子の転送によってフローティングゲート上に電荷を溜めることで行われ、一方、消去は、電子が薄い誘電性材料を通り抜けるファウラー−ノルドハイム・トンネリング効果を利用し、フローティングゲート上の電荷の量を減少させて行われる。セルを消去するとその論理値は「１」に設定され、セルをプログラミングするとその論理値は「０」に設定される。プログラミング動作と消去動作を除けば、フラッシュメモリは、任意にアクセス可能な読み出し専用メモリ（ＲＯＭ）と同じように動作する。従来、フラッシュメモリ記憶セルや支援論理回路を含むフラッシュメモリチップは、基板上に半導体材料層、ポリシリコン相互接続層、第１及び第２の金属層を形成することによって製造されている。これよりも多い層又は少ない層を含む様々な集積回路製造技術があり、これらの技術が本発明にも適用可能であることは理解されるであろう。

集積回路の設計において、集積回路の動作に用いられる電源電圧のレベルは低下する傾向にある。従来の回路ファミリーは５Ｖ及び３．３Ｖで動作していた。現在のファミリーは１．８Ｖで動作しており、将来のファミリーは１．０Ｖ以下の公称電源電圧、例えば０．８Ｖで動作するようになるであろう。かかる電源電圧の低下により、設計及び動作に対する課題が生じている。

設計課題の一つは、メモリ装置の記憶素子又はコアセルへのアクセスに関するものである。１．８Ｖ供給システム等の低電源電圧システムにおいて得られる電圧の変動幅は、一般的にフラッシュメモリセルの読み出し又はプログラミングを行うには不十分である。従って、必要な電圧変動を与えるために電圧昇圧回路が開発されている。コアセルにアクセスするために、ワード線電圧は例えば４．０Ｖに昇圧される。これにより、コアセルトランジスタは十分にターンオンし、当該コアセルには、センス回路によってセルの状態を迅速に検知するのに十分な電流が流れる。１．８Ｖ供給システム等の低電源電圧システムには、一般に高い昇圧電圧が必要とされる。

特定のワード線に対しワード線電圧を昇圧するために、当該ワード線が選択され、そのワード線に昇圧電圧が供給される。ワード線駆動回路は、選択されたワード線を昇圧電圧まで昇圧するのに用いられる。ワード線駆動回路は、選択されたコアセルの行すなわちＸアドレスの最終的なデコーディングも行う。

典型的には、各ワード線に付随してワード線駆動回路が設けられる。装置のレイアウト及びプロセス技術の進歩と共に、メモリアレイ内のコアセルは、より細かいピッチでレイアウトされる。ワード線同士が近接して配置されるので、ワード線駆動回路のサイズが制限される。最近では、特定のワード線駆動回路及びそれに付随する選択ワード線を識別するためのデコーディング方式が用いられている。ワード線駆動回路にアクセスし、昇圧電圧を選択ワード線に供給するためのデコーディング方式がより複雑化することによって、設計上の課題が呈示されている。多くの構成においてワード線を駆動するために、昇圧回路及びその付属回路は、昇圧ノード及び被駆動ノードにおける相当の負荷容量、不完全な動作性能、そしてワード線選択回数が最適化されていないといった問題に直面している。フラッシュメモリにおいて、コアセルアレイの微細ピッチに適合するように配置される一方で、性能を向上させ、昇圧ノード及び被駆動ノードにおける容量性負荷を低減し、ワード線選択回数を減らすようにした、より効率的なデコーディングアーキテクチャを実現出来れば望ましいであろう。

現時点で好適な一実施形態に係るメモリを示すブロック図である。 図１のメモリに係る例示的なワード線デコーディングアーキテクチャを示すブロック図である。 図２のアーキテクチャに係る例示的な駆動回路の回路図である。 図２のアーキテクチャに係る例示的なデコーディング回路の回路図である。 図２のアーキテクチャに係る例示的なデコーディング回路の回路図である。 図２のアーキテクチャに係る例示的なローカル駆動回路の回路図である。 図５の回路の一部分の他の実施形態を示す図である。

図面を参照すると、図１は、現時点で好適な一実施形態に係るメモリ１００のブロック図である。図示の実施形態において、メモリ１００は、デジタルデータを記憶する相補型金属酸化物半導体（ＣＭＯＳ）集積回路として形成されたフラッシュメモリとして構成されている。しかし、メモリ１００は他の適当な形態を採ってもよく、実際に、本明細書で説明する原理は、ワード線選択及びデコーディングが用いられる他の適当な回路に適用されてもよい。メモリ１００は、コアセルアレイ１０２と、デコーダ１０４と、昇圧回路１０６と、アドレスバッファ回路１０８とを含む。

コアセルアレイ１０２は、それぞれデータを記憶するように構成された複数のメモリセルを含む。幾つかの適用例において、各メモリセルは単一ビットのデータを記憶するようにしてもよいし、また別の幾つかの適用例において、各メモリセルは複数ビットのデータを記憶するようにしてもよい。コアセルアレイ１０２のメモリセルは、バイト単位又はワード単位でアドレス指定が可能であり、アドレスバッファ回路１０８において対応するアドレスによりアクセスされる。現時点で好適な実施形態において、メモリセルは、１６ビットのデータワードとしてアクセスされ、各アドレスは固有のデータワードに対応する。他の実施形態において、各メモリセルは、デコーダ１０４によってデコードされる固有のアドレスを有している。

デコーダ１０４は、典型的には、行方向すなわちｘアドレスデコーディング論理回路１１２と、ビット線方向すなわちｙアドレスデコーディング論理回路１１４とを含む。デコーダ１０４のｘアドレスデコーディング論理回路１１２は、アドレスバッファ回路１０８から供給されるアドレス信号ＡＤＤに応答して、コアセルアレイ１０２の各行とそれぞれ関連付けられている複数のワード線１１０のうちの１つのワード線１１０ａを活性化する。ワード線１１０ａの活性化に応答して、当該ワード線１１０ａと関連付けられたメモリセルが作動し、電流を減少させ始める。メモリセルを適当に作動させるために、ワード線１１０ａの電位を例えば３．０Ｖ〜４．０Ｖの十分な電位差だけ変化させなければならない。

ｙアドレスデコーディング論理回路１１４又はデコーダ１０４の類似の論理回路は、コアセルアレイ１０２のビット線１１６を、例えば、センス用又は出力用インタフェース回路（図１には図示せず）に結合する。好ましくは、コアセルアレイ１０２の各ビット線１１６は、コアセルアレイ１０２におけるコアセルの１つ又は複数の列に関連している。好適な実施形態において、ｙアドレスデコーディング論理回路１１４は、アドレスＡＤＤに応答して、コアセルアレイ１０２の複数のビット線１１６の中から選択したビット線１１６ａをデコードする。センス用又は出力用インタフェース回路は、コアセルアレイ１０２の選択したメモリセル内の電流をセンスして、選択したメモリセルに記憶されているデータの１つ又は複数のビットの２進状態を決定する。データワードとしてセンスされたメモリセルデータは、メモリ１００の外部端子として用いられるメモリ１００の出力端（図示せず）に生成される。図１には示していないが、コアセルアレイ１０２の個々のメモリセル上で必要に応じてプログラミング、読み出し、検証、消去などの他の動作を行うために他の回路が設けられている。

メモリ１００は、図１においてＶｃｃと明示された電源電圧に応答して動作する。Ｖｃｃとグランドの電位差が電源電圧であり、例えば、０．８Ｖ〜３．３Ｖの範囲内にある。電源電圧Ｖｃｃの適合性は、メモリ１００を製造するための技術を含む様々な要因に依存する。一般に、最新のＣＭＯＳプロセスでは、電源電圧は公称１．８Ｖである。絶対値において、この電圧は、ｐチャネルトランジスタのターンオン電圧すなわちしきい電圧Ｖｔｐ：０．９Ｖよりも高く、またＮチャネルトランジスタのターンオン電圧すなわちしきい電圧Ｖｔｎ：＋１．０Ｖよりも高い。

図２を参照すると、図１のメモリ１００に係る例示的なワード線デコーディングアーキテクチャ２００が示されている。アーキテクチャ２００は、コアセルアレイブロック又はセクタＡＲＲＡＹ０２０２、ＡＲＲＡＹ１２０４、ＡＲＲＡＹ２２０６、ＡＲＲＡＹ３２０８と、ローカル駆動回路ブロックＳＵＢＸＤＥＣ０２１０、ＳＵＢＸＤＥＣ１２１２、ＳＵＢＸＤＥＣ２２１４、ＳＵＢＸＤＥＣ３２１６と、横方向デコーディング回路ブロックＧＸＤＥＣ２１８と、駆動回路ブロックＧＶＰＸ２２０と、縦方向デコーディング回路ブロックＶＸＤＥＣ０２２２、ＶＸＤＥＣ１２２４、ＶＸＤＥＣ２２２６、ＶＸＤＥＣ３２２８と、昇圧回路１０６とを含む。図１のコアセルアレイ１０２は、好適には、コアセルアレイブロックＡＲＲＡＹ０２０２、ＡＲＲＡＹ１２０４、ＡＲＲＡＹ２２０６、ＡＲＲＡＹ３２０８を含む。図１のデコーディング回路１０４は、好適には、ＳＵＢＸＤＥＣ０２１０、ＳＵＢＸＤＥＣ１２１２、ＳＵＢＸＤＥＣ２２１４、ＳＵＢＸＤＥＣ３２１６、ＧＸＤＥＣ２１８、ＧＶＰＸ２２０、ＶＸＤＥＣ０２２２、ＶＸＤＥＣ１２２４、ＶＸＤＥＣ２２２６、及びＶＸＤＥＣ３２２８を含む。横方向デコーディング回路ブロックＧＸＤＥＣ２１８は、好適には、ワード線アドレス信号ＡＤＤＷＬを受け取る。このワード線アドレス信号ＡＤＤＷＬは、好適には、ワード線の選択及びデコーディングに適用可能な一連のビットからなるアドレス信号ＡＤＤを含む。駆動回路ブロックＧＶＰＸ２２０は、好適には、図１及び図２の昇圧回路１０６からの昇圧電圧信号ＶＢＯＯＳＴを受け取る。横方向デコーディング回路ブロックＧＸＤＥＣ２１８は２つのグループの信号を生成し、第１のグループの信号はＳＵＢＸＤＥＣ０２１０及びＳＵＢＸＤＥＣ１２１２で受け取られ、第２のグループの信号はＳＵＢＸＤＥＣ２２１４及びＳＵＢＸＤＥＣ３２１６で受け取られる。

例示的なワード線デコーディングアーキテクチャ２００は、多数の設計に適用させるために拡張可能となっている。例えば、一般にＫ個のコアセルアレイブロックＡＲＲＡＹ０、ＡＲＲＡＹ１、……、ＡＲＲＡＹＫ−１が存在する。図２においては、Ｋ＝４個のコアセルアレイブロックＡＲＲＡＹ０２０２、ＡＲＲＡＹ１２０４、ＡＲＲＡＹ２２０６、ＡＲＲＡＹ３２０８が図示されている。例示的なコアセルアレイブロックＡＲＲＡＹｋは、ローカル駆動回路ブロックＳＵＢＸＤＥＣｋ及び縦方向デコーディング回路ブロックＶＸＤＥＣｋと関連する。例示的なコアセルアレイブロックＡＲＲＡＹｋは、Ｍ＊Ｎ本のワード線を含む。各ワード線は、コアセルアレイブロックＡＲＲＡＹｋのメモリセルに結合される。Ｍ＊Ｎ本のワード線における各ワード線は、ローカル駆動回路に結合される。例示的なローカル駆動回路ブロックＳＵＢＸＤＥＣｋはＭ＊Ｎ個のローカル駆動回路を含み、各ローカル駆動回路は、コアセルアレイブロックＡＲＲＡＹｋにおけるＭ＊Ｎ本のワード線のうちの対応するワード線に結合される。

引き続き例示すると、横方向デコーディング回路ブロックＧＸＤＥＣは、第１側のデコーディング回路と第２側のデコーディング回路とを含む。第１側のデコーディング回路は、Ｋ／２個のコアセルアレイブロックＳＵＢＸＤＥＣ０……ＳＵＢＸＤＥＣ（Ｋ／２）−１によって受け取られる第１のグループの信号、例えば選択信号を生成する。第２側のデコーディング回路は、Ｋ／２個のコアセルアレイブロックＳＵＢＸＤＥＣ（Ｋ／２）……ＳＵＢＸＤＥＣＫ−１によって受け取られる第２のグループの信号、例えば選択信号を生成する。この例では、Ｋは偶数で、かつ４以上とする。例示的な横方向デコーディング回路ブロックＧＸＤＥＣは、それぞれが第１側と第２側とを有するＭ個の横方向デコーディング回路を含む。Ｍ個の横方向デコーディング回路の１つの一方の側は、例示的なローカル駆動回路ブロックＳＵＢＸＤＥＣｋにおける１＊Ｍ＊Ｎ個のローカル駆動回路を活性化する。例示的な縦方向デコーディング回路ブロックＶＸＤＥＣｋは、Ｎ個の縦方向デコーディング回路を含む。Ｎの縦方向デコーディング回路の１つは、例示的なローカル駆動回路ブロックＳＵＢＸＤＥＣｋにおける１＊Ｎ＊Ｍ個のローカル駆動回路に、駆動回路ブロックＧＶＰＸ２２０からの昇圧電圧を供給する。好適には、Ｍ＊Ｎ個のローカル駆動回路のうちの１つのローカル駆動回路は、Ｍ個の横方向デコーディング回路の１つの一方の側によって活性化されると共に、Ｎ個の縦方向デコーディング回路の１つによって昇圧電圧を供給される。次いで、ローカル駆動回路が選択され、そのローカル駆動回路に結合されたワード線が選択され、当該ローカル駆動回路によって駆動される。

限定的ではないが数値例として、図２に示す現時点で好適な実施形態では、Ｋ＝４個の縦方向デコーディング回路ブロックＶＸＤＥＣ０２２２、ＶＸＤＥＣ１２２４、ＶＸＤＥＣ２２２６、及びＶＸＤＥＣ３２２８であって、各ブロックがＮ＝８個の縦方向デコーディング回路を含むものと、１個の横方向デコーディング回路ブロックＧＸＤＥＣ２１８であって、Ｍ＝６４個の２つの側に分けられた横方向デコーディング回路を含むものと、Ｋ＝４個のローカル駆動回路ブロックＳＵＢＸＤＥＣ０２１０、ＳＵＢＸＤＥＣ１２１２、ＳＵＢＸＤＥＣ２２１４、及びＳＵＢＸＤＥＣ３２１６であって、各ローカル駆動回路ブロックがＭ＊Ｎ＝６４＊８＝５１２個のローカル駆動回路を含むものと、Ｋ＝４個のコアセルアレイブロックＡＲＲＡＹ０２０２、ＡＲＲＡＹ１２０４、ＡＲＲＡＹ２２０６、及びＡＲＲＡＹ３２０８であって、各アレイブロックがＭ＊Ｎ＝６４＊８＝５１２本のワード線を含むものと、が設けられている。

図２のワード線デコーディングアーキテクチャ２００の回路レベルでの説明を行うために、各回路や個々の信号を参照するために用いられる変数について概略説明する。一般に、横方向デコーディング回路ブロックＧＸＤＥＣ２１８は、Ｍ個の２つの側に分けられた横方向デコーディング回路を含む。Ｍ個の２つの側に分けられた横方向デコーディング回路のいずれか１つをＧＸＤＥＣｍとする。ここに、ｍは０〜Ｍ−１である。一般に、ＶＸＤＥＣｋと示される例示的な縦方向デコーディング回路ブロックを有し、かつＮ個の縦方向デコーディング回路を含むＫ個の縦方向デコーディング回路ブロックが存在する。Ｎ個の縦方向デコーディング回路の１つをＶＸＤＥＣｋｎとする。ここに、ｎは０〜Ｎ−１である。一般に、ＳＵＢＸＤＥＣｋと示される例示的なローカル駆動回路ブロックを有し、かつＭ＊Ｎ個のローカル駆動回路を含むＫ個のローカル駆動回路ブロックが存在する。Ｍ＊Ｎ個のローカル駆動回路の１つをＳＵＢＸＤＥＣｋｍｎとする。ここに、ｋは０〜ｋ−１である。一般に、ＡＲＲＡＹｋと示される例示的なコアセルアレイブロックを有し、かつＭ＊Ｎ個のワード線を含むＫ個のコアセルアレイブロックが存在する。Ｍ＊Ｎ個のワード線のうちの１本をＷＬｋｍｎとする。一般に、駆動回路ブロックＧＶＰＸ２２０は、第１の昇圧電圧をａで示される第１又はＡ側２３０に出力し、第２の昇圧電圧をｂで示される第２又はＢ側２３２に出力する。Ａ側２３０及びＢ側２３２のいずれか１つをｔとし、ｔをａからｂ又は１から２としてもよいことはもちろんである。

例えば、例示的なコアセルアレイブロックの一方の側にのみ例示的なローカル駆動回路ブロックの１つを配置するよりも、むしろローカル駆動回路ブロックの両側にコアセルアレイを配置した現時点で好適な実施形態など、他の構成及び実施形態も可能である。

ここで図３を参照すると、図２の駆動回路ブロックＧＶＰＸ２２０を例示的に組み込んだ回路図が示されている。図３の例示的な駆動回路ブロックＧＶＰＸ２２０は、Ｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、すなわちＮＭＯＳトランジスタと、ｐチャネルＭＯＳＦＥＴ、すなわちＰＭＯＳトランジスタとから構成されている。駆動回路ブロックＧＶＰＸ２２０を構成するためにＭＯＳＦＥＴトランジスタが使用されているが、他の適当なアクティブ素子を使用してもよい。

駆動回路ブロックＧＶＰＸ２２０は第１側の回路３４２を含み、この第１側の回路は、ＮＭＯＳトランジスタ３０２、３０６、３１４、３１６と、ＰＭＯＳトランジスタ３０４、３０８、３１０、３１２と、インバータ３３６とを含む。ＧＶＰＸ２２０はさらに第２側の回路３４４を含み、この第２側の回路は、ＮＭＯＳトランジスタ３１８、３２４、３２８、３３２と、ＰＭＯＳトランジスタ３２０、３２２、３２６、３３０と、インバータ３３４とを含む。

駆動回路ブロックＧＶＰＸ２２０は、好適には、昇圧電圧ＶＢＯＯＳＴと電源電圧ＶＣＣとの間で一連の出力を切り換える。第１側の回路３４２に結合された第１の選択ノード３３８は、第１側すなわちＡ側（図２のワード線デコーディングアーキテクチャ２００の第１側すなわちＡ側２３０を参照）の選択信号ＳＥＬａを受け取る。第２側の回路３４４に結合された第２の選択ノード３４０は、第２側すなわちＢ側（アーキテクチャ２００の第２側すなわちＢ側２３２を参照）の選択信号ＳＥＬｂを受け取る。好適には、電圧信号ｇＶｐｘｇａは駆動回路ブロックＧＶＰＸ２２０によって生成され、図２のアーキテクチャ２００においてＧＸＤＥＣ２１８と、第１側２３０のローカル駆動回路ブロック、例えばＳＵＢＸＤＥＣ０２１０及びＳＵＢＸＤＥＣ１２１２とに供給される。好適には、電圧信号Ｖｐｘｇａは駆動回路ブロックＧＶＰＸ２２０によって生成され、図２のアーキテクチャ２００における第１側２３０の縦方向デコーディング回路、例えばＶＸＤＥＣ０２２２及びＶＸＤＥＣ１２２４とに供給される。同様に、電圧信号ｇＶｐｘｇｂは駆動回路ブロックＧＶＰＸ２２０によって生成され、図２のアーキテクチャ２００においてＧＸＤＥＣ２１８と、第２側２３２のローカル駆動回路ブロック、例えばＳＵＢＸＤＥＣ２２１４及びＳＵＢＸＤＥＣ３２１６とに供給される。好適には、電圧信号Ｖｐｘｇｂは駆動回路ブロックＧＶＰＸ２２０によって生成され、図２のアーキテクチャ２００における第２側２３２の縦方向デコーディング回路ブロック、例えばＶＸＤＥＣ２２２６及びＶＸＤＥＣ３２２８とに供給される。

電源電圧ＶＣＣは、ＮＭＯＳトランジスタ３１４、３１６、３１８、３２４のゲートノードに印加される。ＮＭＯＳトランジスタ３１４、３１６、３１８、３２４はターンオンし、第１及び第２側の選択信号ＳＥＬａ、ＳＥＬｂの変化に応答して、ＰＭＯＳトランジスタ３１０、３１２、３２０、３２２のドレインノードを適当なレベルにするのに十分な電流を供給する。

アーキテクチャ２００の第１側２３０が選択されない場合、第１側の選択信号ＳＥＬａのレベルはローであり、ＰＭＯＳトランジスタ３１０のゲートノードのレベルもローである。そのため、ＰＭＯＳトランジスタ３１０は、インバータ３３６の出力が昇圧電圧ＶＢＯＯＳＴの電位となり、かつＮＭＯＳトランジスタ３０２、３０６のゲートノードがＶＢＯＯＳＴ電位となるように動作する。これによってＮＭＯＳトランジスタ３０２、３０６は動作し、電圧信号ｇＶｐｘｇａ、Ｖｐｘｇａは電源電圧ＶＣＣの電位となる。

同様にアーキテクチャ２００の第２側２３２が選択されない場合、第２側選択信号ＳＥＬｂのレベルはローであり、ＰＭＯＳトランジスタ３２２のゲートノードのレベルもローである。そのため、ＰＭＯＳトランジスタ３２２は、インバータ３３４の出力が昇圧電圧ＶＢＯＯＳＴの電位となり、かつＮＭＯＳトランジスタ３２８、３３２のゲートノードがＶＢＯＯＳＴ電位となるように動作する。これによってＮＭＯＳトランジスタ３２８、３３２は動作し、電圧信号ｇＶｐｘｇｂ、Ｖｐｘｇｂは電源電圧ＶＣＣの電位となる。

アーキテクチャ２００の片側でワード線の１本がデコードされる場合、その片側が選択される。これは、メモリのＸデコーダ回路が適当な入力アドレスを検出し、選択されたワード線をデコードした場合に実現する。アーキテクチャ２００の第１側２３０が選択された場合、第１側の選択信号ＳＥＬａのレベルはハイになり、インバータ３３６の出力レベルはローになり、ＰＭＯＳトランジスタ３１０のドレインノードのレベルはローになる。これによってＰＭＯＳトランジスタ３０４、３０８のゲートノードのレベルはローになり、ＰＭＯＳトランジスタ３０４、３０８が動作し、電圧信号ｇＶｐｘｇａ、Ｖｐｘｇａは昇圧電圧ＶＢＯＯＳＴのレベルになる。

同様にアーキテクチャ２００の第２側２３２が選択された場合、第２選択信号ＳＥＬｂのレベルはハイになり、インバータ３３４の出力レベルはローになり、ＰＭＯＳトランジスタ３２２のドレインノードのレベルはローになる。これによって、ＰＭＯＳトランジスタ３２６、３３０のゲートノードのレベルはローになり、ＰＭＯＳトランジスタ３２６、３３０が動作し、電圧信号ｇＶｐｘｇｂ、Ｖｐｘｇｂは昇圧電圧ＶＢＯＯＳＴのレベルになる。

ここで図４を参照すると、図２のアーキテクチャに係るデコーディング回路ブロックＶＸＤＥＣ０２２２、ＶＸＤＥＣ１２２４、ＶＸＤＥＣ２２２６、ＶＸＤＥＣ３２２８のいずれかの縦方向デコーディング回路ＶＸＤＥＣｋｎ４００の例示的な実施形態の回路構成が示されている。例示的な縦方向デコーディング回路ＶＸＤＥＣｋｎ４００は、ＮＭＯＳトランジスタ４０２、４０４、４０６、４１０と、ＰＭＯＳトランジスタ４０８とを含む。例示的な縦方向デコーディング回路ＶＸＤＥＣｋｎ４００を構成するためにＰＭＯＳ及びＮＭＯＳトランジスタを使用しているが、他の適当なアクティブ素子を使用してもよい。

回路ＶＸＤＥＣｋｎ４００は信号Ｖｗｋｎを生成する。ここに、ｋは０〜Ｋ−１、ｎは０〜Ｎ−１である。例示の実施形態において、ｎは８、ｋは４である。回路ＶＸＤＥＣｋｎ４００は、例示的なローカル駆動回路ブロックＶＸＤＥＣｋｎのＭ個のローカル駆動回路に信号Ｖｗｋｎを供給する。例示の実施形態において、Ｍは６４である。縦方向デコーディング回路２００によって供給されるＭ個のローカル駆動回路のうちいずれか１つは、ＳＵＢＸＤＥＣｋｍｎとして示されている信号Ｖｗｋｎである。縦方向デコーディング回路４００は、昇圧電圧をメモリの選択された縦方向のみに供給する。

縦方向デコーディング回路４００は、選択信号Ｖｓｅｌｋをそのドレインで受け取るＮチャネルトランジスタ４０２を含む。縦方向デコーディング回路４００によって供給されるサブＸデコーダ又はワード線駆動回路のうちの１つが読み出し又は書き込みアクセスのために選択される場合、この信号はアクティブローとなる。信号Ｖｓｅｌｋの状態は、メモリの行すなわちＸデコーディング回路によって制御される。トランジスタ４０２のゲートは、行すなわちＸアドレスのデコーディングが行われるときにアクティブとなる制御信号Ｖｘｎを受け取る。

トランジスタ４０２のソースは、トランジスタ４０８、４１２を含むインバータ４１２の入力に結合されている。トランジスタ４０８は、電圧Ｖｐｘｇｔ電位の昇圧ノードに結合されたソースノード及びバルクノードを有するｐチャネルトランジスタである。トランジスタ４１０は、ソースがグランドに接続されたＮチャネルトランジスタである。インバータ４１２の出力によって信号Ｖｗｋｎが供給される。

Ｎチャネルトランジスタ４０４及びｐチャネルトランジスタ４０６もインバータ４１２の入力に結合されている。Ｎチャネルトランジスタ４０４は、＋電源Ｖｃｃに結合されたドレイン及びゲートを有する。ｐチャネルトランジスタ４０６は、電圧Ｖｐｘｇｔ電位の昇圧ノードに結合されたソース及びゲートを有する。Ｎチャネルトランジスタ４０４は、プルアップトランジスタとして動作し、インバータ４１２の入力をバイアスし、出力Ｖｗｋｎを非選択とする。アクティブローの選択信号Ｖｓｅｌｋが除去又はインアクティブハイレベルに駆動された後、トランジスタ４０４は、インバータ４１２の入力ノードをハイレベルにひき上げる。電圧Ｖｗｋｎでの出力信号がインアクティブローの場合、電圧Ｖｗｋｎは、ｐチャネルトランジスタ４０６をターンオンさせる。出力電圧Ｖｗｋｎのレベルがハイになると、電圧Ｖｗｋｎはトランジスタ４０６をターンオフさせる。

好適な実施形態において、１つの縦方向デコーディング回路４００は、８本のワード線毎に、１つのグローバルＸデコーディング回路（図５）と共にレイアウトされる。そのため、８本のワード線ピッチに相当するスペースをレイアウト設計に用いることができる。各サブＸデコーディング（図６）のワード線ピッチ上でのレイアウトは、十分小さいため可能である。このように、Ｘデコーダ全体のレイアウトを微細ピッチのワード線をもって達成することができる。

ここで図５を参照すると、図２のアーキテクチャに係る横方向デコーディング回路ブロックＧＸＤＥＣ２１８の横方向デコーディング回路５００の例示的な実施形態の回路図が示されている。例示的な横方向デコーディング回路５００は、ＮＡＮＤゲート５０２と、インバータ５０４、５０６、５０８と、ＮＭＯＳトランジスタ５１０、５１２、５１４、５１６と、ＰＭＯＳトランジスタ５１８、５２０、５２２、５２４とを含む。例示的な横方向デコーディング回路５００を構成するためにＰＭＯＳ及びＮＭＯＳトランジスタを使用しているが、他の適当なアクティブ素子を使用してもよい。

図５に示されるように、好適には、横方向デコーディング回路５００は、ＮＡＮＤゲート５０２の入力端でマルチビットワード線信号ＡＤＤＷＬを受け取る。好適には、ワード線アドレス信号ＡＤＤＷＬは、ワード線選択及びデコーディングに適用可能な選択されたグループの複数ビットのアドレス信号ＡＤＤを含む。一実施形態において、ワード線アドレス信号は４ビットを含む。

ＮＡＮＤゲート５０２の出力はインバータ５０４を駆動する。インバータ５０４の出力は、Ｎチャネルトランジスタ５１２、５１４のソースと、インバータ５０６、５０８の入力とに結合されている。Ｎチャネルトランジスタ５１２は、Ｖｃｃに結合されたゲートと、ｐチャネルトランジスタ５２４のドレイン及びｐチャネルトランジスタ５２２のゲートに結合されたドレインとを更に有する。ｐチャネルトランジスタ５２２は、昇圧電圧ｇＶｐｘｇａに結合されたソース及びウェルを有する。同様にｐチャネルトランジスタ５２２は、昇圧電圧ｇＶｐｘｇａに結合されたソース及びウェルと、トランジスタ５２４のドレインに結合されたゲートとを有する。トランジスタ５２２のドレインは、Ｎチャネルトランジスタ５１０のドレインに結合され、Ｎチャネルトランジスタ５１０は、Ｖｃｃに結合されたゲートと、インバータ５０８の出力であるアクティブローのノードＮＧｗｍに結合されたソースとを有する。

Ｎチャネルトランジスタ５１４は、Ｖｃｃに結合されたゲートと、ｐチャネルトランジスタ５１８のドレイン及びｐチャネルトランジスタ５２０のゲートに結合されたドレインとを更に有する。ｐチャネルトランジスタ５１８は、昇圧電圧ｇＶｐｘｇａに結合されたソース及びウェルを有する。同様にｐチャネルトランジスタ５２０は、ｇＶｐｘｇａに結合されたソース及びウェルと、トランジスタ５１８のドレインに結合されたゲートとを有する。トランジスタ５２０のドレインは、Ｎチャネルトランジスタ５１６のドレインに結合され、Ｎチャネルトランジスタ５１６は、Ｖｃｃに結合されたゲートと、インバータ５０６の出力であるアクティブハイのノードＮＧｗｍに結合されたソースとを有する。

上記の実施形態において、特定のローカルワード線ｍｋｎが選択された場合、当該ローカルワード線に関連して選択されたグローバルワード線は、アクティブローになる。他の非選択のグローバルワード線は、ハイレベルになる。昇圧回路１０６（図１）が電圧を昇圧し始めると、非選択の６３本のグローバルワード線は、回路Ｇｖｐｘ（図３）からの電圧Ｖｐｘｇを介して昇圧される。選択されたワード線は、昇圧回路からの電圧Ｖｐｘｋによって昇圧される。回路の物理的なレイアウトにおいて、アクティブローＧｗｎであるグローバルワード線は、サブＸデコーダ回路の全てに亘り、ｐチャネルトランジスタ及びＮチャネルトランジスタに結合される。これによる効果として、昇圧回路１０６の出力に相当な容量性負荷が付加され、電圧の昇圧及びローカルワード線の動作が遅くなる。

本実施形態によれば、グローバルワード線を分割することによって昇圧電圧ノード上の負荷全体が低減され、メモリ回路の性能が改善される。図５において、第１のグローバルワ
ード線ｇｗｍａは、サブＸデコーダの１つのグループを駆動し、第２のグローバルワードラインｇｗｍｂは、第２のグループのサブＸデコーダを駆動する。これらのグループは、ＮＡＮＤゲート５０２での入力アドレスに応答して同時にデコードされる。ＮＡＮＤゲート５０２への入力レベルが全てハイの場合、ＮＡＮＤゲート５０２の出力レベルはローになり、インバータ５０４の出力レベルはローになる。これによってインバータ５０６、５０８の出力レベルはローになり、トランジスタ５１０、５１６はターンオンする。トランジスタ５１２、５１４はオフとなり、この状態で、トランジスタ５１０及び５１６の各々のドレインにおけるアクティブロー出力であるｇｗｍａ及びｇｗｍｂは、ローレベルになる。トランジスタ５１２及び５１４の各々のドレインにおけるアクティブハイ出力であるｇｗｍａ及びｇｗｍｂは、昇圧電圧ｇＶｐｘｇｂの電位になる。同様に、少なくとも１つのＮＡＮＤゲート５０２への入力レベルがローの場合、ＮＡＮＤゲート５０１の出力レベルはハイになり、インバータ５０４の出力レベルはローになる。この状態で、トランジスタ５１２、５１４はオンになり、トランジスタ５１０、５１６はオフになる。結果として、トランジスタ５１０のドレインでのアクティブローの出力ｇｗｍａと、トランジスタ５１６のドレインでのアクティブローの出力ｇｗｍｂは、昇圧電圧ｇＶｐｘｇｂの電位となる。トランジスタ５１０のドレインでのアクティブハイの出力ｇｗｍａと、トランジスタ５１６のドレインでのｇｗｍｂはロー電圧レベルとなる。

ワード線デコーダに供給される昇圧電圧を分離することによって、ライン負荷容量を以前の値の約１／２に低減することができる。更に、容量が小さいので駆動トランジスタのサイズを縮小することができ、必要な駆動電流も減少する。従って、ｐチャネルトランジスタ５１８、５２０、５２２、５２４を縮小することができ、回路領域全体が縮小される。好適には、アクティブハイのグローバルワード線ｇｗｍａ及びアクティブローのグローバルワード線ｇｗｍｂ上で昇圧電圧を供給するために、同じ昇圧回路がグローバルＸデコーディング回路の各々の列に用いられる。

ここで図６を参照すると、図２のアーキテクチャに係るサブＸデコーダすなわちローカル駆動回路ブロックＳＵＢＸＤＥＣ０２１０、ＳＵＢＸＤＥＣ１２１２、ＳＵＢＸＤＥＣ２２１４、及びＳＵＢＸＤＥＣ３２１６のいずれかのローカル駆動回路６００の例示的な実施形態の回路構成が示されている。例示的なローカル駆動回路６００は、ＮＭＯＳトランジスタ６０２、６０６と、ＰＭＯＳトランジスタ６０４とを含む。例示的なローカル駆動回路６００を構成するためにＰＭＯＳ及びＮＭＯＳトランジスタが使用されているが、他の適当なアクティブ素子を使用してもよい。

Ｎチャネルトランジスタ６０２は、昇圧電圧Ｖｗｋｎに結合されたドレイン、ローカルワード線６１０に結合されたソース、及びアクティブハイのグローバルワード線ｇｗｍｔに結合されたゲートを有する。ｐチャネルトランジスタ６０４は、ローカルワード線６１０に結合されたドレイン、アクティブローのグローバルワード線ｇｗｍｔ６１２に結合されたゲート、及び昇圧電圧ｇＶｐｘｇｔに連結されたソース及びウェルを有する。Ｎチャネルトランジスタ６０６は、ローカルワード線６１０に結合されたドレイン、ノード６１４でのアクティブローの信号ＮＧｗｍに結合されたゲート、及びグランドに接続されたソースを有する。

上述した実施形態では、アクティブローのグローバルワード線ｇｗｍは、Ｎチャネル・プルダウントランジスタ及びｐチャネル・プルアップトランジスタを駆動した。特定のサブＸデコーダ６００が選択されない場合、Ｎチャネルプルダウントランジスタは単にターンオンすればよい。すなわち、ゲートを昇圧電圧まで昇圧させる必要はない。一実施形態において、トランジスタ６０６は、図５のＮＡＮＤゲート５０２からの論理出力によってノード６１４で駆動されるゲートを有する。重要なのは、特定の駆動回路ではなく、むしろ８個のサブＸデコーダの各々のＮチャネルトランジスタ６０６によって、アクティブローのグローバルワード線ＮＧｗｍ上の負荷要因となるゲート容量を除去することによって改善がもたらされることである。図示の実施形態において、ＮＡＮＤゲート５０２からの出力信号がＮチャネルトランジスタ６０６を駆動するために用いられることは好都合である。それは、ＮＡＮＤゲート５０２は適当な信号レベルを有しており、かつトランジスタ６０６に物理的に近接しているからである。ＮＡＮＤゲート５０２は電源Ｖｃｃによって駆動され、留意すべき点は、それがチャネルトランジスタ６０６を駆動するのに十分であるということである。昇圧電圧は必要とされない。

他の実施形態においては、Ｎチャネルトランジスタ６０６のゲートは、図６に示されるようにアクティブローのグローバルワード線ＮＧｗｍによって駆動される。このワード線上の電圧は、横方向デコーディング回路５００（図５）によって昇圧電圧まで昇圧される。同様にＮチャネルトランジスタ６０２のゲートは、アクティブハイのグローバルワード線ｇｗｍｔ上で昇圧電圧まで昇圧される。また、図示の実施形態において、ｐチャネルトランジスタ６０４は、そのゲートにおいて、アクティブローのグローバルワード線ｇｗｍｂ上の昇圧電圧まで昇圧される。トランジスタを流れる電流はゲート・ソース間電圧に比例するため、昇圧電圧をゲートに印加することにより、各トランジスタはより安定してターンオンする。トランジスタが同じ物理的サイズに対してより多くの電流を供給しているので、当該ワード線に関係する容量をより急速に充放電することが可能となる。あるいは、トランジスタのサイズは縮小可能でありながら、同じ電流を供給するためのレイアウト設計のサイズを最小化することができる。

ｐチャネルトランジスタ６０４のゲート容量によって、更なる性能向上がもたらされる。上述した実施形態において、回路６００が選択された場合に、昇圧電圧（約４．０Ｖ）が、ｐチャネルトランジスタ６０４のゲート及びウェルにおいてアクティブローのグローバルワード線ｇｗｍｔに印加された。この回路が選択されない場合、アクティブローのグローバルワード線ｇｗｍｔによって駆動される他の７個のサブＸデコーディング回路６００と同様に、トランジスタ６０４のウェルは、昇圧されていない電圧（約３．０Ｖ）に保持された。

この従来の設計では、昇圧回路出力に余剰の容量が付加される。非選択のｐチャネルトランジスタ６０４は、これらの条件下でアキュムレータとして動作するであろう。このアキュムレータモードにおいて、当該トランジスタのゲート容量は、空乏モードよりはるかに大きくなる。

この余剰の容量を除去するために、図６において、昇圧電圧ｇＶｐｘｇｔがトランジスタ６０４のウェルにも印加される。この回路設計では、昇圧電圧をグローバルＸデコーディング回路及びそれに関連するサブＸデコーディング回路に用いることができるため、昇圧回路の簡略化及びサイズの縮小化を図ることができるという利点がある。

図６におけるｐチャネルトランジスタ６０４の基板バイアス効果を利用することで、更なる性能向上が可能である。基板バイアス効果とは、トランジスタのバルク、ウェル、又は基板ノードに印加されるバイアス電圧の変化に応じたトランジスタのしきい電圧の変化をいう。図７は、図５のＧＶＰＸ回路の他の実施形態を示しており、図７では、図５の回路の右半分に幾つかの回路を追加したものが示されている。図７には、トランジスタ７０２、７０４、７０６、７０８が回路に付加されている。ｐチャネルトランジスタ７０２は、ｐチャネルトランジスタ５１８のゲート及びＮチャネルトランジスタ５１６のドレインに結合されたゲートを有する。ワード線の適当なデコーディングに応答して選択信号がＮＡＮＤゲート５０２によって生成されたとき、この昇圧ノード７１４は昇圧電圧ｇＶｐｘｇｂの電位まで昇圧される。ｐチャネルトランジスタ７０２は、昇圧電圧ｇＶｐｘｇｂに結合されたソースと、出力７１０に結合されたドレインとを有する。Ｎチャネルトランジスタ７０４は、トランジスタ７１０と同一のノード７１４に結合されたゲートと、昇圧電圧ｇＶｐｘｇｂに結合されたドレインと、出力７１０に結合されたソースとを有する。トランジスタ７０６及び７０８は同様に配置されている。ｐチャネルトランジスタ７０６は、ノード７１４に結合されたゲートと、出力７１２に結合されたドレインと、昇圧電圧ｇＶｐｘｇｂに結合されたソースとを有する。Ｎチャネルトランジスタ７０８は、ノード７１４に結合されたゲートと、昇圧電圧ｇＶｐｘｇｂに結合されたドレインと、出力７１２に結合されたソースとを有する。

トランジスタ７０２、７０４は、昇圧電圧ｇＶｐｘｇ（ｔ）を、図４の縦方向Ｘデコーディング回路４００に印加する。トランジスタ７０６、７０８は、昇圧電圧ｇＶｐｘｇ（ｔ）を、横方向デコーディング回路ブロックＧＸＤＥＣ２１８及び図６のサブＸデコーダ６００に印加する。これらの回路において、ｐチャネルトランジスタ６０４（図６）のソースにおけるＶｗｋｎが、トランジスタ６０４のウェルにおけるｇＶｐｘｇｔよりも速く昇圧電圧の電位まで昇圧されたときに、基板バイアス効果のために、ｐチャネルトランジスタのしきい電圧Ｖｔはより低くなり、ｐチャネルトランジスタはより安定してターンオンする。図７において、トランジスタ７０２はトランジスタ７０６よりも安定しており（例えば、チャネル幅のチャネル長に対する比率であるアスペクト比が大きい）、縦方向Ｘデコーディング回路用ｇＶｐｘｇ（ｔ）が、グローバルＸデコーディング回路２１８及びサブＸデコーディング回路６００用のｇＶｐｘｇ（ｔ）よりも速く昇圧される場合、図６のトランジスタ６０４のソース電圧Ｖｗｋｎは、基板電圧ｇＶｐｘｇｔよりも高くなり、所望の結果が得られる。トランジスタ７０２、７０６の幾何学的構造は、性能を最大限に改善できるように適宜調整される。

一実施形態において、図１の構成要素は全て単一の集積回路チップ上に含まれる。但し、例示的なフラッシュメモリチップ用のアドレス入力及び制御入力は、メモリ密度とインターフェース実装に依存する。開示された実施形態が、異なるメモリ密度と付属の代替アドレス入力及び制御入力を伴ったインターフェース実装にも適用し得ることは理解されるであろう。

横方向及び縦方向のデコーディング回路（例えば、回路ブロック２１８、２２２、２２４、２２６、２２８）に関して用いられた「横方向」及び「縦方向」という用語が、ワード線デコーディング及び選択について言及していることは理解されるべきである。特に、横方向及び縦方向のデコーディング回路は、特定のローカル駆動回路ブロックにおける特定のローカル駆動回路、例えば、図２におけるＳＵＢＸＤＥＣ０２１０、ＳＵＢＸＤＥＣ１２１２、ＳＵＢＸＤＥＣ２２１４、又はＳＵＢＸＤＥＣ３２１６の特定のローカル駆動回路を識別するために用いられる。用語「横方向」及び「縦方向」は参照用語であり、絶対位置又は相対位置に関係なくデコーディング回路の種類を区別するのに用いられる。すなわち、例として、本明細書に記載されている縦方向デコーディング回路は、コアセルアレイの列をデコードするよう意図されたものでなく、ワード線すなわちコアセルアレイの行をデコードするよう意図されたものである。例えば、横方向及び縦方向のデコーディング回路は、それ自体、本明細書に記載の実施形態に合ったいかなる方法で配置されてもよいし、またレイアウトされてもよいし、或いは実装されてもよい。例えば、横方向デコーディング回路又は縦方向デコーディング回路は、必要に応じて仮想ｘ−ｙ平面内で配置されてもよい。

本明細書で用いられているように、「アドレス」という用語は、１つ又は複数のメモリセル又はその記憶場所に固有に対応する任意の識別子を指すように広義に意図されている。本明細書に記載された現時点で好適な実施形態では、ＶＶＶＶが提供されている。しかしながら、実施形態の態様を、ＢＢＢ以外の動作に関して適用してもよい。

本明細書で用いられているように、「ロー」、「論理的にロー」、「アサートされていない」、「アクティブでない」、及び「非アクティブ」という用語及び語句は、一般に２進数のゼロ（０）を表していると理解されるデジタル信号の論理的に低い値を指すように広義に意図されている。

本明細書で用いられているように、「ハイ」、「論理的にハイ」、「アサートされた」、及び「アクティブ」という用語及び語句は、一般に２進数の１を表していると理解されるデジタル信号の論理的に高い値を指すように広義に意図されている。

本明細書で用いられているように、「Ｂに結合されたＡ」という語句は、Ｂに直接接続されたＡ、又は１つ以上の中間構成要素を介してＢに間接的に接続されたＡを意味するように定義されている。

本明細書で用いられているように、「ユーザ」という用語は、メモリにアクセスしようとしているプロセッサ又は他の構成要素もしくはエンティティを指すように意図されている。

また、本明細書で用いられているように、「信号」という用語がアナログ信号又はデジタル信号を広義に指し、両方のタイプの信号を包含することも理解されるべきである。以上の記載から、現時点で好適な実施形態はＶＶＶＶを提供し、メモリはＺＺＺＺＺＺを含むことがわかる。

本発明の特定の実施形態を以上に示しかつ説明し、また以下において示しかつ説明するが、適宜変形を加えてもよい。例えば、適当な応用例において個々のトランジスタ、ｐチャネル及びＮチャネルの向きを逆にしてもよい。図示した回路を構成するトランジスタの（マイクロメートル又はミクロンで測定した）チャネル長に対するチャネル幅の比率を特定する適当なトランジスタのサイズは、図面から省略されていることに留意されるべきである。回路を実現するのに用いられる特定の集積回路製造プロセスの設計要件、性能及び制限、並びに特定の実施形態の性能要件に応じて適当な比率を選択してもよいことは理解されるであろう。さらに、本明細書に記載された発明の概念をメモリ装置以外の回路に適用してもよい。本明細書に記載された方法の各ステップが、記載された動作に合った順序で実行され得ることは理解されるべきである。

以上の詳細な説明は、本発明がとり得る幾つかの形態のうち一部だけについて説明した。従って、以上の詳細な説明は、限定的ではなく例示的なものとして見なされることを意図しており、また、特許請求の範囲に記載された事項は、本発明の趣旨及び範囲を規定するように意図された全ての等価物を含むことを理解されるべきである。従って、特許請求の範囲では、本発明の真の趣旨及び範囲に含まれる全ての変形や修正を含むように意図されている。

Claims (4)

1. メモリにおけるＣＭＯＳデコーディング回路（５００）であって、
   アドレスデコーディング論理回路（５０２，５０４）が制御信号を生成し、
   第１の交差結合されたトランジスタ対（５１８，５２０）が、前記アドレスデコーディング論理回路に結合され、第１及び第２の選択信号を生成し、前記制御信号に応答して前記第１及び第２の選択信号を第１の昇圧電圧と基準電位との間で切り換えると共に、
   第２の交差結合されたトランジスタ対（５２２，５２４）が、前記アドレスデコーディング論理回路に結合され、第３及び第４の選択信号を生成し、前記制御信号に応答して前記第３及び第４の選択信号を第２の昇圧電圧と前記基準電位との間で切り換えることを特徴とするＣＭＯＳデコーディング回路。
2. メモリにおけるＣＭＯＳデコーディング回路（５００）であって、
   ｎビット単位のワード線デコーディングアドレスを受け取り、相補出力を提供するｎ入力の論理ゲート（５０２）と、
   前記論理ゲート（５０２）の前記相補出力に結合された第１側のデコーディング回路であって、第１のソースノード、第１のゲートノード、第１のドレインノード及び第１のバルクノードを有する第１のＰＭＯＳトランジスタ（５１８）であって、前記第１のソースノードが第１の昇圧電圧を受け取るようになっている、前記第１のＰＭＯＳトランジスタと、第２のソースノード、第２のゲートノード、第２のドレインノード及び第２のバルクノードを有する第２のＰＭＯＳトランジスタ（５２０）であって、前記第２のソースノードが前記第１の昇圧電圧を受け取り、前記第２のドレインノードが前記第１のゲートノードに結合され、前記第１のドレインノードが前記第２のゲートノードに結合されている、前記第２のＰＭＯＳトランジスタと、入力ノード及び出力ノードを有する第１のインバータ（５０６）であって、前記入力ノードが、前記論理ゲートの前記相補出力に結合され、かつ第１の負荷トランジスタを介して前記第１のドレインノードに結合されており、前記出力ノードが第２の負荷トランジスタを介して前記第２のドレインノードに結合されている、前記第１のインバータと、を含む前記第１側のデコーディング回路と、
   前記論理ゲートの前記相補出力に結合された第２側のデコーディング回路であって、第３のソースノード、第３のゲートノード、第３のドレインノード及び第３のバルクノードを有する第３のＰＭＯＳトランジスタ（５２２）であって、前記第３のソースノードが第２の昇圧電圧を受け取るようになっている、前記第３のＰＭＯＳトランジスタと、第４のソースノード、第４のゲートノード、第４のドレインノード及び第４のバルクノードを有する第４のＰＭＯＳトランジスタ（５２４）であって、前記第４のソースノードが前記第２の昇圧電圧を受け取り、前記第４のドレインノードが前記第３のゲートノードに結合され、前記第３のドレインノードが前記第４のゲートノードに結合されている、前記第４のＰＭＯＳトランジスタと、入力ノード及び出力ノードを有する第２のインバータ（５０８）であって、前記入力ノードが、前記論理ゲートの前記相補出力に結合され、かつ第３の負荷トランジスタを介して前記第３のドレインノードに結合されており、前記出力ノードが第４の負荷トランジスタを介して前記第４のドレインノードに結合されている、前記第２のインバータと、を含む前記第２側のデコーディング回路と、を具備するＣＭＯＳデコーディング回路。
3. 前記論理ゲートは、ＮＡＮＤゲート（５０２）を含む、請求項２に記載の回路。
4. 前記論理ゲートは、インバータ（５０４）とカスケード接続されたＮＡＮＤゲート（５０２）を含む、請求項２に記載の回路。

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