KR20030043944A

KR20030043944A - 플래시 메모리의 워드 라인 디코딩 구조

Info

Publication number: KR20030043944A
Application number: KR10-2003-7002973A
Authority: KR
Inventors: 다카오 아카오기; 알리 알-샘마; 영 김; 리 클리브랜드; 진-리언 린; 켄드라 엔규엔; 분 탱 테이
Original assignee: 어드밴스드 마이크로 디바이시즈, 인코포레이티드; 후지쯔 가부시끼가이샤
Priority date: 2000-08-31
Filing date: 2001-07-31
Publication date: 2003-06-02
Also published as: JP4916084B2; KR100784473B1; EP1344221B1; CN1449567A; EP1344221A2; JP2004508652A; TW541544B; CN1305073C; JP2011103175A; US6347052B1; WO2002019335A2; AU2001280952A1; JP5059199B2; DE60136482D1; WO2002019335A3

Abstract

워드 라인 디코딩 및 선택 구조를 갖는 플래시 메모리(100)가 개시된다. 이 플래시 메모리는 메모리 셀들의 제 1 섹터들(202, 204), 제 2 섹터들(206, 208), 제 1 로컬 구동 회로들(201, 202), 제 2 로컬 구동 회로들(214, 216), 제 1 디코딩 회로들(218), 제 2 디코딩 회로들(222, 224), 제 3 디코딩 회로들(226, 228) 및 구동 회로(220)를 포함한다. 디코딩 회로(218)의 제 1 측은 제 1 선택된 다수의 로컬 구동 회로들(210, 212)을 작동시키고, 디코딩 회로(218)의 제 2 측은 제 2 선택된 다수의 로컬 구동 회로들(214, 216)을 작동시킨다. 제 2 디코딩 회로들(222, 224)은 제 1 로컬 구동 회로에 결합된다. 제 3 디코딩 회로들(226, 228)은 제 2 로컬 구동 회로들(214, 216)에 결합되어, 제 2 부스트 전압을 제 2 선택 워드 라인에 공급한다. 구동 회로(220)는 부스트 전압들을 제 1, 2, 3 디코딩 회로들(218, 222, 224, 226, 228) 및 제 1, 2 로컬 구동 회로들(210, 212, 214, 216)에 공급한다.

Description

플래시 메모리의 워드 라인 디코딩 구조{WORD LINE DECODING ARCHITECTURE IN A FLASH MEMORY}

일반적으로 플래시 메모리로 알려져있는 플래시 임의 액세스 메모리(RAM)는 플로팅 게이트를 갖는 메모리 셀 설계를 이용하는 비휘발성 저장 장치의 형태를 갖는다. 플로팅 게이트 상에 전하를 프로그램 또는 저장하기 위해, 또는 플로팅 게이트로부터 전하를 소거 또는 제거하기 위해, 메모리 셀 입력들에 고전압들이 인가된다. 프로그래밍은 플로팅 게이트 상에 전하를 배열하는 열 전자 이동에 의해 이루어지며, 소거는 전자들이 얇은 유전 물질을 뚫고 들어가 플로팅 게이트 상의 전하의 양을 감소시키는 파울러-노드하임 터널링을 이용하여 이루어진다. 셀을 소거하게 되면 셀의 논리 값은 "1"로 설정되고, 셀을 프로그래밍하게 되면 셀의 논리값은 "0"으로 설정된다. 프로그래밍 또는 소거 동작들과는 별도로, 플래시 메모리는 임의 액세스가능한 판독 전용 메모리(ROM)와 유사하게 동작한다. 통상적으로, 플래시 메모리 저장 셀들 및 지지 로직/회로를 포함하는 플래시 메모리 칩은 기판 상에 반도체 물질층들, 폴리실리콘의 상호연결층들 및 제 1, 2 금속층들을 형성함으로써제조된다. 더 많거나 또는 더 적은 층들을 포함하는 많은 집적 회로 제조 기술들이 본원에 적용될 수 있다는 것을 알 수 있을 것이다.

집적 회로들의 설계시, 집적 회로들에 파워를 공급하는 파워 서플라이의 전압 레벨들은 점점 감소하는 추세이다. 이전의 회로들은 5V 및 3.3V에서 동작했다. 현재의 회로들은 1.8V에서 동작하며, 미래의 회로들은 1.0V 이하의 공칭 파워 서플라이 전압, 예를 들어 0.8V에서 동작할 것이다. 이와같은 더 낮은 파워 서플이 전압들은 설계 및 동작 문제들을 발생시킨다.

한 설계 문제는 메모리 디바이스의 저장 요소 또는 코어 셀을 액세스하는 것에 관련된다. 1.8V 서플라이 시스템과 같은 낮은 서플라이 전압 시스템들에서 이용될 수 있는 전압 스윙은 전형적으로 플래시 메모리 셀을 판독 또는 프로그램하는 데에 있어서 불충분하다. 이에 따라, 필요한 전압 변화를 제공하기 위한 전압 부스트 회로들이 개발되었다. 코어 셀을 액세스하기 위하여, 워드 라인 전압은 예를 들어 4.0V로 부스트된다. 코어 셀 트랜지스터는 완전히 턴온되며, 코어 셀은 감지 회로에 의해 셀 상태가 신속하게 감지될 수 있도록 충분한 전류를 싱크시킬 수 있게 된다. 높은 부스트 전압은 일반적으로 1.8V 서플라이 시스템과 같은 낮은 파워 서플라이 시스템에서 요구된다.

특정한 워드 라인에 대해 워드 라인 전압을 부스트시키기 위해서는, 워드 라인이 선택된 다음, 이 워드 라인에 부스트 전압이 공급된다. 워드 라인 구동 회로들은 선택된 워드 라인들을 부스트 전압으로 부스트시키는 데에 이용된다. 워드 라인 구동 회로들은 또한 선택된 코어 셀의 로우 또는 X 어드레스의 최종 디코딩을준비한다.

본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것으로서, 특히 플래시 메모리의 디코딩 구조에 관한 것이다.

도 1은 본 발명의 바람직한 실시예에 따른 메모리를 나타낸 블록도이다.

도 2는 도 1의 메모리에 따른 예시적인 워드 라인 디코딩 구조를 나타낸 블록도이다.

도 3은 도 2의 구조에 따른 예시적인 구동 회로의 회로도이다.

도 4는 도 2의 구조에 따른 예시적인 디코딩 회로의 회로도이다.

도 5는 도 2의 구조에 따른 예시적인 디코딩 회로의 회로도이다.

도 6은 도 2의 구조에 따른 예시적인 로컬 구동 회로의 회로도이다.

도 7은 도 5의 일부 회로의 대안적인 실시예이다.

전형적으로, 각 워드 라인은 수반되는 워드 라인 구동 회로를 갖는다. 디바이스 레이아웃 및 공정 기술들이 개선되어, 메모리 어레이의 코어 셀들은 점점 더 미세한 피치(pitch)들로 레이아웃된다. 워드 라인들이 서로 더 가깝게 배치되기 때문에, 워드 라인 구동 회로들의 크기에 대한 제한이 제기된다. 더욱 최근에는, 특정한 워드 라인 구동 회로 및 수반하는 선택된 워드 라인을 확인하는 디코딩 방식(decoding scheme)이 이용되었다. 워드 라인 구동 회로들을 액세스하고 선택된 워드 라인들에 부스트 전압을 제공하는 디코딩 방식의 복잡성의 증가는 설계 문제를 발생시킨다. 많은 구성들에서, 워드 라인을 구동시킴에 있어서, 전압 부스트 회로들 및 보조 회로들은 부스트된 노드들 및 구동된 노드들에서의 상당한 부하 용량, 손상된 성능 및 최적 보다 적은 워드 라인 선택 횟수에 직면하게 된다. 성능을 향상시키고, 부스트되고 구동된 노드들에서의 용량성 부하를 감소시키며, 그리고 코어 셀 어레이의 미세 피치에 적합하게 배열되면서 워드 라인 선택 횟수를 감소시키는 플래시 메모리의 좀 더 효율적인 디코딩 구조를 실시하는 것이 바람직하다.

도 1은 바람직한 실시예에 따른 메모리(100)의 블록도이다. 도시된 실시예에서, 메모리(100)는 디지털 데이터를 저장하기 위한 상보 금속-산화물-반도체(COMS) 집적 회로로 형성된 플래시 메모리로서 구성된다. 그러나, 메모리(100)는 다른 어떠한 적절한 형태가 될 수 있으며, 실제로 본원에서 설명되는 원리는 워드 라인 선택 및 디코딩이 이용되는 다른 어떠한 적절한 회로에 적용될 수 있다. 메모리(100)는 코어 셀 어레이(102), 디코더(104), 부스팅 회로(106) 및 어드레스 버퍼 회로(108)를 포함한다.

코어 셀 어레이(102)는 각각 데이터를 저장하도록 구성된 다수의 메모리 셀들을 포함한다. 각 메모리 셀은 어떠한 적용들에서는 단일 비트의 데이터를 저장하고, 다른 적용들에서는 2비트 이상의 데이터를 저장한다. 코어 셀 어레이(102)의 메모리 셀들은 바이트 또는 워드 어드레스로 불러낼 수 있으며, 어드레스 버퍼 회로(108)의 대응하는 어드레스에 의해 액세스된다. 바람직한 실시예에서, 메모리 셀들은 16비트 데이터 워드들로서 액세스되며, 어드레스는 유일한 데이터 워드들에 대응한다. 다른 실시예들에서, 각 메모리 셀은 디코더(104)에 의해 디코드되는 유일한 어드레스를 갖는다.

바람직하게, 디코더(104)는 로우 또는 x-어드레스 디코딩 로직(112) 및 비트 라인 또는 y-어드레스 디코딩 로직(114)을 포함한다. 바람직하게, 디코더(104)의 x-어드레스 디코딩 로직(112)은, 예를 들어 다수의 워드 라인들(110)의 한 워드 라인(110a)을 구동시킴으로써 어드레스 버퍼 회로(108)로부터 제공되는 어드레스 신호(ADD)에 응답하는바, 여기서 각 워드 라인(110)은 코어 셀 어 어레이(102)의 한 로우에 결합된다. 워드 라인(110a)의 구동에 응답하여, 그 워드 라인(110a)에 결합된 메모리 셀들은 턴온되어 전류를 싱크하기 시작한다. 메모리 셀들을 적절하게 턴온시키기 위하여, 워드 라인(110a)은 예를 들어 3.0 내지 4.0V의 상당한 전위차 만큼 변해야 한다.

바람직하게, y-어드레스 디코딩 로직(104) 또는 디코더(104)의 유사한 로직은 코어 셀 어레이(102)의 비트 라인(116)을, 예를 들어 감지 또는 출력 인터페이스 회로(도 1에는 미도시)에 결합시킨다. 바람직하게, 코어 셀 어레이(102)의 각 비트 라인(116)은 코어 셀 어레이(102)의 코어 셀들의 하나 이상의 칼럼들에 결합된다. 바람직한 실시예에서, y-어드레스 디코딩 로직(114)은 어드레스 신호(ADD)에 응답하여 코어 셀 어레이(102)의 다수의 비트 라인들(116)중에서 선택된 비트 라인(116a)을 디코딩한다. 감지 또는 출력 인터페이스 회로는, 예를 들어 코어 셀 어레이(102)의 선택된 메모리 셀의 전류를 감지하고, 그 선택된 메모리 셀에 저장된 하나 이상의 데이터 비트들의 이진수 상태를 결정한다. 바람직하게는, 데이터 워드들로서 감지되는 메모리 셀 데이터는 메모리(100)의 출력(미도시)에서 발생되어, 메모리(100)의 외부에서 이용된다. 코어 셀 어레이(102)의 개별적인 메모리 셀들 상에서 프로그래밍, 판독, 검증, 소거를 하고, 필요할 때 다른 동작들을 수행하는 다른 회로(도 1에는 미도시)가 제공된다.

메모리(100)는 도 1에서 VCC로 명명되는 서플라이 전압에 응답하여 동작한다. VCC와 접지 기준 전위(GND) 간의 전위차는 서플라이 전압이며, 예를 들어 0.8 내지 3.3V가 될 수 있다. 서플라이 전압(VCC)의 적합성은 메모리(100)가 제조되는 기술을 포함한 많은 요인들에 의존할 것이다. 일반적으로, 진보된 CMOS 공정에서, 서플라이 전압은 공칭적으로 1.8V가 될 것이다. 절대값에 있어서, 이 전압은 예를 들어의 p-채널 트랜지스터들에 대한 턴온 전압, 또는 문턱 전압(Vtp) 보다 크고, 그리고 예를 들어 +1.0V의 n-채널 트랜지스터들에 대한 턴온 전압, 즉 문턱 전압(Vtn) 보다 크다.

도 2는 도 1의 메모리(100)에 따른 예시적인 워드 라인 디코딩 구조(200)를 나타낸다. 이 구조(200)는 코어 셀 어레이 블록들 또는 섹터들(ARRAY0(202), ARRAY1(204), ARRARY2(206), ARRAY3(208)), 로컬 구동 회로 블록들(SUBXDEC0(210), SUBXDEC1(212), SUBXDEC2(214), SUBXDEC3(216)), 수평 디코딩 회로 블록(GXDEC(218)), 구동 회로 블록(GVPX(220)), 수직 디코딩 회로 블록들(VXDEC0(222), VXDEC1(224), VXDEC2(226), VXDEC3(228)) 및 부스팅 회로(106)를 포함한다. 도 1의 코어 셀 어레이(102)는 바람직하게는 코어 셀 어레이 블록들(ARRAY0(202), ARRAY1(204), ARRARY2(206), ARRAY3(208))을 포함한다. 도 1의 디코딩 회로(104)는 바람직하게는 SUBXDEC0(210), SUBXDEC1(212), SUBXDEC2(214), SUBXDEC3(216), GXDEC(218), GVPX(220), VXDEC0(222),VXDEC1(224), VXDEC2(226) 및 VXDEC3(228)을 포함한다. 수평 디코딩 회로 블록(GXDEC(218))은 바람직하게는 워드 라인 어드레스 신호(ADDWL)를 수신한다. 이 워드 라인 어드레스 신호(ADDWL)는 바람직하게는 워드 라인 선택 및 디코딩에 적용될 수 있는 어드레스 신호(ADD)의 일련의 비트들을 포함한다. 구동 회로 블록(GVPX(220))은 바람직하게는 도 1, 2의 부스팅 회로(106)로부터 부스트 전압 신호(VBOOST)를 수신한다. 수평 디코딩 회로 블록(GXDEC(218))은 2개의 신호들의 그룹, 즉 SUBXDEC0(210)과 SUBXDEC1(212)에서 수신되는 제 1 그룹 및 SUBXDEC2(214)와 SUBXDEC3(216)에서 수신되는 제 2 그룹을 발생시킨다.

예시적인 워드 라인 디코딩 구조(200)는 많은 설계들을 수용하도록 척도조정이 될 수 있다. 예를 들어, 일반적으로, K개의 코어 셀 어레이 블록들(ARRAY0, ARRAY1, ..., ARRAYK-1)이 있다. 도 2에는, K=4의 코어 셀 어레이 블록들(ARRAY0(202), ARRAY1(204), ARRAY2(206), ARRAY3(208))이 도시된다. 예시적인 코어 셀 어레이 블록(ARRAYk)에는 로컬 구동 회로 블록(SUBXDECk) 및 수직 디코딩 회로 블록(VXDECk)이 결합된다. 예시적인 코어 셀 어레이 블록(ARRAYk)은 M*N개의 워드 라인들을 포함한다. 각 워드 라인은 코어 셀 어레이 블록(ARRAYk)의 메모리 셀들에 결합된다. M*N개의 워드 라인들의 각 워드 라인은 로컬 구동 회로에 결합된다. 예시적인 로컬 구동 회로 블록(SUBXDECk)은 M*N개의 로컬 구동 회로들을 포함하는바, 각 로컬 구동 회로는 코어 셀 어레이 블록(ARRAYk)의 M*N개의 워드 라인들의 대응하는 워드 라인에 결합된다.

상기 예에 계속적으로, 예시적인 수평 디코딩 회로 블록(GXDEC)은 디코딩 회로의 제 1 측 및 디코딩 회로의 제 2 측을 포함한다. 제 1 측은 K/2 코어 셀 어레이 블록들(SUBXDEC0...SUBXDEC(K/2)-1)에 의해 수신되는 제 1 그룹의 신호들, 예를 들어 선택 신호들을 발생시킨다. 제 2 측은 K/2 코어 셀 어레이 블록들(SUBXDEC(K/2)...SUBXDEC K-1)에 의해 수신되는 제 2 그룹의 신호들, 예를 들어 선택 신호들을 발생시킨다. 본 예는, K는 짝수이며 4보다 크거나 같다고 가정한다. 예시적인 수평 디코딩 회로 블록(GXDEC)은 M개의 수평 디코딩 회로들을 포함하는바, M개의 각 디코딩 회로들은 제 1 측 및 제 2 측을 갖는다. M개의 수평 디코딩 회로들중 하나의 일측은 예시적인 로컬 구동 회로 블록(SUBXDECk)의 N개의 로컬 구동 회로들의 M개의 다수들중 하나의 다수를 구동시킨다. 예시적인 수직 디코딩 회로 블록(VXDECk)은 N개의 수직 디코딩 회로들을 포함한다. N개의 수직 디코딩 회로들중 하나는 예시적인 로컬 구동 회로 블록(SUBXDECk)의 M개의 로컬 구동 회로들의 N개의 다수들중 하나의 다수에, 구동 회로 블록(GVPX(220))으로부터의 부스트 전압을 공급한다. 바람직하게는, M*N개의 로컬 구동 회로들중 하나의 로컬 구동 회로가 M개의 수평 디코딩 회로들중 하나의 일측에 의해 구동될 것이며, N개의 수직 디코딩 회로들중 하나에 의해 부스트 전압을 공급받을 것이다. 이렇게 되면, 이 로컬 구동 회로가 선택되며, 이 로컬 구동 회로가 결합되어 있는 워드 라인이 로컬 구동 회로에 의해 선택되어 구동될 것이다.

한정적인 것이 아닌 수적인 예로서, 도 2에 따른 바람직한 실시예에서는 K=4의 수직 디코딩 회로 블럭들(VXDEC0(222), VXDEC1(224), VXDEC2(226), VXDEC3(228))과, 여기서 각 블럭은 N=8의 수직 디코딩 회로들을 포함하며; M=64의두측면을 갖는(two sided)수평 디코딩 회로들을 포함하는 하나의 수평 디코딩 회로 블럭(GXDEX(218))과; K=4의 로컬 구동 회로 블럭들(SUBXDEC0(210), SUBXDEC1(212), SUBXDEC2(214), SUBXDEC3(216))과, 여기서 각 로컬 구동 회로 블럭은 M*N=64*8=512개의 로컬 구동 회로들을 포함하며; 그리고 K=4의 코어 셀 어레이 블럭들(ARRAY0(202), ARRAY1(204), ARRAY2(206), ARRAY3(208))이 있으며, 상기 각 어레이 블럭은 M*N=64*8=512개의 워드 라인들이 있다.

도 2의 워드 라인 디코딩 구조(200)의 회로 레벨을 설명하기 위해, 회로들 및 개별적인 신호들을 설명하는 데에 이용되는 변수들에 대한 간단한 설명이 제시된다. 일반적으로, 수평 디코딩 회로 블럭(GXDEC(218))은 M개의 두측면 수평 디코딩 회로들을 포함한다. M개의 두측면 수평 디코딩 회로들중 어떠한 개별적인 것은 GXDECm으로서 일컬어지며, 여기서 m은 0 내지 M-1이다. 일반적으로, K개의 수직 디코딩 회로 블럭들이 있으며, 예시적인 수직 디코딩 회로 블럭은 VXDECk로서 표시되며 N개의 수직 디코딩 회로들을 포함한다. N개의 수직 디코딩 회로들중 어떠한 개별적인 것은 VXDECkn으로 일컬어지며, 여기서 n은 0 내지 N-1이다. 일반적으로, K개의 로컬 구동 회로 블럭들이 있으며, 예시적인 로컬 구동 회로 블럭은 SUBXDECk로서 표시되며 M*N개의 로컬 구동 회로들을 포함한다. M*N개의 로컬 구동 회로들중 어떠한 개별적인 것은 SUBXDECkmn으로 일컬어지며, 여기서 k는 0 내지 K-1이다. 일반적으로, K개의 코어 셀 어레이 블럭들이 있으며, 예시적인 코어 셀 어레이 블럭은 ARRAYk로 표시되며 M*N개의 워드 라인들을 포함한다. M*N개의 워드 라인들중 어떠한 개별적인 것은 WLkmn으로 일컬어진다. 일반적으로, 구동 회로블럭(GVPX(220))은 제 1 또는 A측(230)에 a로 표시되는 제 1 부스트 전압을 제공하고, 제 2 또는 B측(232)에 b로 표시되는 제 2 부스트 전압을 제공한다. 물론, A 및 B측들(230, 232)중 개별적인 것들은 t로서 일컬어지며, 여기서 t는 a 내지 b 또는 1 내지 2이다.

물론, 코어 셀 어레이 블럭의 단지 한 측에만 한 개의 로컬 구동 회로 블럭이 있는 본 실시예와 달리, 예시적인 코어 셀 어레이 블럭의 모든 측에 예시적인 로컬 구동 회로 블럭들이 위치하는 다른 배열들 및 실시예들이 가능하다.

도 3은 도 2의 구동 회로 블럭(GVPX(220))을 예시적으로 실시한 회로도이다. 도 3의 예시적인 구동 회로 블럭(GVPX(220))은 n-채널 금속-산화물-반도체 전계 효과 트랜지스터들(MOSFETs) 또는 NMOS 트랜지스터들 및 p-채널 MOSFETs 또는 PMOS 트랜지스터들로 실시된다. 구동 회로 블럭(GVPX(220))을 실시하는 데에 MOSFET 트랜지스터들이 이용되기는 했지만, 다른 어떠한 적절한 능동 소자들이 이용될 수 있다.

구동 회로 블럭(GVPX(220))은 NMOS 트랜지스터들(302, 306, 314, 316), PMOS 트랜지스터들(304, 308, 310, 312) 및 인버터(336)를 포함하는 제 1 회로측(342)을 포함한다. 또한, GVPX(220)는 NMOS 트랜지스터들(318, 324, 328, 332), PMOS 트랜지스터들(322, 326, 330) 및 인버터(334)를 포함하는 제 2 회로측(344)을 포함한다.

구동 회로 블럭(GVPX(220))은 바람직하게는 부스트 전압(VBOOST)과 서플라이 전압(VCC) 사이에서 일련의 출력들을 스위칭한다. 제 1 회로측(342)에 결합된 제 1선택 노드(338)는, 도 2의 워드 라인 디코딩 구조(200)의 제 1 측 또는 A측(230)을 나타내는, 제 1 측 또는 A측 선택 신호(SELa)를 수신한다. 제 2 회로측(344)에 결합된 제 2 선택 노드(340)는, 워드 라인 디코딩 구조(200)의 제 2 측 또는 B측(232)을 나타내는, 제 2 측 또는 B측 선택 신호(SELb)를 수신한다. 전압 신호(gVpxga)는 구동 회로 블럭(GVPX(220))에 의해 생성되며, 바람직하게는 GXDEC(218) 및 도 2의 구조(200)의 제 1 측(230)의 로컬 구동 회로 블록들, 예를 들어 SUBXDEC0(210) 및 SUBXDEC1(212)에 공급된다. 전압 신호(Vpxga)는 구동 회로 블럭(GVPX(220))에 의해 생성되며, 바람직하게는 도 2의 구조(200)의 제 1 측(230) 상의 수직 디코딩 회로 블럭들, 예를 들어 VXDEC0(222) 및 VXDEC1(224)에 공급된다. 유사하게, 전압 신호(gVpxgb)는 구동 회로 블럭(GVPX(220))에 의해 생성되며, 바람직하게는 GXDEC(218) 및 도 2의 구조(200)의 제 2 측(232)의 로컬 구동 회로 블록들, 예를 들어 SUBXDEC2(214) 및 SUBXDEC3(216)에 공급된다. 전압 신호(Vpxgb)는 구동 회로 블럭(GVPX(220))에 의해 생성되며, 바람직하게는 도 2의 구조(200)의 제 2 측(232) 상의 수직 디코딩 회로 블럭들, 예를 들어 VXDEC2(226) 및 VXDEC3(228)에 공급된다.

서플라이 전압(VCC)은 NMOS 트랜지스터들(314, 316, 318, 324)의 게이트 노드들에 인가된다. 이 NMOS 트랜지스터들(314, 316, 318, 324)은 턴온되며, 제 1, 2측 선택 신호들(SELa, SELb)의 변화에 응답하여 PMOS 트랜지스터들(310, 312, 320, 322)의 드레인 노드들이 적절한 레벨들이 되게 하는 데에 충분한 전류를 공급한다.

구조(200)의 제 1 측(230)이 선택되지 않으면, 제 1 측 선택 신호(SELa)는로우가 되고 PMOS 트랜지스터(310)의 게이트 노드는 로우가 된다. 따라서, PMOS 트랜지스터(310)는, 인버터(336)의 출력이 부스트 전압(VBOOST)이 되고 NMOS 트랜지스터(302, 306)의 게이트 노드들이 VBOOST가 되도록 작동한다. 따라서, NMOS 트랜지스터들(302, 306)이 작동하며, 전압 신호들(gVpxga, Vpxga)은 서플라이 전압(VCC)이 된다.

유사하게, 구조(200)의 제 2 측(232)이 선택되지 않으면, 제 2 측 선택 신호(SELb)는 로우가 되고 PMOS 트랜지스터(322)의 게이트 노드는 로우가 된다. 따라서, PMOS 트랜지스터(322)는, 인버터(334)의 출력이 부스트 전압(VBOOST)이 되고 NMOS 트랜지스터(328, 332)의 게이트 노드들이 VBOOST가 되도록 작동한다. 따라서, NMOS 트랜지스터들(328, 332)이 작동하며, 전압 신호들(gVpxgb, Vpxgb)은 서플라이 전압(VCC)이 된다.

구조(200)의 일측은, 그 측 상의 워드 라인들중 하나가 디코드될 때에는 선택되지 않을 것이다. 이는 메모리의 X 디코더 회로가 선택된 워드 라인을 디코드하기 위해 적절한 입력 어드레스를 검출할 때에 참일 것이다. 구조(200)의 제 1 측(230)이 선택되면, 제 1 측 선택 신호(SELa)는 하이가 되고, 인버터(336)의 출력은 로우가 되며, PMOS 트랜지스터(310)의 드레인 노드는 로우가 된다. 따라서, PMOS 트랜지스터들(304, 308)의 게이트 노드들은 로우가 되고, 이 PMOS 트랜지스터들(304, 308)이 작동하여 전압 신호들(gVpxga, Vpxga)은 부스트 전압(VBOOST)이 된다.

유사하게, 구조(200)의 제 2 측(232)이 선택되면, 제 2 측 선택 신호(SELb)는 하이가 되고, 인버터(334)의 출력은 로우가 되며, PMOS 트랜지스터(322)의 드레인 노드는 로우가 된다. 따라서, PMOS 트랜지스터들(326, 330)의 게이트 노드들은 로우가 되고, 이 PMOS 트랜지스터들(326, 330)이 작동하여 전압 신호들(gVpxgb, Vpxgb)은 부스트 전압(VBOOST)이 된다.

도 4는 도 2의 구조에 따른 디코딩 회로 블럭들(VXDEC0(222), VXDEC1(224), VXDEC2(226), VXDEC3(228))중 어느 것의 수직 디코딩 회로(VXDECkn(400))를 예시적으로 실시한 회로도이다. 예시적인 수직 디코딩 회로(VXDECkn(400))는 NMOS 트랜지스터들(402, 404, 406, 410) 및 PMOS 트랜지스터들(408)을 포함한다. 예시적인 수직 디코딩 회로(VXDECkn(400))를 실시하는 데에 PMOS 및 NMOS 트랜지스터들이 이용되기는 했지만, 다른 적절한 능동 소자들이 이용될 수 있다.

회로(VXDECkn(400))는 신호(Vwkn)를 생성하는바, 여기서 k는 0 내지 K-1이며, n은 0 내지 N-1이다. 예시적인 실시예에서, n은 8이고 k는 4이다. 회로(VXDECkn(400))는 예시적인 로컬 구동 회로 블럭(VXDECkn)의 M개의 로컬 구동 회로들에 신호(Vkwn)를 공급한다. 예시적인 실시예에서, M은 64이다. 수직 디코딩 회로(400)는 M개의 로컬 구동 회로들의 어떠한 개별적인 것에 SUBXDECkmn으로 일컬어지는 신호(Vwkn)를 공급한다. 수직 디코딩 회로(400)는 메모리의 선택된 수직선(vertical)들에만 부스트 전압을 제공한다.

수직 디코딩 회로(400)는, 드레인에서 선택 신호(Vselk)를 수신하는 n-채널 트랜지스터(402)를 포함한다. 이 신호는 수직 디코딩 회로(400)에 의해 공급되는 워드 라인 구동 회로들 또는 서브-X 디코더들중 하나가 판독 또는 기록 액세스를위해 선택되었을 때에는, 액티브 로우가 된다. 신호(Vselk)의 상태는 메모리의 로우 또는 X 디코딩 회로에 의해 제어된다. 트랜지스터(402)의 게이트는 제어 신호(Vxn)를 수신하는데, 이 신호는 로우 또는 X 어드레스 디코딩이 일어날 때 액티브해진다.

트랜지스터(402)의 소스는, 트랜지스터(408) 및 트랜지스터(412)를 포함하는 인버터(412)의 입력에 결합된다. 트랜지스터(408)는, 전압(Vpxgt)으로 부스트된 노드에 결합된 소스 및 벌크 노드를 갖는 p-채널 트랜지스터이다. 트랜지스터(410)는 소스가 접지에 결합되어 있는 n-채널 트랜지스터이다. 인버터(412)의 출력은 신호(Vwkn)를 제공한다.

인버터(412)의 출력에는 또한, n-채널 트랜지스터(404) 및 p-채널 트랜지스터(406)가 결합되어 있다. n-채널 트랜지스터(404)는 양의 파워 서플라이 전압(VCC)에 결합된 드레인 및 게이트를 갖는다. p-채널 트랜지스터(406)는 전압(Vpxgt)으로 부스트된 노드에 결합된 소스 및 게이트를 갖는다. n-채널 트랜지스터(404)는 출력(Vwkn)을 선택하지 않도록(de-select) 인버터(412)의 입력을 바이어스시키는 풀업 트랜지스터로서 동작한다. 액티브 로우 선택 신호(Vselk)가 제거되거나 인액티브 하이 레벨로 구동된 후, 트랜지스터(404)는 인버터(412)의 입력 노드를 하이로 풀업시킨다. 출력 전압(Vwkn)의 신호가 인액티브 로우가 되면, 전압(Vwkn)은 p-채널 트랜지스터(406)를 턴온시킨다. 출력 전압(Vwkn)이 하이가 되면, 트랜지스터(406)를 턴오프시킨다.

바람직한 실시예에서는, 하나의 구형 X 디코더 회로(도 5)와 함께, 8개의 워드 라인들 마다 하나의 수직 디코딩 회로(400)가 레이아웃된다. 따라서, 8개의 워드 라인들에 해당하는 공간이 레이아웃 설계에 이용될 수 있다. 각 서브-X 디코드(도 6)는 워드 라인 피치에 대해 레이아웃될 수 있을 정도로 충분히 작다. 따라서, 미세한 피치의 워드 라인으로 전체적인 X 디코더 레이아웃이 이루어질 수 있다.

도 5는 도 2의 구조에 따른 수평 디코딩 회로 블럭(GXDEC(218))의 수평 디코딩 회로(500)를 예시적으로 실시한 회로도이다. 예시적인 수평 디코딩 회로(500)는 NAND 게이트(502), 인버터들(504, 506, 508), NMOS 트랜지스터들(510, 512, 514, 516) 및 PMOS 트랜지스터들(518, 520, 522, 524)을 포함한다. 예시적인 수평 디코딩 회로(500)를 실시하는 데에 PMOS 및 NMOS 트랜지스터들이 이용되기는 했지만, 어떠한 적절한 액티브 소자들이 이용될 수 있다.

도 2에 도시된 바와 같이, 수평 디코딩 회로(500)는 바람직하게는 NAND 게이트(502)의 입력에서 다수-비트 워드 라인 어드레스 신호(ADDWL)를 수신한다. 이 워드 라인 어드레스 신호(ADDWL)는 바람직하게는 워드 라인 선택 및 디코딩에 적용할 수 있는 어드레스 신호(ADD)의 선택된 비트들의 그룹을 포함한다. 일 실시예에서, 워드 라인 어드레스 신호는 4 비트를 포함한다.

NAND 게이트(502)의 출력은 인버터(504)를 구동시킨다. 인버터(504)의 출력은 n-채널 트랜지스터들(512, 514)의 소스 및 인버터들(506, 508)의 입력들에 결합된다. n-채널 트랜지스터(512)의 게이트는 VCC에 결합되며, 드레인은 p-채널 트랜지스터(524)의 드레인 및 p-채널 트랜지스터(522)의 게이트에 결합된다. p-채널 트랜지스터(524)의 소스 및 웰은 부스트 전압(gVpxga)에 결합된다. 유사하게, p-채널트랜지스터(522)의 소스 및 웰은 gVpxga에 결합되고, 게이트는 트랜지스터(524)의 드레인에 결합된다. 트랜지스터(522)의 드레인은 트랜지스터(510)의 드레인에 결합되며, 트랜지스터(510)의 게이트는 VCC에 결합되고 소스는 인버터(508)의 출력에서 액티브 로우 노드(NGwm)에 결합된다.

n-채널 트랜지스터(514)의 게이트는 VCC에 결합되고, 드레인은 p-채널 트랜지스터(518)의 드레인 및 p-채널 트랜지스터(520)의 게이트에 결합된다. p-채널 트랜지스터(518)의 소스 및 웰은 부스트 전압(gVpxga)에 결합된다. 유사하게, p-채널 트랜지스터(520)의 소스 및 웰은 gVpxga에 결합되고, 게이트는 트랜지스터(518)의 드레인에 결합된다. 트랜지스터(520)의 드레인은 n-채널 트랜지스터(516)의 드레인에 결합되며, n-채널 트랜지스터(516)의 게이트는 VCC에 결합되고 소스는 인버터(506)의 출력에서 액티브 하이 노드(NGwm)에 결합된다.

이전의 실시에서, 특정한 로컬 워드 라인(mkn)이 선택될 때, 이 로컬 워드 라인과 관련된 선택된 글로벌(global) 워드 라인은 액티브 로우가 된다. 나머지 선택되지 않은 글로벌 워드 라인들은 하이가 된다. 부스터 회로(도 1)가 전압을 부스팅하기 시작할 때, 선택되지 않은 63개의 글로벌 워드 라인들은 회로(Gvpx)(도 3)로부터의 전압(Vpxg)을 통해 승압된다. 선택된 워드 라인은 부스팅 회로로부터의 전압(Vpxk)에 의해 부스트된다. 회로의 물리적인 레이아웃에서, 액티브 로우인 글로벌 워드 라인(Gwn)은 모든 서브 X-디코더 회로들과 교차하며, p-채널 및 n-채널 트랜지스터들에 연결된다. 결과적으로, 부스터 회로(106)의 출력에 상당한 용량성 부하를 부가된다. 이는 부스트 전압들의 부스팅 및 로컬 워드 라인 동작을 느리게한다.

본 실시예들에 따르면, 글로벌 워드 라인을 분할함으로써 부스트된 전압 노드에서의 총 부하가 감소되고 메모리 회로의 성능이 향상된다. 도 5에서, 제 1 글로벌 워드 라인들(gwma)은 제 1 서브-X 디코더들의 그룹을 구동시키고, 제 2 글로벌 워드 라인들(gwmb)은 제 2 서브-X 디코더들의 그룹을 구동시킨다. 이들은 NAND 게이트(502)에서의 입력 어드레스에 응답하여 동일하게 디코드된다. NAND 게이트(502)의 입력들이 모두 하이이면, NAND 게이트(502)의 출력은 로우가 될 것이며, 인버터(504)의 출력은 로우가 될 것이다. 이는 인버터들(506, 508)의 출력들을 구동시켜, 트랜지스터들(510, 516)을 턴온시킨다. 트랜지스터들(512, 514)은 오프가 될 것이다. 이 상태에서, 트랜지스터들(510 및 516)의 드레인들에서의 액티브 로우 출력들(gwma 및 gwmb)은 각각 로우가 될 것이다. 트랜지스터들(512, 514)의 드레인들에서의 액티브 하이 출력들(gwma 및 gwmb)은 각각, 부스트 전압(gVpxgb)이 될 것이다. 유사하게, NAND 게이트(502)의 입력들중 적어도 하나가 로우이면, NAND 게이트(502)의 출력은 하이가 되고 인버터(504)의 출력은 로우가 될 것이다. 이 상태에서, 트랜지스터들(512, 514)은 온되고, 트랜지스터들(510, 516)은 오프가 될 것이다. 결과적으로, 트랜지스터(510)의 드레인에서의 액티브 로우 출력들(gwma) 및 트랜지스터(516)의 드레인에서의 출력들(gwmb)은 부스트 전압(gVpxgb)가 될 것이다. 트랜지스터(510)의 드레인에서의 액티브 하이 출력들(gwma) 및 트랜지스터(516)의 드레인에서의 출력들(gwmb)은 로우 전압 레벨들이 될 것이다.

워드 라인 디코더에 제공되는 부스트 전압을 분리함으로써, 라인 로딩 용량은 그의 이전값의 약 1/2로 감소될 수 있다. 또한, 더 적은 용량이 존재하여 더 적은 구동 전류를 요구하기 때문에, 구동 트랜지스터의 크기가 감소될 수 있다. 따라서, p-채널 트랜지스터들(518, 520, 522, 524)이 감소되어, 전체 회로 영역을 줄일 수 있게 된다. 바람직하게는, 동일한 부스터 회로가 글로벌 X 디코더 회로의 각 측에 대해, 액티브 하이 및 액티브 로우 글로벌 워드 라인들(gwma 및 gwmb)에 부스트 전압을 공급하는 데에 이용된다.

도 6은 도 2의 구조에 따른 서브-X 디코더 또는 로컬 구동 회로 블럭들(SUBXDEC0(210), SUBXDEC1(212), SUBXDEC2(214), SUBXDEC3(216))중 어느 것의 로컬 구동 회로(600)를 예시적으로 실시한 회로도이다. 예시적인 로컬 구동 회로(600)는 NMOS 트랜지스터들(602, 606) 및 PMOS 트랜지스터(604)를 포함한다. 예시적인 수평 디코딩 회로(500)를 실시하는 데에 PMOS 및 NMOS 트랜지스터들이 이용되기는 했지만, 어떠한 적절한 액티브 소자들이 이용될 수 있다.

n-채널 트랜지스터(602)의 드레인은 부스트 전압(Vwkn)에 결합되고, 소스는 로컬 워드 라인(610)에 결합되며, 게이트는 액티브 하이 글로벌 워드 라인(gwmt)에 결합된다. p-채널 트랜지스터(604)의 드레인은 로컬 워드 라인(610)에 결합되고, 게이트는 액티브 로우 글로벌 워드 라인(gwmt)(612)에 결합되며, 소스 및 웰은 부스트 전압(gVpxgt)에 결합된다. n-채널 트랜지스터(606)의 드레인은 로컬 워드 라인(610)에 결합되고, 게이트는 노드(614)에서의 액티브 로우 신호(NGwm)에 결합되며, 소스는 접지에 결합된다.

이전의 실시예에서, 액티브 로우 글로벌 워드 라인(gwm)은 n-채널 풀다운 트랜지스터 및 p-채널 풀업 트랜지스터를 구동시켰다. 특정한 서브-X 디코더(600)가 선택되지 않는 다면, n-채널 풀다운 트랜지스터 만이 턴온될 필요가 있다. 즉, 게이트는 부스트 전압으로 부스트되지 않아도 된다. 일 실시예에서, 트랜지스터(606)는 도 5의 NAND 게이트(502)로부터의 논리 출력에 의해 노드(614)에서 구동되는 게이트를 갖는다. 특정한 구동 회로는 중요하지 않다. 그 보다는, 액티브 로우 글로벌 워드 라인(NGwm) 상의 부하에 대해, 8개의 서브-X 디코더들 각각의 n-채널 트랜지스터(606)에 의해 분배되는 게이트 용량을 제거함으로써, 개선이 이루어진다. 도시된 실시예에서, NAND 게이트(502)는 적절한 신호 레벨을 갖고 트랜지스터(606)와 물리적으로 가깝기 때문에, NAND 게이트(502)로부터의 출력 신호는 n-채널 트랜지스터(606)를 구동시키는 데에 적절히 이용된다. NAND 게이트(502)는 n-채널 트랜지스터(606)를 동작시키기에 충분한 것으로 언급된 파워 서플라이 전압(VCC)에 의해 구동된다. 어떠한 부스트 전압도 필요없다.

대안적인 실시예에서, n-채널 트랜지스터(606)의 게이트는 도 6에 도시된 바와 같이 액티브 로우 글로벌 워드 라인(NGwm)에 의해 구동된다. 이 라인 상의 전압은 수평 디코딩 회로(500)(도 5)에 의해 부스트 전압으로 구동된다. 유사하게, n-채널 트랜지스터(602)의 게이트는 액티브 하이 글로벌 워드 라인(gwmt) 상의 부스트 전압으로 구동된다. 또한, 도시된 실시예에서, p-채널 트랜지스터(604)는 그의 게이트에서 액티브 로우 글로벌 워드 라인(gwmb) 상의 부스트 전압으로 구동된다. 부스트 게이트 전압을 인가하게 되면, 트랜지스터의 전류가 게이트-소스 전압에 비례하기 때문에, 각 트랜지스터는 더 강력하게 턴온된다. 트랜지스터가 동일한 물리적인 크기에 대해 더 많은 전류를 제공하기 때문에, 워드 라인에 관련된 용량은 더 신속하게 충전 및 방전될 수 있게 된다. 대안적으로, 레이아웃 설계의 크기를 최소화하기 위하여, 여전히 동일한 전류를 제공하면서 트랜지스터들의 크기가 감소될 수 있다.

p-채널 트랜지스터(604)의 게이트 용량은 성능을 향상시킬 수 있는 다른 기회를 제공한다. 이전의 실시예들에서, 부스트 전압(약 4.0V)은 회로(600)가 선택되었을 때, p-채널 트랜지스터(604)의 게이트 및 웰에서 액티브 로우 글로벌 워드 라인(gwmt)에 인가되었다. 회로가 선택되지 않았다면, 액티브 로우 글로벌 워드 라인(gwmt)에 의해 구동되는 7개의 나머지 서브-X 디코드 회로들(600)의 경우에서 처럼, 트랜지스터(604)의 웰은 부스트되지 않은 전압(약 3.0V)으로 유지되었다.

이러한 종래의 설계는 부스터 회로 출력에 추가적인 용량을 부가한다. 선택되지 않은 p-채널 트랜지스터(604)는 이러한 조건들하에서 축적 모드(accumulation mode)에서 동작할 것이다. 이러한 축적 모드에서, 트랜지스터의 게이트 용량은 공핍 모드에서 보다 훨씬 더 크다.

이러한 추가적인 용량을 제거하기 위하여, 도 6에서 부스트 전압(gVpxgt)은 또한 트랜지스터(604)의 웰에 인가된다. 이러한 회로 설계는 부스트 전압이 글로벌 X 디코더 회로들 및 관련된 서브-X 디코드 회로들에 이용될 수 있기 때문에, 부스터 회로 설계를 단순화하고 크기를 줄일 수 있는 장점을 갖는다.

도 6에서, p-채널 트랜지스터(604)의 몸체 효과를 이용함으로써, 성능이 한층 더 향상될 수 있다. 이러한 몸체 효과는 트랜지스터의 벌크 또는 웰 또는 기판노드에 인가되는 바이어스 전압의 변화에 응답하는 트랜지스터의 문턱 전압의 변화를 말한다. 도 7은 도 5의 GVPX 회로의 대안적인 실시예를 나타낸다. 도 7은 단지 조금의 부가적인 회로를 갖는, 도 5의 오른쪽 반 만을 나타낸다. 도 7에서는, 트랜지스터들(702, 704, 706 및 708)이 회로에 부가되었다. p-채널 트랜지스터(702)의 게이트는 p-채널 트랜지스터(518)의 게이트 및 n-채널 트랜지스터(516)의 드레인에 결합된다. 워드 라인의 적절한 디코딩에 응답하여 NAND 게이트(502)에 의해 선택 신호가 발생될 때, 부스트 노드(714)는 부스트 전압(gVpxgb)으로 상승된다. p-채널 트랜지스터(702)의 소스는 부스트 전압(gVpxgb)에 결합되고, 드레인은 출력(710)에 결합된다. n-채널 트랜지스터(704)의 게이트는 트랜지스터(710)와 동일한 노드(714)에 결합되고, 드레인은 부스트 전압(gVpxgb)에 결합되며, 소스는 출력(710)에 결합된다. 트랜지스터들(706 및 708)은 유사하게 배열된다. p-채널 트랜지스터(706)의 게이트는 노드(714)에 결합되고, 드레인은 출력(712)에 결합되며,소스는 부스트 전압(gVpxgb)에 결합된다. n-채널 트랜지스터(708)의 게이트는 노드(714)에 결합되고, 드레인은 부스트 전압(gVpxgb)에 결합되며, 소스는 출력(712)에 결합된다.

트랜지스터들(702, 704)은 도 4의 수직 X 디코더 회로(400)에 부스트 전압(gVpxg(t))을 제공한다. 트랜지스터들(706, 708)은 수평 디코딩 회로 블럭(GXDEC(218)) 및 도 6의 서브-X 디코더(600)에 부스트 전압(gVpxg(t))을 제공한다. 이러한 회로들에서, p-채널 트랜지스터(604)(도 6)의 소스에서의 Vwkn이 트랜지스터(604)의 웰에서의 gVpxgt 보다 더 빠르게 부스트 전압으로 상승한다면, 몸체 효과로 인해 p-채널 트랜지스터의 문턱 전압(Vt)은 더 낮아지게 되며 p-채널 트랜지스터는 강력하게 턴온된다. 도 7에서, 트랜지스터(702)가 트랜지스터(706) 보다 더 강력하고(예를 들어, 폭 대 길이의 종횡비가 더 크고), 수직 X 디코더 회로에 대한 gVpxg(t)가 글로벌 X 디코더 회로(218) 및 서브-X 디코더 회로(600)에 대한 gVpxg(t) 보다 더 빠르게 상승한다면, 도 6의 트랜지스터(604)의 소스 전압(Vwkn)은 기판 전압(gVpxgt) 보다 더 높아져 바람직한 결과를 생성할 것이다. 트랜지스터들(702, 706)의 기하구조(geometry)들은 성능 향상을 최적화하도록 조정될 수 있다.

일 실시예에서, 도 1의 모든 구성 요소들은 단일 집적 회로 칩에 포함된다. 주목할 사항으로서, 예시적인 플래시 메모리 칩들에 대한 어드레스 및 제어 입력들은 메모리 밀도 및 인터페이스 구현에 의존한다. 개시된 실시예들은, 대안적인 어드레스 및 제어 입력 구성들을 수반하는 대안적인 인터페이스 구현 및 다른 메모리 밀도에 의해서도 작동할 수 있다는 것을 알 수 있을 것이다.

예를 들어 회로 블럭들(218, 222, 224, 226, 228)과 같은 수평 및 수직 디코딩 회로들에 대해 이용되는 수평 및 수직이라는 용어는 워드 라인 디코딩 및 선택을 말한다는 것을 유념하자. 특히, 수평 및 수직 디코딩 회로들은 특정한 로컬 구동 회로 블럭의 특정한 로컬 구동 회로, 예를 들어 도 2에서는 SUBXDEC0(210), SUBXDEC1(212), SUBXDEC2(214) 또는 SUBXDEC3(216)의 특정한 로컬 구동 회로를 확인하는 데에 이용된다. 수평 및 수직이라는 용어는 기준 용어로서, 절대적인 또는 상대적인 위치에 상관없이 디코딩 회로들의 타입을 구별하는 데에 이용된다. 즉,예를 들어 본원에서 설명되는 수직 디코딩 회로는 코어 셀의 칼럼을 디코드하기 위한 것이 아니라, 코어 셀 어레이의 워드 라인 또는 로우를 디코드하기 위한 것이다. 예를 들어, 수평 및 수직 디코딩 회로들은 본원에서 설명되는 실시예들에 따른 어떠한 방식으로 배열되고, 레이아웃되거나 실시된다. 예를 들어, 수평 디코딩 회로 또는 수직 디코딩 회로는 적절한 허수 x-y 평면에 어떠한 방식으로 배열될 수 있다.

본원에서 이용되는 어드레스라는 용어는 하나 이상의 메모리 셀들, 또는 이들의 위치에 유일하게 대응하는 어떠한 위치 식별자를 말한다. 본원에서 설명되는 바람직한 실시예들은 VVVV를 제시한다. 그러나, 실시예들의 양상은 BBB가 아닌 동작들에 대해 적용될 수 있다.

본원에서 이용되는 로우, 논리 로우, 표명되지 않은, 액티브하지 않은 및 인액티브한이라는 용어 및 구는, 일반적으로 이진수 0을 나타내는 것으로서 이해되는 디지털 신호의 논리 로우값들을 말한다.

본원에서 이용되는 하이, 논리 하이, 표명된 및 액티브한이라는 용어 및 구는, 일반적으로 이진수 1을 나타내는 것으로서 이해되는 디지털 신호의 논리 하이값들을 말한다.

본원에서 이용되는 "B에 결합된 A"라는 구는 A가 B에 바로 연결되거나, A가 하나 이상의 중간 구성 요소들을 통해 B에 연결됨을 의미하는 것으로 정의된다.

본원에서 이용되는 사용자라는 용어는 프로세서 또는 다른 구성 요소, 또는 메모리를 액세스하고자 하는 엔티티를 말한다.

주목할 사항으로서, 본원에서 이용되는 신호라는 용어는 아날로그 또는 디지털 신호를 말하며, 두 타입의 신호들을 포함한다.

상기 설명으로부터, 바람직한 실시예들은 VVVV를 제공한다는 것을 알 수 있다. 메모리는 ZZZZZZ를 포함한다.

본 발명의 특정한 실시예들이 개시되어 설명되었지만, 변형들이 이루어질 수 있다. 예를 들어, 개별적인 트랜지스터들의 의미, p-채널 및 n-채널은 적절한 응용들에서 바뀔 수 있다. 주목할 사항으로서, 도시된 회로들을 구성하는 트랜지스터들에 대해 (마이크로미터 또는 미크론 단위로 측정된) 채널 폭 대 길이의 비율을 규정하는 적절한 트랜지스터의 크기는 도면에서 생략되었다. 적절한 비율은 특정한 실시예의 성능 요건들 뿐 아니라 회로의 실시에 이용되는 특정한 집적 회로 제조 공정의 설계 요건들, 성능들 및 제한들에 따라 선택된다. 또한, 본원에서 설명되는 발명의 개념은 메모리 디바이스들이 아닌 회로들에도 적용될 수 있다. 주목할 사항으로서, 본원에서 기재된 방법의 단계들은 기재된 동작들에 따르는 그 어떤 순서로도 수행될 수 있다.

상기 상세한 설명은 본 발명이 가질 수 있는 많은 형태들 중에서 단지 일부 만을 설명했다. 따라서, 상기 상세한 설명은 한정적인 것이 아닌 예시적인 것으로서 간주되며, 본 발명의 정신 및 범위를 정의하는 것은 모든 등가물들을 포함하는 하기의 청구항들이다. 첨부된 청구항들은 본 발명의 정신 및 범위 내에 있는 이러한 모든 수정들 및 변경들을 포함한다.

Claims

제 1 메모리 셀들에 결합된 제 1 다수의 워드 라인들을 포함하는 상기 제 1 메모리 셀들의 제 1 섹터들(202, 204)과, 여기서 상기 제 1 다수의 워드 라인들 어느 것이든지 제 1 선택된 워드 라인이 될 수 있으며;

제 2 메모리 셀들에 결합된 제 2 다수의 워드 라인들을 포함하는 상기 제 2 메모리 셀들의 제 2 섹터들(206, 208)과, 여기서 상기 제 2 다수의 워드 라인들 어느 것이든지 제 2 선택된 워드 라인이 될 수 있으며;

상기 제 1 섹터들(202, 204)의 제 1 다수의 워드 라인들의 각 워드 라인에 독립적으로 결합된 제 1 로컬 구동 회로들(210, 212)과;

상기 제 2 섹터들(206, 208)의 제 2 다수의 워드 라인들의 각 워드 라인에 독립적으로 결합된 제 2 로컬 구동 회로들(214, 216)과;

상기 제 1 로컬 구동 회로들(210, 212)의 제 1 선택된 다수의 로컬 구동 회로들을 작동시키는 디코딩 회로의 제 1 측 및 상기 제 2 로컬 구동 회로들(214, 216)의 제 2 선택된 다수의 로컬 구동 회로들을 작동시키는 디코딩 회로의 제 2 측을 포함하는 제 1 디코딩 회로들(218)과;

상기 제 1 선택된 다수의 로컬 구동 회로들중 제 1 로컬 구동 회로에 결합된 제 1 선택된 워드 라인에 제 1 부스트 전압을 공급하기 위하여, 상기 제 1 로컬 구동 회로들(210, 212)에 결합되는 제 2 디코딩 회로들(222, 224)과;

상기 제 2 선택된 다수의 로컬 구동 회로들중 제 2 로컬 구동 회로에 결합된제 2 선택된 워드 라인에 제 2 부스트 전압을 공급하기 위하여, 상기 제 2 로컬 구동 회로들(214, 216)에 결합되는 제 3 디코딩 회로들(226, 228)과; 그리고

일련의 부스트 전압들을 상기 제 1 디코딩 회로들(218), 상기 제 2 디코딩 회로들(222, 224), 상기 제 3 디코딩 회로들(226, 228), 상기 제 1 로컬 구동 회로들(210, 212) 및 상기 제 2 로컬 구동 회로들(214, 216)에 공급하는 구동 회로(220)를 포함하는 것을 특징으로 하는 메모리(100).
제 1 항에 있어서,

상기 제 1 디코딩 회로들(218)은 상기 제 1 선택된 다수의 로컬 구동 회로들을 구동시키기 위해 상기 디코딩 회로의 제 1 측에 제 1 선택 신호들을 발생시키는 것을 특징으로 하는 메모리.
제 2 항에 있어서,

상기 제 1 디코딩 회로들(218)은 상기 제 2 선택된 다수의 로컬 구동 회로들을 구동시키기 위해 상기 디코딩 회로의 제 2 측에 제 2 선택 신호들을 발생시키는 것을 특징으로 하는 메모리.
제 1 항에 있어서,

상기 제 1 디코딩 회로들(218)은 수평 디코딩 회로들을 포함하는 것을 특징으로 하는 메모리.
제 1 항에 있어서,

상기 제 2 디코딩 회로들(222, 224)은 제 1 수직 디코딩 회로들을 포함하는 것을 특징으로 하는 메모리.
제 1 항에 있어서,

상기 제 3 디코딩 회로들(226, 228)은 제 2 수직 디코딩 회로들을 포함하는 것을 특징으로 하는 메모리.
메모리 내의 CMOS 디코딩 회로(500)로서,

어드레스 디코딩 로직(502, 504, 506)이 제어 신호를 발생시키고;

제 1 교차 결합된 트랜지스터 쌍(518, 520)이 상기 어드레스 디코딩 로직에 결합되어, 제 1, 2 선택 신호들을 발생시키고, 상기 제어 신호에 응답하여 제 1 부스트 전압과 기준 전위 간에서 상기 제 1, 2 선택 신호들을 스위칭하며; 그리고

제 2 교차 결합된 트랜지스터 쌍(522, 524)이 상기 어드레스 디코딩 로직에 결합되어, 제 3, 4 선택 신호들을 발생시키고, 상기 제어 신호에 응답하여 제 2 부스트 전압과 기준 전위 간에서 상기 제 3, 4 선택 신호들을 스위칭하는 것을 특징으로 하는 CMOS 디코딩 회로.
메모리 내의 CMOS 디코딩 회로(500)로서,

n개의 비트 워드 라인 디코딩 어드레스를 수신하는 n 입력 논리 게이트(502)와, 여기서 상기 논리 게이트는 참 출력 및 보수 출력을 가지며;

상기 논리 게이트(502)의 보수 출력에 결합되는 디코딩 회로의 제 1 측과; 그리고

상기 논리 게이트의 보수 출력에 결합되는 디코딩 회로의 제 2 측을 포함하며;

상기 디코딩 회로의 제 1 측은,

제 1 소스, 게이트, 드레인 및 벌크 노드들을 갖는 제 1 PMOS 트랜지스터(518)와, 여기서 상기 제 1 소스 노드는 제 1 부스트 전압을 수신하고;

제 2 소스, 게이트, 드레인 및 벌크 노드들을 갖는 제 2 PMOS 트랜지스터(520)와, 여기서 상기 제 2 소스 노드는 상기 제 1 부스트 전압을 수신하고, 상기 제 2 드레인 노드는 상기 제 1 게이트 노드에 결합되며, 상기 제 1 드레인 노드는 상기 제 2 게이트 노드에 결합되고; 그리고

입력 노드 및 출력 노드를 갖는 제 1 인버터(506)를 포함하고, 여기서 상기 제 1 인버터의 입력 노드는 상기 논리 게이트의 보수 출력에 결합되고 제 1 부하 트랜지스터를 통해 상기 제 1 드레인 노드에 결합되며, 그리고 상기 제 1 인버터의 출력 노드는 제 2 부하 트랜지스터들 통해 상기 제 2 드레인 노드에 결합되며;

상기 디코딩 회로의 제 2 측은,

제 3 소스, 게이트, 드레인 및 벌크 노드들을 갖는 제 3 PMOS트랜지스터(522)와, 여기서 상기 제 3 소스 노드는 제 2 부스트 전압을 수신하고;

제 4 소스, 게이트, 드레인 및 벌크 노드들을 갖는 제 4 PMOS 트랜지스터(524)와, 여기서 상기 제 4 소스 노드는 상기 제 2 부스트 전압을 수신하고, 상기 제 4 드레인 노드는 상기 제 3 게이트 노드에 결합되며, 그리고 상기 제 3 드레인 노드는 상기 제 4 게이트 노드에 결합되고; 그리고

입력 노드 및 출력 노드를 갖는 제 2 인버터(508)를 포함하며, 여기서 상기 제 2 인버터의 입력 노드는 상기 논리 게이트의 보수 출력에 결합되고 제 3 부하 트랜지스터를 통해 상기 제 3 드레인 노드에 결합되며, 그리고 상기 제 2 인버터의 출력 노드는 제 4 부하 트랜지스터를 통해 상기 제 4 드레인 노드에 결합되는 것을 특징으로 하는 CMOS 디코딩 회로.
제 8 항에 있어서,

상기 논리 게이트는 NAND 게이트(502)를 포함하는 것을 특징으로 하는 CMOS 디코딩 회로.
제 8 항에 있어서,

상기 논리 게이트는 인버터(504)에 직렬로 연결된 NAND 게이트(502)를 포함하는 것을 특징으로 하는 디코딩 회로.