WO2015087413A1 - 半導体装置 - Google Patents

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、列選択ゲートデコーダを構成する半導体装置を小さい面積で提供する。　複数のビット線と共通データ線を選択的に接続するＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタにより構成される列選択ゲートデコーダにおいて、前記ＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されている。一般に、このＭＰＵでは、プロトコル制御用に固定データの内蔵メモリとして、マスクＲＯＭ（Ｍａｓｋ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）あるいはフラッシュメモリ（Ｆｌａｓｈ　Ｍｅｍｏｒｙ）が用いられている。
これらの最先端ＭＰＵおよびメモリは、非特許文献１に示すように、従来技術である平面形成トランジスタ、いわゆるＣＭＯＳプレーナー型プロセスを用いて製造されており、従来の平面状の微細化だけでは大容量化、低価格化に限界が見えてきている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路が開示されている。例えば、特許文献１、特許文献２、特許文献３を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報
吉澤浩和著、ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎、ＣＱ出版社、２００７年８月１日、ｐ．２３
図９、図１０ａ、図１０ｂに、従来のＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図９は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図１０ａには、一例として、図９のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１０ｂには、図１０ａの平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図１０ａ、図１０ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、前記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル配線１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図９、図１０ａ、図１０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
図１１に、代表的なメモリとして、マスクＲＯＭの全体回路を示す。
１００は、１トランジスタとコンタクトから構成されるマスクＲＯＭセルＭ（０，０）～Ｍ（ｍ，ｎ）をマトリックス状に配置したメモリアレイであり、ｍ行、ｎ列のメモリアレイを構成する。
これらのマスクＲＯＭセルは、行方向に、行選択線（ワード線）ＷＬｇ（ｇ＝０～ｍ）を共通接続して横方向に配置され、列方向に、ビット線ＢＬｈ(ｈ＝０～ｎ)を共通接続して縦方向に配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、行アドレス信号ＸＡＤＤを受けて、行選択信号ＷＬｇを出力する。
３００ａ、３００ｂおよび３００ｃは、それぞれ列アドレス信号ＹＡＤＤａ、ＹＡＤＤｂおよびＹＡＤＤｃを受けて、列選択信号ＹＡｉ、ＹＢｊおよびＹＣｋを出力する列選択デコーダ、４００は列選択ゲートデコーダであり、列選択デコーダ３００ａ、３００ｂおよび３００ｃの出力ＹＡｉ、ＹＢｊおよびＹＣｋを受けて、ビット線ＢＬｈ（ｈ＝０～ｎ）を選択的にデータ線ＤＬに接続する。５００は、データ線ＤＬに出力されたメモリセルの微小データを増幅するセンスアンプ、６００はセンスアンプの出力をさらに増幅して、チップの外部に出力信号ＤＯＵＴを出力する出力回路である。
なお、メモリアレイ１００に示すメモリセルＭ（０，０）を構成するトランジスタのソースは基準電源Ｖｓｓに接続され、ドレインは図のＡの破線で示すコンタクトによりビット線ＢＬ０に接続される。この状態では、行選択信号ＷＬ０が選択され、選択トランジスタがオンすると、コンタクト（Ａ）を介してビット線ＢＬ０から基準電源Ｖｓｓに電流が流れる。これをデータ“１”と定義する。一方、Ｍ（１，０）のコンタクト領域Ｂには、コンタクトが存在せず、ビット線ＢＬ０と接続されておらず、行選択線ＷＬ１が選択されて選択トランジスタがオンしても電流は流れない。この状態をデータ“０”と定義する。すなわち、選択トランジスタとビット線を接続するコンタクトがあるかないかにより、データを記憶する、いわゆるコンタクトプログラム方式のマスクＲＯＭである。他のメモリセルにおいても同様である。
図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、および図１２ｅに、図１１のマスクＲＯＭのメモリアレイを、ＳＧＴを用いて構成した図を示す。
図１２ａは、マスクＲＯＭセルのメモリアレイのレイアウト（配置）の平面図、図１２ｂは、図１２ａにおけるカットラインＡ－Ａ’に沿った断面図、図１２ｃは、図１２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１２ｄは、図１２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１２ｅは、図１２ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図１２ａにおいて、代表的なメモリセルＭ（０，０）～Ｍ（０，７）が、１行目（図の上の行）、に配置され、Ｍ（１，０）～Ｍ（１，７）が２行目に配置され、同様にして、Ｍ（３，０）～Ｍ（３，７）が最下位の行に配置されている。
行方向に配置されたメモリセルＭ（０，０）～Ｍ（０，７）はトランジスタのシリコン柱が加工上の最小最ピッチにて配置されており、第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７は、同様に加工上の最小ピッチにて配置される。他のメモリセルにおいても同様である。なお、図１２ａ、図１２ｂ、図１２ｃ、図１２ｄ、および図１２ｅにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、１００番台の対応する記号で示してある。
これらのメモリセルがマトリックス状に配置されたメモリアレイは、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２Ｍｎが形成され、この平面状シリコン層１０２Ｍｎは不純物注入等により、ｎ＋拡散層から構成される。１０３Ｍは、平面状シリコン層１０２Ｍｎの表面に形成されるシリサイド層である。１０４Ｍｐはｐ型シリコン柱、１０５Ｍはシリコン柱１０４Ｍｐを取り囲むゲート絶縁膜、１０６Ｍはゲート電極、１０６Ｗａ０、１０６Ｗａ１、１０６Ｗａ３は、それぞれゲート配線である。１０４Ｍｐの最上部には、ｎ＋拡散層１０７Ｍが不純物注入等により形成される。１０８Ｍはゲート絶縁膜１０５Ｍを保護するためのシリコン窒化膜、１０９Ｍは、ｎ＋拡散層１０７Ｍに接続されるシリサイド層、１１０Ｍは、シリサイド層１０９Ｍと第１のメタル配線層の配線１１３Ｍを接続するコンタクトである。
シリコン柱１０４Ｍｐ、下部拡散層１０２Ｍｎ、上部拡散層１０７Ｍ、ゲート絶縁膜１０５Ｍ、ゲート電極１０６Ｍにより、メモリセルの選択トランジスタＭ（ｐ，ｑ）（ｐ＝０～３、ｑ＝０～７）を構成する。
１１１Ｗａ０は、ゲート配線１０６Ｗａ０と第１のメタル配線層の配線１１３Ｗａ０を接続するコンタクトである。また、ゲート配線１０６Ｗａ０は、行方向に配置されるメモリセルＭ（０，０）～Ｍ（０，ｎ）のゲート電極１０６Ｍに接続される。また、コンタクト１１４Ｗａ０は、第１のメタル配線層の配線１１３Ｗａ０と第２のメタル配線層の配線１１５Ｗａ０を接続するコンタクトである。ここで、第２のメタル配線層の配線１１５Ｗａ０は、行選択線ＷＬ０となる。なお、第２のメタル配線層の配線１１５Ｗａ０は、コンタクト１１４Ｗｂ０、第１のメタル配線層の配線１１３Ｗｂ０、コンタクト１１１Ｗｂ０、ゲート電極１０６Ｗｂ０を介して、メモリセルのゲート電極１０６Ｍに接続される。図では、メモリセル８個おきに接続される。これは、ゲート電極１０６Ｍの抵抗が高くならないように、行方向に延在したゲート電極の一定間隔毎に、第２のメタル配線層の配線にてシャント（短絡）させる目的である。
他の行選択線についても、同様の接続となる。
ここで、図１２ｂに示すように、メモリセルＭ（０，０）のドレイン拡散層１０７Ｍとその表面を覆うシリサイド層１０９Ｍと第１のメタル配線層の配線であるビット線１１３Ｂ０は、コンタクト１１０Ｍ（０，０）を介して接続され、メモリセルとして、データ“１”が記憶される。一方、メモリセルＭ（０，１）は、同様の位置に、架空のコンタクト１１０ｚが示されている。これは、本図では、この位置にコンタクトは存在せず、このメモリセルにはデータ“０”が記憶されるが、もし、このメモリセルにデータ“１”を記憶したい時には、この位置にコンタクトを配置することを示している。
同様に、メモリセルＭ（０，２）、Ｍ（０，４）、Ｍ（０，６）には、コンタクトが存在し、データ“１”が記憶され、メモリセルＭ（０，３）、Ｍ（０，５）、Ｍ（０，７）には、架空のコンタクト１１０ｚが配置され、データ“０”が記憶されている。
以上のように、ＳＧＴを用いたマスクＲＯＭの特徴は、メモリセルの基準電源Ｖｓｓが下部拡散層により供給されており、基準電源の配線領域が必要ないことである。このことにより、全てのメモリセルは、加工上の最小間隔である寸法を用いて配置が可能となり、面積の縮小されたメモリが提供でき、ビット線も最小間隔にて配置が可能となる。
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、１トランジスタで構成されるメモリセルアレイに配置可能な列選択ゲートデコーダであり、最小面積で低価格な半導体装置を提供することが目的である。
　（１）本発明によれば、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
　前記複数のトランジスタの各々は、
　　シリコン柱と、
　　前記シリコン柱の側面を取り囲む絶縁体と、
　　前記絶縁体を囲むゲートと、
　　前記シリコン柱の上部または下部に配置されるソース領域と、
　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
　前記デコーダ回路は、少なくとも、
　　第１～第ｎ（ｎは自然数）の入力／出力信号線と、
　　複数の選択信号線と、
　　第１～第ｉ（ｉは自然数）の群からなる第１～第ｎの前記トランジスタを具備し、　第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
　前記第ｋのトランジスタのゲート電極は、前記複数の選択信号線のうちの１つに接続され、
　前記第１～第ｎのトランジスタのうちの第ｉの群のトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記複数の選択信号線の交点に配置される。
（３）また、別の態様では、前記第１～第ｎのうちの第ｉの群のトランジスタは、番号の小さい順に前記第２の方向に対して斜めの方向に配置される。
（４）さらに別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１～第ｎのトランジスタのうち、前記第１～第ｎの入力／出力線のうちの隣接する第２ｈ－１（ｈは自然数）の入力／出力線と第２ｈの入力／出力線に対応する第２ｈ－１のトランジスタと第２ｈのトランジスタは、前記第１の方向に、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
　前記第１～第ｎのトランジスタのうちの、前記第２ｈ－１のトランジスタと前記第２ｈのトランジスタ以外のトランジスタの少なくとも１つは、該第２ｈ－１のトランジスタの前記第１の方向の位置と該第２ｈのトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する。
（５）また、別の態様では、前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される選択信号線と前記第ｋの入力／出力線の交点の前記第１の方向の近傍に配置される。
（６）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第ｋのトランジスタと第ｋ＋１のトランジスタは、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
　前記第１～第ｎのトランジスタのうちの、前記第ｋのトランジスタと前記第ｋ＋１のトランジスタ以外のトランジスタの少なくとも１つは、該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する。
（７）また、別の態様では、前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
　前記第１～第ｎの入力／出力信号線はビット線であり、
　前記複数の選択信号線は列選択信号線であり、
　前記第１～第ｎのトランジスタは列選択ゲートトランジスタである。
（８）また、別の態様では、前記第１～第ｎのトランジスタは、ＮチャネルＭＯＳトランジスタである。
（９）さらに、別の態様では、前記第１～第ｎのトランジスタは、ＰチャネルＭＯＳトランジスタである。
　（１０）また、本発明によれば、ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
　前記複数のトランジスタの各々は、
　　シリコン柱と、
　　前記シリコン柱の側面を取り囲む絶縁体と、
　　前記絶縁体を囲むゲートと、
　　前記シリコン柱の上部または下部に配置されるソース領域と、
　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
　前記デコーダ回路は、少なくとも、
　　第１～第ｎの入力／出力信号線と、
　　第１の複数の選択信号線と、
　　第２の複数の選択信号線と、
　　第１～第ｎのトランジスタと、
　　第ｎ＋１～第ｎ＋ｍのトランジスタと
を具備し、
　第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
　第ｊ（ｊ＝ｎ＋１～ｎ＋ｍ）のトランジスタのソース領域およびドレイン領域のうちの他方は、前記第１～第ｎのトランジスタのうちの第ｊ－ｎの群のトランジスタのソース領域およびドレイン領域のうちの他方と接続され、
　前記第ｋのトランジスタのゲート電極は、前記第１の複数の選択信号線のうちの１つに接続され、
　前記第ｊのトランジスタのゲート電極は、前記第２の複数の選択信号線のうちの１つに接続され、
　前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続され、
　前記第ｎ＋１～第ｎ＋ｍのトランジスタのドレイン領域およびソース領域のうちの一方は、共通に接続されたことを特徴とする半導体装置が提供される。
（１１）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記第１の複数の選択信号線の交点に配置される。
（１２）また、別の態様では、前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタは、順にかつ前記第ｊ－ｎの群のトランジスタについては番号の小さい順に前記第２の方向に対して斜めに配置される。
（１３）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の少なくとも１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置される。
（１４）さらに、別の態様では、前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
　前記第１～第ｎの入力／出力信号線はビット線であり、
　前記第１および第２の複数の選択信号線は列選択信号線であり、
　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタである。
（１５）また、別の態様では、前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置され、
　前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される前記第１の複数の選択信号線のうちの１つと第ｋのビット線の交点の、前記メモリセル側の前記第１の方向の近傍に配置され、
　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
　前記第１～第ｎの入力／出力信号線はビット線であり、
　前記第１および第２の複数の選択信号線は列選択信号線であり、
　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタである。
（１６）また、別の態様では、前記第１～第ｎ＋ｍのトランジスタは、ＮチャネルＭＯＳトランジスタである。
（１７）また、別の態様では、前記第１～第ｎ＋ｍのトランジスタは、ＰチャネルＭＯＳトランジスタである。
本発明の実施例の等価回路図である。 本発明の実施例１の列選択ゲートデコーダの平面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの平面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの平面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの第１のメタル配線層の配線の平面図である。 本発明の実施例３の列選択ゲートデコーダの平面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの第１のメタル配線層の配線の平面図である。 本発明の別な実施例の等価回路図である。 本発明の実施例４の列選択ゲートデコーダの平面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明のさらに別な実施例の等価回路図である。 本発明の実施例５の列選択ゲートデコーダの平面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 本発明の実施例５の列選択ゲートデコーダの断面図である。 インバータの等価回路図である。 ＳＧＴによるインバータの平面図である。 ＳＧＴによるインバータの断面図である。 マスクＲＯＭの等価回路である。 ＳＧＴを用いたマスクＲＯＭの平面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。
図１に１つの列選択ゲートデコーダの等価回路４００を示す。
ＹＡｉ（ｉ＝０～３）、ＹＢｊ（ｊ＝０～１）、ＹＣｋ（ｋ＝０～１）は、それぞれ図１１における列デコーダ３００ａ、３００ｂ、３００ｃから出力される列選択信号である。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ０は、ソースがビット線ＢＬ０、ゲートが列選択信号ＹＡ０を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ１は、ソースがビット線ＢＬ１、ゲートが列選択信号ＹＡ１を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ２は、ソースがビット線ＢＬ２、ゲートが列選択信号ＹＡ２を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ３は、ソースがビット線ＢＬ３、ゲートが列選択信号ＹＡ３を供給する配線、ドレインが共通ノードＮ１に接続される。
また、列選択ゲートとなるＮＭＯＳトランジスタＢＧ０は、ソースが共通ノードＮ１、ゲートが列選択信号ＹＢ０を供給する配線、ドレインが共通ノードＮ５に接続される。
また、列選択ゲートとなるＮＭＯＳトランジスタＣＧ０は、ソースが共通ノードＮ５、ゲートが列選択信号ＹＣ０を供給する配線、ドレインが共通ノードＮ７に接続される。ここで、共通ノードＮ７はデータ線ＤＬとなる。
同様に、ＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７は、ソースがそれぞれビット線ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７に、ドレインが共通ノードＮ２に接続され、ゲートがそれぞれ列選択信号ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３を供給する配線に接続される。また、ＮＭＯＳトランジスタＢＧ１は、ソースが共通ノードＮ２に、ドレインが共通ノードＮ５に接続され、ゲートが列選択信号ＹＢ１を供給する配線に接続される。
ＮＭＯＳトランジスタＡＧ８～ＡＧ１５、ＮＭＯＳトランジスタＢＧ２、ＢＧ３、ＣＧ１についても同様の接続が行われている。
（実施例１）
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆに、実施例１を示す。図２ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図２ｂは、図２ａにおけるカットラインＡ－Ａ’に沿った断面図、図２ｃは、図２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２ｄは、図２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２ｅは、図２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図２ｆは、図２ａにおけるカットラインＥ－Ｅ’に沿った断面図を示す。本実施例の等価回路は、図１の回路ブロック４０１に従う。
図２ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７（本発明の「第１～第ｎの入力／出力信号線」に対応）が図の縦方向（本発明の「第１の方向」に対応）に、第１のメタル配線層の配線により延在配置される。
また、列選択信号ＹＡ０～ＹＡ３を供給する配線（本発明の「複数の選択信号線」、「第１の複数の選択信号線」に対応）、列選択信号ＹＢ０、ＹＢ１を供給する配線（本発明の「第２の複数の選択信号線」に対応）が第２のメタル配線層の配線により図の横方向（本発明の「第２の方向」に対応）に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号ＹＡ０～ＹＡ３を供給する配線の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７（本発明の「第１～第ｎのトランジスタ」に対応）が配置される。
ここで、本発明の大きな特徴は、後述するように、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３（本発明の「第ｉの群のトランジスタ」、「第ｊ－ｎの群のトランジスタ」に対応）の共通ドレインとＢＧ０（本発明の「第ｎ＋１～第ｎ＋ｍのトランジスタ」、「第ｊのトランジスタ」に対応）のソース、およびＡＧ４，ＡＧ５、ＡＧ６、ＡＧ７（本発明の「第ｉの群のトランジスタ」、「第ｊ－ｎの群のトランジスタ」に対応）の共通ドレインとＢＧ１（本発明の「第ｎ＋１～第ｎ＋ｍのトランジスタ」、「第ｊのトランジスタ」に対応）のソースがそれぞれ下部拡散層により共通接続されることにより、面積縮小が達成されることである。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、２００番台の対応する記号で示してある。
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１、はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成し、シリコン柱２０４ｐＢＧ１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ１を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＢＧ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。同様に、下部拡散層２０２ｎｂは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ１のソースに接続され、ＢＧ１のドレインであるｎ＋拡散層２０７ｎＢＧ１は、シリサイド層２０９ｎＢＧ１およびコンタクト２１０ｎＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＮＭＯＳトランジスタＢＧ０とＢＧ１のドレインは、共通に、データ線ＤＬに接続される。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図２ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図２ａの横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂは、図２ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃは、図２ａの横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ６のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄは、図２ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｅは、図２ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。
列選択信号ＹＢ１を供給する第２のメタル配線層の配線２１５ｆは、図２ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＮＭＯＳトランジスタＢＧ１のゲート電極２０６に接続される。
このような構成にすることにより、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧ０～ＡＧ３およびＢＧ０、ＢＧ１を供給する配線により、選択的に図１の共通ノードＮ５に接続することができる。本図により、列選択ゲートデコーダ４０１ａを構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（ノードＮ５）は、図２ａの右に延在して、図示しないＮＭＯＳトランジスタＣＧ０を介してデータ線ＤＬ（ノードＮ７）へ接続される。一方、本実施例と同様に構成されている図示しない隣接したブロックのビット線ＢＬ８～ＢＬ１１およびＢＬ１２～ＢＬ１５は、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１およびＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、それぞれノードＮ３あるいはノードＮ４に共通に接続され、ノードＮ３およびノードＮ４は、それぞれＮＭＯＳトランジスタＢＧ２およびＢＧ３を介して共通ドレインとなるノードＮ６に接続される。さらに、図示しないＮＭＯＳトランジスタＣＧ１を介して、データ線ＤＬに接続され、図１に示す列選択ゲートデコーダ４００を構成する。
本実施例によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。
なお、図２ａでは、配置面積の縮小を図るため、トランジスタを斜めに配置して、下部拡散層領域を斜めに設けているが、これは、列選択ゲートトランジスタの配置間隔を最小にして、列選択信号の上下の配置間隔をできるだけ小さくするためである。すなわち、例として、ＮＭＯＳトランジスタＡＧ０とＡＧ１のトランジスタ間隔を最小限にして、列選択信号ＹＡ０を供給する配線と列選択信号ＹＡ１を供給する配線の間隔を小さくするために、ＮＭＯＳトランジスタＡＧ１を右にずらしてある。他のトランジスタも同様である。本実施例では、下部拡散層領域の面積を最小にして、寄生の拡散容量を最小にするために、斜めの細長い形状にしてあるが、例えば、シリサイド層の抵抗を小さくしたい場合には、拡散領域の幅を太くする等変更は可能である。もちろん、斜めの配置をせずに、縦一列に配置することも可能である。このように、下部拡散層領域の形状は、本実施例にとらわれず、目的に応じて最適形状にすることができる。
（実施例２）
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ、図３ｈ、図３ｉおよび図３ｊに、実施例２を示す。図３ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図３ｂは、図３ａにおけるカットラインＡ－Ａ’に沿った断面図、図３ｃは、図３ａにおけるカットラインＢ－Ｂ’に沿った断面図、図３ｄは、図３ａにおけるカットラインＣ－Ｃ’に沿った断面図、図３ｅは、図３ａにおけるカットラインＤ－Ｄ’に沿った断面図、図３ｆは、図３ａにおけるカットラインＥ－Ｅ’に沿った断面図、図３ｇは、図３ａにおけるカットラインＦ－Ｆ’に沿った断面図、図３ｈは、図３ａにおけるカットラインＧ－Ｇ’に沿った断面図、図３ｉは、図３ａにおけるカットラインＨ－Ｈ’に沿った断面図、図３ｊは、図３ａにおける第１のメタル配線層の配線のみを表示した平面図を示す。本実施例の等価回路は、図１の回路ブロック４０１に従う。
図３ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。
列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線が図の下から順番に、第２のメタル配線層の配線により図３ａの横方向に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号ＹＡ０～ＹＡ３を供給する配線の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７が配置される。実施例１と異なるところは、列選択信号ＹＡ０～ＹＡ３を供給する配線の配置順番を変更したことである。すなわち、隣接するビット線ＢＬ０とＢＬ１（本発明の「隣接する第２ｈ－１の入力／出力線と第２ｈの入力／出力線」に対応）に対応する列選択ゲートトランジスタＡＧ０とＡＧ１（本発明の「第２ｈ－１のトランジスタと第２ｈのトランジスタ」に対応）を、図３ａの縦方向に、列選択信号ＹＡ２を挟んで配置し、列選択ゲートトランジスタＡＧ０とＡＧ１以外の列選択ゲートトランジスタであるＡＧ２が、列選択ゲートトランジスタＡＧ０とＡＧ１の縦方向の位置の間の縦方向の位置を有するように配置する。また、隣接するビット線ＢＬ２とＢＬ３に対応する列選択ゲートトランジスタＡＧ２とＡＧ３を、図３ａの縦方向に、列選択信号ＹＡ１を挟んで配置し、列選択ゲートトランジスタＡＧ２とＡＧ３以外の列選択ゲートトランジスタであるＡＧ１が、列選択ゲートトランジスタＡＧ２とＡＧ３の縦方向の位置の間の縦方向の位置を有するように配置する。このように配置することにより、列選択ゲートトランジスタのゲート間隔により寸法が決まることがなくなる。すなわち、ＮＭＯＳトランジスタＡＧ０とＡＧ２との間隔、あるいは、ＡＧ０とＡＧ１との間隔は、最小間隔ではなく、余裕を持って配置でき、且つ、第２のメタル配線層の配線である列選択信号ＹＡ０、ＹＡ２、ＹＡ１を供給する配線は、最小間隔が実現できる。列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線の構成する第２のメタル配線層の配線を全て最小間隔にて配置でき、縦方向にさらに縮小された列選択ゲートデコーダが提供できる。
ここで、本発明の大きな特徴である、列選択ゲートトランジスタの共通ドレインあるいはソースを下部拡散層により共通接続して配線領域を省略できることは、実施例１と同様である。
なお、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ、図３ｈ、図３ｉおよび図３ｊにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆと同じ構造の箇所については、２００番台の対応する記号で示してある。
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図３ｆ、図３ｇ、図３ｈ、図３ｉおよび図３ｊにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成し、シリコン柱２０４ｐＢＧ１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ１を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＢＧ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、第１のメタル配線層の配線２１３ｋは図１のノードＮ５となる。同様に、下部拡散層２０２ｎｂは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ１のソースに接続され、ＢＧ１のドレインであるｎ＋拡散層２０７ｎＢＧ１は、シリサイド層２０９ｎＢＧ１およびコンタクト２１０ｎＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＮＭＯＳトランジスタＢＧ０とＢＧ１のドレインは、共通にノードＮ５に接続される。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図３ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図の下部に横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃが、列選択信号ＹＡ０である第２のメタル配線層の配線２１５ａの図の直上に、横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ６のゲート電極２０６に接続される。このように、順番を入れ替えることで、ＮＭＯＳトランジスタＡＧ２の配置位置が右にずれて、ビット線ＢＬ２である、１本離れた第１のメタル配線層の配線１１３Ｂ２の位置に配置でき、ＮＭＯＳトランジスタＡＧ０とＡＧ２との間隔に余裕が生じ、第２メタル２１５ａと２１５ｃとの上下の間隔を最小にすることができる。
同様にして、次に、列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂが配置され、図の横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄが第２のメタル配線層の配線２１５ｂの上に配置され、図３ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｅは、図３ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。
列選択信号ＹＢ１を供給する第２のメタル配線層の配線２１５ｆは、図３ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＮＭＯＳトランジスタＢＧ１のゲート電極２０６に接続される。
このような構成にすることにより、列選択ゲートトランジスタＡＧ０、ＡＧ２、ＡＧ１、ＡＧ３、ＢＧ０、ＢＧ１が左右に順次配置され（千鳥状に配置され）、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７と、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＹＡ０～ＹＡ３およびＹＢ０、ＹＢ１を供給する配線のそれぞれが最小間隔にて配置できる。本図により、列選択ゲートデコーダ４０１ｂを構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（ノードＮ５）は、図３ａの右に延在して、図示しないＮＭＯＳトランジスタＣＧ０を介してデータ線ＤＬ（ノードＮ７）へ接続される。一方、本実施例と同様に構成されている図示しない隣接したブロックのビット線ＢＬ８～ＢＬ１１およびＢＬ１２～ＢＬ１５は、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１およびＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、それぞれノードＮ３あるいはノードＮ４に共通に接続され、ノードＮ３およびノードＮ４は、それぞれＮＭＯＳトランジスタＢＧ２およびＢＧ３を介して共通ドレインとなるノードＮ６に接続される。さらに、図示しないＮＭＯＳトランジスタＣＧ１を介して、データ線ＤＬに接続され、図１に示す列選択ゲートデコーダ４００を構成する。
本実施例によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。さらに、列選択信号の順番を入れ替えることにより、第２のメタル配線層の配線の間隔を最小にでき、最小面積の列選択ゲートデコーダが提供できる。
なお、本実施例における、動作時の電流経路は、それぞれＮＭＯＳトランジスタＡＧ０とＮＭＯＳトランジスタＢＧ０の間、あるいはＡＧ１とＢＧ０の間、あるいはＡＧ２とＢＧ０の間、あるいはＡＧ３とＢＧ０の間であり、この間の寄生抵抗値はできるだけ小さいほうが電気的特性が良好となる。図では、ＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＢＧ０が配置される縦の列と、ＮＭＯＳトランジスタＡＧ２、ＡＧ３が配置される縦の列との間を電流が流れるので、この間隔を広げて、低抵抗であるシリサイド層２０３の幅を十分確保してある。また、ゲート配線の下にはシリサイド層は形成されずに抵抗の高い拡散層のみとなるので、上記の電流経路上にゲート配線を配置しないようにするのが好ましい。例えば、ＮＭＯＳトランジスタＡＧ２のゲートコンタクト２１１ｃの位置を、ＮＭＯＳトランジスタＡＧ０あるいはＡＧ１のゲートコンタクト２１１ａ、２１１ｂと同じように、図の左側に配置しても回路接続としては同じであるが、ＮＭＯＳトランジスタＡＧ０とＮＭＯＳトランジスタＢＧ０の間をゲート配線２０６ｃが横切る形となり、ゲート配線２０６ｃの下にはシリサイド層２０３は存在せずに拡散層のみとなるので、余分な寄生抵抗が追加されることとなる。従って、本実施例では、ＮＭＯＳトランジスタＡＧ２のゲート配線２０６ｃは、空き領域である隣の下部拡散層２０２ｎｂの領域でコンタクトを取って、ＮＭＯＳトランジスタＡＧ０とＮＭＯＳトランジスタＢＧ０との間はシリサイド層２０３のみで接続されるように配置している。なお、ＮＭＯＳトランジスタＡＧ４に関しては、ゲート配線２０６ｅが図の右側に配置されているが、ＮＭＯＳトランジスタＡＧ４とＮＭＯＳトランジスタＢＧ１の電流経路から外れているので、電流経路に余分な寄生抵抗はなく、良好な特性が得られる。ちなみに、標準的には、シリサイド層のシート抵抗値ρｓ（ローエス）は数Ω／□、拡散層のシート抵抗値ρｓは、数十Ω／□であり、ゲート配線は、できるだけ電流経路を避けて配置することが好ましい。また、やむを得ず寄生抵抗が入った場合には、抵抗値を考慮することが必要である。
上記主旨の範囲において、本実施例に拠らず、他の場所にゲート配線を配置しても良い。
（実施例３）
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆに、実施例３を示す。図４ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｆは、図４ａにおける第１のメタル配線層の配線のみを表示した平面図を示す。本実施例の等価回路は、図１の回路ブロック４０１に従う。
図４ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。
また、列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線が図の下から順番に、第２のメタル配線層の配線により図４ａの横方向に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号線ＹＡ０～ＹＡ３を供給する配線の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７が配置される。実施例２と異なるところは、列選択信号ＹＡ０～ＹＡ３、ＹＢ０およびＹＢ１を供給する配線と列選択ゲートトランジスタＡＧ０～ＡＧ７、ＢＧ０およびＢＧ１のゲート電極２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊとの接続位置を、それぞれ対応する列選択ゲートトランジスタの第１の方向の近傍（図４ａでは直上）に統一して、寄生容量等のばらつきを低減したものである。
本実施例においても、実施例２と同様に列選択信号ＹＡ０～ＹＡ３を供給する配線の配置順番を変更したことにより、列選択ゲートトランジスタのゲート間隔に余裕ができ、第２のメタル配線層の配線である列選択信号ＹＡ０、ＹＡ２、ＹＡ１、ＹＡ３、ＹＢ０、ＹＢ１を供給する配線は、最小間隔で配置することが実現できることは、実施例２と同じである。
ここで、本発明の大きな特徴である、列選択ゲートトランジスタの共通ドレインあるいはソースを下部拡散層により共通接続して配線領域を省略できることは、実施例１あるいは実施例２と同様である。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉおよび図４ｊと同じ構造の箇所については、２００番台の対応する記号で示してある。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第１のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成し、シリコン柱２０４ｐＢＧ１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ１を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＢＧ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
ここで、本実施例が実施例２と異なるところは、ゲート配線の位置である。図のように、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０の直上に配置され、配線面積を最小にすることで、配線の寄生容量を最小にしている。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。同様に、下部拡散層２０２ｎｂは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ１のソースに接続され、ＢＧ１のドレインであるｎ＋拡散層２０７ｎＢＧ１は、シリサイド層２０９ｎＢＧ１およびコンタクト２１０ｎＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＮＭＯＳトランジスタＢＧ０とＢＧ１のドレインは、共通に接続される。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図４ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図４ａの下部に横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃが、列選択信号ＹＡ０である第２のメタル配線層の配線２１５ａの図の直上に、横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ６のゲート電極２０６に接続される。このように、順番を入れ替えることで、ＮＭＯＳトランジスタＡＧ２の配置位置が右にずれて、ビット線ＢＬ２である、１本離れた第１のメタル配線層の配線１１３Ｂ２の位置に配置でき、ＮＭＯＳトランジスタＡＧ０とＡＧ２との間隔に余裕が生じ、第２メタル２１５ａと２１５ｃとの上下の間隔を最小にすることができる。
同様にして、次に、列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂが配置され、図４ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄが第２のメタル配線層の配線２１５ｂの上に配置され、図４ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｅは、図４ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。
列選択信号ＹＢ１を供給する第２のメタル配線層の配線２１５ｆは、図４ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＮＭＯＳトランジスタＢＧ１のゲート電極２０６に接続される。
このような構成にすることにより、列選択ゲートトランジスタＡＧ０、ＡＧ２、ＡＧ１、ＡＧ３、ＢＧ０、ＢＧ１が左右に順次配置され、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７と、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧ０～ＡＧ３およびＢＧ０、ＢＧ１のそれぞれが最小間隔にて配置できる。本図により、列選択ゲートデコーダ４０１ｃを構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（ノードＮ５）は、図４ａの右に延在して、図示しないＮＭＯＳトランジスタＣＧ０を介してデータ線ＤＬ（ノードＮ７）へ接続される。一方、本実施例と同様に構成されている図示しない隣接したブロックのビット線ＢＬ８～ＢＬ１１およびＢＬ１２～ＢＬ１５は、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１およびＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、それぞれノードＮ３あるいはノードＮ４に共通に接続され、ノードＮ３およびノードＮ４は、それぞれＮＭＯＳトランジスタＢＧ２およびＢＧ３を介して共通ドレインとなるノードＮ６に接続される。さらに、図示しないＮＭＯＳトランジスタＣＧ１を介して、データ線ＤＬに接続され、図１に示す列選択ゲートデコーダ４００を構成する。
本発明によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０，ＡＧ１、ＡＧ２、ＡＧ３の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。さらに、列選択信号の順番を入れ替えることにより、第２のメタル配線層の配線の間隔を最小にでき、最小面積の列選択ゲートデコーダが提供できる。
なお、図では、ＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＢＧ０が配置される縦の列と、ＮＭＯＳトランジスタＡＧ２、ＡＧ３が配置される縦の列との間を空けて、シリサイド層２０３の配線抵抗をできるだけ削減し、さらに、ゲート配線容量を最小にする目的で、ゲートコンタクトをＮＭＯＳトランジスタＡＧ０～ＡＧ３，ＢＧ０、ＢＧ１の直上に設けている。すなわち、第ｋのトランジスタが、第ｋのトランジスタのゲート電極が接続される列選択信号線と第ｋのビット線の交点の、メモリセル側の第１の方向の近傍に配置される。
（実施例４）
図５に別な列選択ゲートデコーダの等価回路４１０を示す。
ＹＡｊ（ｊ＝０～７）、ＹＢｋ（ｋ＝０～３）は列選択信号である。図１１および図１の列選択ゲートデコーダと異なるところは、列選択デコーダ３００ｃを削減して、列選択デコーダ３００ａ、３００ｂの割り振りを、列選択信号ＹＡｉ（ｉ＝０～７）、ＹＢｊ（ｊ＝０～１）としたことである。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ０は、ソースがビット線ＢＬ０、ゲートが列選択信号ＹＡ０を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ１は、ソースがビット線ＢＬ１、ゲートが列選択信号ＹＡ１を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ２は、ソースがビット線ＢＬ２、ゲートが列選択信号ＹＡ２を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ３は、ソースがビット線ＢＬ３、ゲートが列選択信号ＹＡ３を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ４は、ソースがビット線ＢＬ４、ゲートが列選択信号ＹＡ４を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ５は、ソースがビット線ＢＬ５、ゲートが列選択信号ＹＡ５を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ６は、ソースがビット線ＢＬ６、ゲートが列選択信号ＹＡ６を供給する配線、ドレインが共通ノードＮ１に接続される。
列選択ゲートとなるＮＭＯＳトランジスタＡＧ７は、ソースがビット線ＢＬ７、ゲートが列選択信号ＹＡ７を供給する配線、ドレインが共通ノードＮ１に接続される。
また、列選択ゲートとなるＮＭＯＳトランジスタＢＧ０は、ソースが共通ノードＮ１に、ゲートが列選択信号ＹＢ０を供給する配線に、ドレインが共通ノードＮ３に接続される。ここで、共通ノードＮ３はデータ線ＤＬとなる。
同様に、ＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１、ＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５は、ソースがそれぞれビット線ＢＬ８、ＢＬ９、ＢＬ１０、ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ１４、ＢＬ１５に、ドレインが共通ノードＮ２に接続され、ゲートがそれぞれ列選択信号ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３、ＹＡ４、ＹＡ５、ＹＡ６、ＹＡ７を供給する配線に接続される。また、ＮＭＯＳトランジスタＢＧ１は、ソースが共通ノードＮ２に、ドレインが共通ノードＮ３に接続され、ゲートが列選択信号ＹＢ１を供給する配線に接続される。
なお、図１１のマスクＲＯＭ図面では、ビット線がＢＬ０～ＢＬ７まで記載されているが、図１に対応する場合には、図１１のメモリセルアレイを２個並べても良いし、行選択線ＷＬ０をシャントするコンタクト１１１Ｗｂ０、１１４Ｗｂ０の位置を１６セル毎に変更しても良い。
図６ａ、図６ｂおよび図６ｃに、実施例４を示す。図６ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ－Ａ’に沿った断面図、図６ｃは、図６ａにおけるカットラインＢ－Ｂ’に沿った断面図である。、実施例１（図２）との構成の違いは、列選択信号数が増えたことである。本実施例の等価回路は、図５の回路ブロック４１１に従う。
図６ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。また、列選択信号ＹＡ０～ＹＡ７、ＹＢ０、ＹＢ１が第２のメタル配線層の配線により図の横方向に延在配置される。第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号線ＹＡ０～ＹＡ７の交点に、列選択ゲートトランジスタＡＧ０～ＡＧ７が配置される。
ここで、本発明の大きな特徴は、他の実施例と同様に、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０～ＡＧ７の共通ドレインとＢＧ０のソースがそれぞれ下部拡散層により共通接続されることにより、面積縮小が達成されることである。さらに、列選択信号を供給する配線の順番を、例えば、下から順番に、ＹＡ０、ＹＡ４、ＹＡ１、ＹＡ５、ＹＡ２、ＹＡ６、ＹＡ３、ＹＡ７のように変更した。すなわち、列選択ゲートトランジスタＡＧ０とＡＧ１を、列選択信号ＹＡ４を挟んで配置し、列選択ゲートトランジスタＡＧ０とＡＧ１以外の列選択ゲートトランジスタであるＡＧ４が、列選択ゲートトランジスタＡＧ０とＡＧ１の縦方向の位置の間の縦方向の位置を有するように配置する。また、列選択ゲートトランジスタＡＧ１とＡＧ２、ＡＧ２とＡＧ３、ＡＧ３とＢＧ０、ＡＧ３とＡＧ４、ＡＧ４とＡＧ５、ＡＧ５とＡＧ６、ＡＧ６とＡＧ７を、それぞれ列選択信号ＹＡ５、ＹＡ６、ＹＡ７、ＹＡ１～ＹＡ２およびＹＡ５～ＹＡ６、ＹＡ１、ＹＡ２、ＹＡ３を挟んで配置し、列選択ゲートトランジスタＡＧ１とＡＧ２以外の列選択ゲートトランジスタであるＡＧ５、列選択ゲートトランジスタＡＧ２とＡＧ３以外の列選択ゲートトランジスタであるＡＧ６、列選択ゲートトランジスタＡＧ３とＢＧ０以外の列選択ゲートトランジスタであるＡＧ７、列選択ゲートトランジスタＡＧ３とＡＧ４以外の列選択ゲートトランジスタであるＡＧ１～ＡＧ２及びＡＧ５～ＡＧ６、列選択ゲートトランジスタＡＧ４とＡＧ５以外の列選択ゲートトランジスタであるＡＧ１、列選択ゲートトランジスタＡＧ５とＡＧ６以外の列選択ゲートトランジスタであるＡＧ２、列選択ゲートトランジスタＡＧ６とＡＧ７以外の列選択ゲートトランジスタであるＡＧ３が、それぞれ列選択ゲートトランジスタＡＧ１とＡＧ２の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ２とＡＧ３の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ３とＢＧ０の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ３とＡＧ４の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ４とＡＧ５の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ５とＡＧ６の縦方向の位置の間の縦方向の位置、列選択ゲートトランジスタＡＧ６とＡＧ７の縦方向の位置の間の縦方向の位置を有するように配置する。このように配置することにより、ＮＭＯＳトランジスタの間隔に余裕ができ、列選択信号である第２のメタル配線層の配線が、最小間隔にて配置できることである。
なお、図６ａ、図６ｂ、図６ｃにおいて、図２と同じ構造の箇所については、２００番台の対応する記号で示してある。
図６ａ、図６ｂ、図６ｃにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａが形成され、この平面状シリコン層２０２ｎａは不純物注入等によりｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎａ）の表面に形成されるシリサイド層である。２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０はｐ型シリコン柱、２０５はシリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈおよび２０６ｉは、それぞれゲート配線である。シリコン柱２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０の最上部には、それぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０はそれぞれｎ＋拡散層２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０に接続されるシリサイド層である。
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０は、シリサイド層２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｆを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｇを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｈを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｉを接続するコンタクトである。
シリコン柱２０４ｐＡＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ０を構成し、シリコン柱２０４ｐＡＧ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ１を構成し、シリコン柱２０４ｐＡＧ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ２を構成し、シリコン柱２０４ｐＡＧ３、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ３を構成し、シリコン柱２０４ｐＡＧ４、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ４を構成し、シリコン柱２０４ｐＡＧ５、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ５を構成し、シリコン柱２０４ｐＡＧ６、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ６を構成し、シリコン柱２０４ｐＡＧ７、下部拡散層２０２ｎａ、上部拡散層２０７ｎＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧ７を構成し、シリコン柱２０４ｐＢＧ０、下部拡散層２０２ｎａ、上部拡散層２０７ｎＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧ０を構成する。
また、ＮＭＯＳトランジスタＡＧ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＮＭＯＳトランジスタＡＧ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＮＭＯＳトランジスタＡＧ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＮＭＯＳトランジスタＡＧ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＮＭＯＳトランジスタＢＧ０のゲート電極２０６にはゲート配線２０６ｉが接続される。
下部拡散層２０２ｎａは、シリサイド層２０３を介してＮＭＯＳトランジスタＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３、ＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７の共通ドレインとなり、ＮＭＯＳトランジスタＢＧ０のソースに接続され、ＢＧ０のドレインであるｎ＋拡散層２０７ｎＢＧ０は、シリサイド層２０９ｎＢＧ０およびコンタクト２１０ｎＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、第１のメタル配線層の配線２１３ｋはデータ線ＤＬとなる。
ＮＭＯＳトランジスタＡＧ０のソースとなる上部拡散層２０７ｎＡＧ０は、シリサイド層２０９ｎＡＧ０およびコンタクト２１０ｎＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧ１のソースとなる上部拡散層２０７ｎＡＧ１は、シリサイド層２０９ｎＡＧ１およびコンタクト２１０ｎＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧ２のソースとなる上部拡散層２０７ｎＡＧ２は、シリサイド層２０９ｎＡＧ２およびコンタクト２１０ｎＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧ３のソースとなる上部拡散層２０７ｎＡＧ３は、シリサイド層２０９ｎＡＧ３およびコンタクト２１０ｎＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧ４のソースとなる上部拡散層２０７ｎＡＧ４は、シリサイド層２０９ｎＡＧ４およびコンタクト２１０ｎＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧ５のソースとなる上部拡散層２０７ｎＡＧ５は、シリサイド層２０９ｎＡＧ５およびコンタクト２１０ｎＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧ６のソースとなる上部拡散層２０７ｎＡＧ６は、シリサイド層２０９ｎＡＧ６およびコンタクト２１０ｎＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧ７のソースとなる上部拡散層２０７ｎＡＧ７は、シリサイド層２０９ｎＡＧ７およびコンタクト２１０ｎＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図６ａにおいて縦方向に延在配置される。
列選択信号ＹＡ０を供給する第２のメタル配線層の配線２１５ａは、図６ａの横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧ０のゲート電極２０６に接続される。列選択信号ＹＡ４を供給する第２のメタル配線層の配線２１５ｅは、図６ａの横方向に延在し、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡ１を供給する第２のメタル配線層の配線２１５ｂは、図６ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＮＭＯＳトランジスタＡＧ１のゲート電極２０６に接続される。列選択信号ＹＡ５を供給する第２のメタル配線層の配線２１５ｆは、図６ａの横方向に延在し、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＮＭＯＳトランジスタＡＧ５のゲート電極２０６に接続される。
列選択信号ＹＡ２を供給する第２のメタル配線層の配線２１５ｃは、図６ａの横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。列選択信号ＹＡ６を供給する第２のメタル配線層の配線２１５ｇは、図６ａの横方向に延在し、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧ２のゲート電極２０６に接続される。
列選択信号ＹＡ３を供給する第２のメタル配線層の配線２１５ｄは、図６ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＮＭＯＳトランジスタＡＧ３のゲート電極２０６に接続される。列選択信号ＹＡ７を供給する第２のメタル配線層の配線２１５ｈは、図６ａの横方向に延在し、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＮＭＯＳトランジスタＡＧ７のゲート電極２０６に接続される。
列選択信号ＹＢ０を供給する第２のメタル配線層の配線２１５ｉは、図６ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＢＧ０のゲート電極２０６に接続される。ここで、第２のメタル配線層の配線２１５ｊにより供給される列選択信号ＹＢ１は、図示しない隣接したブロックに配置される列選択ゲートトランジスタＢＧ１のゲート電極に入力される信号であり、本図では、配線のみが描かれている。
このような構成にすることにより、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧ０～ＡＧ７およびＢＧ０を供給する配線により、選択的にデータ線ＤＬに接続することができる。本図により、列選択ゲートデコーダ４１１を構成する。
なお、ＮＭＯＳトランジスタＢＧ０とＢＧ１の共通ドレインとなる第１のメタル配線層の配線２１３ｋ（データ線ＤＬ）は、図示しない個所において、本図と同様に構成されている図示しない隣接したブロックのＮＭＯＳトランジスタＢＧ１のドレインに接続され、図示しないＮＭＯＳトランジスタＡＧ８、ＡＧ９、ＡＧ１０、ＡＧ１１、ＡＧ１２、ＡＧ１３、ＡＧ１４、ＡＧ１５を介して、図示しないビット線ＢＬ８～ＢＬ１５に選択的に接続され、図５に示す列選択ゲートデコーダ４１０を構成する。
本発明によれば、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧ０～ＡＧ７の共通ドレインおよび列選択ゲートトランジスタＢＧ０のソースを下部拡散層により共通接続させることで、９個のトランジスタのドレインあるいはソースを接続する配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号を供給する配線を最小間隔にて配置することにより、面積が縮小された列選択ゲートデコーダが提供できる。
なお、図では、下部拡散層領域の寄生容易を最小にするために、斜めの形状にして、中を繰り抜く形状にしているが、上述したように、シリサイドの寄生抵抗を削減する目的では、広い範囲で下部拡散層を設ける設計変更は本発明の主旨の範囲である。
（実施例５）
図７に別の列選択ゲートデコーダの等価回路４２０を示す。
実施例１～４における列選択ゲートデコーダは、ＮＭＯＳトランジスタにより構成されていたが、本実施例では、ＰＭＯＳトランジスタにより構成される。本実施例も、図１１の列選択デコーダ３００ｃを削減しており、列選択信号は、ＹＡｐｊ（ｊ＝０～３）、ＹＢｐｋ（ｋ＝０～３）としている。さらに、ＰＭＯＳトランジスタなので、論理信号が負論理になる。すなわち、選択された信号が論理“０”、非選択の信号が論理“１”となる。これに対応して、列選択デコーダの出力論理も負論理にする必要がある。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ０は、ドレインがビット線ＢＬ０、ゲートが列選択信号ＹＡｐ０を供給する配線、ソースが共通ノードＮ１に接続される。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ１は、ドレインがビット線ＢＬ１、ゲートが列選択信号ＹＡｐ１を供給する配線、ソースが共通ノードＮ１に接続される。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ２は、ドレインがビット線ＢＬ２、ゲートが列選択信号ＹＡｐ２を供給する配線、ソースが共通ノードＮ１に接続される。
列選択ゲートとなるＰＭＯＳトランジスタＡＧｐ３は、ドレインがビット線ＢＬ３、ゲートが列選択信号ＹＡｐ３を供給する配線、ソースが共通ノードＮ１に接続される。
また、列選択ゲートとなるＰＭＯＳトランジスタＢＧｐ０は、ドレインが共通ノードＮ１、ゲートが列選択信号ＹＢｐ０を供給する配線、ソースが共通ノードＮ５に接続される、ここで、共通ノードＮ５はデータ線ＤＬとなる。
同様に、ＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７は、ドレインがそれぞれビット線ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７に、ソースが共通ノードＮ２に接続され、ゲートがそれぞれ列選択信号ＹＡｐ０、ＹＡｐ１、ＹＡｐ２、ＹＡｐ３を供給する配線に接続される。また、ＰＭＯＳトランジスタＢＧｐ１は、ドレインが共通ノードＮ２に、ソースが共通ノードＮ５に接続され、ゲートが列選択信号ＹＢｐ１を供給する配線に接続される。
ＰＭＯＳトランジスタＡＧｐ８～ＡＧｐ１５、ＰＭＯＳトランジスタＢＧｐ２、ＢＧｐ３についても同様の接続が行われている。
なお、図１２ａのマスクＲＯＭ図面では、ビット線がＢＬ０～ＢＬ７まで記載されているが、ビット線が１６本である図５に対応する場合には、図１２ａのメモリセルアレイを横に２個並べて配置すれば、ビット線１６本となる。また、図１２ａでは、行選択線（ＷＬ０）の低抵抗化を目的として行選択線ＷＬ０を第２メタル配線層の配線（１１５Ｗ０）で８本置きにシャント（ショート）しているが、このシャントするコンタクト１１１Ｗｂ０、１１４Ｗｂ０の位置をビット線１６本置きに変更すれば、ビット線１６本のメモリが得られる。
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅおよび図８ｆに、実施例５を示す。図８ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ－Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ－Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ－Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ－Ｅ’に沿った断面図を示す。本実施例の等価回路は、図５の回路ブロック４２１に従う。図８ａにおいて、図１１におけるメモリセルＭ（０，０）～Ｍ（０，７）が、図の下部に配置され、ビット線ＢＬ０～ＢＬ７が図の縦方向に、第１のメタル配線層の配線により延在配置される。
列選択信号ＹＡｐ０～ＹＡｐ３、ＹＢｐ０、ＹＢｐ１が第２のメタル配線層の配線により図８ａの横方向に延在配置される。
第１のメタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２のメタル配線層の配線により構成される列選択信号ＹＡｐ０～ＹＡｐ３を供給する配線の交点に、列選択ゲートトランジスタＡＧｐ０～ＡＧｐ７が配置される。
ここで、本発明の大きな特徴は、他の実施例と同様に、列選択ゲートトランジスタであるＰＭＯＳトランジスタＡＧｐ０，ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースとＢＧｐ０のドレイン、およびＡＧｐ４，ＡＧｐ５、ＡＧｐ６、ＡＧｐ７の共通ソースとＢＧ１のドレインがそれぞれ下部拡散層により共通接続されることにより、面積縮小が達成されることである。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅおよび図８ｆにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆと同じ構造の箇所については、２００番台の対応する記号で示してある。
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅおよび図８ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｐｂが形成され、この平面状シリコン層２０２ｐａ、２０２ｐｂは不純物注入等により、それぞれｐ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｐｂ）の表面に形成されるシリサイド層である。２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１、はｎ型シリコン柱、２０５はシリコン柱２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉおよび２０６ｊは、それぞれゲート配線である。シリコン柱２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１の最上部には、それぞれｐ＋拡散層２０７ｐＡＧ０、２０７ｐＡＧ１、２０７ｐＡＧ２、２０７ｐＡＧ３、２０７ｐＡＧ４、２０７ｐＡＧ５、２０７ｐＡＧ６、２０７ｐＡＧ７、２０７ｐＢＧ０、２０７ｐＢＧ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐＡＧ０、２０９ｐＡＧ１、２０９ｐＡＧ２、２０９ｐＡＧ３、２０９ｐＡＧ４、２０９ｐＡＧ５、２０９ｐＡＧ６、２０９ｐＡＧ７、２０９ｐＢＧ０、２０９ｐＢＧ１はそれぞれｐ＋拡散層２０７ｐＡＧ０、２０７ｐＡＧ１、２０７ｐＡＧ２、２０７ｐＡＧ３、２０７ｐＡＧ４、２０７ｐＡＧ５、２０７ｐＡＧ６、２０７ｐＡＧ７、２０７ｐＢＧ０、２０７ｐＢＧ１に接続されるシリサイド層である。
２１０ｐＡＧ０、２１０ｐＡＧ１、２１０ｐＡＧ２、２１０ｐＡＧ３、２１０ｐＡＧ４、２１０ｐＡＧ５、２１０ｐＡＧ６、２１０ｐＡＧ７、２１０ｐＢＧ０、２１０ｐＢＧ１は、シリサイド層２０９ｐＡＧ０、２０９ｐＡＧ１、２０９ｐＡＧ２、２０９ｐＡＧ３、２０９ｐＡＧ４、２０９ｐＡＧ５、２０９ｐＡＧ６、２０９ｐＡＧ７、２０９ｐＢＧ０、２０９ｐＢＧ１と第１のメタル配線層の配線１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ３、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７、２１３ｋ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１のメタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１のメタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１のメタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１のメタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１のメタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１のメタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１のメタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１のメタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１のメタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１のメタル配線層の配線２１３ｊを接続するコンタクトである。
また、２１４ａは第１のメタル配線層の配線２１３ａと第２１のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１のメタル配線層の配線２１３ｂと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１のメタル配線層の配線２１３ｃと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１のメタル配線層の配線２１３ｄと第２のメタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１のメタル配線層の配線２１３ｅと第２のメタル配線層の配線２１５ａを接続するコンタクト、２１４ｆは第１のメタル配線層の配線２１３ｆと第２のメタル配線層の配線２１５ｂを接続するコンタクト、２１４ｇは第１のメタル配線層の配線２１３ｇと第２のメタル配線層の配線２１５ｃを接続するコンタクト、２１４ｈは第１のメタル配線層の配線２１３ｈと第２のメタル配線層の配線２１３ｄを接続するコンタクト、２１４ｉは第１のメタル配線層の配線２１３ｉと第２のメタル配線層の配線２１５ｅを接続するコンタクト、２１４ｊは第１のメタル配線層の配線２１３ｊと第２のメタル配線層の配線２１５ｆを接続するコンタクトである。
シリコン柱２０４ｎＡＧ０、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ０を構成し、シリコン柱２０４ｎＡＧ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ１を構成し、シリコン柱２０４ｎＡＧ２、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ２を構成し、シリコン柱２０４ｎＡＧ３、下部拡散層２０２ｐａ、上部拡散層２０７ｐＡＧ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ３を構成し、シリコン柱２０４ｎＡＧ４、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ４を構成し、シリコン柱２０４ｎＡＧ５、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ５を構成し、シリコン柱２０４ｎＡＧ６、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ６を構成し、シリコン柱２０４ｎＡＧ７、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＡＧ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ７を構成し、シリコン柱２０４ｎＢＧ０、下部拡散層２０２ｐａ、上部拡散層２０７ｐＢＧ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＢＧｐ０を構成し、シリコン柱２０４ｎＢＧ１、下部拡散層２０２ｐｂ、上部拡散層２０７ｐＢＧ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＢＧｐ１を構成する。
また、ＰＭＯＳトランジスタＡＧｐ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＰＭＯＳトランジスタＡＧｐ１のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＡＧｐ２のゲート電極２０６にはゲート配線２０６ｃが接続され、ＰＭＯＳトランジスタＡＧｐ３のゲート電極２０６にはゲート配線２０６ｄが接続され、ＰＭＯＳトランジスタＡＧｐ４のゲート電極２０６にはゲート配線２０６ｅが接続され、ＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６にはゲート配線２０６ｆが接続され、ＰＭＯＳトランジスタＡＧｐ６のゲート電極２０６にはゲート配線２０６ｇが接続され、ＰＭＯＳトランジスタＡＧｐ７のゲート電極２０６にはゲート配線２０６ｈが接続され、ＰＭＯＳトランジスタＢＧｐ０のゲート電極２０６にはゲート配線２０６ｉが接続され、ＰＭＯＳトランジスタＢＧｐ１のゲート電極２０６にはゲート配線２０６ｊが接続される。
下部拡散層２０２ｐａは、シリサイド層２０３を介してＰＭＯＳトランジスタＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースとなり、ＰＭＯＳトランジスタＢＧｐ０のドレインに接続され、ＢＧｐ０のソースであるｐ＋拡散層２０７ｐＢＧ０は、シリサイド層２０９ｐＢＧ０およびコンタクト２１０ｐＢＧ０を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、第１のメタル配線層の配線２１３ｋはデータ線ＤＬとなる。同様に、下部拡散層２０２ｐｂは、シリサイド層２０３を介してＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７の共通ソースとなり、ＰＭＯＳトランジスタＢＧｐ１のドレインに接続され、ＢＧｐ１のソースであるｐ＋拡散層２０７ｐＢＧ１は、シリサイド層２０９ｐＢＧ１およびコンタクト２１０ｐＢＧ１を介して第１のメタル配線層の配線２１３ｋに接続される。ここで、ＰＭＯＳトランジスタＢＧｐ０とＢＧｐ１のソースは、共通に、データ線ＤＬに接続される。
ＰＭＯＳトランジスタＡＧｐ０のドレインとなる上部拡散層２０７ｐＡＧ０は、シリサイド層２０９ｐＡＧ０およびコンタクト２１０ｐＡＧ０を介して第１のメタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＰＭＯＳトランジスタＡＧｐ１のドレインとなる上部拡散層２０７ｐＡＧ１は、シリサイド層２０９ｐＡＧ１およびコンタクト２１０ｐＡＧ１を介して第１のメタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＰＭＯＳトランジスタＡＧｐ２のドレインとなる上部拡散層２０７ｐＡＧ２は、シリサイド層２０９ｐＡＧ２およびコンタクト２１０ｐＡＧ２を介して第１のメタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＰＭＯＳトランジスタＡＧｐ３のドレインとなる上部拡散層２０７ｐＡＧ３は、シリサイド層２０９ｐＡＧ３およびコンタクト２１０ｐＡＧ３を介して第１のメタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＰＭＯＳトランジスタＡＧｐ４のドレインとなる上部拡散層２０７ｐＡＧ４は、シリサイド層２０９ｐＡＧ４およびコンタクト２１０ｐＡＧ４を介して第１のメタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＰＭＯＳトランジスタＡＧｐ５のソースとなる上部拡散層２０７ｐＡＧ５は、シリサイド層２０９ｐＡＧ５およびコンタクト２１０ｐＡＧ５を介して第１のメタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＰＭＯＳトランジスタＡＧｐ６のドレインとなる上部拡散層２０７ｐＡＧ６は、シリサイド層２０９ｐＡＧ６およびコンタクト２１０ｐＡＧ６を介して第１のメタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＰＭＯＳトランジスタＡＧｐ７のドレインとなる上部拡散層２０７ｐＡＧ７は、シリサイド層２０９ｐＡＧ７およびコンタクト２１０ｐＡＧ７を介して第１のメタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１のメタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図８ａにおいて縦方向に延在配置される。
列選択信号ＹＡｐ０を供給する第２のメタル配線層の配線２１５ａは、図８ａの横方向に延在し、コンタクト２１４ａ、第１のメタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＰＭＯＳトランジスタＡＧｐ０のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ａは、コンタクト２１４ｅ、第１のメタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧ４のゲート電極２０６に接続される。
列選択信号ＹＡｐ１を供給する第２のメタル配線層の配線２１５ｂは、図８ａの横方向に延在し、コンタクト２１４ｂ、第１のメタル配線層の配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＰＭＯＳトランジスタＡＧｐ１のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｂは、コンタクト２１４ｆ、第１のメタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６に接続される。
列選択信号ＹＡｐ２を供給する第２のメタル配線層の配線２１５ｃは、図８ａの横方向に延在し、コンタクト２１４ｃ、第１のメタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＰＭＯＳトランジスタＡＧｐ２のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｃは、コンタクト２１４ｇ、第１のメタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＰＭＯＳトランジスタＡＧｐ６のゲート電極２０６に接続される。
列選択信号ＹＡｐ３を供給する第２のメタル配線層の配線２１５ｄは、図８ａの横方向に延在し、コンタクト２１４ｄ、第１のメタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＰＭＯＳトランジスタＡＧｐ３のゲート電極２０６に接続される。さらに、第２のメタル配線層の配線２１５ｄは、コンタクト２１４ｈ、第１のメタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＰＭＯＳトランジスタＡＧｐ７のゲート電極２０６に接続される。
列選択信号ＹＢｐ０を供給する第２のメタル配線層の配線２１５ｅは、図８ａの横方向に延在し、コンタクト２１４ｉ、第１のメタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＰＭＯＳトランジスタＢＧｐ０のゲート電極２０６に接続される。列選択信号ＹＢｐ１を供給する第２のメタル配線層の配線２１５ｆは、図８ａの横方向に延在し、コンタクト２１４ｊ、第１のメタル配線層の配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＰＭＯＳトランジスタＢＧｐ１のゲート電極２０６に接続される。
このような構成にすることにより、縦方向に延在した第１のメタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２のメタル配線層の配線により構成された列選択信号ＡＧｐ０～ＡＧｐ３およびＢＧｐ０、ＢＧｐ１により、選択的にデータ線ＤＬに接続することができる。本図により、列選択ゲートデコーダ４２１を構成する。
なお、ＰＭＯＳトランジスタＢＧｐ０とＢＧｐ１の共通ソースとなる第１のメタル配線層の配線２１３ｋ（データ線ＤＬ）は、図８ａの右に延在して、本図と同様に構成されている図示しない隣接したブロックのＰＭＯＳトランジスタＢＧｐ２およびＢＧｐ３のソースに接続され、図示しないＰＭＯＳトランジスタＡＧｐ８、ＡＧｐ９、ＡＧｐ１０、ＡＧｐ１１、ＡＧｐ１２、ＡＧｐ１３、ＡＧｐ１４、ＡＧｐ１５を介して、図示しないビット線ＢＬ８～ＢＬ１５に選択的に接続され、図７に示す列選択ゲートデコーダ４２０を構成する。
本発明によれば、列選択ゲートトランジスタであるＰＭＯＳトランジスタＡＧｐ０，ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースおよび列選択ゲートトランジスタＢＧｐ０のドレインを下部拡散層により共通接続させることで、配線領域をなくし、縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号により、面積が縮小された、列選択ゲートデコーダが提供できる。
なお、図では、配置の効率を図り、トランジスタを斜めに配置して、下部拡散層領域を斜めに設けているが、これは、列選択ゲートトランジスタの配置間隔を縮小して、列選択信号の配置間隔をできるだけ小さくするためである。すなわち、例として、ＰＭＯＳトランジスタＡＧｐ０とＡＧｐ１のトランジスタ間隔を最小にして、列選択信号ＹＡｐ０とＹＡｐ１の間隔を小さくするために、ＰＭＯＳトランジスタＡＧｐ１を右にずらしてある。他のトランジスタも同様である。本実施例では、下部拡散層領域の面積を最小にして、寄生の拡散容量を最小にするために、斜めの細長い形状にしてあるが、例えば、シリサイド層の抵抗を小さくしたい場合には、拡散領域の幅を太くする等変更は可能であり、この下部拡散層領域の形状は、本実施例にとらわれず、目的に応じて最適形状にすることができる。
なお、ビット線およびデータ線の動作点を低い電位に設定する場合に、ＮＭＯＳトランジスタ構成の列選択ゲートデコーダが適しており、逆に、動作点を高く設定する場合には、ＰＭＯＳトランジスタによる列選択ゲートデコーダが好ましい。
実施例２、３では、第１～第ｎのトランジスタのうち、第１～第ｎの入力／出力線のうちの隣接する第２ｈ－１（ｈは自然数）の入力／出力線と第２ｈの入力／出力線に対応する第２ｈ－１のトランジスタと第２ｈのトランジスタが、第１の方向に、複数の選択信号線のうちの１つを挟んで配置され、第１～第ｎのトランジスタのうちの、第２ｈ－１のトランジスタと第２ｈのトランジスタ以外のトランジスタの１つが、該第２ｈ－１のトランジスタの第１の方向の位置と該第２ｈのトランジスタの第１の方向の位置との間の第１の方向の位置を有するように配置されることによって、複数の選択信号線の間隔を最小にでき、最小面積の列選択ゲートデコーダを提供することができた。ここで、複数の選択信号線の間隔を小さくするために、第２ｈ－１のトランジスタと第２ｈのトランジスタに挟まれる選択信号線の本数は２本以上とすることができ、また第２ｈ－１のトランジスタの第１の方向の位置と第２ｈのトランジスタの第１の方向の位置との間の第１の方向の位置を有する第２ｈ－１と第２ｈのトランジスタ以外のトランジスタの個数も２つ以上とすることができることは、当業者に明らかであろう。
実施例５では、第ｋのトランジスタと第ｋ＋１のトランジスタが、複数の選択信号線のうちの１つを挟んで配置され、第１～第ｎのトランジスタのうちの、第ｋのトランジスタと第ｋ＋１のトランジスタ以外のトランジスタの１つが、該第ｋのトランジスタの第１の方向の位置と該第ｋ＋１のトランジスタの第１の方向の位置との間の第１の方向の位置を有するように配置されることによって、複数の選択信号線の間隔を最小にでき、最小面積の列選択ゲートデコーダを提供することができた。ここで、複数の選択信号線の間隔を小さくするために、第ｋのトランジスタと第ｋ＋１のトランジスタに挟まれる選択信号線の本数は２本以上とすることができ、また第ｋのトランジスタの第１の方向の位置と第ｋ＋１のトランジスタの第１の方向の位置との間の第１の方向の位置を有する第ｋと第ｋ＋１のトランジスタ以外のトランジスタの個数も２つ以上とすることができることは、当業者に明らかであろう。
実施例２、３、５では、第１の複数の選択信号線のうちの１つを挟んで配置される、第ｊ－ｎの群のトランジスタのうちの第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの第１の方向の位置と該第ｋ＋１のトランジスタの第１の方向の位置との間の第１の方向の位置を有する第ｊ－ｎの群のトランジスタのうちの１つのトランジスタの組が複数存在し、第ｊ－ｎの群のトランジスタの各々が、該トランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置されることによって、第１の複数の選択信号線の間隔を最小にでき、最小面積の列選択ゲートデコーダを提供することができた。ここで、第１の複数の選択信号線の間隔を小さくするために、該第ｋのトランジスタと第ｋ＋１のトランジスタに挟まれる第１の複数の選択信号線の本数は２本以上とすることができ、また該トランジスタの組を構成する第ｋと第ｋ＋１以外のトランジスタの個数も２つ以上とすることができることは、当業者に明らかであろう。
なお、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
また、実施例のメモリはマスクＲＯＭを用いて説明したが、ブラッシュメモリのように、１トランジスタでメモリが構成でき、ビット線のメタル配線間隔が最小間隔で決まるような，微細化されたメモリには、本発明が適応できる。なお、フラッシュメモリのように高電圧を必要とする場合には、デコーダを構成するトランジスタは、酸化膜を厚くする等、高耐圧用のトランジスタを用いても良い。
さらに、本実施例では、複数のビット線を列選択信号により１つのビット線を選択する、列選択ゲートデコーダについて説明したが、この考えは、ビット線でなく、複数の入力信号あるいは出力信号を選択的に転送するトランスファー回路のデコーダにも応用できる。
本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルを構成する選択トランジスタのソースあるいはドレインを、ＳＧＴの特徴であるところの、下部拡散層を介して共通に接続することにより、配線領域を省略することにより、面積の縮小された列選択ゲートデコーダを提供できる。本発明の配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法および配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７：ビット線
ＹＡ０、ＹＡ１、ＹＡ２、ＹＡ３、ＹＡ４、ＹＡ５、ＹＡ６、ＹＡ７、ＹＢ０、ＹＢ１、ＹＢ２、ＹＢ３、ＹＣ０、ＹＣ１：列選択信号
ＡＧ０、ＡＧ１、ＡＧ２、ＡＧ３、ＡＧ４、ＡＧ５、ＡＧ６、ＡＧ７、ＢＧ０、ＢＧ１、ＢＧ２、ＢＧ３、ＣＧ０、ＣＧ１：ＮＭＯＳトランジスタ
ＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３、ＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７、ＢＧｐ０、ＢＧｐ１、ＢＧｐ２、ＢＧｐ３：ＰＭＯＳトランジスタ
ＤＬ：データ線
２０１：埋め込み酸化膜層
２０２ｎａ、２０２ｎｂ、２０２ｐａ、２０２ｐｂ：平面状シリコン層
２０３：シリサイド層
２０４ｐＡＧ０、２０４ｐＡＧ１、２０４ｐＡＧ２、２０４ｐＡＧ３、２０４ｐＡＧ４、２０４ｐＡＧ５、２０４ｐＡＧ６、２０４ｐＡＧ７、２０４ｐＢＧ０、２０４ｐＢＧ１：ｐ型シリコン柱
２０４ｎＡＧ０、２０４ｎＡＧ１、２０４ｎＡＧ２、２０４ｎＡＧ３、２０４ｎＡＧ４、２０４ｎＡＧ５、２０４ｎＡＧ６、２０４ｎＡＧ７、２０４ｎＢＧ０、２０４ｎＢＧ１：ｎ型シリコン柱
２０５：ゲート絶縁膜
２０６：ゲート電極
２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊ：ゲート配線
２０７ｎＡＧ０、２０７ｎＡＧ１、２０７ｎＡＧ２、２０７ｎＡＧ３、２０７ｎＡＧ４、２０７ｎＡＧ５、２０７ｎＡＧ６、２０７ｎＡＧ７、２０７ｎＢＧ０、２０７ｎＢＧ１：ｎ＋拡散層
２０７ｐＡＧ０、２０７ｐＡＧ１、２０７ｐＡＧ２、２０７ｐＡＧ３、２０７ｐＡＧ４、２０７ｐＡＧ５、２０７ｐＡＧ６、２０７ｐＡＧ７、２０７ｐＢＧ０、２０７ｐＢＧ１：ｐ＋拡散層
２０８：シリコン窒化膜
２０９ｎＡＧ０、２０９ｎＡＧ１、２０９ｎＡＧ２、２０９ｎＡＧ３、２０９ｎＡＧ４、２０９ｎＡＧ５、２０９ｎＡＧ６、２０９ｎＡＧ７、２０９ｎＢＧ０、２０９ｎＢＧ１、２０９ｐＡＧ０、２０９ｐＡＧ１、２０９ｐＡＧ２、２０９ｐＡＧ３、２０９ｐＡＧ４、２０９ｐＡＧ５、２０９ｐＡＧ６、２０９ｐＡＧ７、２０９ｐＢＧ０、２０９ｐＢＧ１：シリサイド層
２１０ｎＡＧ０、２１０ｎＡＧ１、２１０ｎＡＧ２、２１０ｎＡＧ３、２１０ｎＡＧ４、２１０ｎＡＧ５、２１０ｎＡＧ６、２１０ｎＡＧ７、２１０ｎＢＧ０、２１０ｎＢＧ１、２１０ｐＡＧ０、２１０ｐＡＧ１、２１０ｐＡＧ２、２１０ｐＡＧ３、２１０ｐＡＧ４、２１０ｐＡＧ５、２１０ｐＡＧ６、２１０ｐＡＧ７、２１０ｐＢＧ０、２１０ｐＢＧ１：コンタクト
２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、２１１ｆ、２１１ｇ、２１１ｈ、２１１ｉ、２１１ｊ：コンタクト
１１３Ｂ０、１１３Ｂ１、１１３Ｂ２、１１３Ｂ４、１１３Ｂ５、１１３Ｂ６、１１３Ｂ７：第１のメタル配線層の配線
２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、２１３ｊ、２１３ｋ：第１のメタル配線層の配線
２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ、２１４ｅ、２１４ｆ、２１４ｇ、２１４ｈ、２１４ｉ、２１４ｊ：コンタクト
２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊ：第２のメタル配線層の配線

Claims (17)

  1. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    　前記複数のトランジスタの各々は、
    　　シリコン柱と、
    　　前記シリコン柱の側面を取り囲む絶縁体と、
    　　前記絶縁体を囲むゲートと、
    　　前記シリコン柱の上部または下部に配置されるソース領域と、
    　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    　前記デコーダ回路は、少なくとも、
    　　第１～第ｎ（ｎは自然数）の入力／出力信号線と、
    　　複数の選択信号線と、
    　　第１～第ｉ（ｉは自然数）の群からなる第１～第ｎの前記トランジスタを具備し、第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
    　前記第ｋのトランジスタのゲート電極は、前記複数の選択信号線のうちの１つに接続され、
    　前記第１～第ｎのトランジスタのうちの第ｉの群のトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする半導体装置。
  2. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記複数の選択信号線の交点に配置されることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１～第ｎのうちの第ｉの群のトランジスタは、番号の小さい順に前記第２の方向に対して斜めの方向に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１～第ｎのトランジスタのうち、前記第１～第ｎの入力／出力線のうちの隣接する第２ｈ－１（ｈは自然数）の入力／出力線と第２ｈの入力／出力線に対応する第２ｈ－１のトランジスタと第２ｈのトランジスタは、前記第１の方向に、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
    　前記第１～第ｎのトランジスタのうちの、前記第２ｈ－１のトランジスタと前記第２ｈのトランジスタ以外のトランジスタの少なくとも１つは、該第２ｈ－１のトランジスタの前記第１の方向の位置と該第２ｈのトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有することを特徴とする請求項１または請求項２に記載の半導体装置。
  5. 　前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される選択信号線と前記第ｋの入力／出力線の交点の前記第１の方向の近傍に配置されることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第ｋのトランジスタと第ｋ＋１のトランジスタは、前記複数の選択信号線のうちの少なくとも１つを挟んで配置され、
    　前記第１～第ｎのトランジスタのうちの、前記第ｋのトランジスタと前記第ｋ＋１のトランジスタ以外のトランジスタの少なくとも１つは、該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有することを特徴とする請求項１または請求項２に記載の半導体装置。
  7. 　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
    　前記第１～第ｎの入力／出力信号線はビット線であり、
    　前記複数の選択信号線は列選択信号線であり、
    　前記第１～第ｎのトランジスタは列選択ゲートトランジスタであることを特徴とする請求項１～請求項６のいずれか一項に記載の半導体装置。
  8. 　前記第１～第ｎのトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１～請求項７のいずれか一項に記載の半導体装置。
  9. 　前記第１～第ｎのトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１～請求項７のいずれか一項に記載の半導体装置。
  10. 　ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    　前記複数のトランジスタの各々は、
    　　シリコン柱と、
    　　前記シリコン柱の側面を取り囲む絶縁体と、
    　　前記絶縁体を囲むゲートと、
    　　前記シリコン柱の上部または下部に配置されるソース領域と、
    　　前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    　前記デコーダ回路は、少なくとも、
    　　第１～第ｎの入力／出力信号線と、
    　　第１の複数の選択信号線と、
    　　第２の複数の選択信号線と、
    　　第１～第ｎのトランジスタと、
    　　第ｎ＋１～第ｎ＋ｍのトランジスタと
    を具備し、
    　第ｋ（ｋ＝１～ｎ）の入力／出力信号線は、第ｋのトランジスタのソース領域およびドレイン領域のうちの一方に接続され、
    　第ｊ（ｊ＝ｎ＋１～ｎ＋ｍ）のトランジスタのソース領域およびドレイン領域のうちの他方は、前記第１～第ｎのトランジスタのうちの第ｊ－ｎの群のトランジスタのソース領域およびドレイン領域のうちの他方と接続され、
    　前記第ｋのトランジスタのゲート電極は、前記第１の複数の選択信号線のうちの１つに接続され、
    　前記第ｊのトランジスタのゲート電極は、前記第２の複数の選択信号線のうちの１つに接続され、
    　前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して共通接続され、
    　前記第ｎ＋１～第ｎ＋ｍのトランジスタのドレイン領域およびソース領域のうちの一方は、共通に接続されたことを特徴とする半導体装置。
  11. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１～第ｎのトランジスタは、前記第１～第ｎの入力／出力線と前記第１の複数の選択信号線の交点に配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 　前記第ｊ－ｎの群のトランジスタおよび前記第ｊのトランジスタは、順にかつ前記第ｊ－ｎの群のトランジスタについては番号の小さい順に前記第２の方向に対して斜めに配置されることを特徴とする請求項１０または請求項１１に記載の半導体装置。
  13. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の少なくとも１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置されることを特徴とする請求項１０または請求項１１に記載の半導体装置。
  14. 　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
    　前記第１～第ｎの入力／出力信号線はビット線であり、
    　前記第１および第２の複数の選択信号線は列選択信号線であり、
    　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタであることを特徴とする請求項１０～請求項１３のいずれか一項に記載の半導体装置。
  15. 　前記第１～第ｎの入力／出力線は、少なくとも部分的に第１の方向に延在し、順に前記第１の方向と直交する第２の方向に配置され、
    　前記第１および第２の複数の選択信号線は、少なくとも部分的に前記第２の方向に延在し、
    　前記第１の複数の選択信号線のうちの少なくとも１つを挟んで配置される、前記第ｊ－ｎの群のトランジスタのうちの前記第ｋのトランジスタと第ｋ＋１のトランジスタ、および該第ｋのトランジスタの前記第１の方向の位置と該第ｋ＋１のトランジスタの前記第１の方向の位置との間の前記第１の方向の位置を有する前記第ｊ－ｎの群のトランジスタのうちの他の１つのトランジスタの組が少なくとも１つ存在し、前記第ｊ－ｎの群のトランジスタの各々は、該少なくとも１つのトランジスタの組のうちの１つの組を構成するトランジスタに少なくとも該当するように配置され、
    　前記第ｋのトランジスタは、該第ｋのトランジスタのゲート電極が接続される前記第１の複数の選択信号線のうちの１つと第ｋのビット線の交点の、前記メモリセル側の前記第１の方向の近傍に配置され、
    　前記デコーダ回路は、メモリセルがマトリックス状に配置されたメモリアレイのための列選択ゲートデコーダ回路であり、
    　前記第１～第ｎの入力／出力信号線はビット線であり、
    　前記第１および第２の複数の選択信号線は列選択信号線であり、
    　前記第１～第ｎ＋ｍのトランジスタは列選択ゲートトランジスタであることを特徴とする請求項１０に記載の半導体装置。
  16. 　前記第１～第ｎ＋ｍのトランジスタは、ＮチャネルＭＯＳトランジスタであることを特徴とする請求項９～請求項１５のいずれか一項に記載の半導体装置。
  17. 前記第１～第ｎ＋ｍのトランジスタは、ＰチャネルＭＯＳトランジスタであることを特徴とする請求項９～請求項１６のいずれか一項に記載の半導体装置。
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