WO2015097800A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2015097800A1
WO2015097800A1 PCT/JP2013/084793 JP2013084793W WO2015097800A1 WO 2015097800 A1 WO2015097800 A1 WO 2015097800A1 JP 2013084793 W JP2013084793 W JP 2013084793W WO 2015097800 A1 WO2015097800 A1 WO 2015097800A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel mos
mos transistor
bit line
line
column selection
Prior art date
Application number
PCT/JP2013/084793
Other languages
English (en)
French (fr)
Inventor
舛岡　富士雄
正通 浅野
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
正通 浅野
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 舛岡　富士雄, 正通 浅野 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to PCT/JP2013/084793 priority Critical patent/WO2015097800A1/ja
Publication of WO2015097800A1 publication Critical patent/WO2015097800A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM

Definitions

  • the present invention relates to a semiconductor device.
  • MPU micro-processing unit
  • CMOS planar process planar formation transistors in the prior art, so-called CMOS planar process, and large capacity can be achieved only by conventional planar miniaturization. Limits have been seen in the development and price reduction.
  • SGT Surrounding Gate Transistor
  • CMOS inverters, NAND circuits or SRAMs are disclosed. See, for example, Patent Literature 1, Patent Literature 2, Patent Literature 3 and Patent Literature 4.
  • Patent No. 5130596 Patent No. 5031809 gazette Patent No. 4756221 gazette International Publication WO2009 / 096465
  • FIG. 10 is a circuit diagram of an inverter, in which Qp is a P channel MOS transistor (hereinafter referred to as a PMOS transistor), Qn is an N channel MOS transistor (hereinafter referred to as an NMOS transistor), IN is an input signal, OUT is an output signal, Vcc Is a power supply, and Vss is a reference power supply.
  • FIG. 11a shows, as an example, a plan view of a layout in which the inverter of FIG. 10 is configured by SGT.
  • 11b shows a cross-sectional view in the direction of the cut line AA 'in the plan view of FIG. 11a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film (BOX) 1 formed on a substrate, and the planar silicon layers 2p and 2n are implanted with impurities, etc.
  • BOX buried oxide film
  • each of p + diffusion layer and n + diffusion layer is formed.
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2p, 2n), which connects the planar silicon layers 2p, 2n.
  • 4 n is an n-type silicon pillar
  • 4 p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4 n and 4 p
  • 6 is a gate electrode
  • 6 a is a gate wiring.
  • p + diffusion layers 7p and n + diffusion layers 7n are formed by impurity implantation and the like, respectively.
  • Reference numeral 8 denotes a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are silicide layers connected to the p + diffusion layer 7p and n + diffusion layer 7n
  • 10p and 10n are silicide layers 9p and 9n and a metal 13a
  • Contacts for respectively connecting with 13 b and 11 are contacts for connecting the gate wiring 6 a and the metal wiring 13 c.
  • the silicon pillar 4n, the lower diffusion layer 2p, the upper diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp
  • the gate electrode 6 constitutes an NMOS transistor Qn.
  • the upper diffusion layers 7p and 7n become sources, and the lower diffusion layers 2p and 2n become drains.
  • the power supply Vcc is supplied to the metal wire 13a
  • the reference power supply Vss is supplied to the metal wire 13b
  • the input signal IN is input to the metal wire 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn is an output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated in structure, and like the planar transistor, the well isolation is not necessary, and the silicon pillar is Since it is a floating body, it is characterized in that it can be very compactly laid out (arranged) without requiring a body terminal for supplying a potential to a well as in a planar transistor.
  • FIG. 12 shows an entire circuit of a mask ROM as a representative semiconductor memory device (memory).
  • 300A and 300B receive column address signals ADDYa and ADDYb, respectively, and output column selection signals YAnj, YBnk and inverted column selection signals YApj, YBpk.
  • a sense amplifier 500 amplifies minute data of the memory cell output to the data line DL, and an output circuit 600 amplifies the output of the sense amplifier and outputs an output signal DOUT to the outside of the chip.
  • the sources of the transistors forming the memory cell M (0, 0) shown in the memory array 100 are connected to the reference power supply Vss, and the drain is connected to the bit line BL0 by the contact shown by the broken line A in FIG.
  • the row selection signal WL0 is selected, and when the selection transistor is turned on, a current flows from the bit line BL0 to the reference power supply Vss via the contact (A). This is defined as data "1".
  • This state is defined as data "0". That is, it is a so-called contact program type mask ROM which stores data depending on whether there is a contact connecting the select transistor and the bit line. The same applies to other memory cells.
  • FIGS. 13a, 13b and 13c show the memory array of the mask ROM of FIG. 12 configured using SGT.
  • 13a is a plan view of a layout (arrangement) of a memory array of mask ROM cells
  • FIG. 13b is a cross-sectional view along the cut line AA 'in FIG. 13a
  • FIG. 13c is a cut line BB in FIG.
  • FIG. 6 shows a cross-sectional view along the '.
  • representative memory cells M (0, 0) to M (0, 7) are arranged in the first row (upper row in the figure), and M (1, 0) to M (1, 1). 7) is placed in the second line, and similarly, M (3, 0) to M (3, 7) are placed in the lowest line.
  • FIGS. 13a, 13b and 13c parts having the same structure as those in FIGS. 11a and 11b are indicated by corresponding symbols in the 100s.
  • a planar silicon layer 102Mn is formed on an insulating film such as a buried oxide film (BOX) 101 formed on a substrate, and the planar silicon layer 102Mn is formed. Is formed of an n + diffusion layer by impurity implantation or the like.
  • 103 M is a silicide layer formed on the surface of the planar silicon layer 102 Mn.
  • 104Mp is a p-type silicon column
  • 105M is a gate insulating film surrounding the silicon column 104Mp
  • 106M is a gate electrode
  • 106Wa0, 106Wa1, and 106Wa3 are gate wirings, respectively.
  • an n + diffusion layer 107 M is formed by impurity implantation or the like.
  • 108M denotes a silicon nitride film for protecting the gate insulating film 105M
  • 109M denotes a silicide layer connected to the n + diffusion layer 107M
  • 110M denotes a contact for connecting the silicide layer 109M and the wiring 113M of the first metal wiring layer .
  • the 111Wa0 is a contact for connecting the gate wiring 106Wa0 and the wiring 113Wa0 of the first metal wiring layer.
  • the gate interconnection 106Wa0 is connected to the gate electrodes 106M of the memory cells M (0, 0) to M (0, 7) arranged in the row direction.
  • the contact 114Wa0 is a contact that connects the wiring 113Wa0 of the first metal wiring layer and the wiring 115Wa0 of the second metal wiring layer.
  • the wiring 115Wa0 of the second metal wiring layer is the row selection line WL0.
  • the wiring 115Wa0 of the second metal wiring layer is connected to the gate electrode 106M of the memory cell via the contact 114Wb0, the wiring 113Wb0 of the first metal wiring layer, the contact 111Wb0, and the gate electrode 106Wb0.
  • every eight memory cells are connected. This is for the purpose of shunting (shorting) the interconnections of the second metal interconnection layer at regular intervals of the gate electrodes extending in the row direction so that the resistance of the gate electrodes 106M does not increase. The same connection is made for the other row selection lines.
  • the drain diffusion layer 107M of the memory cell M (0, 0) and the silicide layer 109M covering the surface thereof and the bit line 113B0 which is a wiring of the first metal wiring layer are contacts 110M (0 , 0), and data “1” is stored as a memory cell.
  • an imaginary contact 110z is shown at the same position. This is because, in this figure, there is no contact at this position, and data "0" is stored in this memory cell, but if it is desired to store data "1” in this memory cell, contact is made at this location Indicates to place.
  • FIG. 14 shows an example of an SRAM as an example of a memory having bit lines and inverted bit lines.
  • Reference numeral 100 denotes a memory array in which SRAM cells M (0, 0) to M (m, n) are arranged in a matrix.
  • One SRAM cell is composed of PMOS transistors Qp1 and Qp2, and NMOS transistors Qn1, Qn2, Qn3 and Qn4.
  • BL is a bit line
  • BLB is an inverted bit line
  • WL is a word line (row line)
  • Vcc is a power supply
  • Vss is a reference power supply.
  • a sense amplifier 500 amplifies minute data of the memory cell output to the data line DL and the inverted data line DLB, and an output circuit 600 further amplifies the output of the sense amplifier and outputs the output signal DOUT to the outside of the chip. It is.
  • a write control circuit 700 receives the write signal WE and the write data DIN and outputs the write data to the data line DL and the inverted data line DLB at the time of writing.
  • 15a, 15b, 15c and 15d show layout diagrams of static type memory cells (hereinafter referred to as SRAM cells) using SGT.
  • SRAM cells static type memory cells
  • SGT static type memory cells
  • FIG. 15a is a plan view of one SRAM cell.
  • 15b is a cross-sectional view in the direction of cut line AA 'in FIG. 15a
  • FIG. 15c is a cross-sectional view in the direction of cut line BB' in FIG. 15a
  • FIG. 15d is a cut line C- in FIG. The sectional view in the C 'direction is shown.
  • the NMOS transistor Qn2, the PMOS transistor Qp2 and the NMOS transistor Qn4 of the SRAM cell are in the first row (upper row in the figure), and the NMOS transistor Qn3, the PMOS transistor Qp1 and the NMOS transistor Qn1 are in the second row (below the figure). Rows are arranged in order from the left side of the figure.
  • Planar silicon layers 2pa, 2pb, 2na, 2nb, 2nc and 2nd are formed on an insulating film such as a buried oxide film (BOX) 1 formed on a substrate, and 2pa and 2pb are each p + by impurity implantation and the like.
  • Each of the diffusion layers 2na, 2nb, 2nc and 2nd is composed of an n + diffusion layer.
  • Reference numeral 3 denotes a silicide layer formed on the surface of the planar silicon layer (2pa, 2pb, 2na, 2nb, 2nc, 2nd), which connects the planar silicon layers 2nc, 2pb, 2nd, 2nb, 2pa, Connect 2na.
  • 4n1 and 4n2 are n-type silicon pillars, 4p1, 4p2, 4p3 and 4p4 are p-type silicon pillars, 5 is a silicon gate 4n1, 4n2, 4p1, 4p2, 4p3 and 4p4; Reference numerals 6b, 6c, and 6d denote gate wirings, respectively.
  • p + diffusion layers 7p1 and 7p2 are respectively formed by impurity implantation, and at the top of silicon pillars 4p1, 4p2, 4p3 and 4p4, n + diffusion layers 7n1, 7n2 and 7n3 , 7n4 are formed by impurity implantation or the like.
  • 9p1, 9p2, 9n1, 9n2, 9n3 and 9n4 are silicides connected to p + diffusion layers 7p1 and 7p2 and n + diffusion layers 7n1, 7n2 and 7n3 and 7n4, respectively
  • Layers 10p1, 10p2, 10n1, 10n2, 10n3 and 10n4 are silicide layers 9p1, 9p2, 9n1, 9n2, 9n3 and 9n4 and the interconnections 13c, 13g, 13a, 13f, 13e and 13h of the first metal wiring layer, respectively.
  • a contact 11a is a contact connecting the gate wiring 6a and the wiring 13b of the first metal wiring layer
  • a contact 11b is a contact connecting the gate wiring 6b and the wiring 13d of the first metal wiring layer
  • 11c is a contact connecting the gate wiring 6c and the first wiring
  • 11d is a gate wiring 6d 1 is a contact to connect the wiring 13j of the metal wiring layer.
  • 12a is a contact connecting silicide 3 connecting lower diffusion layers 2nb, 2pa and 2na to wiring 13d of the first metal wiring layer
  • 12b is silicide 3 and the first connecting lower diffusion layers 2nd, 2pb and 2nc It is a contact which connects wiring 13b of 1 metal wiring layer.
  • a silicon transistor 4n1, a lower diffusion layer 2pa, an upper diffusion layer 7p1, a gate insulating film 5, and a gate electrode 6 constitute a PMOS transistor Qp1, and a silicon pillar 4n2, a lower diffusion layer 2pb, an upper diffusion layer 7p2, a gate insulating film 5,
  • the gate electrode 6 forms a PMOS transistor Qp2, and the silicon pillar 4p1, the lower diffusion layer 2na, the upper diffusion layer 7n1, the gate insulating film 5, and the gate electrode 6 form an NMOS transistor Qn1.
  • upper diffusion layer 7n2, gate insulating film 5, and gate electrode 6 constitute an NMOS transistor Qn2, and silicon pillar 4p3, lower diffusion layer 2nb, upper diffusion layer 7n3, gate insulating film 5, gate electrode 6 an NMOS transistor
  • the silicon pillar 4p4 and the lower diffusion layer 2nd, which constitute Qn3 Part diffusion layer 7N4, the gate insulating film 5, the gate electrode 6 constitute a NMOS transistor Qn4.
  • the gate wiring 6a is connected to the gate electrode 6 of the PMOS transistor Qp1 and the NMOS transistor Qn1, and the gate wiring 6b is connected to the gate electrode 6 of the PMOS transistor Qp2 and the gate electrode 6 of the NMOS transistor Qn2.
  • the gate wiring 6c is connected to the gate electrode 6, and the gate wiring 6d is connected to the gate electrode 6 of the NMOS transistor Qn4.
  • Lower diffusion layers 2pa, 2na and 2nb become common drains of PMOS transistors Qp1, Qn1 and Qn3 through silicide 3 and are connected to interconnection 13d of the first metal interconnection layer through contact 12a and further through contact 11b It is connected to the gate electrode 6b.
  • lower diffusion layers 2pb, 2nc and 2nd become common drains of PMOS transistors Qp2, Qn2 and Qn4 through silicide 3 and are connected to interconnection 13b of the first metal interconnection layer through contact 12b, and contact 11a Are connected to the gate electrode 6a.
  • Upper diffusion layers 7p1 and 7p2 which are sources of PMOS transistors Qp1 and Qp2 are connected to first metal interconnections 13c and 13g via silicide layers 9p1 and 9p2 and contacts 10p1 and 10p2, respectively, and further contacts 14p1 and 14p2
  • the power supply Vcc is supplied to the wiring 15 a of the second metal wiring layer via the line 15 a of the second metal wiring layer.
  • Upper diffusion layers 7n1 and 7n2 which are the sources of NMOS transistors Qn1 and Qn2, are connected to interconnections 13a and 13f of the first metal interconnection layer through silicide layers 9n1 and 9n2 and contacts 10n1 and 10n2, respectively, to form a first metal interconnection layer
  • the reference power supply Vss is supplied to the wirings 13a and 13f.
  • the upper diffusion layer 7n3 which is the source of the NMOS transistor Qn3 is connected to the wiring 13e of the first metal wiring layer through the silicide layer 9n3 and the contact 10n3 and further connected to the wiring 15b of the second metal wiring layer through the contact 14n3
  • the wiring 15b of the second metal wiring layer becomes a bit line BL.
  • the upper diffusion layer 7n4, which is a source of the NMOS transistor Qn4 is connected to the wiring 13h of the first metal wiring layer through the silicide layer 9n4 and the contact 10n4, and further, the wiring 15c of the second metal wiring layer through the contact 14n4. And the wiring 15c of the second metal wiring layer becomes an inversion bit line BLB.
  • the gate electrodes 6 of the NMOS transistors Qn3 and Qn4 are connected to the gate interconnections 6c and 6d, respectively.
  • the gate wiring 6d is connected to the wiring 17 of the third metal wiring layer via the contact 11d, the wiring 13j of the first metal wiring layer, the contact 14b, the wiring 15e of the second metal wiring layer, and the contact 16b.
  • the interconnections 17 of the third metal interconnection layer connected are the word lines (row selection signals) WL.
  • the gate interconnection 6c is connected to the interconnection 17 of the third metal interconnection layer via the contact 11c, the interconnection 13i of the first metal interconnection layer, the contact 14a, the interconnection 15d of the second metal interconnection layer, and the contact 16a.
  • the SRAM cell in FIG. 14 can be provided with the PMOS transistor Qp1 and Qp2 and the NMOS transistors Qn1, Qn2, Qn3 and Qn4 with the minimum dimensions of 2 rows and 3 columns.
  • a block SRAM surrounded by a thin line frame is a unit cell unit, and the height direction is a dimension Ly1.
  • An SRAM using SGT has a PMOS transistor and an NMOS transistor completely separated in structure, does not require well isolation like a planar transistor, and a silicon pillar becomes a floating body, so it is like a planar transistor. It is characterized in that the layout (arrangement) can be made extremely compact without the need for a body terminal for supplying a potential to the wells.
  • the present invention utilizes this feature of SGT to compactly arrange a column select gate decoder for selectively connecting a bit line of a miniaturized memory cell or an inverted bit line to a data line, thereby minimizing the area. It is an object to provide a low cost semiconductor device. Furthermore, in order to maximize the transfer efficiency of the potential of the bit line or inverted bit line, a complementary MOS switch (hereinafter referred to as a CMOS switch) in which a column select gate switch is combined in parallel with a PMOS transistor Thus, it is possible to provide an efficient column select gate decoder capable of coping with a low voltage. Still another object of the present invention is to provide a decoder circuit which selectively connects an input signal or an output signal to a common node.
  • CMOS switch complementary MOS switch
  • a semiconductor device achieves the above object by arranging a plurality of transistors in which sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate on the substrate.
  • a semiconductor device that Each of the transistors is With silicon pillar, An insulator surrounding the side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, wherein the drain region is disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit at least Multiple input or output signals, With multiple selection signals, A plurality of inverted selection signals forming a pair with the plurality of selection signals;
  • a plurality of complementary MOS switches each including one N channel MOS transistor and one P channel MOS transistor, The source region of the N-channel MOS transistor and the drain region of the P-channel MOS transistor are commonly connected to serve as input terminals of the plurality of complementary MOS switches, The drain region of the N-channel MOS transistor and
  • any one of the plurality of input or output signals is input to each of the input terminals of the plurality of complementary MOS switches,
  • the drain region of the N channel MOS transistor serving as each output of the plurality of complementary MOS switches and the source region of the P channel MOS transistor are commonly connected via a silicide layer disposed closer to the substrate than the silicon pillar. It is characterized by
  • any one of the plurality of input or output signals is input, and any one of the plurality of selection signals and any one of the plurality of inverted selection signals forming a pair is input.
  • the drain regions of the N-channel MOS transistors and the source regions of the P-channel MOS transistors, which are the outputs of the complementary MOS switches, are disposed closer to the substrate than the silicon pillar in at least two or more sets of the complementary MOS switches.
  • the common connection is made through the silicide layers.
  • an input line for supplying the plurality of inputs or an output line for supplying the output, a plurality of selection signal lines for supplying the plurality of selection signals, and the plurality of selection signals Inverted selection signal lines for supplying a plurality of inverted selection signals forming the signal line are arranged to be orthogonal.
  • the plurality of input lines or the plurality of output lines, the plurality of selection signal lines, and the plurality of inversion selection signal lines forming a pair are arranged to be orthogonal to each other, and The selection signal line and the inversion selection signal line that form
  • the plurality of input signal lines or output signal lines are bit lines
  • the selection signal line is a column selection line
  • the inversion selection signal line is an inversion column selection line
  • the plurality of complementary MOS switches are column selection gate switches.
  • bit lines are arranged extending in the column direction
  • the column select line and the inverted column select line are arranged in the row direction in a hierarchy different from that of the bit line, and a pair of the N channel MOS transistor and the P channel MOS transistor constituting the complementary MOS switch are the Arranged in the column direction along the bit lines.
  • the semiconductor device constitutes a decoder circuit by arranging on the substrate a plurality of transistors whose sources, drains and gates are arranged hierarchically in the direction perpendicular to the substrate.
  • Each of the transistors is With silicon pillar, An insulator surrounding the side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, wherein the drain region is disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit at least The first bit line, A second bit line, A first column selection signal and a second column selection signal; A first inverted column selection signal paired with the first column selection signal; A second inverted column selection signal paired with the second column selection signal; A first N channel MOS transistor and a first P channel MOS transistor constituting a first complementary MOS switch; A second N-channel MOS transistor and a second P-channel MOS transistor constituting a second complementary MOS switch,
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are commonly connected to form a second terminal of the first complementary MOS switch.
  • the source region of the second N-channel MOS transistor and the drain region of the second P-channel MOS transistor are commonly connected to form a third terminal of the second complementary MOS switch.
  • the drain region of the second N-channel MOS transistor and the source region of the second P-channel MOS transistor are commonly connected to serve as a fourth terminal of the second complementary MOS switch.
  • the first column selection signal is input to the gate electrode of the first N channel MOS transistor
  • the first inverted column selection signal is input to the gate electrode of the first P-channel MOS transistor
  • the second column selection signal is input to the gate electrode of the second N channel MOS transistor
  • the second inverted column selection signal is input to the gate electrode of the second P-channel MOS transistor
  • the first bit line is connected to a first terminal of the first complementary MOS switch
  • the second bit line is connected to a third terminal of the second complementary MOS switch
  • the drain region of the second N-channel MOS transistor serving as the output of the second complementary MOS switch and the source region of the second P-channel MOS transistor are disposed closer to the substrate than the silicon pillar and through the silicide layer And are commonly connected.
  • first bit line and the second bit line are arranged extending in the column direction, A first column selection line for supplying the first column selection signal, a first inverted column selection line for supplying the first inversion column selection signal, and a second for supplying the second column selection signal A column selection line and a second inversion column selection line supplying the second inversion column selection signal are arranged in the row direction in a hierarchy different from the first bit line and the second bit line.
  • the first bit line and the second bit line are arranged extending in the column direction
  • the first column select line and the first inverted column select line, and the second column select line and the second inverted column select line are the first bit line and the second bit line.
  • the first column selection line, the second column selection line, the first inversion column selection line, and the second inversion column selection line are arranged in this order:
  • the first N channel MOS transistor and the first P channel MOS transistor, or the second N channel MOS transistor and the second P channel MOS transistor respectively correspond to the first bit line or the second bit line.
  • the first bit line and the second bit line are arranged extending in the column direction,
  • the first column selection line, the first inversion column selection line, the second column selection line, and the second inversion column selection line are different from the first bit line and the second bit line.
  • the first N-channel MOS transistor, the first P-channel MOS transistor, the second N-channel MOS transistor, and the second P-channel MOS transistor are arranged along the first bit line or an extension thereof. It is arranged in one column in the column direction.
  • a semiconductor device forming a decoder circuit by arranging on a substrate a plurality of transistors in which a source, a drain and a gate are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is With silicon pillar, An insulator surrounding the side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, wherein the drain region is disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit at least With multiple bit lines, A plurality of inverted bit lines paired with a plurality of bit lines, With multiple column selection lines, An inverted column selection line paired with the plurality of column selection lines;
  • a plurality of complementary MOS switches each including one N channel MOS transistor and one P channel MOS transistor, The source region of the N-channel MOS transistor and the drain region of the P-channel MOS transistor are commonly connected to become an input terminal of the complementary MOS switch, The drain region of the N-channel MOS transistor and the source region of the P-channel MOS transistor are commonly connected to become an output terminal of the complementary MOS switch,
  • One of the plurality of column select lines is connected to a
  • One of the plurality of inverted column selection lines is connected to the gate electrode of the P-channel MOS transistor.
  • Each of the plurality of bit lines and the plurality of inverted bit lines is input to the input terminal of the plurality of complementary MOS switches,
  • the drain region of the N-channel MOS transistor serving as the output of the complementary MOS switch and the source region of the P-channel MOS transistor are disposed closer to the substrate than the silicon pillar and are commonly connected via a silicide layer.
  • the plurality of bit lines and the plurality of inverted bit lines are arranged extending in the column direction
  • the plurality of column selection lines and the plurality of inversion column selection lines are arranged in the row direction in a hierarchy different from the plurality of bit lines and the plurality of inversion bit lines.
  • the plurality of bit lines include at least a first bit line and a first inversion bit line.
  • the plurality of column select lines comprises at least a first column select line and a second column select line,
  • the plurality of inversion column selection lines include at least a first inversion column selection line and a second inversion column selection line.
  • the first bit line and the first inversion bit line are arranged extending in the column direction
  • the first column select line and the pair of the first inverted column select line, and the second column select line and the pair of the second inverted column select line are the first bit line, Are arranged in the row direction in a hierarchy different from the inverted bit line of 1,
  • the first column selection line, the second column selection line, the first inversion column selection line, and the second inversion column selection line are arranged in this order:
  • the first bit lines or the first inversion bit lines are arranged in the column direction.
  • a semiconductor device constituting a decoder circuit by arranging on a substrate a plurality of transistors in which sources, drains and gates are hierarchically arranged in a direction perpendicular to the substrate.
  • Each of the transistors is With silicon pillar, An insulator surrounding the side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, wherein the drain region is disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit at least The first bit line, A first inverting bit line, A second bit line, A second inversion bit line and a first column selection line, A first inverted column selection line paired with the first column selection line; The second column select line, A second inverted column selection line paired with the second column selection line; A first N channel MOS transistor and a first P channel MOS transistor constituting a first complementary MOS switch; A second N-channel MOS transistor
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are commonly connected to form a second terminal of the first complementary MOS switch.
  • the source region of the second N-channel MOS transistor and the drain region of the second P-channel MOS transistor are commonly connected to form a third terminal of the second complementary MOS switch.
  • the drain region of the second N-channel MOS transistor and the source region of the second P-channel MOS transistor are commonly connected to serve as a fourth terminal of the second complementary MOS switch.
  • the source region of the third N-channel MOS transistor and the drain region of the third P-channel MOS transistor are commonly connected to form a fifth terminal of the third complementary MOS switch.
  • the drain region of the third N-channel MOS transistor and the source region of the third P-channel MOS transistor are commonly connected to form a sixth terminal of the third complementary MOS switch.
  • the source region of the fourth N-channel MOS transistor and the drain region of the fourth P-channel MOS transistor are commonly connected to serve as a seventh terminal of the fourth complementary MOS switch.
  • the drain region of the fourth N-channel MOS transistor and the source region of the fourth P-channel MOS transistor are commonly connected to form an eighth terminal of the fourth complementary MOS switch.
  • the first column select line is connected to the gate electrode of the first N channel MOS transistor, The first inversion column line selection is connected to the gate electrode of the first P-channel MOS transistor, The first column select line is connected to the gate electrode of the second N channel MOS transistor, The first inversion column selection line is connected to the gate electrode of the second P-channel MOS transistor, The second column select line is connected to the gate electrode of the third N-channel MOS transistor, The second inversion column selection line is connected to the gate electrode of the third P-channel MOS transistor, The second column select line is connected to the gate electrode of the fourth N-channel MOS transistor, The second inversion column selection line is connected to the gate electrode of the fourth P-channel MOS transistor, The first bit line is connected to a first terminal of the first complementary MOS switch, The first inversion bit line is connected to the third terminal of the second complementary MOS switch, The second bit line is connected to a fifth terminal of the third complementary MOS switch, The drain of the first N-channel MOS transistor, wherein the second inversion bit line is connected
  • the first bit line, the first inverted bit line, the second bit line and the second inverted bit line are arranged extending in the column direction,
  • the first column select line and the pair of the first inverted column select line, and the second column select line and the pair of the second inverted column select line are the first bit line;
  • the first inversion bit line, the second bit line, and the second inversion bit line are arranged in the row direction in a layer different from the layer,
  • the first column selection line, the second column selection line, the first inversion column selection line, and the second inversion column selection line are arranged in this order:
  • the first N-channel MOS transistor constituting the first complementary MOS switch and the first P-channel MOS transistor, and the second N-channel MOS transistor constituting the second complementary MOS switch, and the first N-channel MOS transistor Second P-channel MOS transistor, the third N-channel MOS transistor forming the third complementary MOS switch, the third P-channel MOS transistor, and the fourth N forming the fourth complementary MOS switch The channel MOS
  • the first bit line, the first inverted bit line, the second inverted bit line, and the second bit line are arranged in the order of the columns,
  • the first complementary MOS switch, the second complementary MOS switch, the fourth complementary MOS switch, and the third complementary MOS switch are arranged in this order:
  • the drain region of the second N-channel MOS transistor serving as the fourth terminal of the second complementary MOS switch, the source region of the second P-channel MOS transistor, and the eighth of the fourth complementary MOS switch The drain region of the fourth N-channel MOS transistor and the source region of the fourth P-channel MOS transistor serving as the terminals of the fourth P-channel MOS transistor are disposed closer to the substrate than the silicon pillar and commonly connected through the silicide layer.
  • the first bit line, the second bit line, the first inversion bit line, and the second inversion bit line are arranged in the column direction in the order of:
  • the drain region of the first N-channel MOS transistor serving as the second terminal of the first complementary MOS switch, the source region of the first P-channel MOS transistor, and the sixth of the third complementary MOS switch The drain region of the third N-channel MOS transistor and the source region of the third P-channel MOS transistor serving as terminals of the third transistor are commonly connected through a silicide layer disposed closer to the substrate than the silicon pillar, and the second The drain region of the second N-channel MOS transistor serving as the fourth terminal of the complementary MOS switch, the source region of the second P-channel MOS transistor, and the eighth terminal of the fourth complementary MOS switch
  • the fourth N-channel MOS transistor Drain and source regions of said fourth P-channel MOS transistor are commonly connected via a silicide layer disposed on the substrate side from the silicon column.
  • a semiconductor device constituting a decoder circuit by arranging on a substrate a plurality of transistors in which a source, a drain and a gate are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is With silicon pillar, An insulator surrounding the side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, wherein the drain region is disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit at least The first bit line, A first inverting bit line, A second bit line, A second inversion bit line and a first column selection line, A first inverted column selection line paired with the first column selection line; The second column select line, A second inverted column selection line paired with the second column selection line; A first N channel MOS transistor and a first P channel MOS transistor constituting a first complementary MOS switch; A second N-channel MOS transistor and a second P-channel MOS transistor constituting a second complementary MOS switch; A third N channel MOS transistor and a third P channel MOS transistor constituting a third complementary MOS switch; A fourth N-channel MOS transistor and a fourth P-channel
  • the drain region of the first N-channel MOS transistor and the source region of the first P-channel MOS transistor are commonly connected to form a second terminal of the first complementary MOS switch.
  • the source region of the second N-channel MOS transistor and the drain region of the second P-channel MOS transistor are commonly connected to form a third terminal of the second complementary MOS switch.
  • the drain region of the second N-channel MOS transistor and the source region of the second P-channel MOS transistor are commonly connected to serve as a fourth terminal of the second complementary MOS switch.
  • the source region of the third N-channel MOS transistor and the drain region of the third P-channel MOS transistor are commonly connected to form a fifth terminal of the third complementary MOS switch.
  • the drain region of the third N-channel MOS transistor and the source region of the third P-channel MOS transistor are commonly connected to form a sixth terminal of the third complementary MOS switch.
  • the source region of the fourth N-channel MOS transistor and the drain region of the fourth P-channel MOS transistor are commonly connected to serve as a seventh terminal of the fourth complementary MOS switch.
  • the drain region of the fourth N-channel MOS transistor and the source region of the fourth P-channel MOS transistor are commonly connected to form an eighth terminal of the fourth complementary MOS switch.
  • the first column select line is connected to the gate electrode of the first N channel MOS transistor, The first inversion column line selection is connected to the gate electrode of the first P-channel MOS transistor, The first column select line is connected to the gate electrode of the second N channel MOS transistor, The first inversion column selection line is connected to the gate electrode of the second P-channel MOS transistor, The second column select line is connected to the gate electrode of the third N-channel MOS transistor, The second inversion column selection line is connected to the gate electrode of the third P-channel MOS transistor, The second column select line is connected to the gate electrode of the fourth N-channel MOS transistor, The second inversion column selection line is connected to the gate electrode of the fourth P-channel MOS transistor, The first bit line is connected to a first terminal of the first complementary MOS switch, The first inversion bit line is connected to the third terminal of the second complementary MOS switch, The second bit line is connected to a fifth terminal of the third complementary MOS switch, The source of the first N-channel MOS transistor, wherein the second inversion bit line is connected
  • the first bit line, the first inverted bit line, the second bit line and the second inverted bit line are arranged extending in the column direction,
  • the first column select line and the pair of the first inverted column select line, and the second column select line and the pair of the second inverted column select line are the first bit line;
  • the first inversion bit line, the second bit line, and the second inversion bit line are arranged in the row direction in a layer different from the layer,
  • the first column selection line, the second column selection line, the first inversion column selection line, and the second inversion column selection line are arranged in this order:
  • the first N-channel MOS transistor constituting the first complementary MOS switch and the first P-channel MOS transistor, and the second N-channel MOS transistor constituting the second complementary MOS switch, and the first N-channel MOS transistor Second P-channel MOS transistor, the third N-channel MOS transistor forming the third complementary MOS switch, the third P-channel MOS transistor, and the fourth N forming the fourth complementary MOS switch The channel MOS
  • FIG. 7 is an equivalent circuit diagram showing an embodiment of a column select gate decoder of the present invention. It is a top view of the row selection gate decoder of Example 1 of this invention. It is a top view of the row selection gate decoder of Example 1 of this invention. It is a top view of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention. It is sectional drawing of the row selection gate decoder of Example 1 of this invention.
  • FIG. 7 is an equivalent circuit diagram showing an embodiment of a column select gate decoder of the present invention. It is a top view of the column selection gate decoder of Example 2 of this invention. It is a top view of the column selection gate decoder of Example 2 of this invention. It is a top view of the row selection gate decoder of Example 2 of this invention. It is sectional drawing of the row selection gate decoder of Example 2 of this invention.
  • FIG. 7 is an equivalent circuit diagram showing an embodiment of a column select gate decoder of the present invention. It is a top view of the column selection gate decoder of Example 4 of this invention. It is a top view of the column selection gate decoder of Example 4 of this invention. It is a top view of the column selection gate decoder of Example 4 of this invention. It is sectional drawing of the row selection gate decoder of Example 4 of this invention.
  • FIG. 7 is an equivalent circuit diagram showing still another embodiment of the present invention.
  • FIG. 18 is a cross-sectional view of a conventional SRAM using an SGT.
  • FIG. 18 is a cross-sectional view of a conventional SRAM using an SGT.
  • FIG. 18 is a cross-sectional view of a conventional SRAM using an SGT.
  • FIG. 1 shows an equivalent circuit 400 of a column select gate decoder applied to the present invention.
  • YAnj (j 0 to 3)
  • YApj, YBnk (k 0 to 1)
  • YBpk are column selection signals output from column decoders 300A and 300B in FIG. 12, respectively.
  • the NMOS transistor AGn0 forming the first CMOS switch serving as a column selection gate switch has a source connected to the bit line BL0, a column selection signal YAn0 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp0
  • the drain is connected to the bit line BL0
  • the inverted column selection signal YAp0 is input to the gate
  • the source is connected to the common node N1.
  • the NMOS transistor AGn1 constituting a second CMOS switch serving as a column selection gate switch has a source connected to the bit line BL1, a column selection signal YAn1 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp1.
  • the drain is connected to the bit line BL1, the gate receives the inverted column selection signal YAp1, and the source is connected to the common node N1.
  • the NMOS transistor AGn2 constituting the third CMOS switch serving as a column selection gate switch has a source connected to the bit line BL2, a column selection signal YAn2 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp2
  • the drain is connected to the bit line BL2, the inverted column selection signal YAp2 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn3 forming the fourth CMOS switch serving as a column selection gate switch has a source connected to the bit line BL3, a column selection signal YAn3 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp3.
  • the drain is connected to the bit line BL3, the inverted column selection signal YAp3 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor BGn0 constituting a CMOS switch serving as a column selection gate switch has a source connected to the common node N1, a gate to which the column selection signal YBn0 is input, and a drain connected to the common node N3 (ie, data line DL)
  • the PMOS transistor BGp0 has a drain connected to the common node N1, a gate to which the inverted column selection signal YBp0 is input, and a source connected to the common node N3.
  • NMOS transistors AGn4, AGn5, AGn6 and AGn7 are provided between bit lines BL4, BL5, BL6 and BL7 and common node N2, respectively, and have column selection signals YAn0, YAn1, YAn2 and YAn3 input to their gates. Be done.
  • PMOS transistors AGp4, AGp5, AGp6, AGp7 are respectively disposed between bit lines BL4, BL5, BL6, BL7 and common node N2, and the gates thereof receive inverted column selection signals YAp0, YAp1, YAp2, YAp3. Be done.
  • the NMOS transistor BGn1 is disposed between the common node N2 and the common node N3 (ie, the data line DL), and has a gate to which a column selection signal YBn1 is connected.
  • the PMOS transistor BGp1 is disposed between the common node N2 and the common node N3 (that is, the data line DL), and the inverted column selection signal YBp1 is connected to the gate.
  • the CMOS switch transfer switch
  • the current flows in both directions, so the drain and the source may be reversed depending on the operating state.
  • the source of the NMOS transistor or the drain of the PMOS transistor is connected to the bit line on the assumption that a current flows from the data line DL to the bit line.
  • reverse connection is also included in the present invention.
  • Example 1 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2h, 2i, 2j, 2j, 2k and 2l as an embodiment in which the equivalent circuit of FIG. Example 1 is shown in FIG. 2a is a plan view of the layout (arrangement) of the column select gate decoder of the present invention
  • FIG. 2b is a plan view showing only the lower diffusion layer and the transistor in FIG. 2a
  • FIG. 2 d is a cross-sectional view taken along the cut line AA ′ in FIG. 2 a
  • FIG. 2g is a cross-sectional view along the cut line DD' in FIG. 2a
  • FIG. 2h is a cut line EE in FIG. 2i is a cross-sectional view along the cut line FF 'in FIG. 2a
  • FIG. 2j is a cross-sectional view along the cut line G-G' in FIG. 2a
  • FIG. 2l shows a cross-sectional view along cut line II 'in FIG. 2a.
  • bit lines BL0 to BL7 are extended and arranged by the interconnections of the first metal interconnection layer in the vertical direction of the figure. Further, column selection signals YAn0 to YAn3, YAp0 to YAp3, YBn0, YBp0, YBn1 and YBp1 are extended and arranged in the lateral direction of the drawing by the wiring of the second metal wiring layer.
  • bit line BL0 to BL7 formed by the interconnections of the first metal interconnection layer and column selection lines YAn0 to YAn3 formed by the interconnections of the second metal interconnection layer and inverted column selection lines YAp0 to YAp3, respectively NMOS transistors AGn0 to AGn7 and PMOS transistors AGp0 to AGp7 are arranged.
  • the major feature of the present invention is that the drains of the NMOS transistors AGn0, AGn1, AGn2, AGn3 which are column selection gate transistors, the sources of the PMOS transistors AGp0, AGp1, AGp2, AGp3 and the sources of the NMOS transistor BGn0 are described later.
  • the drains of PMOS transistors BGp0 are commonly connected by the lower diffusion layer and the silicide layer, and the drains of NMOS transistors AGn4, AGn5, AGn6, AGn7 which are column selection gate transistors, the sources of PMOS transistors AGp4, AGp5, AGp6, AGp7.
  • FIGS. 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h, 2i, 2j, 2k and 2l the same structure as in FIGS. 10a and 10b is provided. Are indicated by corresponding symbols in the 200s.
  • the buried oxide layer (BOX) formed on the substrate Planar silicon layers 202na, 202nb, 202nc, 202nd, 202ne, 202nf, 202pa, 202pb, 202pc and 202pd are formed on an insulating film such as 201.
  • planar silicon layers 202na, 202nb, 202nc, 202nb, 202ne, 202nf and the planar silicon layers 202pa, 202pb, 202pc, 202pd are respectively doped with impurities to form an n + diffusion layer or a p + diffusion layer.
  • Reference numeral 203 denotes a silicide layer formed on the surface of planar silicon layers (202na, 202nb, 202nc, 202nd, 202ne, 202nf, 202pa, 202pb, 202pc and 202pd).
  • 204AGp0, 204AGp1, 204AGp2, 204AGp4, 204AGp5, 204AGp6, 204AGp7, 204BGp0, 204BGp1 are p-type silicon pillars, 204AGn0, 204AGn1, 204AGn2, 204AGn2, 204AGn4, 204AGn5, 204AGn6, 4007Pp.
  • 205 are silicon pillars 204AGp0, 204AGp1, 204AGp3, 204AGp4, 204AGp6, 204AGp6, 204AGp7, 204BGp0, 204BGp1, 204AGn0, 204AGn1, 204AGn1, 204AGn2, 204AGn3, 204AGn4, 204AGn5, 204AGn6, 204Bn7 n0, a gate insulating film surrounding 204BGn1, 206 is a gate electrode, 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i, 206j, 206l, 206m, 206n, 206p, 206q, 206s, 206s, 206s 206t and 206u are gate wiring respectively.
  • the gate insulating film 205 includes a gate electrode 206, gate wirings 206a, 206b, 206c, 206d, 206e, 206f, 206g, 206h, 206i, 206k, 206l, 206m, 206n, 206p, 206r, 206s, 206t, and 206t. It is also formed under 206u.
  • n + diffusion layers 207AGn0, 207AGn1, 207AGn2, 207AGn3, 207AGn4, 207AGn7 are formed by implanting impurities, etc.
  • the silicon pillars 204AGn0, 204AGn1, 204AGn2, 204AGn3, 204AGn4, 204AGn5, 204AGn6, 204AGn7, 204AGn7, 204BGn0, 204BGn1 are p @ + diffusion layers 207AGp0, 207AGp1, 207AGp2, 207AGp3, and 207AGp4 respectively.
  • 207AGp5,207AGp6,207AGp7,207BGp0,207BGp1 is formed by impurity implantation or the like.
  • Reference numeral 208 denotes a silicon nitride film for protecting the gate insulating film 205.
  • 209AGn0, 209AGn1, 209AGn2, 209AGn4, 209AGn5, 209AGn6, 209AGn7, 209BGn0, 209BGn1 are n + diffusion layers 207AGn0, 207AGn1, 207AGn2, 207AGn3, 207AGn4, 207AGn5, 207AGn6, 2077 n 209AGp0, 209AGp1, 209AGp2, 209AGp4, 209AGp5, 209AGp6, 209AGp7, 209BGp0, 209BGp1 are respectively p + diffusion layers 207AGp0, 207AGp1, 207AGp2, 207AGp3, 207AGp4, 207AGp5, 207AGp7, 207p7 A silicide layer connected to 207BGp0,207BGp1.
  • a contact 211a connects the gate wiring 206a and the wiring 213a of the first metal wiring layer
  • a contact 211b connects the gate wiring 206b and the wiring 213b of the first metal wiring layer
  • a portion 211c shows the gate wiring 206c and the first metal wiring layer.
  • a contact 211m connects the gate wiring 206m and the wiring 213m of the first metal wiring layer.
  • a 211n connects the gate wiring 206n and the first A contact connecting the wiring 213n of one metal wiring layer, a contact 211p connecting the gate wiring 206p and the wiring 213p of the first metal wiring layer, a contact 211q connecting a gate wiring 206q and the wiring 213q of the first metal wiring layer, 211 r is the gate wiring 2
  • a contact 211r connects the gate wiring 206s to the wiring 213s of the first metal wiring layer.
  • a contact 211t connects the gate wiring 206t to the wiring 213t of the first metal wiring layer.
  • the contact 211u is a contact for connecting the gate wiring 206u and the wiring 213u of the first metal wiring layer.
  • 214a is a contact connecting the wiring 213a of the first metal wiring layer and the wiring 215a of the second metal wiring layer
  • 214b is a contact connecting the wiring 213b of the first metal wiring layer and the wiring 215b of the second metal wiring layer
  • 214c is a contact The contact connecting the wiring 213c of the first metal wiring layer and the wiring 215c of the second metal wiring layer, the contact 214d connecting the wiring 213d of the first metal wiring layer and the wiring 215d of the second metal wiring layer, and 214e the first A contact that connects the wiring 213e of the metal wiring layer and the wiring 215e of the second metal wiring layer
  • 214f is a contact that connects the wiring 213f of the first metal wiring layer and the wiring 215f of the second metal wiring layer
  • 214g is a first metal wiring Contact for connecting the wiring 213g of the second layer and the wiring 215g of the second metal wiring layer
  • 214h The contact connecting the wiring 213h of the first metal wiring layer and the
  • the silicon pillar 204AGp0, the lower diffusion layer 202na, the upper diffusion layer 207AGn0, the gate insulating film 205, and the gate electrode 206 form an NMOS transistor AGn0, and the silicon pillar 204AGp1, lower diffusion layer 202nb, upper diffusion layer 207AGn1, gate insulating film 205,
  • the gate electrode 206 forms an NMOS transistor AGn1, and the silicon pillar 204AGp2, the lower diffusion layer 202na, the upper diffusion layer 207AGn2, the gate insulating film 205, and the gate electrode 206 form an NMOS transistor AGn2.
  • a silicon pillar 204AGp3, a lower diffusion layer An NMOS transistor AGn 3 is configured by the 202 nb, the upper diffusion layer 207 AGn 3, the gate insulating film 205, and the gate electrode 206, and the silicon pillar 204 AGp 4, the lower diffusion layer 202 d, the upper diffusion layer 207AGn4, the gate insulating film 205, and the gate electrode 206 constitute an NMOS transistor AGn4, and the silicon pillar 204AGp5, the lower diffusion layer 202ne, the upper diffusion layer 207AGn5, the gate insulating film 205, and the gate electrode 206 form an NMOS transistor
  • the NMOS transistor AGn6 is formed of the silicon pillar 204AGp6, the lower diffusion layer 202nd, the upper diffusion layer 207AGn6, the gate insulating film 205, and the gate electrode 206, and forms a silicon pillar 204AGp7, a lower diffusion layer 202ne, an upper diffusion layer 207AGn7.
  • the gate insulating film 205 and the gate electrode 206 constitute an NMOS transistor AGn7, and the silicon pillar 204BGp0, the lower diffusion layer 202nc, the upper diffusion layer 207BGn0, the gate insulation 205, the gate electrode 206 constitute an NMOS transistor BGn0, silicon pillar 204BGp1, lower diffusion layer 202Nf, the upper diffusion layer 207BGn1, the gate insulating film 205, the gate electrode 206, constituting the NMOS transistor BGn1.
  • the silicon pillar 204AGn0, the lower diffusion layer 202pa, the upper diffusion layer 207AGp0, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor AGp0, and the silicon pillar 204AGn1, lower diffusion layer 202pb, upper diffusion layer 207AGp1, gate insulating film 205,
  • the gate electrode 206 forms a PMOS transistor AGp1, and the silicon pillar 204AGn2, the lower diffusion layer 202pa, the upper diffusion layer 207AGp2, the gate insulating film 205, and the gate electrode 206 form a PMOS transistor AGp2.
  • the PMOS transistor AGp3 is configured by the 202pb, the upper diffusion layer 207AGp3, the gate insulating film 205, and the gate electrode 206, and the silicon pillar 204AGn4 and the lower diffusion layer 202 are formed.
  • the PMOS transistor AGp6 is configured by the silicon pillar 204AGn6, the lower diffusion layer 202pc, the upper diffusion layer 207AGp6, the gate insulating film 205, and the gate electrode 206, and the silicon pillar 204AGn7, the lower diffusion layer 202pd, the upper diffusion layer 207AGp7.
  • the gate insulating film 205 and the gate electrode 206 constitute a PMOS transistor AGp7, and the silicon pillar 204BGn0, the lower diffusion layer 202pb, the upper diffusion layer 207BGp0, the gate insulation 205, the gate electrode 206 constitute a PMOS transistor BGp0, silicon pillar 204BGn1, lower diffusion layer 202Pd, the upper diffusion layer 207BGp1, the gate insulating film 205, the gate electrode 206, constituting the PMOS transistor BGP1.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AGn0, the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AGn1, and the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AGn2.
  • the gate wiring 206g is connected to the gate electrode 206 of AGn3, the gate wiring 206i is connected to the gate electrode 206 of the NMOS transistor AGn4, and the gate wiring 206k is connected to the gate electrode 206 of the NMOS transistor AGn5.
  • the gate wiring 206m is connected to the gate electrode 206, the gate wiring 206p is connected to the gate electrode 206 of the NMOS transistor AGn7, and the NMOS transistor BGn is connected.
  • Gate wiring 206r is connected to the gate electrode 206 of the gate line 206t is connected to the gate electrode 206 of the NMOS transistor BGn1.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor AGp0, the gate wiring 206d is connected to the gate electrode 206 of the PMOS transistor AGp1, and the gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor AGp2.
  • the gate wiring 206h is connected to the gate electrode 206 of AGp3, the gate wiring 206j is connected to the gate electrode 206 of the PMOS transistor AGp4, and the gate wiring 206l is connected to the gate electrode 206 of the PMOS transistor AGp5.
  • the gate wiring 206n is connected to the gate electrode 206, the gate wiring 206q is connected to the gate electrode 206 of the PMOS transistor AGp7, and the PMOS transistor BGp is connected.
  • Gate wiring 206s is connected to the gate electrode 206 of the gate lines 206u is connected to the gate electrode 206 of the PMOS transistor BGP1.
  • the lower diffusion layers 202na, 202pa, 202nb, 202pb, 202nc are common drains of the NMOS transistors AGn0, AGn1, AGn2, AGn3 via the silicide 203, and common to the PMOS transistors AGp0, AGp1, AGp2, AGp3.
  • the source is connected, and the lower diffusion layer which is the source of the NMOS transistor BGn0 and the lower diffusion layer which is the drain of the PMOS transistor BGp0 are commonly connected.
  • upper n + diffusion layer 207BGn0 which is the drain of NMOS transistor BGn0 is connected to interconnection 213v of the first metal wiring layer via silicide layer 209BGn0 and contact 210BGn0
  • upper p + diffusion layer 207BGp0 which is the source of PMOS transistor BGp0 It is connected to the wiring 213v of the first metal wiring layer through the silicide layer 209BGp0 and the contact 210BGp0.
  • the wire 213 v of the first metal wiring layer is connected to the data line DL.
  • lower diffusion layers 202nd, 202pc, 202ne, 202pd, 202nf connect common drains of NMOS transistors AGn4, AGn5, AGn6, AGn7 and common sources of PMOS transistors AGp4, AGp5, AGp6, AGp7 through silicide 203. Furthermore, the lower diffusion layer which is the source of the NMOS transistor BGn1 and the lower diffusion layer which is the drain of the PMOS transistor BGp1 are connected in common.
  • n + diffusion layer 207BGn1 which is the drain of the NMOS transistor BGn1 is connected to the wiring 213v of the first metal wiring layer through the silicide layer 209BGn1 and the contact 210BGn1 and the p + diffusion layer 207BGp1 which is the source of the PMOS transistor BGp1 is a silicide It is connected to the wiring 213v of the first metal wiring layer through the layer 209BGp1 and the contact 210BGp1.
  • the upper diffusion layer 207AGn0 to be the source of the NMOS transistor AGn0 is connected to the wiring 113B0 of the first metal interconnection layer through the silicide layer 209AGn0 and the contact 210AGn0, and the 113B0 becomes the bit line BL0.
  • the upper diffusion layer 207AGn1 to be the source of the NMOS transistor AGn1 is connected to the wiring 113B1 of the first metal wiring layer via the silicide layer 209AGn1 and the contact 210AGn1, and the bit 113B1 becomes a bit line BL1.
  • the upper diffusion layer 207AGn2 to be a source of the NMOS transistor AGn2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 209AGn2 and the contact 210AGn2, and the bit 113B2 becomes a bit line BL2.
  • the upper diffusion layer 207AGn3 to be a source of the NMOS transistor AGn3 is connected to the wiring 113B3 of the first metal wiring layer through the silicide layer 209AGn3 and the contact 210AGn3, and the bit 113B3 becomes a bit line BL3.
  • the upper diffusion layer 207AGn4 to be the source of the NMOS transistor AGn4 is connected to the wiring 113B4 of the first metal wiring layer through the silicide layer 209AGn4 and the contact 210AGn4, and the bit 113B4 becomes a bit line BL4.
  • the upper diffusion layer 207AGn5 to be a source of the NMOS transistor AGn5 is connected to the wiring 113B5 of the first metal wiring layer via the silicide layer 209AGn5 and the contact 210AGn5, and the bit 113B5 becomes a bit line BL5.
  • the upper diffusion layer 207AGn6 to be the source of the NMOS transistor AGn6 is connected to the wiring 113B6 of the first metal wiring layer through the silicide layer 209AGn6 and the contact 210AGn6, and the 113B6 becomes a bit line BL6.
  • the upper diffusion layer 207AGn7 to be a source of the NMOS transistor AGn7 is connected to the wiring 113B7 of the first metal wiring layer through the silicide layer 209AGn7 and the contact 210AGn7, and the bit 113B7 becomes a bit line BL7.
  • the bit lines BL0, BL1, BL2, BL3, BL4, BL5, BL6, and BL7 configured by the interconnections of the first metal interconnection layer are arranged to extend in the vertical direction in FIG. 2a.
  • Wiring 215a of the second metal wiring layer supplying column selection signal YAn0 extends in the lateral direction of FIG. 2a, and is connected to gate wiring 206a through contact 214a, wiring 213a of the first metal wiring layer, and contact 211a.
  • the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor AGn0.
  • the wiring 215a of the second metal wiring layer is connected to the gate wiring 206i through the contact 214i, the wiring 213i of the first metal wiring layer, and the contact 211i, and the gate wiring 206i is connected to the gate electrode 206 of the NMOS transistor AGn4. Ru.
  • Wiring 215b of the second metal wiring layer supplying the inverted column selection signal YAp0 extends in the lateral direction of FIG. 2a and is connected to the gate wiring 206b through the contact 214b, the first metal wiring 213b, and the contact 211b,
  • the interconnection 206 b is connected to the gate electrode 206 of the PMOS transistor AGp 0.
  • the second metal interconnection 215b is connected to the gate interconnection 206j via the contact 214j, the first metal interconnection 213j, and the contact 211j, and the gate interconnection 206j is connected to the gate electrode 206 of the PMOS transistor AGp5.
  • Wiring 215c of the second metal wiring layer supplying column selection signal YAn1 extends in the lateral direction of FIG. 2a, and is connected to gate wiring 206c through contact 214c, wiring 213c of the first metal wiring layer, and contact 211c.
  • the gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor AGn1.
  • the wiring 215c of the second metal wiring layer is connected to the gate wiring 206k through the contact 214k, the wiring 213k of the first metal wiring layer, and the contact 211k, and the gate wiring 206k is connected to the gate electrode 206 of the NMOS transistor AGn5. Ru.
  • Wiring 215d of the second metal wiring layer for supplying inverted column selection signal YAp1 extends in the lateral direction of FIG. 2a and is connected to gate wiring 206d via contact 214d, wiring 213d of the first metal wiring layer, and contact 211d.
  • the gate wiring 206d is connected to the gate electrode 206 of the PMOS transistor AGp1.
  • the wire 215d of the second metal wiring layer is connected to the gate wire 206l through the contact 214l, the wire 213l of the first metal wiring layer, and the contact 211l, and the gate wire 206l is connected to the gate electrode 206 of the PMOS transistor AGp5. Ru.
  • Wiring 215e of the second metal wiring layer supplying column selection signal YAn2 extends in the lateral direction of FIG. 2a, and is connected to gate wiring 206e through contact 214e, wiring 213e of the first metal wiring layer, and contact 211e.
  • the gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor AGn2.
  • the wiring 215e of the second metal wiring layer is connected to the gate wiring 206m through the contact 214m, the wiring 213m of the first metal wiring layer, and the contact 211m, and the gate wiring 206m is connected to the gate electrode 206 of the NMOS transistor AGn6. Ru.
  • Wiring 215f of the second metal wiring layer supplying the inverted column selection signal YAp2 extends in the lateral direction of FIG. 2a and is connected to the gate wiring 206f via the contact 214f, the wiring 213f of the first metal wiring layer, and the contact 211f.
  • the gate wiring 206f is connected to the gate electrode 206 of the PMOS transistor AGp2.
  • the wiring 215f of the second metal wiring layer is connected to the gate wiring 206n through the contact 214n, the wiring 213n of the first metal wiring layer, and the contact 211n, and the gate wiring 206n is connected to the gate electrode 206 of the PMOS transistor AGp6. Ru.
  • Wiring 215g of the second metal wiring layer supplying column selection signal YAn3 extends in the lateral direction of FIG. 2a and is connected to gate wiring 206g via contact 214g, wiring 213g of the first metal wiring layer, and contact 211g.
  • the gate wiring 206g is connected to the gate electrode 206 of the NMOS transistor AGn3.
  • the wiring 215g of the second metal wiring layer is connected to the gate wiring 206p via the contact 214p, the wiring 213p of the first metal wiring layer, and the contact 211p, and the gate wiring 206p is connected to the gate electrode 206 of the NMOS transistor AGn7. Ru.
  • Wiring 215h of the second metal wiring layer supplying the inverted column selection signal YAp3 extends in the lateral direction of FIG. 2a and is connected to the gate wiring 206h through the contact 214h, the wiring 213h of the first metal wiring layer, and the contact 211h.
  • the gate wiring 206h is connected to the gate electrode 206 of the PMOS transistor AGp3.
  • the wiring 215h of the second metal wiring layer is connected to the gate wiring 206q via the contact 214q, the wiring 213q of the first metal wiring layer, and the contact 211q, and the gate wiring 206q is connected to the gate electrode 206 of the PMOS transistor AGp7. Ru.
  • Wiring 215r of the second metal wiring layer supplying column selection signal YBn0 extends in the lateral direction of FIG. 2a, and is connected to gate wiring 206r through contact 214r, wiring 213r of the first metal wiring layer, and contact 211r.
  • the gate wiring 206r is connected to the gate electrode 206 of the NMOS transistor BGn0.
  • Wiring 215s of the second metal wiring layer supplying the inverted column selection signal YBp0 extends in the lateral direction of FIG. 2a and is connected to the gate wiring 206s via the contact 214s, the wiring 213s of the first metal wiring layer, and the contact 211s.
  • the gate wiring 206s is connected to the gate electrode 206 of the PMOS transistor BGp0.
  • Wiring 215t of the second metal wiring layer supplying column selection signal YBn1 extends in the lateral direction of FIG. 2a and is connected to gate wiring 206t via contact 214t, wiring 213t of the first metal wiring layer, and contact 211t.
  • the gate wiring 206t is connected to the gate electrode 206 of the NMOS transistor BGn1.
  • Wiring 215u of the second metal wiring layer supplying the inverted column selection signal YBp1 extends in the lateral direction of FIG. 2a, and is connected to gate wiring 206u via contact 214u, wiring 213u of the first metal wiring layer, and contact 211u.
  • the gate wiring 206u is connected to the gate electrode 206 of the PMOS transistor BGp1.
  • bit lines BL0 to BL7 formed of the first metal interconnection layer extending in the vertical direction are formed of the second metal interconnection layer extending in the lateral direction.
  • the column select signals AGn0 to AGn3, BGn0, BGn1 and the inverted column select signals AGp0 to AGp3, BGp0, BGp1 can be selectively connected to the data line DL which is the common node N3 of FIG.
  • the column select gate decoder BL400 is configured according to this figure. In this embodiment, a switch of complementary configuration in which an NMOS transistor and a PMOS transistor are connected in parallel is used, so that it is possible to realize a column selection gate decoder having a good transfer efficiency and a small area.
  • the region surrounded by the frame line BL400 is the repeat dimension Lx1 of the present embodiment.
  • the drains of the NMOS transistors (AGn0, AGn1, AGn2, AGn3) constituting the CMOS switches of the column selection decoder and the sources of the PMOS transistors (AGp0, AGp1, AGp2, AGp3) are lower diffusion layers and silicides.
  • An area can be obtained by arranging bit lines extending in the vertical direction above the transistors and column selection signals extending in the horizontal direction at different layers with minimum spacing, while connecting layers in common.
  • a reduced column select gate decoder can be provided.
  • FIG. 3 shows an equivalent circuit 410 of another column select gate decoder applied to the present invention.
  • Equivalent circuit 410 corresponds to the column select gate decoder of the SRAM in FIG. 14 having bit lines and inverted bit lines.
  • YAnj (j 0 to 3)
  • YApj, YBnk (k 0 to 1)
  • YBpk are a column selection signal and an inverted column selection signal output from column decoders 300A and 300B in FIG. 13, respectively. .
  • the NMOS transistor AGn0 forming the first CMOS switch serving as a column selection gate switch has a source connected to the bit line BL0, a column selection signal YAn0 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp0 The drain is connected to the bit line BL0, the inverted column selection signal YAp0 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn0B constituting a second CMOS switch serving as a column selection gate switch has a source connected to the inversion bit line BL0B, a column selection signal YAn0 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the drain of AGp0B is connected to the inverted bit line BL0B, the inverted column selection signal YAp0 is input to the gate, and the source is connected to the common node N2.
  • the NMOS transistor AGn1 forming the third CMOS switch serving as a column selection gate switch has a source connected to the bit line BL1, a column selection signal YAn1 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp1.
  • the drain is connected to the bit line BL1, the gate receives the inverted column selection signal YAp1, and the source is connected to the common node N1.
  • the NMOS transistor AGn1B constituting the fourth CMOS switch serving as a column selection gate switch has a source connected to the inverted bit line BL1B, a column selection signal YAn1 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the drain of AGp1B is connected to the inverted bit line BL1B, the inverted column selection signal YAp1 is input to the gate, and the source is connected to the common node N2.
  • the NMOS transistor AGn2 forming the fifth CMOS switch serving as a column selection gate switch has a source connected to the bit line BL2, a column selection signal YAn2 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp2 The drain is connected to the bit line BL2, the inverted column selection signal YAp2 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn2B constituting the sixth CMOS switch serving as a column selection gate switch has a source connected to the inversion bit line BL2B, a column selection signal YAn2 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the AGp 2 B has a drain connected to the inverted bit line BL 2 B, a gate to which the inverted column selection signal YAp 2 is input, and a source connected to the common node N 2.
  • the NMOS transistor AGn3 forming the seventh CMOS switch serving as a column selection gate switch has a source connected to the bit line BL3, a column selection signal YAn3 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp3.
  • the drain is connected to the bit line BL3, the inverted column selection signal YAp3 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn3B constituting the eighth CMOS switch serving as a column selection gate switch has a source connected to the inversion bit line BL3B, a column selection signal YAn3 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the drain of the AGp 3 B is connected to the inverted bit line BL 3 B, the inverted column selection signal YAp 3 is input to the gate, and the source is connected to the common node N 2.
  • the NMOS transistor BGn0 forming the ninth CMOS switch serving as a column selection gate switch has a source connected to the common node N1, a column selection signal YBn0 input to the gate, and a drain connected to the common node N3 (ie, data line DL).
  • the PMOS transistor BGp0 has a drain connected to the common node N1, a gate to which the inverted column selection signal YBp0 is input, and a source connected to the common node N3.
  • the NMOS transistor BGn0B constituting the tenth CMOS switch serving as a column selection gate switch has a source connected to the common node N2, a gate to which the inverted column selection signal YBn0B is input, and a drain connected to the common node N4 (ie, the inverted data line DLB).
  • the PMOS transistor BGp0B has a drain connected to the common node N2, a gate to which the inverted column selection signal YBp0B is input, and a source connected to the common node N4.
  • the first stage decoder composed of NMOS transistors AGn0, AGn0B, AGn1, AGn1B, AGn2, AGn2B, AGn3, AGn3B, PMOS transistors AGp0, AGp0B, AGp1, AGp1B, AGp2, AGp2B, AGp3, AGp3B is shown in FIG. Shown by a broken line frame 411 of FIG.
  • Example 2 is shown in FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j and 4k.
  • This embodiment corresponds to 411 of the equivalent circuit in FIG. 4a is a plan view of the layout (arrangement) of the column select gate decoder of the present invention
  • FIG. 4b is a plan view showing only the lower diffusion layer and the transistor in FIG. 4a
  • FIG. 4c is a contact and the first in FIG. 4 d is a cross-sectional view taken along the cut line AA ′ in FIG. 4 a
  • FIG. 4 e is a cross-sectional view taken along the cut line BB ′ in FIG.
  • FIG. 4f is a cross-sectional view along the cut line CC 'in FIG. 4a
  • FIG. 4g is a cross-sectional view along the cut line DD' in FIG. 4a
  • FIG. 4h is a cut line EE in FIG. 4i is a cross-sectional view along the cut line FF 'in FIG. 4a
  • FIG. 4j is a cross-sectional view along the cut line G-G' in FIG. 4a
  • bit line BL0, inverted bit line BL0B, bit line BL1, inverted bit line BL1B, bit line BL2, inverted bit line BL2B, bit line BL3 and inverted bit line BL3B are sequentially from the left in the vertical direction of the figure.
  • the wiring of the first metal wiring layer is extended.
  • column selection signals YAn0 to YAn3 and YAp0 to YAp3 are extended in the order of YAn0, YAn1, YAp0, YAp1, YAp1, YAp1, YAn2, YAn2, YAn3, YAp2, and YAp3 from the bottom of the figure in the horizontal direction of the figure by the wiring of the second metal wiring layer. Will be deployed.
  • the column selection signal and the inverted column selection signal forming each pair of YAn0 and YAp0, YAn1 and YAp1, YAn2 and YAp2, and YAn3 and YAp3 are arranged alternately.
  • the NMOS transistors AGn0 to AGn3, AGn0B to AGn3B, and PMOS transistors AGp0 to AGp3 and AGp0B to AGp3B are formed at intersections of the column selection lines YAn0 to YAn3 and the inverted column selection lines YAp0 to YAp3, respectively. Be placed.
  • the feature of the present invention is that the drain region of the NMOS transistor AGn0, which is a column select gate transistor constituting the CMOS switch, and the source region of the PMOS transistor AGp0 are commonly connected by the lower diffusion layer and the silicide layer.
  • the drain region of NMOS transistor AGn0B and the source region of PMOS transistor AGp0B are commonly connected by the lower diffusion layer and the silicide layer
  • the drain region of NMOS transistor AGn1 and the source region of PMOS transistor AGp1 are commonly connected by the lower diffusion layer and the silicide layer.
  • the drain region of the NMOS transistor AGn1B and the source region of the PMOS transistor AGp1B are commonly connected by the lower diffusion layer and the silicide layer.
  • Drain and source regions of the PMOS transistor AGp2 of AGn2 are commonly connected by the lower diffusion layer and the silicide layer
  • the drain region of NMOS transistor AGn2B and the source region of PMOS transistor AGp2B are commonly connected by the lower diffusion layer and the silicide layer
  • the drain region of NMOS transistor AGn3 and the source region of PMOS transistor AGp3 are commonly connected by the lower diffusion layer and the silicide layer
  • the drain region of the NMOS transistor AGn3B and the source region of the PMOS transistor AGp3B are commonly connected by the lower diffusion layer and the silicide layer.
  • the NMOS transistor AGn0 and the PMOS transistor AGp0 which are a pair of CMOS switches, are disposed above and below FIG. 4A along the bit line direction, and similarly, the NMOS transistor AGn0B and the PMOS transistor AGp0B extend along the bit line direction.
  • the NMOS transistor AGn1 and the PMOS transistor AGp1 are disposed above and below in FIG. 4A along the bit line direction, and the NMOS transistor AGn1B and the PMOS transistor AGp1B are disposed along and above the FIG.
  • the transistor AGn2 and the PMOS transistor AGp2 are disposed above and below FIG. 4a along the bit line direction, and the NMOS transistor AGn2B and the PMOS transistor AGp2B are disposed along and above the FIG.
  • NMOS transistor AGn3 and PMOS transistor AGp3 are arranged above and below in FIG. 4a along the bit line direction
  • NMOS transistor AGn3B and PMOS transistor AGp3B are arranged above and below in FIG. 4a along the bit line direction.
  • the NMOS transistor AGn0 connected to the bit line and the NMOS transistor AGn0B connected to the inversion bit line are arranged along the column selection line YAn0 and share the gate interconnection.
  • the PMOS transistor AGp0 connected to the bit line and the PMOS transistor AGp0B connected to the inverted bit line are arranged along the column selection line YAp0 and share the gate interconnection.
  • the NMOS transistor AGn1 connected to the bit line and the NMOS transistor AGn1B connected to the inversion bit line are arranged along the column selection line YAn1 and share gate wiring.
  • the PMOS transistor AGp1 connected to the bit line and the NMOS transistor AGp1B connected to the inversion bit line are arranged along the column selection line YAp1 and share gate wiring.
  • the NMOS transistor AGn2 connected to the bit line and the NMOS transistor AGn2B connected to the inversion bit line are arranged along the column selection line YAn2 and share gate wiring.
  • the PMOS transistor AGp2 connected to the bit line and the PMOS transistor AGp2B connected to the inversion bit line are disposed along the column selection line YAp2 and share the gate interconnection.
  • the NMOS transistor AGn3 connected to the bit line and the NMOS transistor AGn3B connected to the inversion bit line are arranged along the column selection line YAn3 and share gate wiring.
  • the PMOS transistor AGp3 connected to the bit line and the PMOS transistor AGp3B connected to the inversion bit line are arranged along the column selection line YAp3 and share a gate interconnection.
  • the gate wiring regions of the NMOS transistors and PMOS transistors constituting the CMOS switch can be reduced, the arrangement can be compact, the column selection lines can be minimized, and the area reduction can be achieved.
  • wiring parasitic capacitances of the column selection line and the inversion column selection line can be reduced, and characteristics can be improved.
  • FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j and 4k the parts having the same structure as those in FIGS. 11a and 11b are 300. It is indicated by the corresponding symbol in the box.
  • 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j and 4k such as the buried oxide layer (BOX) 301 formed on the substrate Planar silicon layers 302na, 302nb, 302nc, 302nd, 302ne, 302nf, 302nf, 302nh, 302pa, 302pb, 302pc, 302pd, 302pe, 302pf, 302pg and 302ph are formed on the insulating film.
  • BOX buried oxide layer
  • planar silicon layers 302na, 302nb, 302nc, 302nd, 302ne, 302nf, 302ng, 302nh and planar silicon layers 302pa, 302pb, 302pc, 302pd, 302pe, 302pf, 302pg, 302ph are n + diffusion layers respectively by impurity implantation or the like. Alternatively, ap + diffusion layer is formed.
  • Reference numeral 303 denotes a silicide layer formed on the surface of planar silicon layers (302na, 302nb, 302nc, 302nd, 302ne, 302nf, 302ng, 302nh, 302pa, 302pb, 302pc, 302pd, 302pe, 302pf, 302pg and 302ph) .
  • n + diffusion layers 307AGn0, 307AGn0B, 307AGn1B, 307AGn1B, 307AGn1B, 307AGn2, 307AGn2B, respectively, are formed on the surface.
  • the p + diffusion layers 307AGp0, 307AGp0B, 307AGp1B, 307AGp1B, 307AGp1B, 307AGp2, 307AGp2B, and 307AGP3 are provided.
  • Ri is formed.
  • Reference numeral 308 denotes a silicon nitride film for protecting the gate insulating film 305.
  • 309AGn0, 309AGn0B, 309AGn1, 309AGn1B, 309AGn2, 309AGn2B, 309AGn3, 309AGn3B are connected to n + diffusion layers 307AGn0, 307AGn0B, 307AGn1, 307AGn1B, 307AGn2, 307AGn2B, 307AGn2B, 307AGn3, 307AGn3B, respectively.
  • 309AGp0, 309AGp0B, 309AGp1, 309AGp1B, 309AGp2, 309AGp2B, 309AGp3, 309AGp3B are silicide layers connected to the p + diffusion layers 307AGp0, 307AGp0B, 307AGp1, 307AGp1B, 307AGp2, 307AGp2B, 307AGp3 and 307AGp3B, respectively.
  • a contact 311a connects the gate wiring 306a and the wiring 313a of the first metal wiring layer
  • a contact 311b connects the gate wiring 306b and the wiring 313b of the first metal wiring layer
  • a member 311c shows the gate wiring 306c and the first metal wiring layer.
  • 314a is a contact connecting the wiring 313a of the first metal wiring layer to the wiring 315a of the second metal wiring layer
  • 314b is a contact connecting the wiring 313b of the first metal wiring layer to the wiring 315b of the second metal wiring layer
  • 314c is a contact A contact that connects the wiring 313c of the first metal wiring layer and the wiring 315c of the second metal wiring layer
  • 314d is a contact that connects the wiring 313d of the first metal wiring layer to the wiring 315d of the second metal wiring layer
  • 314e is the first A contact connecting the wiring 313e of the metal wiring layer to the wiring 315e of the second metal wiring layer
  • 314f a contact connecting the wiring 313f of the first metal wiring layer to the wiring 315f of the second metal wiring layer
  • 314g a first metal wiring A contact that connects the wire 313g of the second layer and the wire 315g of the second metal wiring layer
  • 314h A contact for connecting the wires 313h and wire
  • An NMOS transistor AGn0 is configured by the silicon pillar 304AGp0, the lower diffusion layer 302na, the upper diffusion layer 307AGn0, the gate insulating film 305, and the gate electrode 306
  • An NMOS transistor AGn0B is configured by the silicon pillar 304AGp0B, the lower diffusion layer 302nb, the upper diffusion layer 307AGn0B, the gate insulating film 305, and the gate electrode 306
  • An NMOS transistor AGn1 is configured by the silicon pillar 304AGp1, the lower diffusion layer 302nc, the upper diffusion layer 307AGn1, the gate insulating film 305, and the gate electrode 306,
  • An NMOS transistor AGn1B is configured of the silicon pillar 304AGp1B, the lower diffusion layer 302nd, the upper diffusion layer 307AGn1B, the gate insulating film 305, and the gate electrode 306,
  • An NMOS transistor AGn2 is configured by the silicon pillar 304AGp2, the lower diffusion
  • the silicon pillar 304AGn0, the lower diffusion layer 302pa, the upper diffusion layer 307AGp0, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp0
  • the silicon pillar 304AGn0B, the lower diffusion layer 302pb, the upper diffusion layer 307AGp0B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp0B
  • the silicon transistor 304AGn1, the lower diffusion layer 302pc, the upper diffusion layer 307AGp1, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp1.
  • the silicon pillar 304AGn1B, the lower diffusion layer 302pd, the upper diffusion layer 307AGp1B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp1B
  • the silicon pillar 304AGn2, the lower diffusion layer 302pe, the upper diffusion layer 307AGp2, the gate insulating film 305, and the gate electrode 306 form a PMOS transistor AGp2
  • the silicon pillar 304AGn2B, the lower diffusion layer 302pf, the upper diffusion layer 307AGp2B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp2B
  • the silicon pillar 304AGn3, the lower diffusion layer 302pg, the upper diffusion layer 307AGp3, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp3.
  • a gate interconnection 306a is commonly connected to the gate electrodes 306 of the NMOS transistors AGn0 and AGn0B, and a gate interconnection 306b is commonly connected to the gate electrodes 306 of the PMOS transistors AGp0 and AGp0B, to the gate electrodes 306 of the NMOS transistors AGn1 and AGn1B.
  • the gate wiring 306c is commonly connected, the gate wiring 306d is commonly connected to the gate electrodes 306 of the PMOS transistors AGp1 and AGp1B, and the gate wiring 306e is commonly connected to the gate electrodes 306 of the NMOS transistors AGn2 and AGn2B.
  • a gate interconnection 306f is commonly connected to the gate electrodes 306 of the PMOS transistors AGp2 and AGp2B, and the gate electrodes of the NMOS transistors AGn3 and AGn3B are electrically connected.
  • 306 gate lines 306g are commonly connected to the gate line 306h are commonly connected to the PMOS transistor AGp3 and AGp3B gate electrode 306.
  • Lower diffusion layer 302na serving as the drain of NMOS transistor AGn0 and lower diffusion layer 302pa serving as the source of PMOS transistor AGp0 are commonly connected via silicide layer 303, and connected to wiring 313i of the first metal wiring layer via contact 312a.
  • the wiring 313i of the first metal wiring layer becomes the common node N1.
  • the upper diffusion layer 307AGn0 serving as the source of the NMOS transistor AGn0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 309AGn0 and the contact 310AGn0, and the wiring 113B0 of the first metal wiring layer is the bit line BL0. .
  • the upper diffusion layer 307AGp0 to be a drain of the PMOS transistor AGp0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 309AGp0 and the contact 310AGp0. That is, the bit line BL0 is connected to the common node N1 via a CMOS switch formed by the NMOS transistor AGn0 and the PMOS transistor AGp0.
  • Lower diffusion layer 302nb serving as the drain of NMOS transistor AGn0B and lower diffusion layer 302pb serving as the source of PMOS transistor AGp0B are commonly connected through silicide layer 303, and connected to wiring 313j of the first metal wiring layer through contact 312b. The wiring 313j of the first metal wiring layer becomes the common node N2.
  • the upper diffusion layer 307AGn0B serving as the source of the NMOS transistor AGn0B is connected to the wiring 113B0B of the first metal wiring layer through the silicide layer 309AGn0B and the contact 310AGn0B, and the wiring 113B0B of the first metal wiring layer is connected to the inversion bit line BL0B Become.
  • the upper diffusion layer 307AGp0B to be the drain of the PMOS transistor AGp0B is connected to the wiring 113B0B of the first metal wiring layer via the silicide layer 309AGp0B and the contact 310AGp0B. That is, the bit line BL0B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn0B and a PMOS transistor AGp0B.
  • Lower diffusion layer 302nc serving as the drain of NMOS transistor AGn1 and lower diffusion layer 302pc serving as the source of PMOS transistor AGp1 are commonly connected through silicide layer 303, and connected to wiring 313k of the first metal wiring layer through contact 312c.
  • the wiring 313k of the first metal wiring layer becomes the common node N1.
  • the upper diffusion layer 307AGn1 to be the source of the NMOS transistor AGn1 is connected to the wiring 113B1 of the first metal wiring layer via the silicide layer 309AGn1 and the contact 310AGn1, and the wiring 113B1 of the first metal wiring layer becomes the bit line BL1. .
  • the upper diffusion layer 307AGp1 to be the drain of the PMOS transistor AGp1 is connected to the wiring 113B1 of the first metal wiring layer via the silicide layer 309AGp1 and the contact 310AGp1. That is, the bit line BL1 is connected to the common node N1 via a CMOS switch formed by the NMOS transistor AGn1 and the PMOS transistor AGp1.
  • the lower diffusion layer 302nd serving as the drain of the NMOS transistor AGn1B and the lower diffusion layer 302pd serving as the source of the PMOS transistor AGp1B are commonly connected via the silicide layer 303, and connected to the wiring 313l of the first metal wiring layer via the contact 312d.
  • the wiring 313l of the first metal wiring layer becomes the common node N2.
  • the upper diffusion layer 307AGn1B serving as the source of the NMOS transistor AGn1B is connected to the wiring 113B1B of the first metal wiring layer via the silicide layer 309AGn1B and the contact 310AGn1B, and the wiring 113B1B of the first metal wiring layer is connected to the inversion bit line BL1B Become.
  • the upper diffusion layer 307AGp1B to be the drain of the PMOS transistor AGp1B is connected to the wiring 113B1B of the first metal wiring layer via the silicide layer 309AGp1B and the contact 310AGp1B. That is, the bit line BL1B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn1B and a PMOS transistor AGp1B.
  • Lower diffusion layer 302ne serving as the drain of NMOS transistor AGn2 and lower diffusion layer 302pe serving as the source of PMOS transistor AGp2 are commonly connected via silicide layer 303, and connected to wiring 313m of the first metal wiring layer via contact 312e.
  • the wiring 313m of the first metal wiring layer becomes a common node N1.
  • the upper diffusion layer 307AGn2 to be the source of the NMOS transistor AGn2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 309AGn2 and the contact 310AGn2, and the wiring 113B2 of the first metal wiring layer becomes the bit line BL2. .
  • the upper diffusion layer 307AGp2 to be the drain of the PMOS transistor AGp2 is connected to the wiring 113B2 of the first metal wiring layer via the silicide layer 309AGp2 and the contact 310AGp2. That is, the bit line BL2 is connected to the common node N1 via a CMOS switch formed of an NMOS transistor AGn2 and a PMOS transistor AGp2.
  • the lower diffusion layer 302nf serving as the drain of the NMOS transistor AGn2B and the lower diffusion layer 302pf serving as the source of the PMOS transistor AGp2B are commonly connected through the silicide layer 303 and connected to the wiring 313n of the first metal interconnection layer through the contact 312f.
  • the wiring 313n of the first metal wiring layer becomes a common node N2.
  • the upper diffusion layer 307AGn2B serving as the source of the NMOS transistor AGn2B is connected to the wiring 113B2B of the first metal wiring layer via the silicide layer 309AGn2B and the contact 310AGn2B, and the wiring 113B2B of the first metal wiring layer is connected to the inversion bit line BL2B Become.
  • the upper diffusion layer 307AGp2B to be the drain of the PMOS transistor AGp2B is connected to the wiring 113B2B of the first metal wiring layer via the silicide layer 309AGp2B and the contact 310AGp2B. That is, the bit line BL2B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn2B and a PMOS transistor AGp2B.
  • Lower diffusion layer 302ng serving as the drain of NMOS transistor AGn3 and lower diffusion layer 302pg serving as the source of PMOS transistor AGp3 are commonly connected via silicide layer 303, and connected to wiring 313p of the first metal wiring layer via contact 312g.
  • the wiring 313p of the first metal wiring layer becomes the common node N1.
  • the upper diffusion layer 307AGn3 to be the source of the NMOS transistor AGn3 is connected to the wiring 113B3 of the first metal wiring layer via the silicide layer 309AGn3 and the contact 310AGn3, and the wiring 113B3 of the first metal wiring layer becomes the bit line BL3. .
  • the upper diffusion layer 307AGp3 to be a drain of the PMOS transistor AGp3 is connected to the wiring 113B3 of the first metal wiring layer via the silicide layer 309AGp3 and the contact 310AGp3. That is, the bit line BL3 is connected to the common node N1 via the CMOS switch formed of the NMOS transistor AGn3 and the PMOS transistor AGp3.
  • Lower diffusion layer 302nh serving as the drain of NMOS transistor AGn3B and lower diffusion layer 302ph serving as the source of PMOS transistor AGp3B are commonly connected via silicide layer 303, and connected to wiring 313q in the first metal wiring layer via contact 312h.
  • the wiring 313 q of the first metal wiring layer becomes the common node N2.
  • the upper diffusion layer 307AGn3B serving as the source of the NMOS transistor AGn3B is connected to the wiring 113B3B of the first metal wiring layer via the silicide layer 309AGn3B and the contact 310AGn3B, and the wiring 113B3B of the first metal wiring layer is connected to the inversion bit line BL3B Become. Further, the upper diffusion layer 307AGp3B to be the drain of the PMOS transistor AGp3B is connected to the wiring 113B3B of the first metal wiring layer via the silicide layer 309AGp3B and the contact 310AGp3B.
  • bit line BL3B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn3B and a PMOS transistor AGp3B.
  • bit lines BL0, BL0B, BL1, BL1B, BL2, BL2B, BL3, and BL3B configured by the interconnections of the first metal interconnection layer are arranged to extend in the vertical direction in the drawing.
  • Wiring 315a of the second metal wiring layer supplying column selection signal YAn0 extends in the lateral direction of FIG. 4a and is connected to gate wiring 306a via contact 314a, wiring 313a of the first metal wiring layer, and contact 311a.
  • the gate wiring 306a is commonly connected to the gate electrode 306 of the NMOS transistor AGn0 and the gate electrode 306 of the NMOS transistor AGn0B.
  • Wiring 315b of the second metal wiring layer supplying the inverted column selection signal YAp0 extends in the lateral direction of FIG. 4a and is connected to the gate wiring 306b via the contact 314b, the wiring 313b of the first metal wiring layer, and the contact 311b.
  • the gate interconnection 306b is commonly connected to the gate electrode 306 of the PMOS transistor AGp0 and the gate electrode 306 of the PMOS transistor AGp0B.
  • Wiring 315c of the second metal wiring layer supplying column selection signal YAn1 extends in the lateral direction of FIG. 4a, and is connected to gate wiring 306c through contact 314c, wiring 313c of the first metal wiring layer, and contact 311c.
  • the gate wiring 306c is commonly connected to the gate electrode 306 of the NMOS transistor AGn1 and the gate electrode 306 of the NMOS transistor AGn1B.
  • Wiring 315d of the second metal wiring layer for supplying the inverted column selection signal YAp1 extends in the lateral direction of FIG. 4a and is connected to the gate wiring 306d through the contact 314d, the wiring 313d of the first metal wiring layer, and the contact 311d.
  • the gate wiring 306d is commonly connected to the gate electrode 306 of the PMOS transistor AGp1 and the gate electrode 306 of the PMOS transistor AGp1B.
  • Wiring 315e of the second metal wiring layer supplying column selection signal YAn2 extends in the lateral direction of FIG. 4a and is connected to gate wiring 306e through contact 314e, wiring 313e of the first metal wiring layer, and contact 311e.
  • the gate wiring 306e is commonly connected to the gate electrode 306 of the NMOS transistor AGn2 and the gate electrode 306 of the NMOS transistor AGn2B.
  • Wiring 315f of the second metal wiring layer supplying inverted column selection signal YAp2 extends in the lateral direction of FIG. 4a and is connected to gate wiring 306f through contact 314f, wiring 313f of the first metal wiring layer, and contact 311f.
  • the gate interconnection 306f is commonly connected to the gate electrode 306 of the PMOS transistor AGp2 and the gate electrode 306 of the PMOS transistor AGp2B.
  • Wiring 315g of the second metal wiring layer supplying column selection signal YAn3 extends in the lateral direction of FIG. 4a and is connected to gate wiring 306g via contact 314g, wiring 313g of the first metal wiring layer, and contact 311g.
  • the gate wiring 306g is commonly connected to the gate electrode 306 of the NMOS transistor AGn3 and the gate electrode 306 of the NMOS transistor AGn3B.
  • Wiring 315h of the second metal wiring layer supplying inverted column selection signal YAp3 extends in the lateral direction of FIG. 4a and is connected to gate wiring 306h via contact 314h, wiring 313h of the first metal wiring layer, and contact 311h.
  • the gate wiring 306h is commonly connected to the gate electrode 306 of the PMOS transistor AGp3 and the gate electrode 306 of the PMOS transistor AGp3B.
  • the area surrounded by the frame line BL411 in FIG. 4B indicates the repeat dimension Lx2 of this embodiment.
  • CMOS switch complementary MOS switch
  • the line and the column selection signal and the inversion column selection signal arranged horizontally extending are different from each other
  • the area can provide reduced column select gate decoder. Further, by arranging every other pair of column selection signals and inverted column selection signals formed of the second metal wiring layer, it is possible to arrange at the minimum pitch which is the processing limit of the second metal wiring layer. Furthermore, a reduced area column select gate decoder can be provided.
  • Example 3 is shown in FIGS. 5a, 5b, 5c, 5d, 5e and 5f.
  • the equivalent circuit follows FIG. 5a is a plan view of the layout (arrangement) of the column select gate decoder according to the present invention, FIG. 5b is a plan view showing only the contacts in FIG. 5a and the wiring of the first metal wiring layer, and FIG. 5d is a cross-sectional view taken along the cut line BB 'in FIG. 5a, FIG. 5e is a cross-sectional view taken along the cut line CC' in FIG. 5a.
  • FIG. 5 f shows a cross-sectional view along the cut line DD ′ in FIG. 5 a.
  • bit line BL0, inverted bit line BL0B, bit line BL1, inverted bit line BL1B, bit line BL2, inverted bit line BL2B, bit line BL3 and inverted bit line BL3B are sequentially from the left in the vertical direction of the figure.
  • the wiring of the first metal wiring layer is extended.
  • column selection signals YAn0 to YAn3 and YAp0 to YAp3 extend in the order of the wiring in the second metal wiring layer from the bottom to the bottom in the figure, from the bottom YAn0, YAn1, YAp0, YAp0, YAp1, YAp1, YAn2, YAn3, YAp2, YAp3 Be done.
  • every other column selection signal and inversion selection signal forming pairs of YAn0 and YAp0, YAn1 and YAp1, YAn2 and YAp2, and YAn3 and YAp3 are arranged.
  • the NMOS transistors AGn0 to AGn3, AGn0B to AGn3B, and PMOS transistors AGp0 to AGp3 and AGp0B to AGp3B are formed at intersections of the column selection lines YAn0 to YAn3 and the inverted column selection lines YAp0 to YAp3, respectively.
  • the feature of the present invention is that the source region of the NMOS transistor AGn0, which is a column select gate transistor constituting a CMOS switch, and the drain region of the PMOS transistor AGp0 are commonly connected by the lower diffusion layer and the silicide layer.
  • the drain region of the PMOS transistor AGp0B are commonly connected by the lower diffusion layer and the silicide layer
  • the source region of the NMOS transistor AGn1 and the drain region of the PMOS transistor AGp1 are commonly connected by the lower diffusion layer and the silicide layer
  • the drain region of the PMOS transistor AGp1B are commonly connected by the lower diffusion layer and the silicide layer, and the source region of the NMOS transistor AGn2.
  • the drain region of the MOS transistor AGp2 is commonly connected by the lower diffusion layer and the silicide layer
  • the source region of the NMOS transistor AGn2B and the drain region of the PMOS transistor AGp2B are commonly connected by the lower diffusion layer and the silicide layer
  • the source region of the NMOS transistor AGn3 is commonly connected by the lower diffusion layer and the silicide layer
  • the source region of the NMOS transistor AGn3B and the drain region of the PMOS transistor AGp3B are commonly connected by the lower diffusion layer and the silicide layer.
  • the NMOS transistor AGn0 and the PMOS transistor AGp0 which are a pair of CMOS switches, are disposed at the top and bottom of the figure along the bit line direction, and similarly, the NMOS transistor AGn0B and the PMOS transistor AGp0B are at the top and bottom of the figure along the bit line direction.
  • the NMOS transistor AGn1 and the PMOS transistor AGp1 are arranged along the bit line direction, and the NMOS transistor AGn1B and the PMOS transistor AGp1B are arranged along the bit line direction.
  • the NMOS transistor AGn2 and the PMOS transistor AGp1 are arranged.
  • Transistor AGp2 is disposed along the bit line direction at the top and bottom of the figure, and NMOS transistor AGn2B and PMOS transistor AGp2B are disposed along the bit line direction at the top and bottom of the figure.
  • Star AGn3 a PMOS transistor AGp3 is disposed vertically as viewed in the drawing along the bit line direction, NMOS transistor AGn3B and PMOS transistor AGp3B are disposed above and below the figure along the bit line direction.
  • the NMOS transistor AGn0 connected to the bit line and the NMOS transistor AGn0B connected to the inversion bit line are arranged along the column selection line YAn0 and share the gate interconnection.
  • the PMOS transistor AGp0 connected to the bit line and the PMOS transistor AGp0B connected to the inverted bit line are arranged along the column selection line YAp0 and share the gate interconnection.
  • the NMOS transistor AGn1 connected to the bit line and the NMOS transistor AGn1B connected to the inversion bit line are arranged along the column selection line YAn1 and share gate wiring.
  • the PMOS transistor AGp1 connected to the bit line and the NMOS transistor AGp1B connected to the inversion bit line are arranged along the column selection line YAp1 and share gate wiring.
  • the NMOS transistor AGn2 connected to the bit line and the NMOS transistor AGn2B connected to the inversion bit line are arranged along the column selection line YAn2 and share gate wiring.
  • the PMOS transistor AGp2 connected to the bit line and the PMOS transistor AGp2B connected to the inversion bit line are disposed along the column selection line YAp2 and share the gate interconnection.
  • the NMOS transistor AGn3 connected to the bit line and the NMOS transistor AGn3B connected to the inversion bit line are arranged along the column selection line YAn3 and share gate wiring.
  • the PMOS transistor AGp3 connected to the bit line and the PMOS transistor AGp3B connected to the inversion bit line are arranged along the column selection line YAp3 and share a gate interconnection.
  • the NMOS transistor and the PMOS transistor constituting the CMOS switch can be efficiently arranged, the column selection line can be minimized, and the area reduction can be achieved.
  • FIGS. 5a, 5b, 5c, 5d, 5e and 5f FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g, 4h, 4i, 4j.
  • parts of the same structure as in FIG. 4k are indicated by corresponding symbols in the 300s.
  • insulating films such as buried oxide layer (BOX) 301 formed on a substrate.
  • 3X buried oxide layer
  • 302ne, 302nf, 302ng, 302nh, 302pa, 302pb, 302pc, 302pd, 302pe, 302pf, 302pg and 302ph are formed.
  • planar silicon layers 302na, 302nb, 302nc, 302nd, 302ne, 302nf, 302ng, 302nh and planar silicon layers 302pa, 302pb, 302pc, 302pd, 302pe, 302pf, 302pg, 302ph are n + diffusion layers respectively by impurity implantation or the like. Alternatively, ap + diffusion layer is formed.
  • Reference numeral 303 denotes a silicide layer formed on the surface of planar silicon layers (302na, 302nb, 302nc, 302nd, 302ne, 302nf, 302ng, 302nh, 302pa, 302pb, 302pc, 302pd, 302pe, 302pf, 302pg and 302ph) .
  • n + diffusion layers 307AGn0, 307AGn0B, 307AGn1B, 307AGn1B, 307AGn1B, 307AGn2, 307AGn2B, respectively, are formed on the surface.
  • the p + diffusion layers 307AGp0, 307AGp0B, 307AGp1B, 307AGp1B, 307AGp1B, 307AGp2, 307AGp2B, and 307AGP3 are provided.
  • Ri is formed.
  • Reference numeral 308 denotes a silicon nitride film for protecting the gate insulating film 305.
  • 309AGn0, 309AGn0B, 309AGn1, 309AGn1B, 309AGn2, 309AGn2B, 309AGn3, 309AGn3B are connected to n + diffusion layers 307AGn0, 307AGn0B, 307AGn1, 307AGn1B, 307AGn2, 307AGn2B, 307AGn2B, 307AGn3, 307AGn3B, respectively 309AGp0, 309AGp0B, 309AGp1, 309AGp1B, 309AGp2, 309AGp2B, 3049Gp3, and 309AGp3B are connected to the p + diffusion layers 307AGp0, 307AGp0B, 307AGp1, 307AGp1, 307AGp2, 307AGp2, 307AGp2B, and 307AGp3, respectively.
  • a contact 311a connects the gate wiring 306a and the wiring 313a of the first metal wiring layer
  • a contact 311b connects the gate wiring 306b and the wiring 313b of the first metal wiring layer
  • a member 311c shows the gate wiring 306c and the first metal wiring layer.
  • 314a is a contact connecting the wiring 313a of the first metal wiring layer to the wiring 315a of the second metal wiring layer
  • 314b is a contact connecting the wiring 313b of the first metal wiring layer to the wiring 315b of the second metal wiring layer
  • 314c is a contact A contact that connects the wiring 313c of the first metal wiring layer and the wiring 315c of the second metal wiring layer
  • 314d is a contact that connects the wiring 313d of the first metal wiring layer to the wiring 315d of the second metal wiring layer
  • 314e is the first A contact connecting the wiring 313e of the metal wiring layer to the wiring 315e of the second metal wiring layer
  • 314f a contact connecting the wiring 313f of the first metal wiring layer to the wiring 315f of the second metal wiring layer
  • 314g a first metal wiring A contact that connects the wire 313g of the second layer and the wire 315g of the second metal wiring layer
  • 314h A contact for connecting the wires 313h and wire
  • An NMOS transistor AGn0 is configured by the silicon pillar 304AGp0, the lower diffusion layer 302na, the upper diffusion layer 307AGn0, the gate insulating film 305, and the gate electrode 306
  • An NMOS transistor AGn0B is configured by the silicon pillar 304AGp0B, the lower diffusion layer 302nb, the upper diffusion layer 307AGn0B, the gate insulating film 305, and the gate electrode 306
  • An NMOS transistor AGn1 is configured by the silicon pillar 304AGp1, the lower diffusion layer 302nc, the upper diffusion layer 307AGn1, the gate insulating film 305, and the gate electrode 306,
  • An NMOS transistor AGn1B is configured of the silicon pillar 304AGp1B, the lower diffusion layer 302nd, the upper diffusion layer 307AGn1B, the gate insulating film 305, and the gate electrode 306,
  • An NMOS transistor AGn2 is configured by the silicon pillar 304AGp2, the lower diffusion
  • the silicon pillar 304AGn0, the lower diffusion layer 302pa, the upper diffusion layer 307AGp0, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp0
  • the silicon pillar 304AGn0B, the lower diffusion layer 302pb, the upper diffusion layer 307AGp0B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp0B
  • the silicon transistor 304AGn1, the lower diffusion layer 302pc, the upper diffusion layer 307AGp1, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp1.
  • the silicon pillar 304AGn1B, the lower diffusion layer 302pd, the upper diffusion layer 307AGp1B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp1B
  • the silicon pillar 304AGn2, the lower diffusion layer 302pe, the upper diffusion layer 307AGp2, the gate insulating film 305, and the gate electrode 306 form a PMOS transistor AGp2
  • the silicon pillar 304AGn2B, the lower diffusion layer 302pf, the upper diffusion layer 307AGp2B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp2B
  • the silicon pillar 304AGn3, the lower diffusion layer 302pg, the upper diffusion layer 307AGp3, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp3.
  • a gate interconnection 306a is commonly connected to the gate electrodes 306 of the NMOS transistors AGn0 and AGn0B, and a gate interconnection 306b is commonly connected to the gate electrodes 306 of the PMOS transistors AGp0 and AGp0B, to the gate electrodes 306 of the NMOS transistors AGn1 and AGn1B.
  • the gate wiring 306c is commonly connected, the gate wiring 306d is commonly connected to the gate electrodes 306 of the PMOS transistors AGp1 and AGp1B, and the gate wiring 306e is commonly connected to the gate electrodes 306 of the NMOS transistors AGn2 and AGn2B.
  • a gate interconnection 306f is commonly connected to the gate electrodes 306 of the PMOS transistors AGp2 and AGp2B, and the gate electrodes of the NMOS transistors AGn3 and AGn3B are electrically connected.
  • 306 gate lines 306g are commonly connected to the gate line 306h are commonly connected to the PMOS transistor AGp3 and AGp3B gate electrode 306.
  • the lower diffusion layer 302na serving as the source of the NMOS transistor AGn0 and the lower diffusion layer 302pa serving as the drain of the PMOS transistor AGp0 are commonly connected via the silicide layer 303, and the wiring 113B0 of the first metal wiring layer via the contact 312a, ie, It is connected to bit line BL0.
  • the upper diffusion layer 307AGn0 serving as the drain of the NMOS transistor AGn0 is connected to the wiring 313i of the first metal wiring layer via the silicide layer 309AGn0 and the contact 310AGn0, and the wiring 313i of the first metal wiring layer becomes the common node N1. .
  • the upper diffusion layer 307AGp0 to be a source of the PMOS transistor AGp0 is connected to the wiring 313i of the first metal wiring layer via the silicide layer 309AGp0 and the contact 310AGp0. That is, the bit line BL0 is connected to the common node N1 via a CMOS switch formed by the NMOS transistor AGn0 and the PMOS transistor AGp0.
  • Lower diffusion layer 302nb serving as the source of NMOS transistor AGn0B and lower diffusion layer 302pb serving as the drain of PMOS transistor AGp0B are commonly connected via silicide layer 303, and wiring 113B0B of the first metal wiring layer via contact 312b, ie, It is connected to the inverted bit line BL0B.
  • the upper diffusion layer 307AGn0B serving as the drain of the NMOS transistor AGn0B is connected to the wiring 313j of the first metal wiring layer via the silicide layer 309AGn0B and the contact 310AGn0B, and the wiring 313j of the first metal wiring layer serves as the common node N2.
  • the upper diffusion layer 307AGp0B to be a source of the PMOS transistor AGp0B is connected to the wiring 313j of the first metal wiring layer via the silicide layer 309AGp0B and the contact 310AGp0B. That is, the bit line BL0B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn0B and a PMOS transistor AGp0B.
  • the lower diffusion layer 302nc serving as the source of the NMOS transistor AGn1 and the lower diffusion layer 302pc serving as the drain of the PMOS transistor AGp1 are commonly connected via the silicide layer 303, and the wiring 113B1 of the first metal wiring layer, ie, the contact 312c, It is connected to bit line BL1.
  • the upper diffusion layer 307AGn1 to be the drain of the NMOS transistor AGn1 is connected to the wiring 313k of the first metal wiring layer through the silicide layer 309AGn1 and the contact 310AGn1, and the wiring 313k of the first metal wiring layer becomes the common node N1. .
  • the upper diffusion layer 307AGp1 to be a source of the PMOS transistor AGp1 is connected to the wiring 313k of the first metal wiring layer via the silicide layer 309AGp1 and the contact 310AGp1. That is, the bit line BL1 is connected to the common node N1 via a CMOS switch formed by the NMOS transistor AGn1 and the PMOS transistor AGp1.
  • the lower diffusion layer 302nd serving as the source of the NMOS transistor AGn1B and the lower diffusion layer 302pd serving as the drain of the PMOS transistor AGp1B are commonly connected through the silicide layer 303, and the wiring 113B1B of the first metal wiring layer, ie, the contact 312d, It is connected to the inverted bit line BL1B.
  • the upper diffusion layer 307AGn1B to be the drain of the NMOS transistor AGn1B is connected to the wiring 313l of the first metal wiring layer through the silicide layer 309AGn1B and the contact 310AGn1B, and the wiring 313l of the first metal wiring layer becomes the common node N2. .
  • the upper diffusion layer 307AGp1B to be a source of the PMOS transistor AGp1B is connected to the wiring 313l of the first metal wiring layer via the silicide layer 309AGp1B and the contact 310AGp1B. That is, the bit line BL1B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn1B and a PMOS transistor AGp1B.
  • the lower diffusion layer 302ne serving as the source of the NMOS transistor AGn2 and the lower diffusion layer 302pe serving as the drain of the PMOS transistor AGp2 are commonly connected via the silicide layer 303, and the wiring 113B2 of the first metal wiring layer, ie, the contact 312e, It is connected to bit line BL2.
  • the upper diffusion layer 307AGn2 to be the drain of the NMOS transistor AGn2 is connected to the wiring 313m of the first metal wiring layer through the silicide layer 309AGn2 and the contact 310AGn2, and the wiring 313m of the first metal wiring layer becomes the common node N1. .
  • the upper diffusion layer 307AGp2 to be a source of the PMOS transistor AGp2 is connected to the wiring 313m of the first metal wiring layer via the silicide layer 309AGp2 and the contact 310AGp2. That is, the bit line BL2 is connected to the common node N1 via a CMOS switch formed of an NMOS transistor AGn2 and a PMOS transistor AGp2.
  • the lower diffusion layer 302nf serving as the source of the NMOS transistor AGn2B and the lower diffusion layer 302pf serving as the drain of the PMOS transistor AGp2B are commonly connected through the silicide layer 303, and the wiring 113B2B of the first metal wiring layer, ie, the contact 312f, It is connected to the inverted bit line BL2B.
  • the upper diffusion layer 307AGn2B to be the drain of the NMOS transistor AGn2B is connected to the wiring 313n of the first metal wiring layer through the silicide layer 309AGn2B and the contact 310AGn2B, and the wiring 313n of the first metal wiring layer becomes the common node N2. .
  • the upper diffusion layer 307AGp2B to be the source of the PMOS transistor AGp2B is connected to the wiring 313n of the first metal wiring layer via the silicide layer 309AGp2B and the contact 310AGp2B. That is, the bit line BL2B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn2B and a PMOS transistor AGp2B.
  • Lower diffusion layer 302ng serving as the source of NMOS transistor AGn3 and lower diffusion layer 302pg serving as the drain of PMOS transistor AGp3 are commonly connected via silicide layer 303, and wiring 113B3 of the first metal wiring layer via contact 312g, ie, It is connected to bit line BL3.
  • the upper diffusion layer 307AGn3 to be the drain of the NMOS transistor AGn3 is connected to the wiring 313p of the first metal wiring layer via the silicide layer 309AGn3 and the contact 310AGn3, and the wiring 313p of the first metal wiring layer becomes the common node N1. .
  • the upper diffusion layer 307AGp3 to be a source of the PMOS transistor AGp3 is connected to the wiring 313p of the first metal wiring layer via the silicide layer 309AGp3 and the contact 310AGp3. That is, the bit line BL3 is connected to the common node N1 via the CMOS switch formed of the NMOS transistor AGn3 and the PMOS transistor AGp3.
  • the lower diffusion layer 302nh serving as the source of the NMOS transistor AGn3B and the lower diffusion layer 302ph serving as the drain of the PMOS transistor AGp3B are commonly connected through the silicide layer 303, and the wiring 113B3B of the first metal wiring layer, ie, the contact 312h, It is connected to the inverted bit line BL3B.
  • the upper diffusion layer 307AGn3B to be the drain of the NMOS transistor AGn3B is connected to the wiring 313q of the first metal wiring layer via the silicide layer 309AGn3B and the contact 310AGn3B, and the wiring 313q of the first metal wiring layer becomes the common node N2. .
  • the upper diffusion layer 307AGp3B to be a source of the PMOS transistor AGp3B is connected to the wiring 313q of the first metal wiring layer via the silicide layer 309AGp3B and the contact 310AGp3B. That is, the bit line BL3B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn3B and a PMOS transistor AGp3B.
  • the bit lines BL0, BL0B, BL1, BL1B, BL2, BL2B, BL3, and BL3B configured by the interconnections of the first metal interconnection layer are arranged to extend in the vertical direction in FIG. 5a.
  • Wiring 315a of the second metal wiring layer supplying column selection signal YAn0 extends in the lateral direction of FIG. 5a, and is connected to gate wiring 306a through contact 314a, wiring 313a of the first metal wiring layer, and contact 311a.
  • the gate wiring 306a is commonly connected to the gate electrode 306 of the NMOS transistor AGn0 and the gate electrode 306 of the NMOS transistor AGn0B.
  • Wiring 315b of the second metal wiring layer supplying inverted column selection signal YAp0 extends in the lateral direction of FIG. 5a and is connected to gate wiring 306b through contact 314b, wiring 313b of the first metal wiring layer, and contact 311b.
  • the gate interconnection 306b is commonly connected to the gate electrode 306 of the PMOS transistor AGp0 and the gate electrode 306 of the PMOS transistor AGp0B.
  • Wiring 315c of the second metal wiring layer supplying column selection signal YAn1 extends in the lateral direction of FIG. 5a, and is connected to gate wiring 306c via contact 314c, wiring 313c of the first metal wiring layer, and contact 311c.
  • the gate wiring 306c is commonly connected to the gate electrode 306 of the NMOS transistor AGn1 and the gate electrode 306 of the NMOS transistor AGn1B.
  • Wiring 315d of the second metal wiring layer supplying the inverted column selection signal YAp1 extends in the lateral direction of FIG. 5a and is connected to the gate wiring 306d through the contact 314d, the wiring 313d of the first metal wiring layer, and the contact 311d.
  • the gate wiring 306d is commonly connected to the gate electrode 306 of the PMOS transistor AGp1 and the gate electrode 306 of the PMOS transistor AGp1B.
  • Wiring 315e of the second metal wiring layer supplying column selection signal YAn2 extends in the lateral direction of FIG. 5a and is connected to gate wiring 306e through contact 314e, wiring 313e of the first metal wiring layer, and contact 311e.
  • the gate wiring 306e is commonly connected to the gate electrode 306 of the NMOS transistor AGn2 and the gate electrode 306 of the NMOS transistor AGn2B.
  • Wiring 315f of the second metal wiring layer supplying inverted column selection signal YAp2 extends in the lateral direction of FIG. 5a and is connected to gate wiring 306f via contact 314f, wiring 313f of the first metal wiring layer, and contact 311f.
  • the gate interconnection 306f is commonly connected to the gate electrode 306 of the PMOS transistor AGp2 and the gate electrode 306 of the PMOS transistor AGp2B.
  • Wiring 315g of the second metal wiring layer supplying column selection signal YAn3 extends in the lateral direction of FIG. 5a, and is connected to gate wiring 306g through contact 314g, wiring 313g of the first metal wiring layer, and contact 311g.
  • the gate wiring 306g is commonly connected to the gate electrode 306 of the NMOS transistor AGn3 and the gate electrode 306 of the NMOS transistor AGn3B.
  • Wiring 315h of the second metal wiring layer supplying inverted column selection signal YAp3 extends in the lateral direction of FIG. 5a and is connected to gate wiring 306h via contact 314h, wiring 313h of the first metal wiring layer, and contact 311h.
  • the gate wiring 306h is commonly connected to the gate electrode 306 of the PMOS transistor AGp3 and the gate electrode 306 of the PMOS transistor AGp3B.
  • the column selection signal YAn0 and the inverted column selection signal YAp0, the column selection signal YAn1 and the inverted column selection signal YAp1, and the column selection signal YAn2 and the inverted column selection signal YAp2 serving as a pair.
  • the column selection signal YAn3 and the inversion column selection signal YAp3 are arranged every other line in the second metal wiring layer.
  • This is to provide a space between the transistors so that the vertical dimension is not determined by the space.
  • the vertical arrangement pitch of the column selection line and the inversion column selection line supplying the column selection signal and the inversion column selection signal can be minimized.
  • the area surrounded by the frame line BL411b in FIG. 5B is the same as Example 2 in the repeating dimension of this embodiment is Lx2.
  • CMOS switch complementary MOS switch
  • the line and the column selection signal and the inversion column selection signal arranged horizontally extending are different from each other Can be efficiently arranged in layers, the area can provide reduced column select gate decoder. Further, by arranging every other pair of column selection signals and inverted column selection signals formed of the second metal wiring layer, it is possible to arrange at the minimum pitch which is the processing limit of the second metal wiring layer. Furthermore, a reduced area column select gate decoder can be provided.
  • FIG. 6 shows still another column selection gate decoder equivalent circuit 420 applied to the present invention.
  • Equivalent circuit 420 corresponds to the column select gate decoder of the SRAM in FIG. 14 having bit lines and inverted bit lines in the same manner as equivalent circuit 410 in FIG.
  • the difference between FIG. 6 and FIG. 3 is that the arrangement order of the bit line and the inverted bit line is switched. That is, the bit line BL0, the inverted bit line BL0B, the inverted bit line BL1B, the bit line BL1, the bit line BL2, the inverted bit line BL2B, the inverted bit line BL3B, and the bit line BL3 are arranged in order from the left in the figure.
  • the NMOS transistor AGn0 forming the first CMOS switch serving as a column selection gate switch has a source connected to the bit line BL0, a column selection signal YAn0 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp0 The drain is connected to the bit line BL0, the inverted column selection signal YAp0 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn0B constituting a second CMOS switch serving as a column selection gate switch has a source connected to the inversion bit line BL0B, a column selection signal YAn0 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the drain of AGp0B is connected to the inverted bit line BL0B, the inverted column selection signal YAp0 is input to the gate, and the source is connected to the common node N2.
  • the NMOS transistor AGn1B constituting the third CMOS switch serving as a column selection gate switch has a source connected to the inverted bit line BL1B, a column selection signal YAn1 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the drain of AGp1B is connected to the inverted bit line BL1B, the inverted column selection signal YAp1 is input to the gate, and the source is connected to the common node N2.
  • the NMOS transistor AGn1 forming the fourth CMOS switch serving as a column selection gate switch has a source connected to the bit line BL1, a column selection signal YAn1 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp1. The drain is connected to the bit line BL1, the gate receives the inverted column selection signal YAp1, and the source is connected to the common node N1.
  • the NMOS transistor AGn2 forming the fifth CMOS switch serving as a column selection gate switch has a source connected to the bit line BL2, a column selection signal YAn2 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp2 The drain is connected to the bit line BL2, the inverted column selection signal YAp2 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn2B constituting the sixth CMOS switch serving as a column selection gate switch has a source connected to the inversion bit line BL2B, a column selection signal YAn2 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the AGp 2 B has a drain connected to the inverted bit line BL 2 B, a gate to which the inverted column selection signal YAp 2 is input, and a source connected to the common node N 2.
  • the NMOS transistor AGn3B constituting the seventh CMOS switch serving as a column selection gate switch has a source connected to the inversion bit line BL3B, a column selection signal YAn3 input to the gate, and a drain connected to the common node N2, and a PMOS transistor
  • the drain of the AGp 3 B is connected to the inverted bit line BL 3 B, the inverted column selection signal YAp 3 is input to the gate, and the source is connected to the common node N 2.
  • the NMOS transistor AGn3 forming the eighth CMOS switch serving as a column selection gate switch has a source connected to the bit line BL3, a column selection signal YAn3 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp3.
  • the drain is connected to the bit line BL3, the inverted column selection signal YAp3 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor BGn0 forming the ninth CMOS switch serving as a column selection gate switch has a source connected to the common node N1, a column selection signal YBn0 input to the gate, and a drain connected to the common node N3 (ie, data line DL).
  • the PMOS transistor BGp0 has a drain connected to the common node N1, a gate to which the inverted column selection signal YBp0 is input, and a source connected to the common node N3.
  • the NMOS transistor BGn0B constituting the tenth CMOS switch serving as a column selection gate switch has a source connected to the common node N2, a gate to which the inverted column selection signal YBn0B is input, and a drain connected to the common node N4 (ie, the inverted data line DLB , The drain is connected to the common node N2, the inverted column selection signal YBp0 is input to the gate, and the source is connected to the common node N4.
  • FIGS. 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j, 7k and 7l A fourth embodiment is shown in FIGS. 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j, 7k and 7l.
  • the equivalent circuit corresponds to the first stage decoder circuit 421 shown by a broken line frame in FIG. 7a is a plan view of the layout (arrangement) of the column select gate decoder of the present invention
  • FIG. 7b is a plan view showing only the lower diffusion layer and the transistor in FIG. 7a
  • FIG. 7c is a contact
  • the first in FIG. 7 d is a cross-sectional view taken along the cut line AA ′ in FIG. 7 a, FIG.
  • FIG. 7 e is a cross-sectional view taken along the cut line BB ′ in FIG. 7f is a cross-sectional view along the cut line CC 'in FIG. 7a
  • FIG. 7g is a cross-sectional view along the cut line DD' in FIG. 7a
  • FIG. 7h is a cut line EE in FIG. 7i is a cross-sectional view along the cut line FF 'in FIG. 7a
  • FIG. 7j is a cross-sectional view along the cut line G-G' in FIG. 7a
  • FIG. 7l shows a cross-sectional view along the cut line II ′ in FIG. 7a.
  • bit line BL0 inverted bit line BL0B, inverted bit line BL1B, bit line BL1, bit line BL2, inverted bit line BL2B, inverted bit line BL3B, bit line BL3 sequentially from the left in the vertical direction of the figure.
  • the wiring of the first metal wiring layer is extended.
  • column selection signals YAn0 to YAn3 and inverted column selection signals YAp0 to YAp3 are arranged in the horizontal direction of the figure by the wiring of the second metal wiring layer, from the bottom to the bottom in the order Is extended to In other words, every other column selection signal and inversion selection signal forming pairs of YAn0 and YAp0, YAn1 and YAp1, YAn2 and YAp2, and YAn3 and YAp3 are arranged.
  • a bit line BL0, an inverted bit line BL0B, an inverted bit line BL1B, a bit line BL1, a bit line BL2, an inverted bit line BL2B, an inverted bit line BL3B, a bit line BL3, and a second constituted of the interconnections of the first metal interconnection layer NMOS transistors AGn0 to AGn3, AGn0B to AGn3B, and PMOS transistors AGp0 to AGp3 and AGp0B to AGp3B are formed at intersections of column selection signals YAn0 to YAn3 and inverted column selection signals YAp0 to YAp3, respectively, formed of metal interconnection layers. Be placed.
  • the drain region of the NMOS transistor AGn0 which is a column select gate transistor constituting a CMOS switch, and the source region of the PMOS transistor AGp0 are commonly connected by the lower diffusion layer and the silicide layer
  • the lower diffusion layer and the silicide layer commonly connect the drain region of NMOS transistor AGn0B, the source region of PMOS transistor AGp0B, the drain region of NMOS transistor AGn1B, and the source region of PMOS transistor AGp1B
  • the drain region of NMOS transistor AGn1, the source region of PMOS transistor AGp1, the drain region of NMOS transistor AGn2, and the source region of PMOS transistor AGp2 are commonly connected by the lower diffusion layer and the silicide layer
  • the drain region of NMOS transistor AGn2B and the source region of PMOS transistor AGp2B and the drain region of NMOS transistor AGn3B and the source region of PMOS transistor AG3B are commonly connected by the lower diffusion layer and the silicide layer
  • the lower diffusion layers of NMOS transistors AGn0B and AGn1B, PMOS transistors AGp0B and AGp1B are made common, and the lower diffusion layers of NMOS transistors AGn1 and AGn2 and PMOS transistors AGp1 and AGp2 are made common, NMOS
  • the lateral dimension can be reduced.
  • the NMOS transistor AGn0 and the PMOS transistor AGp0 which are a pair of CMOS switches, are disposed along the bit line direction at the top and bottom of the figure, and similarly, the NMOS transistor AGn0B and the PMOS transistor AGp0B are disposed along the bit line direction
  • the NMOS transistor AGn1 and the PMOS transistor AGp1 are arranged along the bit line direction
  • the NMOS transistor AGn1B and the PMOS transistor AGp1B are arranged along the bit line direction.
  • the NMOS transistor AGn2 and the PMOS transistor AGp1 are arranged.
  • Transistor AGp2 is disposed along the bit line direction at the top and bottom of the figure, and NMOS transistor AGn2B and PMOS transistor AGp2B are disposed along the bit line direction at the top and bottom of the figure.
  • Star AGn3 a PMOS transistor AGp3 is disposed vertically as viewed in the drawing along the bit line direction, NMOS transistor AGn3B and PMOS transistor AGp3B are disposed above and below the figure along the bit line direction.
  • the NMOS transistor AGn0 connected to the bit line and the NMOS transistor AGn0B connected to the inverted bit line are arranged along the column selection line YAn0 and share the gate interconnection.
  • the PMOS transistor AGp0 connected to the bit line and the PMOS transistor AGp0B connected to the inverted bit line are arranged along the column selection line YAp0 and share the gate interconnection.
  • the NMOS transistor AGn1 connected to the bit line and the NMOS transistor AGn1B connected to the inversion bit line are arranged along the column selection line YAn1 and share gate wiring.
  • the PMOS transistor AGp1 connected to the bit line and the NMOS transistor AGp1B connected to the inversion bit line are arranged along the column selection line YAp1 and share gate wiring.
  • the NMOS transistor AGn2 connected to the bit line and the NMOS transistor AGn2B connected to the inversion bit line are arranged along the column selection line YAn2 and share gate wiring.
  • the PMOS transistor AGp2 connected to the bit line and the PMOS transistor AGp2B connected to the inversion bit line are disposed along the column selection line YAp2 and share the gate interconnection.
  • the NMOS transistor AGn3 connected to the bit line and the NMOS transistor AGn3B connected to the inversion bit line are arranged along the column selection line YAn3 and share gate wiring.
  • the PMOS transistor AGp3 connected to the bit line and the PMOS transistor AGp3B connected to the inversion bit line are arranged along the column selection line YAp3 and share a gate interconnection.
  • the NMOS transistor and the PMOS transistor constituting the CMOS switch can be efficiently arranged, the column selection line can be minimized, and the area reduction can be achieved.
  • 4e, 4f, 4g, 4h, 4i, 4j and 4k are denoted by corresponding symbols in the 300s.
  • the buried oxide layer (BOX) formed on the substrate Planar silicon layers 302na, 302nb, 302nc, 302nd, 302ne, 302pa, 302pb, 302pc, 302pd, 302pe, and 302pf are formed on an insulating film such as 301.
  • planar silicon layers 302na, 302nb, 302nc, 302nd, 302ne and the planar silicon layers 302pa, 302pb, 302pc, 302pd, 302pe, 302pf respectively form n + diffusion layers or p + diffusion layers by impurity implantation or the like.
  • Reference numeral 303 denotes a silicide layer formed on the surface of planar silicon layers (302na, 302nb, 302nc, 302nd, 302ne, 302pa, 302pb, 302pc, 302pd, 302pe and 302pf).
  • n + diffusion layers 307AGn0, 307AGn0B, 307AGn1B, 307AGn1B, 307AGn1B, 307AGn2, 307AGn2B, respectively, are formed on the surface.
  • the p + diffusion layers 307AGp0, 307AGp0B, 307AGp1B, 307AGp1B, 307AGp1B, 307AGp2, 307AGp2B, and 307AGP3 are provided.
  • Ri is formed.
  • Reference numeral 308 denotes a silicon nitride film for protecting the gate insulating film 305.
  • 309AGn0, 309AGn0B, 309AGn1, 309AGn1B, 309AGn2, 309AGn2B, 309AGn3, 309AGn3B are n + diffusion layers 307AGn0, 307AGn0B, 307AGn1, 307AGn1 B, 307AGn1B, 307AGn2B, 307AGn2B, 307AGnG7, G7, G7, G7G7G7 309AGp2, 309AGp2B, 309AGp3, and 309AGp3B are silicide layers connected to p + diffusion layers 307AGp0, 307AGp0B, 307AGp1, 307AGp1B, 307AGp2, 307AGp2B, 307AGp3, 307AGp3B, respectively.
  • a contact 311a connects the gate wiring 306a and the wiring 313a of the first metal wiring layer
  • a contact 311b connects the gate wiring 306b and the wiring 313b of the first metal wiring layer
  • a member 311c shows the gate wiring 306c and the first metal wiring layer.
  • 314a is a contact connecting the wiring 313a of the first metal wiring layer to the wiring 315a of the second metal wiring layer
  • 314b is a contact connecting the wiring 313b of the first metal wiring layer to the wiring 315b of the second metal wiring layer
  • 314c is a contact A contact that connects the wiring 313c of the first metal wiring layer and the wiring 315c of the second metal wiring layer
  • 314d is a contact that connects the wiring 313d of the first metal wiring layer to the wiring 315d of the second metal wiring layer
  • 314e is the first A contact connecting the wiring 313e of the metal wiring layer to the wiring 315e of the second metal wiring layer
  • 314f a contact connecting the wiring 313f of the first metal wiring layer to the wiring 315f of the second metal wiring layer
  • 314g a first metal wiring A contact that connects the wire 313g of the second layer and the wire 315g of the second metal wiring layer
  • 314h A contact for connecting the wires 313h and wire
  • An NMOS transistor AGn0 is configured by the silicon pillar 304AGp0, the lower diffusion layer 302na, the upper diffusion layer 307AGn0, the gate insulating film 305, and the gate electrode 306
  • An NMOS transistor AGn0B is configured by the silicon pillar 304AGp0B, the lower diffusion layer 302nb, the upper diffusion layer 307AGn0B, the gate insulating film 305, and the gate electrode 306
  • An NMOS transistor AGn1 is configured by the silicon pillar 304AGp1, the lower diffusion layer 302nc, the upper diffusion layer 307AGn1, the gate insulating film 305, and the gate electrode 306,
  • An NMOS transistor AGn1B is configured by the silicon pillar 304AGp1B, the lower diffusion layer 302nb, the upper diffusion layer 307AGn1B, the gate insulating film 305, and the gate electrode 306,
  • An NMOS transistor AGn2 is configured by the silicon pillar 304AGp2, the lower
  • the silicon pillar 304AGn0, the lower diffusion layer 302pa, the upper diffusion layer 307AGp0, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp0
  • the silicon pillar 304AGn0B, the lower diffusion layer 302pb, the upper diffusion layer 307AGp0B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp0B
  • the silicon transistor 304AGn1, the lower diffusion layer 302pc, the upper diffusion layer 307AGp1, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp1.
  • the silicon transistor 304AGn1B, the lower diffusion layer 302pb, the upper diffusion layer 307AGp1B, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp1B
  • the silicon pillar 304AGn2, the lower diffusion layer 302pd, the upper diffusion layer 307AGp2, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp2
  • the silicon pillar 304AGn2B, the lower diffusion layer 302pe, the upper diffusion layer 307AGp2B, the gate insulating film 305, and the gate electrode 306 form a PMOS transistor AGp2B
  • the silicon pillar 304AGn3, the lower diffusion layer 302pf, the upper diffusion layer 307AGp3, the gate insulating film 305, and the gate electrode 306 constitute a PMOS transistor AGp3.
  • a gate interconnection 306a is commonly connected to the gate electrodes 306 of the NMOS transistors AGn0 and AGn0B, and a gate interconnection 306b is commonly connected to the gate electrodes 306 of the PMOS transistors AGp0 and AGp0B, to the gate electrodes 306 of the NMOS transistors AGn1 and AGn1B.
  • the gate wiring 306c is commonly connected, the gate wiring 306d is commonly connected to the gate electrodes 306 of the PMOS transistors AGp1 and AGp1B, and the gate wiring 306e is commonly connected to the gate electrodes 306 of the NMOS transistors AGn2 and AGn2B.
  • a gate interconnection 306f is commonly connected to the gate electrodes 306 of the PMOS transistors AGp2 and AGp2B, and the gate electrodes of the NMOS transistors AGn3 and AGn3B are electrically connected.
  • 306 gate lines 306g are commonly connected to the gate line 306h are commonly connected to the PMOS transistor AGp3 and AGp3B gate electrode 306.
  • Lower diffusion layer 302na serving as the drain of NMOS transistor AGn0 and lower diffusion layer 302pa serving as the source of PMOS transistor AGp0 are commonly connected via silicide layer 303, and connected to wiring 313i of the first metal wiring layer via contact 312a.
  • the wiring 313i of the first metal wiring layer becomes the common node N1.
  • the upper diffusion layer 307AGn0 serving as the source of the NMOS transistor AGn0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 309AGn0 and the contact 310AGn0, and the wiring 113B0 of the first metal wiring layer is the bit line BL0. .
  • the upper diffusion layer 307AGp0 to be a drain of the PMOS transistor AGp0 is connected to the wiring 113B0 of the first metal wiring layer via the silicide layer 309AGp0 and the contact 310AGp0. That is, the bit line BL0 is connected to the common node N1 via a CMOS switch formed by the NMOS transistor AGn0 and the PMOS transistor AGp0.
  • Lower diffusion layer 302nb serving as the drain of NMOS transistors AGn0B and AGn1B and lower diffusion layer 302pb serving as the source of PMOS transistors AGp0B and AGp1B are commonly connected through silicide layer 303, and the first metal interconnection layer is formed via contact 312b.
  • the wire 313 j connected to the wire 313 j is a common node N 2.
  • the upper diffusion layer 307AGn0B serving as the source of the NMOS transistor AGn0B is connected to the wiring 113B0B of the first metal wiring layer through the silicide layer 309AGn0B and the contact 310AGn0B, and the wiring 113B0B of the first metal wiring layer is connected to the inversion bit line BL0B Become.
  • the upper diffusion layer 307AGp0B to be the drain of the PMOS transistor AGp0B is connected to the wiring 113B0B of the first metal wiring layer via the silicide layer 309AGp0B and the contact 310AGp0B. That is, the bit line BL0B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn0B and a PMOS transistor AGp0B.
  • the upper diffusion layer 307AGn1B serving as the source of the NMOS transistor AGn1B is connected to the wiring 113B1B of the first metal wiring layer via the silicide layer 309AGn1B and the contact 310AGn1B, and the wiring 113B1B of the first metal wiring layer is connected to the inversion bit line BL1B Become.
  • the upper diffusion layer 307AGp1B to be the drain of the PMOS transistor AGp1B is connected to the wiring 113B1B of the first metal wiring layer via the silicide layer 309AGp1B and the contact 310AGp1B. That is, the bit line BL1B is connected to the common node N2 via a CMOS switch formed of an NMOS transistor AGn1B and a PM1S transistor AGp0B.
  • Lower diffusion layer 302nc serving as the drain of NMOS transistors AGn1 and AGn2, lower diffusion layer 302pc serving as the source of PMOS transistor AGp1, and lower diffusion layer 302pd serving as the source of PMOS transistor AGp2 are commonly connected via silicide layer 303
  • the wiring 313k of the first metal wiring layer is connected to the wiring 313k of the first metal wiring layer 312c (arranged by three in the figure), and the wiring 313k of the first metal wiring layer becomes a common node N1.
  • the upper diffusion layer 307AGn1 to be the source of the NMOS transistor AGn1 is connected to the wiring 113B1 of the first metal wiring layer via the silicide layer 309AGn1 and the contact 310AGn1, and the wiring 113B1 of the first metal wiring layer becomes the bit line BL1.
  • the upper diffusion layer 307AGp1 to be the drain of the PMOS transistor AGp1 is connected to the wiring 113B1 of the first metal wiring layer via the silicide layer 309AGp1 and the contact 310AGp1. That is, the bit line BL1 is connected to the common node N1 via a CMOS switch formed by the NMOS transistor AGn1 and the PMOS transistor AGp1.
  • the upper diffusion layer 307AGn2 to be the source of the NMOS transistor AGn2 is connected to the wiring 113B2 of the first metal wiring layer through the silicide layer 309AGn2 and the contact 310AGn2, and the wiring 113B2 of the first metal wiring layer becomes the bit line BL2.
  • the upper diffusion layer 307AGp2 to be the drain of the PMOS transistor AGp2 is connected to the wiring 113B2 of the first metal wiring layer via the silicide layer 309AGp2 and the contact 310AGp2. That is, the bit line BL2 is connected to the common node N1 via a CMOS switch formed of an NMOS transistor AGn2 and a PMOS transistor AGp2.
  • Lower diffusion layer 302nd serving as the drain of NMOS transistors AGn2B and AGn3B and lower diffusion layer 302pe serving as the source of PMOS transistors AGp2B and AGp3B are commonly connected via silicide layer 303, and the first metal interconnection layer is formed via contact 312d.
  • the wiring 313l of the first metal wiring layer connected to the wiring 313l is a common node N2.
  • the upper diffusion layer 307AGn2B serving as the source of the NMOS transistor AGn2B is connected to the wiring 113B2B of the first metal wiring layer via the silicide layer 309AGn2B and the contact 310AGn2B, and the wiring 113B2B of the first metal wiring layer is connected to the inversion bit line BL2B Become. Further, the upper diffusion layer 307AGp2B to be the drain of the PMOS transistor AGp2B is connected to the wiring 113B2B of the first metal wiring layer via the silicide layer 309AGp2B and the contact 310AGp2B.
  • bit line BL2B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn2B and a PMOS transistor AGp2B.
  • the upper diffusion layer 307AGn3B serving as the source of the NMOS transistor AGn3B is connected to the wiring 113B3B of the first metal wiring layer via the silicide layer 309AGn3B and the contact 310AGn3B, and the wiring 113B3B of the first metal wiring layer is connected to the inversion bit line BL3B Become.
  • the upper diffusion layer 307AGp3B to be the drain of the PMOS transistor AGp3B is connected to the wiring 113B3B of the first metal wiring layer via the silicide layer 309AGp3B and the contact 310AGp3B. That is, the bit line BL3B is connected to the common node N2 through a CMOS switch formed of an NMOS transistor AGn3B and a PMOS transistor AGp3B.
  • Lower diffusion layer 302ne serving as the drain of NMOS transistor AGn3 and lower diffusion layer 302pf serving as the source of PMOS transistor AGp3 are commonly connected via silicide layer 303, and connected to wiring 313m of the first metal wiring layer via contact 312e.
  • the wiring 313m of the first metal wiring layer becomes a common node N1.
  • the upper diffusion layer 307AGn3 to be the source of the NMOS transistor AGn3 is connected to the wiring 113B3 of the first metal wiring layer via the silicide layer 309AGn3 and the contact 310AGn3, and the wiring 113B3 of the first metal wiring layer becomes the bit line BL3. .
  • the upper diffusion layer 307AGp3 to be a drain of the PMOS transistor AGp3 is connected to the wiring 113B3 of the first metal wiring layer via the silicide layer 309AGp3 and the contact 310AGp3. That is, the bit line BL3 is connected to the common node N1 via the CMOS switch formed of the NMOS transistor AGn3 and the PMOS transistor AGp3.
  • the bit lines BL0, BL0B, BL1B, BL1, BL2, BL2B, BL3B, and BL3 configured by the interconnections of the first metal interconnection layer are extended in the vertical direction in FIG. 7A.
  • Wiring 315a of the second metal wiring layer supplying column selection signal YAn0 extends in the lateral direction of FIG. 7a, and is connected to gate wiring 306a through contact 314a, wiring 313a of the first metal wiring layer, and contact 311a.
  • the gate wiring 306a is commonly connected to the gate electrode 306 of the NMOS transistor AGn0 and the gate electrode 306 of the NMOS transistor AGn0B.
  • Wiring 315b of the second metal wiring layer supplying the inverted column selection signal YAp0 extends in the lateral direction of FIG. 7a and is connected to the gate wiring 306b through the contact 314b, the wiring 313b of the first metal wiring layer, and the contact 311b.
  • the gate interconnection 306b is commonly connected to the gate electrode 306 of the PMOS transistor AGp0 and the gate electrode 306 of the PMOS transistor AGp0B.
  • Wiring 315c of the second metal wiring layer supplying column selection signal YAn1 extends in the lateral direction of FIG. 7a, and is connected to gate wiring 306c via contact 314c, wiring 313c of the first metal wiring layer, and contact 311c.
  • the gate wiring 306c is commonly connected to the gate electrode 306 of the NMOS transistor AGn1 and the gate electrode 306 of the NMOS transistor AGn1B.
  • Wiring 315d of the second metal wiring layer supplying the inverted column selection signal YAp1 extends in the lateral direction of FIG.
  • the gate wiring 306d is commonly connected to the gate electrode 306 of the PMOS transistor AGp1 and the gate electrode 306 of the PMOS transistor AGp1B.
  • Wiring 315e of the second metal wiring layer supplying column selection signal YAn2 extends in the lateral direction of FIG. 7a and is connected to gate wiring 306e through contact 314e, wiring 313e of the first metal wiring layer, and contact 311e.
  • the gate wiring 306e is commonly connected to the gate electrode 306 of the NMOS transistor AGn2 and the gate electrode 306 of the NMOS transistor AGn2B.
  • Wiring 315f of the second metal wiring layer supplying inverted column selection signal YAp2 extends in the lateral direction of FIG. 7a and is connected to gate wiring 306f via contact 314f, wiring 313f of the first metal wiring layer, and contact 311f.
  • the gate interconnection 306f is commonly connected to the gate electrode 306 of the PMOS transistor AGp2 and the gate electrode 306 of the PMOS transistor AGp2B.
  • Wiring 315g of the second metal wiring layer supplying column selection signal YAn3 extends in the lateral direction of FIG. 7a and is connected to gate wiring 306g through contact 314g, wiring 313g of the first metal wiring layer, and contact 311g.
  • the gate wiring 306g is commonly connected to the gate electrode 306 of the NMOS transistor AGn3 and the gate electrode 306 of the NMOS transistor AGn3B.
  • Wiring 315h of the second metal wiring layer supplying inverted column selection signal YAp3 extends in the lateral direction of FIG. 7a and is connected to gate wiring 306h via contact 314h, wiring 313h of the first metal wiring layer, and contact 311h.
  • the gate wiring 306h is commonly connected to the gate electrode 306 of the PMOS transistor AGp3 and the gate electrode 306 of the PMOS transistor AGp3B.
  • the vertical arrangement pitch of the column selection line and the inversion column selection line supplying the column selection signal and the inversion column selection signal can be minimized.
  • the repetition dimension of this embodiment is Lx3.
  • a part of the adjacent drawing is shown.
  • the bit lines and the bit lines, or the inverted bit lines and the inverted bit lines are arranged adjacent to each other.
  • a column selection signal is extended laterally disposed and the inverted column selection signal, can be efficiently arranged in different layers, respectively, the area can provide reduced column select gate decoder. Furthermore, by arranging every other pair of column selection signals and inverted column selection signals, which are formed in the second metal wiring layer, it is possible to arrange at the minimum pitch which is the processing limit of the second metal wiring layer. Furthermore, a reduced area column select gate decoder can be provided.
  • the dimension Lx3 in the horizontal direction in FIG. 7a is the repeat dimension of this basic block (layout).
  • FIG. 8 shows an equivalent circuit 430 of another column select gate decoder applied to the present invention.
  • Equivalent circuit 430 corresponds to the column select gate decoder of the SRAM in FIG. 13 having bit lines and inverted bit lines.
  • FIG. 8 is similar in configuration to the equivalent circuit of FIG. While FIG. 8 is different from FIG. 1 in that FIG. 1 is an equivalent circuit having bit lines BL0 to BL7 and not using inverted bit lines, FIG. 8 shows bit lines BL0 to BL3 and inverted ones. Bit lines BL0B to BL3B are provided, and inverted bit lines BL0B to BL3B are obtained by replacing bit lines BL4 to BL7 in FIG. 1 as they are.
  • the NMOS transistor AGn0 forming the first CMOS switch serving as a column selection gate switch has a source connected to the bit line BL0, a column selection signal YAn0 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp0 The drain is connected to the bit line BL0, the inverted column selection signal YAp0 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn1 constituting a second CMOS switch serving as a column selection gate switch has a source connected to the bit line BL1, a column selection signal YAn1 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp1.
  • the drain is connected to the bit line BL1, the gate receives the inverted column selection signal YAp1, and the source is connected to the common node N1.
  • the NMOS transistor AGn2 constituting the third CMOS switch serving as a column selection gate switch has a source connected to the bit line BL2, a column selection signal YAn2 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp2
  • the drain is connected to the bit line BL2, the inverted column selection signal YAp2 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor AGn3 forming the fourth CMOS switch serving as a column selection gate switch has a source connected to the bit line BL3, a column selection signal YAn3 input to the gate, and a drain connected to the common node N1, and a PMOS transistor AGp3.
  • the drain is connected to the bit line BL3, the inverted column selection signal YAp3 is input to the gate, and the source is connected to the common node N1.
  • the NMOS transistor BG0 constituting a CMOS switch serving as a column selection gate switch has a source connected to the common node N1, a gate to which the column selection signal YBn0 is input, and a drain connected to the common node N3 (ie, data line DL)
  • the PMOS transistor BGp0 has a drain connected to the common node N1, a gate to which the inverted column selection signal YBp0 is input, and a source connected to the common node N3.
  • NMOS transistors AGn0B, AGn1B, AGn2B, AGn3B are provided between bit lines BL0B, BL1B, BL2B, BL3B and common node N2, respectively, and column selection signals YAn0, YAn1, YAn2, YAn3 are provided at their gates. It is input.
  • PMOS transistors AGp0B, AGp1B, AGp2B, AGp3B are disposed between bit lines BL0B, BL1B, BL2B, BL3B and common node N2, respectively, and their gates receive inverted column selection signals YAp0, YAp1, YAp2, YAp3 respectively. It is input.
  • the NMOS transistor BG0B is disposed between the common node N2 and the common node N4 (ie, the inverted data line DLB), and has a gate to which a column selection signal YBn0 is connected.
  • the PMOS transistor BGp0B is disposed between the common node N2 and the common node N4, and the inverted column selection signal YBp0 is connected to the gate.
  • FIGS. 9a and 9b are a plan view of the layout (arrangement) of the column select gate decoder according to the present invention
  • FIG. 9b is a plan view showing only the contacts and the wiring of the first metal wiring layer in FIG. 9a.
  • the cross-sectional structure is the same as that of the first embodiment (FIG. 2) except for the reference numerals, and is thus omitted.
  • the difference between FIGS. 2 and 9 is that bit lines BL4, BL5, BL6 and BL7 in FIG. 2 are replaced with inverted bit lines BL0B, BL1B, BL2B and BL3B in FIG.
  • NMOS transistors AGn4, AGn5, AGn6 are replaced by NMOS transistors AGn0B, AGn1B, AGn2B, AGn3B and BGn0B
  • PMOS transistors AGp4, AGp5, AGp6, AGp7 and BGp1 are replaced by AGp0B, AGp1B, AGp2B, AGp3B and AGp0B, respectively
  • the selection signals YAn1 and YAp1 are replaced by YAn0B and YAp0B, respectively.
  • the present embodiment can realize a column selection gate decoder provided with a CMOS switch having bit lines and inverted bit lines in the same area as that of the first embodiment.
  • bit lines and inverted bit lines such as an SRAM
  • the bit lines and the inverted bit lines are respectively a plurality of bundles of wires, and in this case, the wires may be interchanged in a region not shown.
  • the area reduction of the decoder according to this embodiment is more effective.
  • the first metal interconnection layer is used for the bit line, but if it is the first metal interconnection layer when connected to the NMOS transistor or PMOS transistor which is the CMOS switch of the embodiment It is well within the technical scope of the present invention to replace the first metal wiring layer when connecting to the present decoder by using the second metal wiring layer for the bit line in the memory cell array. Further, in the above embodiment, the case where the size of the transistor of the SGT structure is larger than the minimum processing dimension of the interconnection of the first metal interconnection layer or the interconnection of the second metal interconnection layer is considered. Since the area is determined by the interval, the pair of column selection lines and the inversion column selection lines which are pairs are arranged alternately.
  • the width of the wiring by the first metal wiring layer or the width of the wiring by the second metal wiring layer is larger than the dimension of the SGT transistor, and the area is When it is decided, it is not this limitation. Also in this case, it is within the technical scope of the present invention.
  • the decoder of this embodiment uses the second metal interconnection layer disposed above the first metal interconnection layer as the bit line and the inversion bit line, the line by the first metal interconnection layer, and the column selection line and the inversion column selection line. However, it is also possible to replace the column selection line and the inversion column selection line with the first metal interconnection layer and the bit line and the inversion bit line with the second metal interconnection layer. However, in FIG.
  • the wiring of the first metal wiring layer is disposed in the contact portion. It is necessary to arrange the column selection line and the inversion column selection line by the first metal interconnection layer extending in the lateral direction, avoiding the first metal interconnection layer in the upper layer portion of this transistor, It is difficult to arrange the wirings of the first metal wiring layer at the minimum pitch, and there is a drawback that the area becomes large. Such rearrangement of arrangement is also within the technical scope of the present invention.
  • the present embodiment can be easily realized even with a normal CMOS structure, and the present invention is not limited to the BOX structure.
  • the memory of the embodiment has been described using a mask ROM, it is possible to configure a memory such as a flash memory in which a memory can be configured by one transistor and the metal wiring spacing of bit lines is determined by the minimum spacing. Is applicable to the present invention.
  • a transistor for forming a decoder may use a high withstand voltage transistor such as a thick oxide film.
  • the SRAM having a six-transistor configuration has been described as a representative memory having bit lines and inverted bit lines, the present invention is not limited to SRAMs, and it is not limited to other memories having bit lines and inverted bit lines. Even, I can cope.
  • the column select gate decoder has been described in which a plurality of bit lines are selected by a column select signal according to a column select signal, but this idea is not a bit line but a plurality of input signals or output signals.
  • the present invention can also be applied to a transfer circuit decoder that selectively transfers data.
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as the p-type silicon layer.
  • the concentration control by impurity implantation becomes difficult.
  • silicide is adopted to reduce resistance, and other low resistance materials may be used.
  • Silicide is defined as a generic term for metal compounds.
  • the essence of the present invention is that the source or drain of the select transistor constituting the memory cell is commonly connected through the lower diffusion layer, while the bit line and the column select signal are arranged in different layers above the transistor. Thus, a reduced area column select gate decoder can be provided.
  • the wiring method of the gate wiring, the wiring position, the wiring method of the metal wiring, the wiring position and the like other than that shown in the drawings of the present embodiment are also technical scope Belongs to

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、列選択ゲートデコーダを構成する半導体装置を小さい面積で提供する。 複数のビット線と共通データ線を選択的に接続するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにより構成される列選択ゲートデコーダにおいて、前記ＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積の半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されている。一般に、このＭＰＵでは、プロトコル制御用に固定データの内蔵メモリとして、マスクＲＯＭ（Ｍａｓｋ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）あるいはフラッシュメモリ（Ｆｌａｓｈ　Ｍｅｍｏｒｙ）が用いられている。
これらの最先端ＭＰＵおよびメモリは、非特許文献１に示すように、従来技術である平面形成トランジスタ、いわゆるＣＭＯＳプレーナー型プロセスを用いて製造されており、従来の平面状の微細化だけでは大容量化、低価格化に限界が見えてきている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭが開示されている。例えば、特許文献１、特許文献２、特許文献３および特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社、２００７年８月１日、ｐ２３
図１０、図１１ａ、図１１ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。
図１０は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図１１ａには、一例として、図１０のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１１ｂには、図１１ａの平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図１１ａ、図１１ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが入力される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１０、図１１ａ、図１１ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
図１２に、代表的な半導体記憶装置（メモリ）として、マスクＲＯＭの全体回路を示す。
１００は、１トランジスタとコンタクトから構成されるマスクＲＯＭセルＭ（０，０）～Ｍ（ｍ，ｎ）をマトリックス状に配置したメモリアレイである。ｍ行、ｎ列のメモリアレイを構成する。
これらのマスクＲＯＭセルは、行方向（図の横方向）に、行選択線（ワード線）ＷＬｈ（ｈ＝０～ｍ）を共通接続して配置され、列方向（図の縦方向）に、ビット線ＢＬｉ(ｉ＝０～ｎ)を共通接続して配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、行アドレス信号ＡＤＤＸを受けて、行選択信号ＷＬｈ（ｈ＝０～ｍ）を出力する。
３００Ａおよび３００Ｂは、それぞれ列アドレス信号ＡＤＤＹａおよびＡＤＤＹｂを受けて、列選択信号ＹＡｎｊ、ＹＢｎｋおよび反転列選択信号YAｐｊ、YBｐｋを出力する列選択デコーダ、４００は列選択ゲートデコーダであり、列選択デコーダ３００Ａ、３００Ｂの出力ＹＡｎｊ、ＹＡｐｊ、ＹＢｎｋ、ＹＢｐｋを受けて、ビット線ＢＬｉ（ｉ＝０～ｎ）を選択的にデータ線ＤＬに接続する。５００は、データ線ＤＬに出力されたメモリセルの微小データを増幅するセンスアンプ、６００はセンスアンプの出力をさらに増幅して、チップの外部に出力信号ＤＯＵＴを出力する出力回路である。
なお、メモリアレイ１００に示すメモリセルＭ（０，０）を構成するトランジスタのソースは基準電源Ｖｓｓに接続され、ドレインは図のＡの破線で示すコンタクトによりビット線ＢＬ０に接続される。この状態では、行選択信号ＷＬ０が選択され、選択トランジスタがオンすると、コンタクト（Ａ）を介してビット線ＢＬ０から基準電源Ｖｓｓに電流が流れる。これをデータ“１”と定義する。一方、Ｍ（１，０）のコンタクト領域Ｂには、コンタクトが存在せず、ビット線ＢＬ０と接続されておらず、行選択線ＷＬ１が選択されて選択トランジスタがオンしても電流は流れない。この状態をデータ“０”と定義する。すなわち、選択トランジスタとビット線を接続するコンタクトがあるかないかにより、データを記憶する、いわゆるコンタクトプログラム方式のマスクＲＯＭである。他のメモリセルにおいても同様である。
図１３ａ、図１３ｂおよび図１３ｃに、図１２のマスクＲＯＭのメモリアレイを、ＳＧＴを用いて構成した図を示す。
図１３ａは、マスクＲＯＭセルのメモリアレイのレイアウト（配置）の平面図、図１３ｂは、図１３ａにおけるカットラインＡ－Ａ’に沿った断面図、図１３ｃは、図１３ａにおけるカットラインＢ－Ｂ’に沿った断面図を示す。
図１３ａにおいて、代表的なメモリセルＭ（０，０）～Ｍ（０，７）が、１行目（図の上の行）、に配置され、Ｍ（１，０）～Ｍ（１，７）が２行目に配置され、同様にして、Ｍ（３，０）～Ｍ（３，７）が最下位の行に配置されている。
行方向に配置されたメモリセルＭ（０，０）～Ｍ（０，７）はトランジスタのシリコン柱が加工上の最小最ピッチにて配置されており、第１メタル配線層により構成されたビット線ＢＬ０～ＢＬ７は、同様に加工上の最小ピッチにて配置される。他のメモリセルにおいても同様である。なお、図１３ａ、図１３ｂおよび図１３ｃにおいて、図１１ａ、図１１ｂと同じ構造の箇所については、１００番台の対応する記号で示してある。
これらのメモリセルがマトリックス状に配置されたメモリアレイは、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２Ｍｎが形成され、この平面状シリコン層１０２Ｍｎは不純物注入等により、ｎ＋拡散層から構成される。１０３Ｍは、平面状シリコン層１０２Ｍｎの表面に形成されるシリサイド層である。１０４Ｍｐはｐ型シリコン柱、１０５Ｍはシリコン柱１０４Ｍｐを取り囲むゲート絶縁膜、１０６Ｍはゲート電極、１０６Ｗａ０、１０６Ｗａ１、１０６Ｗａ３は、それぞれゲート配線である。１０４Ｍｐの最上部には、ｎ＋拡散層１０７Ｍが不純物注入等により形成される。１０８Ｍはゲート絶縁膜１０５Ｍを保護するためのシリコン窒化膜、１０９Ｍは、ｎ＋拡散層１０７Ｍに接続されるシリサイド層、１１０Ｍは、シリサイド層１０９Ｍと第１メタル配線層の配線１１３Ｍを接続するコンタクトである。
シリコン柱１０４Ｍｐ、下部拡散層１０２Ｍｎ、上部拡散層１０７Ｍ、ゲート絶縁膜１０５Ｍ、ゲート電極１０６Ｍにより、メモリセルの選択トランジスタＭ（ｐ，ｑ）（ｐ＝０～３、ｑ＝０～７）を構成する。
１１１Ｗａ０は、ゲート配線１０６Ｗａ０と第１メタル配線層の配線１１３Ｗａ０を接続するコンタクトである。また、ゲート配線１０６Ｗａ０は、行方向に配置されるメモリセルＭ（０，０）～Ｍ（０，７）のゲート電極１０６Ｍに接続される。また、コンタクト１１４Ｗａ０は、第１メタル配線層の配線１１３Ｗａ０と第２メタル配線層の配線１１５Ｗａ０を接続するコンタクトである。ここで、第２メタル配線層の配線１１５Ｗａ０は、行選択線ＷＬ０となる。なお、第２メタル配線層の配線１１５Ｗａ０は、コンタクト１１４Ｗｂ０、第１メタル配線層の配線１１３Ｗｂ０、コンタクト１１１Ｗｂ０、ゲート電極１０６Ｗｂ０を介して、メモリセルのゲート電極１０６Ｍに接続される。図では、メモリセル８個おきに接続される。これは、ゲート電極１０６Ｍの抵抗が高くならないように、行方向に延在したゲート電極の一定間隔毎に、第２メタル配線層の配線にてシャント（短絡）させる目的である。
他の行選択線についても、同様の接続となる。
ここで、図１３ｂに示すように、メモリセルＭ（０，０）のドレイン拡散層１０７Ｍとその表面を覆うシリサイド層１０９Ｍと第１メタル配線層の配線であるビット線１１３Ｂ０は、コンタクト１１０Ｍ（０，０）を介して接続され、メモリセルとして、データ“１”が記憶される。一方、メモリセルＭ（０，１）は、同様の位置に、架空のコンタクト１１０ｚが示されている。これは、本図では、この位置にコンタクトは存在せず、このメモリセルにはデータ“０”が記憶されるが、もし、このメモリセルにデータ“１”を記憶したい時には、この位置にコンタクトを配置することを示している。
同様に、メモリセルＭ（０，２）、Ｍ（０，４）、Ｍ（０，６）には、コンタクトが存在し、データ“１”が記憶され、メモリセルＭ（０，３）、Ｍ（０，５）、Ｍ（０，７）には、架空のコンタクト１１０ｚが配置され、データ“０”が記憶されている。
以上のように、ＳＧＴを用いたマスクＲＯＭの特徴は、メモリセルの基準電源Ｖｓｓが下部拡散層により供給されており、基準電源の配線領域が必要ないことである。このことにより、全てのメモリセルは、加工上の最小間隔である寸法を用いて配置が可能となり、面積の縮小されたメモリが提供でき、ビット線も最小間隔にて配置が可能となる。
図１４には、ビット線と反転ビット線を有するメモリの例として、ＳＲＡＭの例を示す。
１００は、ＳＲＡＭセルＭ（０，０）～Ｍ（ｍ，ｎ）をマトリックス状に配置したメモリアレイである。1つのＳＲＡＭセルは、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１，Ｑｎ２、Ｑｎ３、Ｑｎ４で構成される。ＢＬはビット線、ＢＬＢは反転ビット線、ＷＬはワード線（行線）、Ｖｃｃは電源、Ｖｓｓは基準電源である。
これらのＳＲＡＭセルは、行方向（図の横方向）に、行選択線（ワード線）ＷＬｈ（ｈ＝０～ｍ）を共通接続して配置され、列方向（図の縦方向）に、ビット線ＢＬｉ(ｉ＝０～ｎ)および反転ビット線ＢＬｉＢをそれぞれ共通接続して配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、行アドレス信号ＡＤＤＸを受けて、行選択信号ＷＬｈ（ｈ＝０～ｍ）を出力する。
３００Ａおよび３００Ｂは、それぞれ列アドレス信号ＡＤＤＹａおよびＡＤＤＹｂを受けて、列選択信号ＹＡｎｊ、ＹＢｎｋおよび反転列選択信号ＹＡｐｊ、ＹＢｐｋを出力する列選択デコーダ、４１０は列選択ゲートデコーダであり、列選択デコーダ３００Ａ、３００Ｂの出力ＹＡｎｊ、ＹＡｐｊ、ＹＢｎｋ、ＹＢｐｋを受けて、ビット線ＢＬｉ（ｉ＝０～ｎ）および反転ビット線ＢＬｉＢ（ｉ＝０～ｎ）をそれぞれ選択的にデータ線ＤＬおよび反転データ線ＤＬＢに接続する。５００は、データ線ＤＬおよび反転データ線ＤＬＢに出力されたメモリセルの微小データを増幅するセンスアンプ、６００はセンスアンプの出力をさらに増幅して、チップの外部に出力信号ＤＯＵＴを出力する出力回路である。また、７００は書込み信号ＷＥおよび書込みデータＤＩＮが入力され、書込み時に、データ線ＤＬおよび反転データ線ＤＬＢに書込みデータを出力する書込み制御回路である。
図１５ａ、図１５ｂ、図１５ｃおよび図１５ｄに、ＳＧＴを用いたスタティック型メモリセル（以下ＳＲＡＭセルと称す）のレイアウト図を示す。
詳細は特許文献４、国際公開ＷＯ２００９／０９６４６５号公報に記載されているが、以下に簡単に説明する。
図１５ａは、１つのＳＲＡＭセルの平面図である。図１５ｂには、図１５ａにおけるカットラインＡ－Ａ’方向の断面図、図１５ｃには、図１５ａにおけるカットラインＢ－Ｂ’方向の断面図、図１５ｄには、図１５ａにおけるカットラインＣ－Ｃ’方向の断面図を示す。図１５ａにおいて、ＳＲＡＭセルのＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ４が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ１及びＮＭＯＳトランジスタＱｎ１が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄが形成され、不純物注入等により、２ｐａ、２ｐｂはそれぞれｐ＋拡散層、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄはそれぞれｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層２ｎｃ、２ｐｂ、２ｎｄを接続し、また、２ｎｂ、２ｐａ、２ｎａを接続する。
４ｎ１、４ｎ２はｎ型シリコン柱、４ｐ１、４ｐ２、４ｐ３、４ｐ４はｐ型シリコン柱、５はシリコン柱４ｎ１、４ｎ２、４ｐ１、４ｐ２、４ｐ３、４ｐ４を取り囲むゲート絶縁膜、６はゲート電極、６ａ、６ｂ、６ｃ、６ｄは、それぞれゲート配線である。シリコン柱４ｎ１、４ｎ２の最上部には、それぞれｐ＋拡散層７ｐ１、７ｐ２が不純物注入等により形成され、シリコン柱４ｐ１、４ｐ２、４ｐ３、４ｐ４の最上部には、それぞれｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４が不純物注入等により形成される。８はゲート絶縁膜５を保護するためのシリコン窒化膜、９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４はそれぞれｐ＋拡散層７ｐ１、７ｐ２、ｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４に接続されるシリサイド層、１０ｐ１、１０ｐ２、１０ｎ１、１０ｎ２、１０ｎ３、１０ｎ４は、シリサイド層９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４と第１メタル配線層の配線１３ｃ、１３ｇ、１３ａ、１３ｆ、１３ｅ、１３ｈとをそれぞれ接続するコンタクト、１１ａはゲート配線６ａと第１メタル配線層の配線１３ｂを接続するコンタクト、１１ｂはゲート配線６ｂと第１メタル配線層の配線１３ｄを接続するコンタクト、１１ｃはゲート配線６ｃと第１メタル配線層の配線１３ｉを接続するコンタクト、１１ｄはゲート配線６ｄと第１メタル配線層の配線１３ｊを接続するコンタクトである。
また、１２ａは、下部拡散層２ｎｂ、２ｐａおよび２ｎａを接続するシリサイド３と第１メタル配線層の配線１３ｄを接続するコンタクト、１２ｂは、下部拡散層２ｎｄ、２ｐｂおよび２ｎｃを接続するシリサイド３と第１メタル配線層の配線１３ｂを接続するコンタクトである。
シリコン柱４ｎ１、下部拡散層２ｐａ、上部拡散層７ｐ１、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱４ｎ２、下部拡散層２ｐｂ、上部拡散層７ｐ２、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱４ｐ１、下部拡散層２ｎａ、上部拡散層７ｎ１、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱４ｐ２、下部拡散層２ｎｃ、上部拡散層７ｎ２、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱４ｐ３、下部拡散層２ｎｂ、上部拡散層７ｎ３、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱４ｐ４、下部拡散層２ｎｄ、上部拡散層７ｎ４、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ４を構成する。
また、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極６にはゲート配線６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極６とＮＭＯＳトランジスタＱｎ２のゲート電極６にはゲート配線６ｂが接続され、ＮＭＯＳトランジスタＱｎｎ３のゲート電極６にはゲート配線６ｃが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極６にはゲート配線６ｄが接続される。
下部拡散層２ｐａ、２ｎａ、２ｎｂはシリサイド３を介してＰＭＯＳトランジスタＱｐ１、Ｑｎ１、Ｑｎ３の共通ドレインとなり、コンタクト１２ａを介して第１メタル配線層の配線１３ｄに接続され、さらに、コンタクト１１ｂを介してゲート電極６ｂに接続される。同様に、下部拡散層２ｐｂ、２ｎｃ、２ｎｄはシリサイド３を介してＰＭＯＳトランジスタＱｐ２、Ｑｎ２、Ｑｎ４の共通ドレインとなり、コンタクト１２ｂを介して第１メタル配線層の配線１３ｂに接続され、さらに、コンタクト１１ａを介してゲート電極６ａに接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソースである上部拡散層７ｐ１、７ｐ２は、それぞれシリサイド層９ｐ１、９ｐ２およびコンタクト１０ｐ１、１０ｐ２を介して、それぞれ第１メタル配線１３ｃ、１３ｇに接続され、さらに、コンタクト１４ｐ１、１４ｐ２を介して第２メタル配線層の配線１５ａに接続され、第２メタル配線層の配線１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＱｎ１およびＱｎ２のソースである上部拡散層７ｎ１および７ｎ２は、それぞれシリサイド層９ｎ１、９ｎ２、コンタクト１０ｎ１、１０ｎ２を介して第１メタル配線層の配線１３ａ、１３ｆに接続され、第１メタル配線層の配線１３ａ、１３ｆには基準電源Ｖｓｓが供給される。
ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層７ｎ３は、シリサイド層９ｎ３、コンタクト１０ｎ３を介して第１メタル配線層の配線１３ｅに接続され、さらにコンタクト１４ｎ３を介して第２メタル配線層の配線１５ｂに接続され、第２メタル配線層の配線１５ｂはビット線ＢＬとなる。また、ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層７ｎ４は、シリサイド層９ｎ４、コンタクト１０ｎ４を介して第１メタル配線層の配線１３ｈに接続され、さらにコンタクト１４ｎ４を介して第２メタル配線層の配線１５ｃに接続され、第２メタル配線層の配線１５ｃは反転ビット線ＢＬＢとなる。また、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のゲート電極６は、それぞれゲート配線６ｃ、６ｄに接続される。ゲート配線６ｄは、図１５ｄに示すように、コンタク１１ｄ、第１メタル配線層の配線１３ｊ、コンタクト１４ｂ、第２メタル配線層の配線１５ｅ、コンタクト１６ｂを介して第３メタル配線層の配線１７に接続され、第３メタル配線層の配線１７は、ワード線（行選択信号）ＷＬとなる。同様に、ゲート配線６ｃは、コンタク１１ｃ、第１メタル配線層の配線１３ｉ、コンタクト１４ａ、第２メタル配線層の配線１５ｄ、コンタクト１６ａを介して第３メタル配線層の配線１７に接続される。
以上により、図１５ａに示すように、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を２行３列の最小寸法で図１４におけるＳＲＡＭセルが提供できる。
なお、細線枠で囲まれたブロックＳＲＡＭがユニットセルの単位であり、高さ方向は寸法Ｌｙ１となる。
ＳＧＴを用いたＳＲＡＭは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
本発明は、このＳＧＴの特徴を利用して、微細化されたメモリセルのビット線、あるいは反転ビット線を選択的にデータ線に接続する列選択ゲートデコーダをコンパクトに配置し、面積を最小にした、低価格な半導体装置を提供することが目的である。
さらに、ビット線あるいは反転ビット線の電位の転送効率を最大にするために、列選択ゲートスイッチをＰＭＯＳトランジスタとＮＭＯＳトランジスタを並列に組み合わせた、コンプリメンタリーＭＯＳスイッチ（以下ＣＭＯＳスイッチと称す）を採用することで、低電圧に対応できる効率の良い列選択ゲートデコーダが提供できる。
さらに、本発明は、入力信号あるいは出力信号を選択的に共通ノードへ接続するデコーダ回路を提供することが目的である。
（１）上記の目的を達成する本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
複数の入力あるいは出力信号と、
複数の選択信号と、
前記複数の選択信号と対を成す複数の反転選択信号と、
１つのＮチャネルＭＯＳトランジスタと１つのＰチャネルＭＯＳトランジスタにより構成されるコンプリメンタリーＭＯＳスイッチを複数備え、
前記ＮチャネルＭＯＳトランジスタのソース領域と前記ＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記複数のコンプリメンタリーＭＯＳスイッチの各入力端子となり、
前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記複数のコンプリメンタリーＭＯＳスイッチの各出力端子となり、
前記ＮチャネルＭＯＳトランジスタのゲート電極には、前記複数の選択信号のいずれか１つが入力され、
前記ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の選択信号の反転選択信号のいずれか１つが入力され、
前記複数の入力あるいは出力信号のいずれか１つが、前記複数のコンプリメンタリーＭＯＳスイッチの前記各入力端子に入力され、
前記複数のコンプリメンタリーＭＯＳスイッチの各出力となる前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする。
（２）本発明の好ましい態様では、前記複数の入力あるいは出力信号のいずれか１つが入力され、前記複数の選択信号および対を成す前記複数の反転選択信号のいずれか１つが入力された複数の前記コンプリメンタリーＭＯＳスイッチの出力となる、前記各ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域は、少なくとも２組以上の前記コンプリメンタリーＭＯＳスイッチにおいて、シリコン柱より基板側に配置されたシリサイド層を介して共通接続される。
（３）また、別の態様では、前記複数の入力を供給する入力線あるいは前記出力を供給する出力線と、前記複数の選択信号を供給する複数の選択信号線および前記複数の選択信号と対を成す複数の反転選択信号を供給する反転選択信号線は、直交するように配置される。
（４）さらに、別の態様では、前記複数の入力線あるいは前記複数の出力線と前記複数の選択信号線および対を成す前記複数の反転選択信号線は直交するように配置されるとともに、対を成す前記選択信号線および前記反転選択信号線は、隣接しない。
（５）また、別の態様では、前記複数の入力信号線あるいは出力信号線はビット線であり、
前記選択信号線は列選択線であり、
前記反転選択信号線は反転列選択線であり、
前記複数のコンプリメンタリーＭＯＳスイッチは、列選択ゲートスイッチである。
（６）また、別の態様では、前記ビット線は列方向に延在配置され、
前記列選択線および前記反転列選択線は、前記ビット線とは異なる階層で行方向に配置され、前記コンプリメンタリーＭＯＳスイッチを構成する１対の前記ＮチャネルＭＯＳトランジスタと前記ＰチャネルＭＯＳトランジスタは前記ビット線に沿って列方向に配置される。
（７）別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
第１のビット線と、
第２のビット線と、
第１の列選択信号と
第２の列選択信号と、
前記第１の列選択信号と対を成す第１の反転列選択信号と、
前記第２の列選択信号と対を成す第２の反転列選択信号と、
第１のコンプリメンタリーＭＯＳスイッチを構成する第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタと、
第２のコンプリメンタリーＭＯＳスイッチを構成する第２のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタを備え、
前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となり、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となり、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となり、
前記第１のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択信号が入力され、
前記第１のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選択信号が入力され、
前記第２のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択信号が入力され、
前記第２のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択信号が入力され、
前記第１のビット線が前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子に接続され、
前記第２のビット線が前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子に接続され、
前記第１のコンプリメンタリーＭＯＳスイッチの出力となる前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域と、
前記第２のコンプリメンタリーＭＯＳスイッチの出力となる前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置され、シリサイド層を介して共通接続される。
（８）また、別の態様では、前記第１のビット線と第２のビット線は列方向に延在配置され、
前記第１の列選択信号を供給する第１の列選択線および前記第１の反転列選択信号を供給する第１の反転列選択線と、前記第２の列選択信号を供給する第２の列選択線および前記第２の反転列選択信号を供給する第２の反転列選択線は、前記第１のビット線、前記第２のビット線とは異なる階層で行方向に配置される。
（９）さらに、別の態様では、前記第１のビット線と第２のビット線は列方向に延在配置され、
前記第１の列選択線および前記第１の反転列選択線と、前記第２の列選択線および前記第２の反転列選択線は、前記第１のビット線、第２のビット線とは異なる階層で行方向に配置され、
前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、あるいは前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタは、それぞれ、前記第１のビット線あるいは前記第２のビット線に沿って列方向に配置される。
（１０）また、別の態様では、前記第１のビット線と第２のビット線は列方向に延在配置され、
前記第１の列選択線、前記第１の反転列選択線、前記第２の列選択線および前記第２の反転列選択線は、前記第１のビット線、第２のビット線とは異なる階層で行方向に配置され、
前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第２のＰチャネルＭＯＳトランジスタは、前記第１のビット線あるいはその延長線上に沿って列方向に１列に配置される。
（１１）別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
複数のビット線と、
複数のビット線と対を成す複数の反転ビット線と、
複数の列選択線と、
前記複数の列選択線と対を成す反転列選択線と、
１つのＮチャネルＭＯＳトランジスタと１つのＰチャネルＭＯＳトランジスタにより構成されるコンプリメンタリーＭＯＳスイッチを複数備え、
前記ＮチャネルＭＯＳトランジスタのソース領域と前記ＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記コンプリメンタリーＭＯＳスイッチの入力端子となり、
前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記コンプリメンタリーＭＯＳスイッチの出力端子となり、
前記ＮチャネルＭＯＳトランジスタのゲート電極には、前記複数の列選択線のいずれか１つが接続され、
前記ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の反転列選択線のいずれか１つが接続され、
前記複数のビット線および複数の反転ビット線のそれぞれが、前記複数のコンプリメンタリーＭＯＳスイッチの入力端子に入力され、
前記コンプリメンタリーＭＯＳスイッチの出力となる前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、シリサイド層を介して共通接続される。
（１２）また、別の態様では、前記複数のビット線と複数の反転ビット線は列方向に延在配置され、
前記複数の列選択線および前記複数の反転列選択線は、前記複数のビット線と複数の反転ビット線とは異なる階層で行方向に配置される。
（１３）さらに、別の態様では、前記複数のビット線は少なくとも第１のビット線と第１の反転ビット線を備え、
前記複数の列選択線は少なくとも第１の列選択線と第２の列選択線を備え、
前記複数の反転列選択線は、少なくとも第１の反転列選択線と第２の反転列選択線を備え、
前記第１のビット線と第１の反転ビット線は列方向に延在配置され、
前記第１の列選択線および対を成す前記第１の反転列選択線と、前記第２の列選択線および対を成す前記第２の反転列選択線は、前記第１のビット線、第１の反転ビット線とは異なる階層で行方向に配置され、
前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
前記１対のコンプリメンタリーＭＯＳスイッチを構成する前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、あるいは前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタは、前記第１のビット線あるいは前記第１の反転ビット線に沿って列方向に配置される。
（１４）また、別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
第１のビット線と、
第１の反転ビット線と、
第２のビット線と、
第２の反転ビット線と
第１の列選択線と、
前記第１の列選択線と対を成す第１の反転列選択線と、
第２の列選択線と、
前記第２の列選択線と対を成す第２の反転列選択線と、
第１のコンプリメンタリーＭＯＳスイッチを構成する第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタと、
第２のコンプリメンタリーＭＯＳスイッチを構成する第２のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタと、
第３のコンプリメンタリーＭＯＳスイッチを構成する第３のＮチャネルＭＯＳトランジスタと第３のＰチャネルＭＯＳトランジスタと、
第４のコンプリメンタリーＭＯＳスイッチを構成する第４のＮチャネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトランジスタを備え、
前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となり、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となり、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となり、
前記第３のＮチャネルＭＯＳトランジスタのソース領域と前記第３のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子となり、
前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と前記第３のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となり、
前記第４のＮチャネルＭＯＳトランジスタのソース領域と前記第４のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子となり、
前記第４のＮチャネルＭＯＳトランジスタのドレイン領域と前記第４のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となり、
前記第１のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
前記第１のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選線が接続され、
前記第２のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
前記第２のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選択線が接続され、
前記第３のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
前記第３のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
前記第４のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
前記第４のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
前記第１のビット線が前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子に接続され、
前記第１の反転ビット線が前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子に接続され、
前記第２のビット線が前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子に接続され、
前記第２の反転ビット線が前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子に接続され
前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となる、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となる、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となる、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と前記第３のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となる、前記第４のＮチャネルＭＯＳトランジスタのドレイン領域と前記第４のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続される。
（１５）また、別の態様では、前記第１のビット線、第１の反転ビット線、第２のビット線および第２の反転ビット線は列方向に延在配置され、
前記第１の列選択線および対を成す前記第１の反転列選択線と、前記第２の列選択線および対を成す前記第２の反転列選択線は、前記第１のビット線、前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線とは異なる階層で行方向に配置され、
前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
前記第１のコンプリメンタリーＭＯＳスイッチを構成する前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、第２のコンプリメンタリーＭＯＳスイッチを構成する前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタ、第３のコンプリメンタリーＭＯＳスイッチを構成する前記第３のＮチャネルＭＯＳトランジスタと前記第３のＰチャネルＭＯＳトランジスタおよび第４のコンプリメンタリーＭＯＳスイッチを構成する前記第４のＮチャネルＭＯＳトランジスタと前記第４のＰチャネルＭＯＳトランジスタは、それぞれ前記第１のビット線および前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線に沿って列方向に配置される。
（１６）また、別の態様では、前記第１のビット線、前記第１の反転ビット線、前記第２の反転ビット線、前記第２のビット線の順番に列方向に配置され、
前記第１のコンプリメンタリーＭＯＳスイッチ、前記第２のコンプリメンタリーＭＯＳスイッチ、前記第４のコンプリメンタリーＭＯＳスイッチ、第３のコンプリメンタリーＭＯＳスイッチの順番に配置され、
前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となる前記第２のＮチャネルＭＯＳトランジスタのドレイン領域、前記第２のＰチャネルＭＯＳトランジスタのソース領域、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となる前記第４のＮチャネルＭＯＳトランジスタのドレイン領域おおび前記第４のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続される。
（１７）また、別の態様では、前記第１のビット線、前記第２のビット線、前記第１の反転ビット線、前記第２の反転ビット線の順番に列方向に配置され、
前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となる前記第１のＮチャネルＭＯＳトランジスタのドレイン領域、前記第１のＰチャネルＭＯＳトランジスタのソース領域、前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となる前記第３のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されたシリサイド層を介して共通接続され、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となる前記第２のＮチャネルＭＯＳトランジスタのドレイン領域、前記第２のＰチャネルＭＯＳトランジスタのソース領域、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となる前記第４のＮチャネルＭＯＳトランジスタのドレイン領域および前記第４のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されたシリサイド層を介して共通接続される。
（１８）さらに、別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
第１のビット線と、
第１の反転ビット線と、
第２のビット線と、
第２の反転ビット線と
第１の列選択線と、
前記第１の列選択線と対を成す第１の反転列選択線と、
第２の列選択線と、
前記第２の列選択線と対を成す第２の反転列選択線と、
第１のコンプリメンタリーＭＯＳスイッチを構成する第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタと、
第２のコンプリメンタリーＭＯＳスイッチを構成する第２のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタと、
第３のコンプリメンタリーＭＯＳスイッチを構成する第３のＮチャネルＭＯＳトランジスタと第３のＰチャネルＭＯＳトランジスタと、
第４のコンプリメンタリーＭＯＳスイッチを構成する第４のＮチャネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトランジスタを備え、
前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となり、
前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となり、
前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となり、
前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となり、
前記第３のＮチャネルＭＯＳトランジスタのソース領域と前記第３のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子となり、
前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と前記第３のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となり、
前記第４のＮチャネルＭＯＳトランジスタのソース領域と前記第４のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子となり、
前記第４のＮチャネルＭＯＳトランジスタのドレイン領域と前記第４のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となり、
前記第１のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
前記第１のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選線が接続され、
前記第２のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
前記第２のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選択線が接続され、
前記第３のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
前記第３のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
前記第４のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
前記第４のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
前記第１のビット線が前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子に接続され、
前記第１の反転ビット線が前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子に接続され、
前記第２のビット線が前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子に接続され、
前記第２の反転ビット線が前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子に接続され
前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となる、前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となる、前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子となる、前記第３のＮチャネルＭＯＳトランジスタのソース領域と前記第３のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子となる、前記第４のＮチャネルＭＯＳトランジスタのソース領域と前記第４のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続される。
（１９）また、別の態様では、前記第１のビット線、第１の反転ビット線、第２のビット線および第２の反転ビット線は列方向に延在配置され、
前記第１の列選択線および対を成す前記第１の反転列選択線と、前記第２の列選択線および対を成す前記第２の反転列選択線は、前記第１のビット線、前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線とは異なる階層で行方向に配置され、
前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
前記第１のコンプリメンタリーＭＯＳスイッチを構成する前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、第２のコンプリメンタリーＭＯＳスイッチを構成する前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタ、第３のコンプリメンタリーＭＯＳスイッチを構成する前記第３のＮチャネルＭＯＳトランジスタと前記第３のＰチャネルＭＯＳトランジスタおよび第４のコンプリメンタリーＭＯＳスイッチを構成する前記第４のＮチャネルＭＯＳトランジスタと前記第４のＰチャネルＭＯＳトランジスタは、それぞれ前記第１のビット線および前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線に沿って列方向に配置される。
本発明の列選択ゲートデコーダの実施例を示す等価回路図である。 本発明の実施例１の列選択ゲートデコーダの平面図である。 本発明の実施例１の列選択ゲートデコーダの平面図である。 本発明の実施例１の列選択ゲートデコーダの平面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの平面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の実施例１の列選択ゲートデコーダの断面図である。 本発明の列選択ゲートデコーダの実施例を示す等価回路図である。 本発明の実施例２の列選択ゲートデコーダの平面図である。 本発明の実施例２の列選択ゲートデコーダの平面図である。 本発明の実施例２の列選択ゲートデコーダの平面図ある。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例２の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの平面図である。 本発明の実施例３の列選択ゲートデコーダの平面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の実施例３の列選択ゲートデコーダの断面図である。 本発明の列選択ゲートデコーダの実施例を示す等価回路図である。 本発明の実施例４の列選択ゲートデコーダの平面図である。 本発明の実施例４の列選択ゲートデコーダの平面図である。 本発明の実施例４の列選択ゲートデコーダの平面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの平面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明の実施例４の列選択ゲートデコーダの断面図である。 本発明のさらに別な実施例を示す等価回路図である。 本発明の実施例５の列選択ゲートデコーダの平面図である。 本発明の実施例５の列選択ゲートデコーダの平面図である。 インバータの等価回路図である。 ＳＧＴによるインバータの平面図である。 ＳＧＴによるインバータの断面図である。 本発明の実施例を示す半導体記憶装置の等価回路である。 ＳＧＴを用いたマスクＲＯＭの平面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 ＳＧＴを用いたマスクＲＯＭの断面図である。 本発明の実施例を示す半導体記憶装置の等価回路である。 ＳＧＴを用いた従来のＳＲＡＭの平面図である。 ＳＧＴを用いた従来のＳＲＡＭの断面図である。 ＳＧＴを用いた従来のＳＲＡＭの断面図である。 ＳＧＴを用いた従来のＳＲＡＭの断面図である。
（本発明に適用する等価回路）
図１に本発明に適用する列選択ゲートデコーダの等価回路４００を示す。
ＹＡｎｊ（ｊ＝０～３）、ＹＡｐｊ、ＹＢｎｋ（ｋ＝０～１）、ＹＢｐｋは、それぞれ図１２における列デコーダ３００Ａ、３００Ｂから出力される列選択信号である。
列選択ゲートスイッチとなる第１のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ０は、ソースがビット線ＢＬ０に接続され、ゲートに列選択信号ＹＡｎ０が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ０は、ドレインがビット線ＢＬ０に接続され、ゲートに反転列選択信号ＹＡｐ０が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第２のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ１は、ソースがビット線ＢＬ１に接続され、ゲートに列選択信号ＹＡｎ１が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ１は、ドレインがビット線ＢＬ１に接続され、ゲートに反転列選択信号ＹＡｐ１が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第３のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ２は、ソースがビット線ＢＬ２に接続され、ゲートに列選択信号ＹＡｎ２が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ２は、ドレインがビット線ＢＬ２に接続され、ゲートに反転列選択信号ＹＡｐ２が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第４のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ３は、ソースがビット線ＢＬ３に接続され、ゲートに列選択信号ＹＡｎ３が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ３は、ドレインがビット線ＢＬ３に接続され、ゲートに反転列選択信号ＹＡｐ３が入力され、ソースが共通ノードＮ１に接続される。
また、列選択ゲートスイッチとなるＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＢＧｎ０は、ソースが共通ノードＮ１に接続され、ゲートに列選択信号ＹＢｎ０が入力され、ドレインが共通ノードＮ３（すなわちデータ線ＤＬ）に接続され、ＰＭＯＳトランジスタＢＧｐ０は、ドレインが共通ノードＮ１に接続され、ゲートに反転列選択信号ＹＢｐ０が入力され、ソースが共通ノードＮ３に接続される。
同様に、ＮＭＯＳトランジスタＡＧｎ４、ＡＧｎ５、ＡＧｎ６、ＡＧｎ７は、それぞれビット線ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７と共通ノードＮ２の間に設置され、ゲートには、列選択信号ＹＡｎ０、ＹＡｎ１、ＹＡｎ２、ＹＡｎ３が入力される。
また、ＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７は、それぞれビット線ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７と共通ノードＮ２の間に設置され、ゲートには、反転列選択信号ＹＡｐ０、ＹＡｐ１、ＹＡｐ２、ＹＡｐ３が入力される。
また、ＮＭＯＳトランジスタＢＧｎ１は共通ノードＮ２と共通ノードＮ３（すなわちデータ線ＤＬ）との間に設置され、ゲートには列選択信号ＹＢｎ１が接続される。
ＰＭＯＳトランジスタＢＧｐ１は共通ノードＮ２と共通ノードＮ３（すなわちデータ線ＤＬ）との間に設置され、ゲートには反転列選択信号ＹＢｐ１が接続される。
なお、ＮＭＯＳトランジスタＡＧｎｊ、ＰＭＯＳトランジスタＡＧｐｊ（ｊ＝０～３）により構成されるＣＭＯＳスイッチ（トランスファースイッチ）は、双方向に電流が流れるので、ドレインとソースは動作状態により逆になることがある。本実施例では、データ線ＤＬからビット線へ電流が流れるときを想定して、ＮＭＯＳトランジスタのソースあるいはＰＭＯＳトランジスタのドレインをビット線に接続することを定義した。当然、逆の接続に定義することも、本発明に含まれる。
（実施例１）
本発明に図１の等価回路を適用した実施例として、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ、図２ｇ、図２ｈ、図２ｉ、図２ｊ、図２ｋおよび図２ｌに、実施例１を示す。図２ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図２ｂは、図２ａにおける下部拡散層およびトランジスタのみを示した平面図、図２ｃは、図２ａにおけるコンタクトおよび第１メタル配線層の配線のみを示した平面図、図２ｄは、図２ａにおけるカットラインＡ－Ａ’に沿った断面図、図２ｅは、図２ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２ｆは、図２ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２ｇは、図２ａにおけるカットラインＤ－Ｄ’に沿った断面図、図２ｈは、図２ａにおけるカットラインＥ－Ｅ’に沿った断面図、図２ｉは、図２ａにおけるカットラインＦ－Ｆ’に沿った断面図、図２ｊは、図２ａにおけるカットラインＧ－Ｇ’に沿った断面図、図２ｋは、図２ａにおけるカットラインＨ－Ｈ’に沿った断面図、図２ｌは、図２ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
図２ａにおいて、ビット線ＢＬ０～ＢＬ７が図の縦方向に、それぞれ第１メタル配線層の配線により延在配置される。また、列選択信号ＹＡｎ０～ＹＡｎ３、ＹＡｐ０～ＹＡｐ３、ＹＢｎ０、ＹＢｐ０、ＹＢｎ１およびＹＢｐ１が第２メタル配線層の配線により図の横方向に延在配置される。第１メタル配線層の配線により構成されるビット線ＢＬ０～ＢＬ７と、第２メタル配線層の配線により構成される列選択線ＹＡｎ０～ＹＡｎ３および反転列選択線ＹＡｐ０～ＹＡｐ３の交差する箇所に、それぞれＮＭＯＳトランジスタＡＧｎ０～ＡＧｎ７およびＰＭＯＳトランジスタＡＧｐ０～ＡＧｐ７が配置される。
ここで、本発明の大きな特徴は、後述するように、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧｎ０，ＡＧｎ１、ＡＧｎ２、ＡＧｎ３のドレイン、ＰＭＯＳトランジスタＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３のソースおよびＮＭＯＳトランジスタＢＧｎ０のソース、ＰＭＯＳトランジスタＢＧｐ０のドレインがそれぞれ下部拡散層およびシリサイド層により共通接続され、また、列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧｎ４、ＡＧｎ５、ＡＧｎ６、ＡＧｎ７のドレイン、ＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７のソースおよびＮＭＯＳトランジスタＢＧｎ１のソース、ＰＭＯＳトランジスタＢＧｐ１のドレインがそれぞれ下部拡散層およびシリサイド層により共通接続されることにより、面積縮小が達成されることである。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ、図２ｇ、図２ｈ、図２ｉ、図２ｊ、図２ｋおよび図２ｌにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、２００番台の対応する記号で示してある。
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅ、図２ｆ、図２ｇ、図２ｈ、図２ｉ、図２ｊ、図２ｋおよび図２ｌにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｄ、２０２ｎｅ、２０２ｎｆ、２０２ｐａ、２０２ｐｂ、２０２ｐｃおよび２０２ｐｄが形成される。この平面状シリコン層２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｂ、２０２ｎｅ、２０２ｎｆおよび平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｐｃ、２０２ｐｄは不純物注入等により、それぞれｎ＋拡散層あるいはｐ＋拡散層が構成される。２０３は、平面状シリコン層（２０２ｎａ、２０２ｎｂ、２０２ｎｃ、２０２ｎｄ、２０２ｎｅ、２０２ｎｆ、２０２ｐａ、２０２ｐｂ、２０２ｐｃおよび２０２ｐｄ）の表面に形成されるシリサイド層である。
２０４ＡＧｐ０、２０４ＡＧｐ１、２０４ＡＧｐ２、２０４ＡＧｐ３、２０４ＡＧｐ４、２０４ＡＧｐ５、２０４ＡＧｐ６、２０４ＡＧｐ７、２０４ＢＧｐ０、２０４ＢＧｐ１はｐ型シリコン柱、２０４ＡＧｎ０、２０４ＡＧｎ１、２０４ＡＧｎ２、２０４ＡＧｎ３、２０４ＡＧｎ４、２０４ＡＧｎ５、２０４ＡＧｎ６、２０４ＡＧｎ７、２０４ＢＧｎ０、２０４ＢＧｎ１はｎ型シリコン柱、２０５はシリコン柱２０４ＡＧｐ０、２０４ＡＧｐ１、２０４ＡＧｐ２、２０４ＡＧｐ３、２０４ＡＧｐ４、２０４ＡＧｐ５、２０４ＡＧｐ６、２０４ＡＧｐ７、２０４ＢＧｐ０、２０４ＢＧｐ１、２０４ＡＧｎ０、２０４ＡＧｎ１、２０４ＡＧｎ２、２０４ＡＧｎ３、２０４ＡＧｎ４、２０４ＡＧｎ５、２０４ＡＧｎ６、２０４ＡＧｎ７、２０４ＢＧｎ０、２０４ＢＧｎ１を取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊ、２０６ｋ、２０６ｌ、２０６ｍ、２０６ｎ、２０６ｐ、２０６ｑ、２０６ｒ、２０６ｓ、２０６ｔおよび２０６ｕは、それぞれゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、２０６ｉ、２０６ｊ、２０６ｋ、２０６ｌ、２０６ｍ、２０６ｎ、２０６ｐ、２０６ｑ、２０６ｒ、２０６ｓ、２０６ｔおよび２０６ｕの下にも形成される。
シリコン柱２０４ＡＧｐ０、２０４ＡＧｐ１、２０４ＡＧｐ２、２０４ＡＧｐ３、２０４ＡＧｐ４、２０４ＡＧｐ５、２０４ＡＧｐ６、２０４ＡＧｐ７、２０４ＢＧｐ０、２０４ＢＧｐ１の最上部には、それぞれｎ＋拡散層２０７ＡＧｎ０、２０７ＡＧｎ１、２０７ＡＧｎ２、２０７ＡＧｎ３、２０７ＡＧｎ４、２０７ＡＧｎ５、２０７ＡＧｎ６、２０７ＡＧｎ７、２０７ＢＧｎ０、２０７ＢＧｎ１が不純物注入等により形成され、シリコン柱２０４ＡＧｎ０、２０４ＡＧｎ１、２０４ＡＧｎ２、２０４ＡＧｎ３、２０４ＡＧｎ４、２０４ＡＧｎ５、２０４ＡＧｎ６、２０４ＡＧｎ７、２０４ＢＧｎ０、２０４ＢＧｎ１の最上部には、それぞれｐ＋拡散層２０７ＡＧｐ０、２０７ＡＧｐ１、２０７ＡＧｐ２、２０７ＡＧｐ３、２０７ＡＧｐ４、２０７ＡＧｐ５、２０７ＡＧｐ６、２０７ＡＧｐ７、２０７ＢＧｐ０、２０７ＢＧｐ１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜である。
２０９ＡＧｎ０、２０９ＡＧｎ１、２０９ＡＧｎ２、２０９ＡＧｎ３、２０９ＡＧｎ４、２０９ＡＧｎ５、２０９ＡＧｎ６、２０９ＡＧｎ７、２０９ＢＧｎ０、２０９ＢＧｎ１はそれぞれｎ＋拡散層２０７ＡＧｎ０、２０７ＡＧｎ１、２０７ＡＧｎ２、２０７ＡＧｎ３、２０７ＡＧｎ４、２０７ＡＧｎ５、２０７ＡＧｎ６、２０７ＡＧｎ７、２０７ＢＧｎ０、２０７ＢＧｎ１に接続されるシリサイド層、２０９ＡＧｐ０、２０９ＡＧｐ１、２０９ＡＧｐ２、２０９ＡＧｐ３、２０９ＡＧｐ４、２０９ＡＧｐ５、２０９ＡＧｐ６、２０９ＡＧｐ７、２０９ＢＧｐ０、２０９ＢＧｐ１はそれぞれｐ＋拡散層２０７ＡＧｐ０、２０７ＡＧｐ１、２０７ＡＧｐ２、２０７ＡＧｐ３、２０７ＡＧｐ４、２０７ＡＧｐ５、２０７ＡＧｐ６、２０７ＡＧｐ７、２０７ＢＧｐ０、２０７ＢＧｐ１に接続されるシリサイド層である。
２１０ＡＧｎ０、２１０ＡＧｎ１、２１０ＡＧｎ２、２１０ＡＧｎ３、２１０ＡＧｎ４、２１０ＡＧｎ５、２１０ＡＧｎ６、２１０ＡＧｎ７、２１０ＢＧｎ０、２１０ＢＧｎ１、２１０ＡＧｐ０、２１０ＡＧｐ１、２１０ＡＧｐ２、２１０ＡＧｐ３、２１０ＡＧｐ４、２１０ＡＧｐ５、２１０ＡＧｐ６、２１０ＡＧｐ７、２１０ＢＧｐ０、２１０ＢＧｐ１は、それぞれシリサイド層２０９ＡＧｎ０、２０９ＡＧｎ１、２０９ＡＧｎ２、２０９ＡＧｎ３、２０９ＡＧｎ４、２０９ＡＧｎ５、２０９ＡＧｎ６、２０９ＡＧｎ７、２０９ＢＧｎ０、２０９ＢＧｎ１、２０９ＡＧｐ０、２０９ＡＧｐ１、２０９ＡＧｐ２、２０９ＡＧｐ３、２０９ＡＧｐ４、２０９ＡＧｐ５、２０９ＡＧｐ６、２０９ＡＧｐ７、２０９ＢＧｐ０、２０９ＢＧｐ１と第１メタル配線層の配線１１３Ｂ０、１１３Ｂ２、１１３Ｂ１、１１３Ｂ３、１１３Ｂ４、１１３Ｂ６、１１３Ｂ５、１１３Ｂ７、２１３ｖ、２１３ｖ、１１３Ｂ０、１１３Ｂ２、１１３Ｂ１、１１３Ｂ３、１１３Ｂ４、１１３Ｂ６、１１３Ｂ５、１１３Ｂ７、２１３ｖ、２１３ｖ、を接続するコンタクトである。
２１１ａはゲート配線２０６ａと第１メタル配線層の配線２１３ａを接続するコンタクト、２１１ｂはゲート配線２０６ｂと第１メタル配線層の配線２１３ｂを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線層の配線２１３ｃを接続するコンタクト、２１１ｄはゲート配線２０６ｄと第１メタル配線層の配線２１３ｄを接続するコンタクト、２１１ｅはゲート配線２０６ｅと第１メタル配線層の配線２１３ｅを接続するコンタクト、２１１ｆはゲート配線２０６ｆと第１メタル配線層の配線２１３ｆを接続するコンタクト、２１１ｇはゲート配線２０６ｇと第１メタル配線層の配線２１３ｇを接続するコンタクト、２１１ｈはゲート配線２０６ｈと第１メタル配線層の配線２１３ｈを接続するコンタクト、２１１ｉはゲート配線２０６ｉと第１メタル配線層の配線２１３ｉを接続するコンタクト、２１１ｊはゲート配線２０６ｊと第１メタル配線層の配線２１３ｊを接続するコンタクト２１１ｋはゲート配線２０６ｋと第１メタル配線層の配線２１３ｋを接続するコンタクト、２１１ｌはゲート配線２０６ｌと第１メタル配線層の配線２１３ｌを接続するコンタクト、２１１ｍはゲート配線２０６ｍと第１メタル配線層の配線２１３ｍを接続するコンタクト、２１１ｎはゲート配線２０６ｎと第１メタル配線層の配線２１３ｎを接続するコンタクト、２１１ｐはゲート配線２０６ｐと第１メタル配線層の配線２１３ｐを接続するコンタクト、２１１ｑはゲート配線２０６ｑと第１メタル配線層の配線２１３ｑを接続するコンタクト、２１１ｒはゲート配線２０６ｒと第１メタル配線層の配線２１３ｒを接続するコンタクト、２１１ｓはゲート配線２０６ｓと第１メタル配線層の配線２１３ｓを接続するコンタクト、２１１ｔはゲート配線２０６ｔと第１メタル配線層の配線２１３ｔを接続するコンタクト、２１１ｕはゲート配線２０６ｕと第１メタル配線層の配線２１３ｕを接続するコンタクトである。
２１４ａは第１メタル配線層の配線２１３ａと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｂは第１メタル配線層の配線２１３ｂと第２メタル配線層の配線２１５ｂを接続するコンタクト、２１４ｃは第１メタル配線層の配線２１３ｃと第２メタル配線層の配線２１５ｃを接続するコンタクト、２１４ｄは第１メタル配線層の配線２１３ｄと第２メタル配線層の配線２１５ｄを接続するコンタクト、２１４ｅは第１メタル配線層の配線２１３ｅと第２メタル配線層の配線２１５ｅを接続するコンタクト、２１４ｆは第１メタル配線層の配線２１３ｆと第２メタル配線層の配線２１５ｆを接続するコンタクト、２１４ｇは第１メタル配線層の配線２１３ｇと第２メタル配線層の配線２１５ｇを接続するコンタクト、２１４ｈは第１メタル配線層の配線２１３ｈと第２メタル配線層の配線２１５ｈを接続するコンタクト、２１４ｉは第１メタル配線層の配線２１３ｉと第２メタル配線層の配線２１５ａを接続するコンタクト、２１４ｊは第１メタル配線層の配線２１３ｊと第２メタル配線層の配線２１５ｂを接続するコンタクト、２１４ｋは第１メタル配線層の配線２１３ｋと第２メタル配線層の配線２１５ｃを接続するコンタクト、２１４ｌは第１メタル配線層の配線２１３ｌと第２メタル配線層の配線２１５ｄを接続するコンタクト、２１４ｍは第１メタル配線層の配線２１３ｍと第２メタル配線層の配線２１５ｅを接続するコンタクト、２１４ｎは第１メタル配線層の配線２１３ｎと第２メタル配線層の配線２１５ｆを接続するコンタクト、２１４ｐは第１メタル配線層の配線２１３ｐと第２メタル配線層の配線２１５ｇを接続するコンタクト、２１４ｑは第１メタル配線層の配線２１３ｑと第２メタル配線層の配線２１５ｈを接続するコンタクト、２１４ｒは第１メタル配線層の配線２１３ｒと第２メタル配線層の配線２１５ｒを接続するコンタクト、２１４ｓは第１メタル配線層の配線２１３ｓと第２メタル配線層の配線２１５ｓを接続するコンタクト、２１４ｔは第１メタル配線層の配線２１３ｔと第２メタル配線層の配線２１５ｔを接続するコンタクト、２１４ｕは第１メタル配線層の配線２１３ｕと第２メタル配線層の配線２１５ｕを接続するコンタクトである。
シリコン柱２０４ＡＧｐ０、下部拡散層２０２ｎａ、上部拡散層２０７ＡＧｎ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ０を構成し、シリコン柱２０４ＡＧｐ１、下部拡散層２０２ｎｂ、上部拡散層２０７ＡＧｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ１を構成し、シリコン柱２０４ＡＧｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ＡＧｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ２を構成し、シリコン柱２０４ＡＧｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ＡＧｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ３を構成し、シリコン柱２０４ＡＧｐ４、下部拡散層２０２ｎｄ、上部拡散層２０７ＡＧｎ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ４を構成し、シリコン柱２０４ＡＧｐ５、下部拡散層２０２ｎｅ、上部拡散層２０７ＡＧｎ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ５を構成し、シリコン柱２０４ＡＧｐ６、下部拡散層２０２ｎｄ、上部拡散層２０７ＡＧｎ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ６を構成し、シリコン柱２０４ＡＧｐ７、下部拡散層２０２ｎｅ、上部拡散層２０７ＡＧｎ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＡＧｎ７を構成し、シリコン柱２０４ＢＧｐ０、下部拡散層２０２ｎｃ、上部拡散層２０７ＢＧｎ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧｎ０を構成し、シリコン柱２０４ＢＧｐ１、下部拡散層２０２ｎｆ、上部拡散層２０７ＢＧｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＢＧｎ１を構成する。
シリコン柱２０４ＡＧｎ０、下部拡散層２０２ｐａ、上部拡散層２０７ＡＧｐ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ０を構成し、シリコン柱２０４ＡＧｎ１、下部拡散層２０２ｐｂ、上部拡散層２０７ＡＧｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ１を構成し、シリコン柱２０４ＡＧｎ２、下部拡散層２０２ｐａ、上部拡散層２０７ＡＧｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ２を構成し、シリコン柱２０４ＡＧｎ３、下部拡散層２０２ｐｂ、上部拡散層２０７ＡＧｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ３を構成し、シリコン柱２０４ＡＧｎ４、下部拡散層２０２ｐｃ、上部拡散層２０７ＡＧｐ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ４を構成し、シリコン柱２０４ＡＧｎ５、下部拡散層２０２ｐｄ、上部拡散層２０７ＡＧｐ５、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ５を構成し、シリコン柱２０４ＡＧｎ６、下部拡散層２０２ｐｃ、上部拡散層２０７ＡＧｐ６、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ６を構成し、シリコン柱２０４ＡＧｎ７、下部拡散層２０２ｐｄ、上部拡散層２０７ＡＧｐ７、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＡＧｐ７を構成し、シリコン柱２０４ＢＧｎ０、下部拡散層２０２ｐｂ、上部拡散層２０７ＢＧｐ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＢＧｐ０を構成し、シリコン柱２０４ＢＧｎ１、下部拡散層２０２ｐｄ、上部拡散層２０７ＢＧｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＢＧｐ１を構成する。
ＮＭＯＳトランジスタＡＧｎ０のゲート電極２０６にはゲート配線２０６ａが接続され、ＮＭＯＳトランジスタＡＧｎ１のゲート電極２０６にはゲート配線２０６ｃが接続され、ＮＭＯＳトランジスタＡＧｎ２のゲート電極２０６にはゲート配線２０６ｅが接続され、ＮＭＯＳトランジスタＡＧｎ３のゲート電極２０６にはゲート配線２０６ｇが接続され、ＮＭＯＳトランジスタＡＧｎ４のゲート電極２０６にはゲート配線２０６ｉが接続され、ＮＭＯＳトランジスタＡＧｎ５のゲート電極２０６にはゲート配線２０６ｋが接続され、ＮＭＯＳトランジスタＡＧｎ６のゲート電極２０６にはゲート配線２０６ｍが接続され、ＮＭＯＳトランジスタＡＧｎ７のゲート電極２０６にはゲート配線２０６ｐが接続され、ＮＭＯＳトランジスタＢＧｎ０のゲート電極２０６にはゲート配線２０６ｒが接続され、ＮＭＯＳトランジスタＢＧｎ１のゲート電極２０６にはゲート配線２０６ｔが接続される。
ＰＭＯＳトランジスタＡＧｐ０のゲート電極２０６にはゲート配線２０６ｂが接続され、ＰＭＯＳトランジスタＡＧｐ１のゲート電極２０６にはゲート配線２０６ｄが接続され、ＰＭＯＳトランジスタＡＧｐ２のゲート電極２０６にはゲート配線２０６ｆが接続され、ＰＭＯＳトランジスタＡＧｐ３のゲート電極２０６にはゲート配線２０６ｈが接続され、ＰＭＯＳトランジスタＡＧｐ４のゲート電極２０６にはゲート配線２０６ｊが接続され、ＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６にはゲート配線２０６ｌが接続され、ＰＭＯＳトランジスタＡＧｐ６のゲート電極２０６にはゲート配線２０６ｎが接続され、ＰＭＯＳトランジスタＡＧｐ７のゲート電極２０６にはゲート配線２０６ｑが接続され、ＰＭＯＳトランジスタＢＧｐ０のゲート電極２０６にはゲート配線２０６ｓが接続され、ＰＭＯＳトランジスタＢＧｐ１のゲート電極２０６にはゲート配線２０６ｕが接続される。
図２ｂに示すように、下部拡散層２０２ｎａ、２０２ｐａ、２０２ｎｂ、２０２ｐｂ、２０２ｎｃは、シリサイド２０３を介してＮＭＯＳトランジスタＡＧｎ０、ＡＧｎ１、ＡＧｎ２、ＡＧｎ３の共通ドレイン、ＰＭＯＳトランジスタＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３の共通ソースを接続し、さらに、ＮＭＯＳトランジスタＢＧｎ０のソースである下部拡散層、ＰＭＯＳトランジスタＢＧｐ０のドレインである下部拡散層と共通接続される。
また、ＮＭＯＳトランジスタＢＧｎ０のドレインである上部ｎ＋拡散層２０７ＢＧｎ０は、シリサイド層２０９ＢＧｎ０およびコンタクト２１０ＢＧｎ０を介して第１メタル配線層の配線２１３ｖに接続され、ＰＭＯＳトランジスタＢＧｐ０のソースである上部ｐ＋拡散層２０７ＢＧｐ０は、シリサイド層２０９ＢＧｐ０およびコンタクト２１０ＢＧｐ０を介して第１メタル配線層の配線２１３ｖに接続される。ここで、第１メタル配線層の配線２１３ｖは、データ線ＤＬに接続される。
同様に、下部拡散層２０２ｎｄ、２０２ｐｃ、２０２ｎｅ、２０２ｐｄ、２０２ｎｆは、シリサイド２０３を介してＮＭＯＳトランジスタＡＧｎ４、ＡＧｎ５、ＡＧｎ６、ＡＧｎ７の共通ドレイン、ＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７の共通ソースを接続し、さらに、ＮＭＯＳトランジスタＢＧｎ１のソースである下部拡散層、ＰＭＯＳトランジスタＢＧｐ１のドレインである下部拡散層と共通接続される。
また、ＮＭＯＳトランジスタＢＧｎ１のドレインであるｎ＋拡散層２０７ＢＧｎ１は、シリサイド層２０９ＢＧｎ１およびコンタクト２１０ＢＧｎ１を介して第１メタル配線層の配線２１３ｖに接続され、ＰＭＯＳトランジスタＢＧｐ１のソースであるｐ＋拡散層２０７ＢＧｐ１は、シリサイド層２０９ＢＧｐ１およびコンタクト２１０ＢＧｐ１を介して第１メタル配線層の配線２１３ｖに接続される。
ＮＭＯＳトランジスタＡＧｎ０のソースとなる上部拡散層２０７ＡＧｎ０は、シリサイド層２０９ＡＧｎ０およびコンタクト２１０ＡＧｎ０を介して第１メタル配線層の配線１１３Ｂ０と接続され、１１３Ｂ０はビット線ＢＬ０となる。ＮＭＯＳトランジスタＡＧｎ１のソースとなる上部拡散層２０７ＡＧｎ１は、シリサイド層２０９ＡＧｎ１およびコンタクト２１０ＡＧｎ１を介して第１メタル配線層の配線１１３Ｂ１と接続され、１１３Ｂ１はビット線ＢＬ１となる。ＮＭＯＳトランジスタＡＧｎ２のソースとなる上部拡散層２０７ＡＧｎ２は、シリサイド層２０９ＡＧｎ２およびコンタクト２１０ＡＧｎ２を介して第１メタル配線層の配線１１３Ｂ２と接続され、１１３Ｂ２はビット線ＢＬ２となる。ＮＭＯＳトランジスタＡＧｎ３のソースとなる上部拡散層２０７ＡＧｎ３は、シリサイド層２０９ＡＧｎ３およびコンタクト２１０ＡＧｎ３を介して第１メタル配線層の配線１１３Ｂ３と接続され、１１３Ｂ３はビット線ＢＬ３となる。ＮＭＯＳトランジスタＡＧｎ４のソースとなる上部拡散層２０７ＡＧｎ４は、シリサイド層２０９ＡＧｎ４およびコンタクト２１０ＡＧｎ４を介して第１メタル配線層の配線１１３Ｂ４と接続され、１１３Ｂ４はビット線ＢＬ４となる。ＮＭＯＳトランジスタＡＧｎ５のソースとなる上部拡散層２０７ＡＧｎ５は、シリサイド層２０９ＡＧｎ５およびコンタクト２１０ＡＧｎ５を介して第１メタル配線層の配線１１３Ｂ５と接続され、１１３Ｂ５はビット線ＢＬ５となる。ＮＭＯＳトランジスタＡＧｎ６のソースとなる上部拡散層２０７ＡＧｎ６は、シリサイド層２０９ＡＧｎ６およびコンタクト２１０ＡＧｎ６を介して第１メタル配線層の配線１１３Ｂ６と接続され、１１３Ｂ６はビット線ＢＬ６となる。ＮＭＯＳトランジスタＡＧｎ７のソースとなる上部拡散層２０７ＡＧｎ７は、シリサイド層２０９ＡＧｎ７およびコンタクト２１０ＡＧｎ７を介して第１メタル配線層の配線１１３Ｂ７と接続され、１１３Ｂ７はビット線ＢＬ７となる。ここで、第１メタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７は図２ａにおいて縦方向に延在配置される。
列選択信号ＹＡｎ０を供給する第２メタル配線層の配線２１５ａは、図２ａの横方向に延在し、コンタクト２１４ａ、第１メタル配線層の配線２１３ａ、コンタクト２１１ａを介してゲート配線２０６ａに接続され、ゲート配線２０６ａはＮＭＯＳトランジスタＡＧｎ０のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ａは、コンタクト２１４ｉ、第１メタル配線層の配線２１３ｉ、コンタクト２１１ｉを介してゲート配線２０６ｉに接続され、ゲート配線２０６ｉはＮＭＯＳトランジスタＡＧｎ４のゲート電極２０６に接続される。
反転列選択信号ＹＡｐ０を供給する第２メタル配線層の配線２１５ｂは、図２ａの横方向に延在し、コンタクト２１４ｂ、第１メタル配線２１３ｂ、コンタクト２１１ｂを介してゲート配線２０６ｂに接続され、ゲート配線２０６ｂはＰＭＯＳトランジスタＡＧｐ０のゲート電極２０６に接続される。さらに、第２メタル配線２１５ｂは、コンタクト２１４ｊ、第１メタル配線２１３ｊ、コンタクト２１１ｊを介してゲート配線２０６ｊに接続され、ゲート配線２０６ｊはＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６に接続される。
列選択信号ＹＡｎ１を供給する第２メタル配線層の配線２１５ｃは、図２ａの横方向に延在し、コンタクト２１４ｃ、第１メタル配線層の配線２１３ｃ、コンタクト２１１ｃを介してゲート配線２０６ｃに接続され、ゲート配線２０６ｃはＮＭＯＳトランジスタＡＧｎ１のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ｃは、コンタクト２１４ｋ、第１メタル配線層の配線２１３ｋ、コンタクト２１１ｋを介してゲート配線２０６ｋに接続され、ゲート配線２０６ｋはＮＭＯＳトランジスタＡＧｎ５のゲート電極２０６に接続される。
反転列選択信号ＹＡｐ１を供給する第２メタル配線層の配線２１５ｄは、図２ａの横方向に延在し、コンタクト２１４ｄ、第１メタル配線層の配線２１３ｄ、コンタクト２１１ｄを介してゲート配線２０６ｄに接続され、ゲート配線２０６ｄはＰＭＯＳトランジスタＡＧｐ１のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ｄは、コンタクト２１４ｌ、第１メタル配線層の配線２１３ｌ、コンタクト２１１ｌを介してゲート配線２０６ｌに接続され、ゲート配線２０６ｌはＰＭＯＳトランジスタＡＧｐ５のゲート電極２０６に接続される。
列選択信号ＹＡｎ２を供給する第２メタル配線層の配線２１５ｅは、図２ａの横方向に延在し、コンタクト２１４ｅ、第１メタル配線層の配線２１３ｅ、コンタクト２１１ｅを介してゲート配線２０６ｅに接続され、ゲート配線２０６ｅはＮＭＯＳトランジスタＡＧｎ２のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ｅは、コンタクト２１４ｍ、第１メタル配線層の配線２１３ｍ、コンタクト２１１ｍを介してゲート配線２０６ｍに接続され、ゲート配線２０６ｍはＮＭＯＳトランジスタＡＧｎ６のゲート電極２０６に接続される。
反転列選択信号ＹＡｐ２を供給する第２メタル配線層の配線２１５ｆは、図２ａの横方向に延在し、コンタクト２１４ｆ、第１メタル配線層の配線２１３ｆ、コンタクト２１１ｆを介してゲート配線２０６ｆに接続され、ゲート配線２０６ｆはＰＭＯＳトランジスタＡＧｐ２のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ｆは、コンタクト２１４ｎ、第１メタル配線層の配線２１３ｎ、コンタクト２１１ｎを介してゲート配線２０６ｎに接続され、ゲート配線２０６ｎはＰＭＯＳトランジスタＡＧｐ６のゲート電極２０６に接続される。
列選択信号ＹＡｎ３を供給する第２メタル配線層の配線２１５ｇは、図２ａの横方向に延在し、コンタクト２１４ｇ、第１メタル配線層の配線２１３ｇ、コンタクト２１１ｇを介してゲート配線２０６ｇに接続され、ゲート配線２０６ｇはＮＭＯＳトランジスタＡＧｎ３のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ｇは、コンタクト２１４ｐ、第１メタル配線層の配線２１３ｐ、コンタクト２１１ｐを介してゲート配線２０６ｐに接続され、ゲート配線２０６ｐはＮＭＯＳトランジスタＡＧｎ７のゲート電極２０６に接続される。
反転列選択信号ＹＡｐ３を供給する第２メタル配線層の配線２１５ｈは、図２ａの横方向に延在し、コンタクト２１４ｈ、第１メタル配線層の配線２１３ｈ、コンタクト２１１ｈを介してゲート配線２０６ｈに接続され、ゲート配線２０６ｈはＰＭＯＳトランジスタＡＧｐ３のゲート電極２０６に接続される。さらに、第２メタル配線層の配線２１５ｈは、コンタクト２１４ｑ、第１メタル配線層の配線２１３ｑ、コンタクト２１１ｑを介してゲート配線２０６ｑに接続され、ゲート配線２０６ｑはＰＭＯＳトランジスタＡＧｐ７のゲート電極２０６に接続される。
列選択信号ＹＢｎ０を供給する第２メタル配線層の配線２１５ｒは、図２ａの横方向に延在し、コンタクト２１４ｒ、第１メタル配線層の配線２１３ｒ、コンタクト２１１ｒを介してゲート配線２０６ｒに接続され、ゲート配線２０６ｒはＮＭＯＳトランジスタＢＧｎ０のゲート電極２０６に接続される。
反転列選択信号ＹＢｐ０を供給する第２メタル配線層の配線２１５ｓは、図２ａの横方向に延在し、コンタクト２１４ｓ、第１メタル配線層の配線２１３ｓ、コンタクト２１１ｓを介してゲート配線２０６ｓに接続され、ゲート配線２０６ｓはＰＭＯＳトランジスタＢＧｐ０のゲート電極２０６に接続される。
列選択信号ＹＢｎ１を供給する第２メタル配線層の配線２１５ｔは、図２ａの横方向に延在し、コンタクト２１４ｔ、第１メタル配線層の配線２１３ｔ、コンタクト２１１ｔを介してゲート配線２０６ｔに接続され、ゲート配線２０６ｔはＮＭＯＳトランジスタＢＧｎ１のゲート電極２０６に接続される。
反転列選択信号ＹＢｐ１を供給する第２メタル配線層の配線２１５ｕは、図２ａの横方向に延在し、コンタクト２１４ｕ、第１メタル配線層の配線２１３ｕ、コンタクト２１１ｕを介してゲート配線２０６ｕに接続され、ゲート配線２０６ｕはＰＭＯＳトランジスタＢＧｐ１のゲート電極２０６に接続される。
このような構成にすることにより、縦方向に延在した第１メタル配線層の配線により構成されたビット線ＢＬ０～ＢＬ７を、横方向に延在した第２メタル配線層の配線により構成された列選択信号ＡＧｎ０～ＡＧｎ３、ＢＧｎ０、ＢＧｎ１および反転列選択信号ＡＧｐ０～ＡＧｐ３、ＢＧｐ０、ＢＧｐ１により、選択的に図１の共通ノードＮ３であるデータ線ＤＬに接続することができる。本図により、列選択ゲートデコーダＢＬ４００を構成する。本実施例は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並列接続したコンプリメンタリー構成のスイッチを用いているので、転送効率が良好で、且つ面積の小さい列選択ゲートデコーダが実現できる。なお、枠線ＢＬ４００で囲んだ領域が本実施例の繰り返し寸法Ｌｘ１である。
本実施例によれば、列選択デコーダのＣＭＯＳスイッチを構成するＮＭＯＳトランジスタ（ＡＧｎ０、ＡＧｎ１、ＡＧｎ２、ＡＧｎ３）のドレインと、ＰＭＯＳトランジスタ（ＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３）のソースを下部拡散層およびシリサイド層により共通接続させる一方で、トランジスタの上方において縦方向に延在配置されたビット線と、横方向に延在配置された列選択信号を、それぞれ異なる階層で最小間隔により配置することにより、面積が縮小された、列選択ゲートデコーダが提供できる。
（本発明に適用する別の等価回路）
図３に本発明に適用する別の列選択ゲートデコーダの等価回路４１０を示す。
等価回路４１０は、図１４における、ビット線および反転ビット線を有するＳＲＡＭの列選択ゲートデコーダに対応する。
本実施例のＹＡｎｊ（ｊ＝０～３）、ＹＡｐｊ、ＹＢｎｋ（ｋ＝０～１）、ＹＢｐｋは、それぞれ図１３における列デコーダ３００Ａ、３００Ｂから出力される列選択信号および反転列選択信号である。
列選択ゲートスイッチとなる第１のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ０は、ソースがビット線ＢＬ０に接続され、ゲートに列選択信号ＹＡｎ０が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ０は、ドレインがビット線ＢＬ０に接続され、ゲートに反転列選択信号ＹＡｐ０が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第２のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ０Ｂは、ソースが反転ビット線ＢＬ０Ｂに接続され、ゲートに列選択信号ＹＡｎ０が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ０Ｂは、ドレインが反転ビット線ＢＬ０Ｂに接続され、ゲートに反転列選択信号ＹＡｐ０が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第３のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ１は、ソースがビット線ＢＬ１に接続され、ゲートに列選択信号ＹＡｎ１が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ１は、ドレインがビット線ＢＬ１に接続され、ゲートに反転列選択信号ＹＡｐ１が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第４のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ１Ｂは、ソースが反転ビット線ＢＬ１Ｂに接続され、ゲートに列選択信号ＹＡｎ１が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ１Ｂは、ドレインが反転ビット線ＢＬ１Ｂに接続され、ゲートに反転列選択信号ＹＡｐ１が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第５のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ２は、ソースがビット線ＢＬ２に接続され、ゲートに列選択信号ＹＡｎ２が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ２は、ドレインがビット線ＢＬ２に接続され、ゲートに反転列選択信号ＹＡｐ２が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第６のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ２Ｂは、ソースが反転ビット線ＢＬ２Ｂに接続され、ゲートに列選択信号ＹＡｎ２が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ２Ｂは、ドレインが反転ビット線ＢＬ２Ｂに接続され、ゲートに反転列選択信号ＹＡｐ２が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第７のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ３は、ソースがビット線ＢＬ３に接続され、ゲートに列選択信号ＹＡｎ３が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ３は、ドレインがビット線ＢＬ３に接続され、ゲートに反転列選択信号ＹＡｐ３が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第８のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ３Ｂは、ソースが反転ビット線ＢＬ３Ｂに接続され、ゲートに列選択信号ＹＡｎ３が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ３Ｂは、ドレインが反転ビット線ＢＬ３Ｂに接続され、ゲートに反転列選択信号ＹＡｐ３が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第９のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＢＧｎ０は、ソースが共通ノードＮ１に接続され、ゲートに列選択信号ＹＢｎ０が入力され、ドレインが共通ノードＮ３（すなわちデータ線ＤＬ）に接続され、ＰＭＯＳトランジスタＢＧｐ０は、ドレインが共通ノードＮ１に接続され、ゲートに反転列選択信号ＹＢｐ０が入力され、ソースが共通ノードＮ３に接続される。
列選択ゲートスイッチとなる第１０のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＢＧｎ０Ｂは、ソースが共通ノードＮ２に接続され、ゲートに反転列選択信号ＹＢｎ０Ｂが入力され、ドレインが共通ノードＮ４（すなわち反転データ線ＤＬＢ）に接続され、ＰＭＯＳトランジスタＢＧｐ０Ｂは、ドレインが共通ノードＮ２に接続され、ゲートに反転列選択信号ＹＢｐ０Ｂが入力され、ソースが共通ノードＮ４に接続される。
なお、ＮＭＯＳトランジスタＡＧｎ０、ＡＧｎ０Ｂ、ＡＧｎ１、ＡＧｎ１Ｂ、ＡＧｎ２、ＡＧｎ２Ｂ、ＡＧｎ３、ＡＧｎ３Ｂ、ＰＭＯＳトランジスタＡＧｐ０、ＡＧｐ０Ｂ、ＡＧｐ１、ＡＧｐ１Ｂ、ＡＧｐ２、ＡＧｐ２Ｂ、ＡＧｐ３、ＡＧｐ３Ｂにより構成される１段目のデコーダを、図３の破線枠の４１１で示す。
（実施例２）
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉ、図４ｊおよび図４ｋに、実施例２を示す。本実施例は、図３における等価回路の４１１に対応する。
図４ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図４ｂは、図４ａにおける下部拡散層およびトランジスタのみを示した平面図、図４ｃは、図４ａにおけるコンタクトおよび第１メタル配線層の配線のみを示した平面図、図４ｄは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｇは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｈは、図４ａにおけるカットラインＥ－Ｅ’に沿った断面図、図４ｉは、図４ａにおけるカットラインＦ－Ｆ’に沿った断面図、図４ｊは、図４ａにおけるカットラインＧ－Ｇ’に沿った断面図、図４ｋは、図４ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
図４ａにおいて、ビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、ビット線ＢＬ１、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、ビット線ＢＬ３、反転ビット線ＢＬ３Ｂが図の縦方向に、左より順番に、第１メタル配線層の配線により延在配置される。
また、列選択信号ＹＡｎ０～ＹＡｎ３、ＹＡｐ０～ＹＡｐ３が第２メタル配線層の配線により図の横方向に、図の下からＹＡｎ０、ＹＡｎ１、ＹＡｐ０、ＹＡｐ１、ＹＡｎ２、ＹＡｎ３、ＹＡｐ２、ＹＡｐ３の順番に延在配置される。すなわち、ＹＡｎ０とＹＡｐ０、ＹＡｎ１とＹＡｐ１、ＹＡｎ２とＹＡｐ２、ＹＡｎ３とＹＡｐ３の各対を成す列選択信号および反転列選択信号は、１つ置きに配置される。
第１メタル配線層の配線により構成されるビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、ビット線ＢＬ１、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、ビット線ＢＬ３、反転ビット線ＢＬ３Ｂと、第２メタル配線層の配線により構成される列選択線ＹＡｎ０～ＹＡｎ３および反転列選択線ＹＡｐ０～ＹＡｐ３の交差する箇所に、それぞれＮＭＯＳトランジスタＡＧｎ０～ＡＧｎ３、ＡＧｎ０Ｂ～ＡＧｎ３Ｂ、ＰＭＯＳトランジスタＡＧｐ０～ＡＧｐ３およびＡＧｐ０Ｂ～ＡＧｐ３Ｂが配置される。
ここで、本発明の特徴は、後述するように、ＣＭＯＳスイッチを構成する列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧｎ０のドレイン領域とＰＭＯＳトランジスタＡＧｐ０のソース領域が下部拡散層およびシリサイド層により共通接続され、同じく、ＮＭＯＳトランジスタＡＧｎ０Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ０Ｂのソース領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ１のドレイン領域とＰＭＯＳトランジスタＡＧｐ１のソース領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ１Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ１Ｂのソース領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ２のドレイン領域とＰＭＯＳトランジスタＡＧｐ２のソース領域が下部拡散層およびシリサイド層により共通接続され、
ＮＭＯＳトランジスタＡＧｎ２Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ２Ｂのソース領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ３のドレイン領域とＰＭＯＳトランジスタＡＧｐ３のソース領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ３Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ３Ｂのソース領域が下部拡散層およびシリサイド層により共通接続されることである。
また、ＣＭＯＳスイッチの対となるＮＭＯＳトランジスタＡＧｎ０とＰＭＯＳトランジスタＡＧｐ０はビット線方向に沿って図４ａの上下に配置され、同様に、ＮＭＯＳトランジスタＡＧｎ０ＢとＰＭＯＳトランジスタＡＧｐ０Ｂはビット線方向に沿って図４ａの上下に配置され、ＮＭＯＳトランジスタＡＧｎ１とＰＭＯＳトランジスタＡＧｐ１はビット線方向に沿って図４ａの上下に配置され、ＮＭＯＳトランジスタＡＧｎ１ＢとＰＭＯＳトランジスタＡＧｐ１Ｂはビット線方向に沿って図４ａの上下に配置され、ＮＭＯＳトランジスタＡＧｎ２とＰＭＯＳトランジスタＡＧｐ２はビット線方向に沿って図４ａの上下に配置され、ＮＭＯＳトランジスタＡＧｎ２ＢとＰＭＯＳトランジスタＡＧｐ２Ｂはビット線方向に沿って図４ａの上下に配置され、ＮＭＯＳトランジスタＡＧｎ３とＰＭＯＳトランジスタＡＧｐ３はビット線方向に沿って図４ａの上下に配置され、ＮＭＯＳトランジスタＡＧｎ３ＢとＰＭＯＳトランジスタＡＧｐ３Ｂはビット線方向に沿って図４ａの上下に配置される。
このように配置することにより、ＣＭＯＳスイッチを構成する対のＮＭＯＳトランジスタとＰＭＯＳトランジスタが、縦方向に延在するビット線あるいは反転ビット線の直下に、コンパクトに配置できる。
さらに、ビット線に接続されるＮＭＯＳトランジスタＡＧｎ０と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ０Ｂは、列選択線ＹＡｎ０に沿って配置され、ゲート配線を共有する。同様に、ビット線に接続されるＰＭＯＳトランジスタＡＧｐ０と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ０Ｂは、列選択線ＹＡｐ０に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ１と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ１Ｂは、列選択線ＹＡｎ１に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ１と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｐ１Ｂは、列選択線ＹＡｐ１に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ２と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ２Ｂは、列選択線ＹＡｎ２に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ２と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ２Ｂは、列選択線ＹＡｐ２に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ３と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ３Ｂは、列選択線ＹＡｎ３に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ３と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ３Ｂは、列選択線ＹＡｐ３に沿って配置され、ゲート配線を共有する。
このような配置にすることにより、ＣＭＯＳスイッチを構成するＮＭＯＳトラジスタとＰＭＯＳトランジスタのゲート配線領域を削減でき、コンパクトに配置でき、列選択線を最小配置でき、面積縮小が達成される。
さらには、列選択線および反転列選択線の配線寄生容量を削減することができ、特性改善も図ることができる。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉ、図４ｊおよび図４ｋにおいて、図１１ａ、図１１ｂと同じ構造の箇所については、３００番台の対応する記号で示してある。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉ、図４ｊおよび図４ｋにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｎｆ、３０２ｎｇ、３０２ｎｈ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆ、３０２ｐｇおよび３０２ｐｈが形成される。この平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｎｆ、３０２ｎｇ、３０２ｎｈおよび平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆ、３０２ｐｇ、３０２ｐｈは不純物注入等により、それぞれｎ＋拡散層あるいはｐ＋拡散層が構成される。３０３は、平面状シリコン層（３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｎｆ、３０２ｎｇ、３０２ｎｈ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆ、３０２ｐｇおよび３０２ｐｈ）の表面に形成されるシリサイド層である。
３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂはｐ型シリコン柱、３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂはｎ型シリコン柱、３０５はシリコン柱３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂ、３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂを取り囲むゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇおよび３０６ｈは、それぞれゲート配線である。ゲート絶縁膜３０５は、ゲート電極３０６、ゲート配線３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇおよび３０６ｈの下にも形成される。
シリコン柱３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂの最上部には、それぞれｎ＋拡散層３０７ＡＧｎ０、３０７ＡＧｎ０Ｂ、３０７ＡＧｎ１、３０７ＡＧｎ１Ｂ、３０７ＡＧｎ２、３０７ＡＧｎ２Ｂ、３０７ＡＧｎ３、３０７ＡＧｎ３Ｂが不純物注入等により形成され、シリコン柱３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂの最上部には、それぞれｐ＋拡散層３０７ＡＧｐ０、３０７ＡＧｐ０Ｂ、３０７ＡＧｐ１、３０７ＡＧｐ１Ｂ、３０７ＡＧｐ２、３０７ＡＧｐ２Ｂ、３０７ＡＧｐ３、３０７ＡＧｐ３Ｂが不純物注入等により形成される。
３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜である。
３０９ＡＧｎ０、３０９ＡＧｎ０Ｂ、３０９ＡＧｎ１、３０９ＡＧｎ１Ｂ、３０９ＡＧｎ２、３０９ＡＧｎ２Ｂ、３０９ＡＧｎ３、３０９ＡＧｎ３Ｂはそれぞれｎ＋拡散層３０７ＡＧｎ０、３０７ＡＧｎ０Ｂ、３０７ＡＧｎ１、３０７ＡＧｎ１Ｂ、３０７ＡＧｎ２、３０７ＡＧｎ２Ｂ、３０７ＡＧｎ３、３０７ＡＧｎ３Ｂに接続されるシリサイド層、
３０９ＡＧｐ０、３０９ＡＧｐ０Ｂ、３０９ＡＧｐ１、３０９ＡＧｐ１Ｂ、３０９ＡＧｐ２、３０９ＡＧｐ２Ｂ、３０９ＡＧｐ３、３０９ＡＧｐ３Ｂはそれぞれｐ＋拡散層３０７ＡＧｐ０、３０７ＡＧｐ０Ｂ、３０７ＡＧｐ１、３０７ＡＧｐ１Ｂ、３０７ＡＧｐ２、３０７ＡＧｐ２Ｂ、３０７ＡＧｐ３、３０７ＡＧｐ３Ｂに接続されるシリサイド層である。
３１０ＡＧｎ０、３１０ＡＧｎ０Ｂ、３１０ＡＧｎ１、３１０ＡＧｎ１Ｂ、３１０ＡＧｎ２、３１０ＡＧｎ２Ｂ、３１０ＡＧｎ３、３１０ＡＧｎ３Ｂ、３１０ＡＧｐ０、３１０ＡＧｐ０Ｂ、３１０ＡＧｐ１、３１０ＡＧｐ１Ｂ、３１０ＡＧｐ２、３１０ＡＧｐ２Ｂ、３１０ＡＧｐ３、３１０ＡＧｐ３Ｂは、それぞれシリサイド層３０９ＡＧｎ０、３０９ＡＧｎ０Ｂ、３０９ＡＧｎ１、３０９ＡＧｎ１Ｂ、３０９ＡＧｎ２、３０９ＡＧｎ２Ｂ、３０９ＡＧｎ３、３０９ＡＧｎ３Ｂ、３０９ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂと第１メタル配線層の配線１１３Ｂ０、１１３Ｂ０Ｂ、１１３Ｂ１、１１３Ｂ１Ｂ、１１３Ｂ２、１１３Ｂ２Ｂ、１１３Ｂ３、１１３Ｂ３Ｂ、１１３Ｂ０、１１３Ｂ０Ｂ、１１３Ｂ１、１１３Ｂ１Ｂ、１１３Ｂ２、１１３Ｂ２Ｂ、１１３Ｂ３、１１３Ｂ３Ｂをそれぞれ接続するコンタクトである。
３１１ａはゲート配線３０６ａと第１メタル配線層の配線３１３ａを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線層の配線３１３ｂを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線層の配線３１３ｃを接続するコンタクト、３１１ｄはゲート配線３０６ｄと第１メタル配線層の配線３１３ｄを接続するコンタクト、３１１ｅはゲート配線３０６ｅと第１メタル配線層の配線３１３ｅを接続するコンタクト、３１１ｆはゲート配線３０６ｆと第１メタル配線層の配線３１３ｆを接続するコンタクト、３１１ｇはゲート配線３０６ｇと第１メタル配線層の配線３１３ｇを接続するコンタクト、３１１ｈはゲート配線３０６ｈと第１メタル配線層の配線３１３ｈを接続するコンタクトである。
３１４ａは第１メタル配線層の配線３１３ａと第２メタル配線層の配線３１５ａを接続するコンタクト、３１４ｂは第１メタル配線層の配線３１３ｂと第２メタル配線層の配線３１５ｂを接続するコンタクト、３１４ｃは第１メタル配線層の配線３１３ｃと第２メタル配線層の配線３１５ｃを接続するコンタクト、３１４ｄは第１メタル配線層の配線３１３ｄと第２メタル配線層の配線３１５ｄを接続するコンタクト、３１４ｅは第１メタル配線層の配線３１３ｅと第２メタル配線層の配線３１５ｅを接続するコンタクト、３１４ｆは第１メタル配線層の配線３１３ｆと第２メタル配線層の配線３１５ｆを接続するコンタクト、３１４ｇは第１メタル配線層の配線３１３ｇと第２メタル配線層の配線３１５ｇを接続するコンタクト、３１４ｈは第１メタル配線層の配線３１３ｈと第２メタル配線層の配線３１５ｈを接続するコンタクトである。
シリコン柱３０４ＡＧｐ０、下部拡散層３０２ｎａ、上部拡散層３０７ＡＧｎ０、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ０を構成し、
シリコン柱３０４ＡＧｐ０Ｂ、下部拡散層３０２ｎｂ、上部拡散層３０７ＡＧｎ０Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ０Ｂを構成し、
シリコン柱３０４ＡＧｐ１、下部拡散層３０２ｎｃ、上部拡散層３０７ＡＧｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ１を構成し、
シリコン柱３０４ＡＧｐ１Ｂ、下部拡散層３０２ｎｄ、上部拡散層３０７ＡＧｎ１Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ１Ｂを構成し、
シリコン柱３０４ＡＧｐ２、下部拡散層３０２ｎｅ、上部拡散層３０７ＡＧｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ２を構成し、
シリコン柱３０４ＡＧｐ２Ｂ、下部拡散層３０２ｎｆ、上部拡散層３０７ＡＧｎ２Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ２Ｂを構成し、
シリコン柱３０４ＡＧｐ３、下部拡散層３０２ｎｇ、上部拡散層３０７ＡＧｎ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ３を構成し、
シリコン柱３０４ＡＧｐ３Ｂ、下部拡散層３０２ｎｈ、上部拡散層３０７ＡＧｎ３Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ３Ｂを構成する。
シリコン柱３０４ＡＧｎ０、下部拡散層３０２ｐａ、上部拡散層３０７ＡＧｐ０、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ０を構成し、
シリコン柱３０４ＡＧｎ０Ｂ、下部拡散層３０２ｐｂ、上部拡散層３０７ＡＧｐ０Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ０Ｂを構成し、
シリコン柱３０４ＡＧｎ１、下部拡散層３０２ｐｃ、上部拡散層３０７ＡＧｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ１を構成し、
シリコン柱３０４ＡＧｎ１Ｂ、下部拡散層３０２ｐｄ、上部拡散層３０７ＡＧｐ１Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ１Ｂを構成し、
シリコン柱３０４ＡＧｎ２、下部拡散層３０２ｐｅ、上部拡散層３０７ＡＧｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ２を構成し、
シリコン柱３０４ＡＧｎ２Ｂ、下部拡散層３０２ｐｆ、上部拡散層３０７ＡＧｐ２Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ２Ｂを構成し、
シリコン柱３０４ＡＧｎ３、下部拡散層３０２ｐｇ、上部拡散層３０７ＡＧｐ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ３を構成し、
シリコン柱３０４ＡＧｎ３Ｂ、下部拡散層３０２ｐｈ、上部拡散層３０７ＡＧｐ３Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ３Ｂを構成する。
ＮＭＯＳトランジスタＡＧｎ０およびＡＧｎ０Ｂのゲート電極３０６にはゲート配線３０６ａが共通に接続され、ＰＭＯＳトランジスタＡＧｐ０およびＡＧｐ０Ｂのゲート電極３０６にはゲート配線３０６ｂが共通に接続され、ＮＭＯＳトランジスタＡＧｎ１およびＡＧｎ１Ｂのゲート電極３０６にはゲート配線３０６ｃが共通に接続され、ＰＭＯＳトランジスタＡＧｐ１およびＡＧｐ１Ｂのゲート電極３０６にはゲート配線３０６ｄが共通に接続され、ＮＭＯＳトランジスタＡＧｎ２およびＡＧｎ２Ｂのゲート電極３０６にはゲート配線３０６ｅが共通に接続され、ＰＭＯＳトランジスタＡＧｐ２およびＡＧｐ２Ｂのゲート電極３０６にはゲート配線３０６ｆが共通に接続され、ＮＭＯＳトランジスタＡＧｎ３およびＡＧｎ３Ｂのゲート電極３０６にはゲート配線３０６ｇが共通に接続され、ＰＭＯＳトランジスタＡＧｐ３およびＡＧｐ３Ｂのゲート電極３０６にはゲート配線３０６ｈが共通に接続される。
ＮＭＯＳトランジスタＡＧｎ０のドレインとなる下部拡散層３０２ｎａとＰＭＯＳトランジスタＡＧｐ０のソースとなる下部拡散層３０２ｐａは、シリサイド層３０３を介して共通接続され、コンタクト３１２ａを介して第１メタル配線層の配線３１３ｉに接続され、第１メタル配線層の配線３１３ｉは共通ノードＮ１となる。また、ＮＭＯＳトランジスタＡＧｎ０のソースとなる上部拡散層３０７ＡＧｎ０は、シリサイド層３０９ＡＧｎ０とコンタクト３１０ＡＧｎ０を介して第１メタル配線層の配線１１３Ｂ０に接続され、第１メタル配線層の配線１１３Ｂ０はビット線ＢＬ０となる。さらに、ＰＭＯＳトランジスタＡＧｐ０のドレインとなる上部拡散層３０７ＡＧｐ０は、シリサイド層３０９ＡＧｐ０とコンタクト３１０ＡＧｐ０を介して第１メタル配線層の配線１１３Ｂ０に接続される。すなわち、ビット線ＢＬ０は、ＮＭＯＳトランジスタＡＧｎ０とＰＭＯＳトランジスタＡＧｐ０により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ０Ｂのドレインとなる下部拡散層３０２ｎｂとＰＭＯＳトランジスタＡＧｐ０Ｂのソースとなる下部拡散層３０２ｐｂは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｂを介して第１メタル配線層の配線３１３ｊに接続され、第１メタル配線層の配線３１３ｊは共通ノードＮ２となる。また、ＮＭＯＳトランジスタＡＧｎ０Ｂのソースとなる上部拡散層３０７ＡＧｎ０Ｂは、シリサイド層３０９ＡＧｎ０Ｂとコンタクト３１０ＡＧｎ０Ｂを介して第１メタル配線層の配線１１３Ｂ０Ｂに接続され、第１メタル配線層の配線１１３Ｂ０Ｂは反転ビット線ＢＬ０Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ０Ｂのドレインとなる上部拡散層３０７ＡＧｐ０Ｂは、シリサイド層３０９ＡＧｐ０Ｂとコンタクト３１０ＡＧｐ０Ｂを介して第１メタル配線層の配線１１３Ｂ０Ｂに接続される。すなわち、ビット線ＢＬ０Ｂは、ＮＭＯＳトランジスタＡＧｎ０ＢとＰＭＯＳトランジスタＡＧｐ０Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ１のドレインとなる下部拡散層３０２ｎｃとＰＭＯＳトランジスタＡＧｐ１のソースとなる下部拡散層３０２ｐｃは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｃを介して第１メタル配線層の配線３１３ｋに接続され、第１メタル配線層の配線３１３ｋは共通ノードＮ１となる。また、ＮＭＯＳトランジスタＡＧｎ１のソースとなる上部拡散層３０７ＡＧｎ１は、シリサイド層３０９ＡＧｎ１とコンタクト３１０ＡＧｎ１を介して第１メタル配線層の配線１１３Ｂ１に接続され、第１メタル配線層の配線１１３Ｂ１はビット線ＢＬ１となる。さらに、ＰＭＯＳトランジスタＡＧｐ１のドレインとなる上部拡散層３０７ＡＧｐ１は、シリサイド層３０９ＡＧｐ１とコンタクト３１０ＡＧｐ１を介して第１メタル配線層の配線１１３Ｂ１に接続される。すなわち、ビット線ＢＬ１は、ＮＭＯＳトランジスタＡＧｎ１とＰＭＯＳトランジスタＡＧｐ１により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ１Ｂのドレインとなる下部拡散層３０２ｎｄとＰＭＯＳトランジスタＡＧｐ１Ｂのソースとなる下部拡散層３０２ｐｄは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｄを介して第１メタル配線層の配線３１３ｌに接続され、第１メタル配線層の配線３１３ｌは共通ノードＮ２となる。また、ＮＭＯＳトランジスタＡＧｎ１Ｂのソースとなる上部拡散層３０７ＡＧｎ１Ｂは、シリサイド層３０９ＡＧｎ１Ｂとコンタクト３１０ＡＧｎ１Ｂを介して第１メタル配線層の配線１１３Ｂ１Ｂに接続され、第１メタル配線層の配線１１３Ｂ１Ｂは反転ビット線ＢＬ１Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ１Ｂのドレインとなる上部拡散層３０７ＡＧｐ１Ｂは、シリサイド層３０９ＡＧｐ１Ｂとコンタクト３１０ＡＧｐ１Ｂを介して第１メタル配線層の配線１１３Ｂ１Ｂに接続される。すなわち、ビット線ＢＬ１Ｂは、ＮＭＯＳトランジスタＡＧｎ１ＢとＰＭＯＳトランジスタＡＧｐ１Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ２のドレインとなる下部拡散層３０２ｎｅとＰＭＯＳトランジスタＡＧｐ２のソースとなる下部拡散層３０２ｐｅは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｅを介して第１メタル配線層の配線３１３ｍに接続され、第１メタル配線層の配線３１３ｍは共通ノードＮ１となる。また、ＮＭＯＳトランジスタＡＧｎ２のソースとなる上部拡散層３０７ＡＧｎ２は、シリサイド層３０９ＡＧｎ２とコンタクト３１０ＡＧｎ２を介して第１メタル配線層の配線１１３Ｂ２に接続され、第１メタル配線層の配線１１３Ｂ２はビット線ＢＬ２となる。さらに、ＰＭＯＳトランジスタＡＧｐ２のドレインとなる上部拡散層３０７ＡＧｐ２は、シリサイド層３０９ＡＧｐ２とコンタクト３１０ＡＧｐ２を介して第１メタル配線層の配線１１３Ｂ２に接続される。すなわち、ビット線ＢＬ２は、ＮＭＯＳトランジスタＡＧｎ２とＰＭＯＳトランジスタＡＧｐ２により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ２Ｂのドレインとなる下部拡散層３０２ｎｆとＰＭＯＳトランジスタＡＧｐ２Ｂのソースとなる下部拡散層３０２ｐｆは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｆを介して第１メタル配線層の配線３１３ｎに接続され、第１メタル配線層の配線３１３ｎは共通ノードＮ２となる。また、ＮＭＯＳトランジスタＡＧｎ２Ｂのソースとなる上部拡散層３０７ＡＧｎ２Ｂは、シリサイド層３０９ＡＧｎ２Ｂとコンタクト３１０ＡＧｎ２Ｂを介して第１メタル配線層の配線１１３Ｂ２Ｂに接続され、第１メタル配線層の配線１１３Ｂ２Ｂは反転ビット線ＢＬ２Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ２Ｂのドレインとなる上部拡散層３０７ＡＧｐ２Ｂは、シリサイド層３０９ＡＧｐ２Ｂとコンタクト３１０ＡＧｐ２Ｂを介して第１メタル配線層の配線１１３Ｂ２Ｂに接続される。すなわち、ビット線ＢＬ２Ｂは、ＮＭＯＳトランジスタＡＧｎ２ＢとＰＭＯＳトランジスタＡＧｐ２Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ３のドレインとなる下部拡散層３０２ｎｇとＰＭＯＳトランジスタＡＧｐ３のソースとなる下部拡散層３０２ｐｇは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｇを介して第１メタル配線層の配線３１３ｐに接続され、第１メタル配線層の配線３１３ｐは共通ノードＮ１となる。また、ＮＭＯＳトランジスタＡＧｎ３のソースとなる上部拡散層３０７ＡＧｎ３は、シリサイド層３０９ＡＧｎ３とコンタクト３１０ＡＧｎ３を介して第１メタル配線層の配線１１３Ｂ３に接続され、第１メタル配線層の配線１１３Ｂ３はビット線ＢＬ３となる。さらに、ＰＭＯＳトランジスタＡＧｐ３のドレインとなる上部拡散層３０７ＡＧｐ３は、シリサイド層３０９ＡＧｐ３とコンタクト３１０ＡＧｐ３を介して第１メタル配線層の配線１１３Ｂ３に接続される。すなわち、ビット線ＢＬ３は、ＮＭＯＳトランジスタＡＧｎ３とＰＭＯＳトランジスタＡＧｐ３により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ３Ｂのドレインとなる下部拡散層３０２ｎｈとＰＭＯＳトランジスタＡＧｐ３Ｂのソースとなる下部拡散層３０２ｐｈは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｈを介して第１メタル配線層の配線３１３ｑに接続され、第１メタル配線層の配線３１３ｑは共通ノードＮ２となる。また、ＮＭＯＳトランジスタＡＧｎ３Ｂのソースとなる上部拡散層３０７ＡＧｎ３Ｂは、シリサイド層３０９ＡＧｎ３Ｂとコンタクト３１０ＡＧｎ３Ｂを介して第１メタル配線層の配線１１３Ｂ３Ｂに接続され、第１メタル配線層の配線１１３Ｂ３Ｂは反転ビット線ＢＬ３Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ３Ｂのドレインとなる上部拡散層３０７ＡＧｐ３Ｂは、シリサイド層３０９ＡＧｐ３Ｂとコンタクト３１０ＡＧｐ３Ｂを介して第１メタル配線層の配線１１３Ｂ３Ｂに接続される。すなわち、ビット線ＢＬ３Ｂは、ＮＭＯＳトランジスタＡＧｎ３ＢとＰＭＯＳトランジスタＡＧｐ３Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ここで、第１メタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ０Ｂ、ＢＬ１、ＢＬ１Ｂ、ＢＬ２、ＢＬ２Ｂ、ＢＬ３、ＢＬ３Ｂは、図において縦方向に延在配置される。
列選択信号ＹＡｎ０を供給する第２メタル配線層の配線３１５ａは、図４ａの横方向に延在し、コンタクト３１４ａ、第１メタル配線層の配線３１３ａ、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ゲート配線３０６ａはＮＭＯＳトランジスタＡＧｎ０のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ０Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ０を供給する第２メタル配線層の配線３１５ｂは、図４ａの横方向に延在し、コンタクト３１４ｂ、第１メタル配線層の配線３１３ｂ、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ゲート配線３０６ｂはＰＭＯＳトランジスタＡＧｐ０のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ０Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ１を供給する第２メタル配線層の配線３１５ｃは、図４ａの横方向に延在し、コンタクト３１４ｃ、第１メタル配線層の配線３１３ｃ、コンタクト３１１ｃを介してゲート配線３０６ｃに接続され、ゲート配線３０６ｃはＮＭＯＳトランジスタＡＧｎ１のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ１Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ１を供給する第２メタル配線層の配線３１５ｄは、図４ａの横方向に延在し、コンタクト３１４ｄ、第１メタル配線層の配線３１３ｄ、コンタクト３１１ｄを介してゲート配線３０６ｄに接続され、ゲート配線３０６ｄはＰＭＯＳトランジスタＡＧｐ１のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ１Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ２を供給する第２メタル配線層の配線３１５ｅは、図４ａの横方向に延在し、コンタクト３１４ｅ、第１メタル配線層の配線３１３ｅ、コンタクト３１１ｅを介してゲート配線３０６ｅに接続され、ゲート配線３０６ｅはＮＭＯＳトランジスタＡＧｎ２のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ２Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ２を供給する第２メタル配線層の配線３１５ｆは、図４ａの横方向に延在し、コンタクト３１４ｆ、第１メタル配線層の配線３１３ｆ、コンタクト３１１ｆを介してゲート配線３０６ｆに接続され、ゲート配線３０６ｆはＰＭＯＳトランジスタＡＧｐ２のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ２Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ３を供給する第２メタル配線層の配線３１５ｇは、図４ａの横方向に延在し、コンタクト３１４ｇ、第１メタル配線層の配線３１３ｇ、コンタクト３１１ｇを介してゲート配線３０６ｇに接続され、ゲート配線３０６ｇはＮＭＯＳトランジスタＡＧｎ３のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ３Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ３を供給する第２メタル配線層の配線３１５ｈは、図４ａの横方向に延在し、コンタクト３１４ｈ、第１メタル配線層の配線３１３ｈ、コンタクト３１１ｈを介してゲート配線３０６ｈに接続され、ゲート配線３０６ｈはＰＭＯＳトランジスタＡＧｐ３のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ３Ｂのゲート電極３０６に共通に接続される。
なお、図４ａから明らかなように、本実施例では、対となる列選択信号ＹＡｎ０と反転列選択信号ＹＡｐ０、列選択信号ＹＡｎ１と反転列選択信号ＹＡｐ１、列選択信号ＹＡｎ２と反転列選択信号ＹＡｐ２、列選択信号ＹＡｎ３と反転列選択信号ＹＡｐ３は、それぞれ、第２メタル配線層の配線１本おきに配置されている。この理由は、対を成すＮＭＯＳトランジスタＡＧｎｋとＰＭＯＳトランジスタＡＧｐｋ（ｋ＝０～３）、および対を成すＮＭＯＳトランジスタＡＧｎｋＢとＰＭＯＳトランジスタＡＧｐｋＢ（ｋ＝０～３）のそれぞれの配置間隔で縦方向の寸法が決まらないように、トランジスタの間隔に余裕を持たせるためである。その結果として、列選択信号および反転列選択信号を供給する列選択線および反転列選択線の縦方向の配置ピッチを最小間隔にできる。
図４ｂの枠線ＢＬ４１１で囲んだ領域が本実施例の繰り返し寸法Ｌｘ２を示す。
本実施例によれば、列選択デコーダに、転送効率の良いコンプリメンタリーＭＯＳスイッチ（ＣＭＯＳスイッチ）を用い、このＣＭＯＳスイッチを構成する対を成すＮＭＯＳトランジスタＡＧｎｋ（ｋ＝０～３）のドレインである下部拡散層とＰＭＯＳトランジスタＡＧｐｋ（ｋ＝０～３）のソースである下部拡散層をシリサイド層を介して共通接続し、あるいは、対を成すＮＭＯＳトランジスタＡＧｎｋＢ（ｋ＝０～３）のドレインである下部拡散層とＰＭＯＳトランジスタＡＧｐｋＢ（ｋ＝０～３）のソースである下部拡散層をシリサイド層を介して共通接続する一方で、トランジスタの上方において縦方向に延在配置されたビット線および反転ビット線と、横方向に延在配置された列選択信号および反転列選択信号を、それぞれ異なる階層で効率良く配置でき、面積が縮小された列選択ゲートデコーダが提供できる。
さらに、第２メタル配線層により構成される、対を成す列選択信号と反転列選択信号を少なくとも１本おきに配置することにより、第２メタル配線層の加工限界である最小ピッチにて配置でき、さらに面積の縮小された列選択ゲートデコーダが提供できる。
（実施例３）
図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅおよび図５ｆに、実施例３を示す。等価回路は、図３に従う。図５ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図５ｂは、図５ａにおけるコンタクトおよび第１メタル配線層の配線のみを示した平面図、図５ｃは、図５ａにおけるカットラインＡ－Ａ’に沿った断面図、図５ｄは、図５ａにおけるカットラインＢ－Ｂ’に沿った断面図、図５ｅは、図５ａにおけるカットラインＣ－Ｃ’に沿った断面図、図５ｆは、図５ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図５ａにおいて、ビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、ビット線ＢＬ１、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、ビット線ＢＬ３、反転ビット線ＢＬ３Ｂが図の縦方向に、左より順番に、第１メタル配線層の配線により延在配置される。
また、列選択信号ＹＡｎ０～ＹＡｎ３、ＹＡｐ０～ＹＡｐ３が第２メタル配線層の配線により図の横方向に、下からＹＡｎ０、ＹＡｎ１、ＹＡｐ０、ＹＡｐ１、ＹＡｎ２、ＹＡｎ３、ＹＡｐ２、ＹＡｐ３の順番に延在配置される。すなわち、ＹＡｎ０とＹＡｐ０、ＹＡｎ１とＹＡｐ１、ＹＡｎ２とＹＡｐ２、ＹＡｎ３とＹＡｐ３の各対を成す列選択信号および反転選択信号は、１つ置きに配置される。
第１メタル配線層の配線により構成されるビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、ビット線ＢＬ１、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、ビット線ＢＬ３、反転ビット線ＢＬ３Ｂと、第２メタル配線層の配線により構成される列選択線ＹＡｎ０～ＹＡｎ３および反転列選択線ＹＡｐ０～ＹＡｐ３の交差する箇所に、それぞれＮＭＯＳトランジスタＡＧｎ０～ＡＧｎ３、ＡＧｎ０Ｂ～ＡＧｎ３Ｂ、ＰＭＯＳトランジスタＡＧｐ０～ＡＧｐ３およびＡＧｐ０Ｂ～ＡＧｐ３Ｂが配置される。
本実施例と実施例２（図４）との違いは、ＮＭＯＳトランジスタＡＧｎ０～ＡＧｎ３、ＡＧｎ０Ｂ～ＡＧｎ３Ｂ、ＰＭＯＳトランジスタＡＧｐ０～ＡＧｐ３およびＡＧｐ０Ｂ～ＡＧｐ３Ｂのドレインとソースを全て上下を反転して配置していることである。
本発明の特徴は、ＣＭＯＳスイッチを構成する列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧｎ０のソース領域とＰＭＯＳトランジスタＡＧｐ０のドレイン領域が下部拡散層およびシリサイド層により共通接続され、同じく、ＮＭＯＳトランジスタＡＧｎ０Ｂのソース領域とＰＭＯＳトランジスタＡＧｐ０Ｂのドレイン領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ１のソース領域とＰＭＯＳトランジスタＡＧｐ１のドレイン領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ１Ｂのソース領域とＰＭＯＳトランジスタＡＧｐ１Ｂのドレイン領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ２のソース領域とＰＭＯＳトランジスタＡＧｐ２のドレイン領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ２Ｂのソース領域とＰＭＯＳトランジスタＡＧｐ２Ｂのドレイン領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ３のソース領域とＰＭＯＳトランジスタＡＧ３のドレイン領域が下部拡散層およびシリサイド層により共通接続され、ＮＭＯＳトランジスタＡＧｎ３Ｂのソース領域とＰＭＯＳトランジスタＡＧｐ３Ｂのドレイン領域が下部拡散層およびシリサイド層により共通接続されることである。
また、ＣＭＯＳスイッチの対となるＮＭＯＳトランジスタＡＧｎ０とＰＭＯＳトランジスタＡＧｐ０はビット線方向に沿って図の上下に配置され、同様に、ＮＭＯＳトランジスタＡＧｎ０ＢとＰＭＯＳトランジスタＡＧｐ０Ｂはビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ１とＰＭＯＳトランジスタＡＧｐ１はビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ１ＢとＰＭＯＳトランジスタＡＧｐ１Ｂはビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ２とＰＭＯＳトランジスタＡＧｐ２はビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ２ＢとＰＭＯＳトランジスタＡＧｐ２Ｂはビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ３とＰＭＯＳトランジスタＡＧｐ３はビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ３ＢとＰＭＯＳトランジスタＡＧｐ３Ｂはビット線方向に沿って図の上下に配置される。
さらに、ビット線に接続されるＮＭＯＳトランジスタＡＧｎ０と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ０Ｂは、列選択線ＹＡｎ０に沿って配置され、ゲート配線を共有する。同様に、ビット線に接続されるＰＭＯＳトランジスタＡＧｐ０と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ０Ｂは、列選択線ＹＡｐ０に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ１と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ１Ｂは、列選択線ＹＡｎ１に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ１と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｐ１Ｂは、列選択線ＹＡｐ１に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ２と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ２Ｂは、列選択線ＹＡｎ２に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ２と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ２Ｂは、列選択線ＹＡｐ２に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ３と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ３Ｂは、列選択線ＹＡｎ３に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ３と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ３Ｂは、列選択線ＹＡｐ３に沿って配置され、ゲート配線を共有する。このような配置にすることにより、ＣＭＯＳスイッチを構成するＮＭＯＳトラジスタとＰＭＯＳトランジスタを効率よく配置でき、列選択線を最小配置でき、面積縮小が達成されることである。
なお、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅおよび図５ｆにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉ、図４ｊおよび図４ｋと同じ構造の箇所については、３００番台の対応する記号で示してある。
図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅおよび図５ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｎｆ、３０２ｎｇ、３０２ｎｈ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆ、３０２ｐｇおよび３０２ｐｈが形成される。この平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｎｆ、３０２ｎｇ、３０２ｎｈおよび平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆ、３０２ｐｇ、３０２ｐｈは不純物注入等により、それぞれｎ＋拡散層あるいはｐ＋拡散層が構成される。３０３は、平面状シリコン層（３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｎｆ、３０２ｎｇ、３０２ｎｈ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆ、３０２ｐｇおよび３０２ｐｈ）の表面に形成されるシリサイド層である。
３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂはｐ型シリコン柱、３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂはｎ型シリコン柱、３０５はシリコン柱３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂ、３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂを取り囲むゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇおよび３０６ｈは、それぞれゲート配線である。ゲート絶縁膜３０５は、ゲート電極３０６、ゲート配線３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇおよび３０６ｈの下にも形成される。
シリコン柱３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂの最上部には、それぞれｎ＋拡散層３０７ＡＧｎ０、３０７ＡＧｎ０Ｂ、３０７ＡＧｎ１、３０７ＡＧｎ１Ｂ、３０７ＡＧｎ２、３０７ＡＧｎ２Ｂ、３０７ＡＧｎ３、３０７ＡＧｎ３Ｂが不純物注入等により形成され、シリコン柱３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂの最上部には、それぞれｐ＋拡散層３０７ＡＧｐ０、３０７ＡＧｐ０Ｂ、３０７ＡＧｐ１、３０７ＡＧｐ１Ｂ、３０７ＡＧｐ２、３０７ＡＧｐ２Ｂ、３０７ＡＧｐ３、３０７ＡＧｐ３Ｂが不純物注入等により形成される。
３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜である。
３０９ＡＧｎ０、３０９ＡＧｎ０Ｂ、３０９ＡＧｎ１、３０９ＡＧｎ１Ｂ、３０９ＡＧｎ２、３０９ＡＧｎ２Ｂ、３０９ＡＧｎ３、３０９ＡＧｎ３Ｂはそれぞれｎ＋拡散層３０７ＡＧｎ０、３０７ＡＧｎ０Ｂ、３０７ＡＧｎ１、３０７ＡＧｎ１Ｂ、３０７ＡＧｎ２、３０７ＡＧｎ２Ｂ、３０７ＡＧｎ３、３０７ＡＧｎ３Ｂに接続されるシリサイド層、
３０９ＡＧｐ０、３０９ＡＧｐ０Ｂ、３０９ＡＧｐ１、３０９ＡＧｐ１Ｂ、３０９ＡＧｐ２、３０９ＡＧｐ２Ｂ、３０４９Ｇｐ３、３０９ＡＧｐ３Ｂはそれぞれｐ＋拡散層３０７ＡＧｐ０、３０７ＡＧｐ０Ｂ、３０７ＡＧｐ１、３０７ＡＧｐ１Ｂ、３０７ＡＧｐ２、３０７ＡＧｐ２Ｂ、３０７ＡＧｐ３、３０７ＡＧｐ３Ｂに接続されるシリサイド層である。
３１０ＡＧｎ０、３１０ＡＧｐ０、３１０ＡＧｎ０Ｂ、３１０ＡＧｐ０Ｂ、３１０ＡＧｎ１、３１０ＡＧｐ１、３１０ＡＧｎ１Ｂ、３１０ＡＧｐ１Ｂ、３１０ＡＧｎ２、３１０ＡＧｐ２、３１０ＡＧｎ２Ｂ、３１０ＡＧｐ２Ｂ、３１０ＡＧｎ３、３１０ＡＧｐ３、３１０ＡＧｎ３Ｂ、３１０ＡＧｐ３Ｂは、それぞれシリサイド層３０９ＡＧｎ０、３０９ＡＧｐ０、３０９ＡＧｎ０Ｂ、３０９ＡＧｐ０Ｂ、３０９ＡＧｎ１、３０９ＡＧｐ１、３０９ＡＧｎ１Ｂ、３０９ＡＧｐ１Ｂ、３０９ＡＧｎ２、３０４ＡＧｐ２、３０４Ａｎ２Ｂ、３０４ＡＧｐ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｐ３、３０４ＡＧｎ３Ｂ、３０４ＡＧｐ３Ｂと第１メタル配線層の配線３１３ｉ、３１３ｉ、３１３ｊ、３１３ｊ、３１３ｋ、３１３ｋ、３１３ｌ、３１３ｌ、３１３ｍ、３１３ｍ、３１３ｎ、３１３ｎ、３１３ｐ、３１３ｐ、３１３ｑ、３１３ｑを、それぞれ接続するコンタクトである。
３１１ａはゲート配線３０６ａと第１メタル配線層の配線３１３ａを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線層の配線３１３ｂを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線層の配線３１３ｃを接続するコンタクト、３１１ｄはゲート配線３０６ｄと第１メタル配線層の配線３１３ｄを接続するコンタクト、３１１ｅはゲート配線３０６ｅと第１メタル配線層の配線３１３ｅを接続するコンタクト、３１１ｆはゲート配線３０６ｆと第１メタル配線層の配線３１３ｆを接続するコンタクト、３１１ｇはゲート配線３０６ｇと第１メタル配線層の配線３１３ｇを接続するコンタクト、３１１ｈはゲート配線３０６ｈと第１メタル配線層の配線３１３ｈを接続するコンタクトである。
３１４ａは第１メタル配線層の配線３１３ａと第２メタル配線層の配線３１５ａを接続するコンタクト、３１４ｂは第１メタル配線層の配線３１３ｂと第２メタル配線層の配線３１５ｂを接続するコンタクト、３１４ｃは第１メタル配線層の配線３１３ｃと第２メタル配線層の配線３１５ｃを接続するコンタクト、３１４ｄは第１メタル配線層の配線３１３ｄと第２メタル配線層の配線３１５ｄを接続するコンタクト、３１４ｅは第１メタル配線層の配線３１３ｅと第２メタル配線層の配線３１５ｅを接続するコンタクト、３１４ｆは第１メタル配線層の配線３１３ｆと第２メタル配線層の配線３１５ｆを接続するコンタクト、３１４ｇは第１メタル配線層の配線３１３ｇと第２メタル配線層の配線３１５ｇを接続するコンタクト、３１４ｈは第１メタル配線層の配線３１３ｈと第２メタル配線層の配線３１５ｈを接続するコンタクトである。
シリコン柱３０４ＡＧｐ０、下部拡散層３０２ｎａ、上部拡散層３０７ＡＧｎ０、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ０を構成し、
シリコン柱３０４ＡＧｐ０Ｂ、下部拡散層３０２ｎｂ、上部拡散層３０７ＡＧｎ０Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ０Ｂを構成し、
シリコン柱３０４ＡＧｐ１、下部拡散層３０２ｎｃ、上部拡散層３０７ＡＧｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ１を構成し、
シリコン柱３０４ＡＧｐ１Ｂ、下部拡散層３０２ｎｄ、上部拡散層３０７ＡＧｎ１Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ１Ｂを構成し、
シリコン柱３０４ＡＧｐ２、下部拡散層３０２ｎｅ、上部拡散層３０７ＡＧｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ２を構成し、
シリコン柱３０４ＡＧｐ２Ｂ、下部拡散層３０２ｎｆ、上部拡散層３０７ＡＧｎ２Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ２Ｂを構成し、
シリコン柱３０４ＡＧｐ３、下部拡散層３０２ｎｇ、上部拡散層３０７ＡＧｎ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ３を構成し、
シリコン柱３０４ＡＧｐ３Ｂ、下部拡散層３０２ｎｈ、上部拡散層３０７ＡＧｎ３Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ３Ｂを構成する。
シリコン柱３０４ＡＧｎ０、下部拡散層３０２ｐａ、上部拡散層３０７ＡＧｐ０、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ０を構成し、
シリコン柱３０４ＡＧｎ０Ｂ、下部拡散層３０２ｐｂ、上部拡散層３０７ＡＧｐ０Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ０Ｂを構成し、
シリコン柱３０４ＡＧｎ１、下部拡散層３０２ｐｃ、上部拡散層３０７ＡＧｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ１を構成し、
シリコン柱３０４ＡＧｎ１Ｂ、下部拡散層３０２ｐｄ、上部拡散層３０７ＡＧｐ１Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ１Ｂを構成し、
シリコン柱３０４ＡＧｎ２、下部拡散層３０２ｐｅ、上部拡散層３０７ＡＧｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ２を構成し、
シリコン柱３０４ＡＧｎ２Ｂ、下部拡散層３０２ｐｆ、上部拡散層３０７ＡＧｐ２Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ２Ｂを構成し、
シリコン柱３０４ＡＧｎ３、下部拡散層３０２ｐｇ、上部拡散層３０７ＡＧｐ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ３を構成し、
シリコン柱３０４ＡＧｎ３Ｂ、下部拡散層３０２ｐｈ、上部拡散層３０７ＡＧｐ３Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ３Ｂを構成する。
ＮＭＯＳトランジスタＡＧｎ０およびＡＧｎ０Ｂのゲート電極３０６にはゲート配線３０６ａが共通に接続され、ＰＭＯＳトランジスタＡＧｐ０およびＡＧｐ０Ｂのゲート電極３０６にはゲート配線３０６ｂが共通に接続され、ＮＭＯＳトランジスタＡＧｎ１およびＡＧｎ１Ｂのゲート電極３０６にはゲート配線３０６ｃが共通に接続され、ＰＭＯＳトランジスタＡＧｐ１およびＡＧｐ１Ｂのゲート電極３０６にはゲート配線３０６ｄが共通に接続され、ＮＭＯＳトランジスタＡＧｎ２およびＡＧｎ２Ｂのゲート電極３０６にはゲート配線３０６ｅが共通に接続され、ＰＭＯＳトランジスタＡＧｐ２およびＡＧｐ２Ｂのゲート電極３０６にはゲート配線３０６ｆが共通に接続され、ＮＭＯＳトランジスタＡＧｎ３およびＡＧｎ３Ｂのゲート電極３０６にはゲート配線３０６ｇが共通に接続され、ＰＭＯＳトランジスタＡＧｐ３およびＡＧｐ３Ｂのゲート電極３０６にはゲート配線３０６ｈが共通に接続される。
ＮＭＯＳトランジスタＡＧｎ０のソースとなる下部拡散層３０２ｎａとＰＭＯＳトランジスタＡＧｐ０のドレインとなる下部拡散層３０２ｐａは、シリサイド層３０３を介して共通接続され、コンタクト３１２ａを介して第１メタル配線層の配線１１３Ｂ０、すなわちビット線ＢＬ０に接続される。また、ＮＭＯＳトランジスタＡＧｎ０のドレインとなる上部拡散層３０７ＡＧｎ０は、シリサイド層３０９ＡＧｎ０とコンタクト３１０ＡＧｎ０を介して第１メタル配線層の配線３１３ｉに接続され、第１メタル配線層の配線３１３ｉは共通ノードＮ１となる。さらに、ＰＭＯＳトランジスタＡＧｐ０のソースとなる上部拡散層３０７ＡＧｐ０は、シリサイド層３０９ＡＧｐ０とコンタクト３１０ＡＧｐ０を介して第１メタル配線層の配線３１３ｉに接続される。すなわち、ビット線ＢＬ０は、ＮＭＯＳトランジスタＡＧｎ０とＰＭＯＳトランジスタＡＧｐ０により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ０Ｂのソースとなる下部拡散層３０２ｎｂとＰＭＯＳトランジスタＡＧｐ０Ｂのドレインとなる下部拡散層３０２ｐｂは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｂを介して第１メタル配線層の配線１１３Ｂ０Ｂ、すなわち反転ビット線ＢＬ０Ｂに接続される。また、ＮＭＯＳトランジスタＡＧｎ０Ｂのドレインとなる上部拡散層３０７ＡＧｎ０Ｂは、シリサイド層３０９ＡＧｎ０Ｂとコンタクト３１０ＡＧｎ０Ｂを介して第１メタル配線層の配線３１３ｊに接続され、第１メタル配線層の配線３１３ｊは共通ノードＮ２となる。さらに、ＰＭＯＳトランジスタＡＧｐ０Ｂのソースとなる上部拡散層３０７ＡＧｐ０Ｂは、シリサイド層３０９ＡＧｐ０Ｂとコンタクト３１０ＡＧｐ０Ｂを介して第１メタル配線層の配線３１３ｊに接続される。すなわち、ビット線ＢＬ０Ｂは、ＮＭＯＳトランジスタＡＧｎ０ＢとＰＭＯＳトランジスタＡＧｐ０Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ１のソースとなる下部拡散層３０２ｎｃとＰＭＯＳトランジスタＡＧｐ１のドレインとなる下部拡散層３０２ｐｃは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｃを介して第１メタル配線層の配線１１３Ｂ１、すなわちビット線ＢＬ１に接続される。また、ＮＭＯＳトランジスタＡＧｎ１のドレインとなる上部拡散層３０７ＡＧｎ１は、シリサイド層３０９ＡＧｎ１とコンタクト３１０ＡＧｎ１を介して第１メタル配線層の配線３１３ｋに接続され、第１メタル配線層の配線３１３ｋは共通ノードＮ１となる。さらに、ＰＭＯＳトランジスタＡＧｐ１のソースとなる上部拡散層３０７ＡＧｐ１は、シリサイド層３０９ＡＧｐ１とコンタクト３１０ＡＧｐ１を介して第１メタル配線層の配線３１３ｋに接続される。すなわち、ビット線ＢＬ１は、ＮＭＯＳトランジスタＡＧｎ１とＰＭＯＳトランジスタＡＧｐ１により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ１Ｂのソースとなる下部拡散層３０２ｎｄとＰＭＯＳトランジスタＡＧｐ１Ｂのドレインとなる下部拡散層３０２ｐｄは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｄを介して第１メタル配線層の配線１１３Ｂ１Ｂ、すなわち反転ビット線ＢＬ１Ｂに接続される。また、ＮＭＯＳトランジスタＡＧｎ１Ｂのドレインとなる上部拡散層３０７ＡＧｎ１Ｂは、シリサイド層３０９ＡＧｎ１Ｂとコンタクト３１０ＡＧｎ１Ｂを介して第１メタル配線層の配線３１３ｌに接続され、第１メタル配線層の配線３１３ｌは共通ノードＮ２となる。さらに、ＰＭＯＳトランジスタＡＧｐ１Ｂのソースとなる上部拡散層３０７ＡＧｐ１Ｂは、シリサイド層３０９ＡＧｐ１Ｂとコンタクト３１０ＡＧｐ１Ｂを介して第１メタル配線層の配線３１３ｌに接続される。すなわち、ビット線ＢＬ１Ｂは、ＮＭＯＳトランジスタＡＧｎ１ＢとＰＭＯＳトランジスタＡＧｐ１Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ２のソースとなる下部拡散層３０２ｎｅとＰＭＯＳトランジスタＡＧｐ２のドレインとなる下部拡散層３０２ｐｅは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｅを介して第１メタル配線層の配線１１３Ｂ２、すなわちビット線ＢＬ２に接続される。また、ＮＭＯＳトランジスタＡＧｎ２のドレインとなる上部拡散層３０７ＡＧｎ２は、シリサイド層３０９ＡＧｎ２とコンタクト３１０ＡＧｎ２を介して第１メタル配線層の配線３１３ｍに接続され、第１メタル配線層の配線３１３ｍは共通ノードＮ１となる。さらに、ＰＭＯＳトランジスタＡＧｐ２のソースとなる上部拡散層３０７ＡＧｐ２は、シリサイド層３０９ＡＧｐ２とコンタクト３１０ＡＧｐ２を介して第１メタル配線層の配線３１３ｍに接続される。すなわち、ビット線ＢＬ２は、ＮＭＯＳトランジスタＡＧｎ２とＰＭＯＳトランジスタＡＧｐ２により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ２Ｂのソースとなる下部拡散層３０２ｎｆとＰＭＯＳトランジスタＡＧｐ２Ｂのドレインとなる下部拡散層３０２ｐｆは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｆを介して第１メタル配線層の配線１１３Ｂ２Ｂ、すなわち反転ビット線ＢＬ２Ｂに接続される。また、ＮＭＯＳトランジスタＡＧｎ２Ｂのドレインとなる上部拡散層３０７ＡＧｎ２Ｂは、シリサイド層３０９ＡＧｎ２Ｂとコンタクト３１０ＡＧｎ２Ｂを介して第１メタル配線層の配線３１３ｎに接続され、第１メタル配線層の配線３１３ｎは共通ノードＮ２となる。さらに、ＰＭＯＳトランジスタＡＧｐ２Ｂのソースとなる上部拡散層３０７ＡＧｐ２Ｂは、シリサイド層３０９ＡＧｐ２Ｂとコンタクト３１０ＡＧｐ２Ｂを介して第１メタル配線層の配線３１３ｎに接続される。すなわち、ビット線ＢＬ２Ｂは、ＮＭＯＳトランジスタＡＧｎ２ＢとＰＭＯＳトランジスタＡＧｐ２Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ３のソースとなる下部拡散層３０２ｎｇとＰＭＯＳトランジスタＡＧｐ３のドレインとなる下部拡散層３０２ｐｇは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｇを介して第１メタル配線層の配線１１３Ｂ３、すなわちビット線ＢＬ３に接続される。また、ＮＭＯＳトランジスタＡＧｎ３のドレインとなる上部拡散層３０７ＡＧｎ３は、シリサイド層３０９ＡＧｎ３とコンタクト３１０ＡＧｎ３を介して第１メタル配線層の配線３１３ｐに接続され、第１メタル配線層の配線３１３ｐは共通ノードＮ１となる。さらに、ＰＭＯＳトランジスタＡＧｐ３のソースとなる上部拡散層３０７ＡＧｐ３は、シリサイド層３０９ＡＧｐ３とコンタクト３１０ＡＧｐ３を介して第１メタル配線層の配線３１３ｐに接続される。すなわち、ビット線ＢＬ３は、ＮＭＯＳトランジスタＡＧｎ３とＰＭＯＳトランジスタＡＧｐ３により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ３Ｂのソースとなる下部拡散層３０２ｎｈとＰＭＯＳトランジスタＡＧｐ３Ｂのドレインとなる下部拡散層３０２ｐｈは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｈを介して第１メタル配線層の配線１１３Ｂ３Ｂ、すなわち反転ビット線ＢＬ３Ｂに接続される。また、ＮＭＯＳトランジスタＡＧｎ３Ｂのドレインとなる上部拡散層３０７ＡＧｎ３Ｂは、シリサイド層３０９ＡＧｎ３Ｂとコンタクト３１０ＡＧｎ３Ｂを介して第１メタル配線層の配線３１３ｑに接続され、第１メタル配線層の配線３１３ｑは共通ノードＮ２となる。さらに、ＰＭＯＳトランジスタＡＧｐ３Ｂのソースとなる上部拡散層３０７ＡＧｐ３Ｂは、シリサイド層３０９ＡＧｐ３Ｂとコンタクト３１０ＡＧｐ３Ｂを介して第１メタル配線層の配線３１３ｑに接続される。すなわち、ビット線ＢＬ３Ｂは、ＮＭＯＳトランジスタＡＧｎ３ＢとＰＭＯＳトランジスタＡＧｐ３Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ここで、第１メタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ０Ｂ、ＢＬ１、ＢＬ１Ｂ、ＢＬ２、ＢＬ２Ｂ、ＢＬ３、ＢＬ３Ｂは、図５ａにおいて縦方向に延在配置される。
列選択信号ＹＡｎ０を供給する第２メタル配線層の配線３１５ａは、図５ａの横方向に延在し、コンタクト３１４ａ、第１メタル配線層の配線３１３ａ、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ゲート配線３０６ａはＮＭＯＳトランジスタＡＧｎ０のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ０Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ０を供給する第２メタル配線層の配線３１５ｂは、図５ａの横方向に延在し、コンタクト３１４ｂ、第１メタル配線層の配線３１３ｂ、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ゲート配線３０６ｂはＰＭＯＳトランジスタＡＧｐ０のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ０Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ１を供給する第２メタル配線層の配線３１５ｃは、図５ａの横方向に延在し、コンタクト３１４ｃ、第１メタル配線層の配線３１３ｃ、コンタクト３１１ｃを介してゲート配線３０６ｃに接続され、ゲート配線３０６ｃはＮＭＯＳトランジスタＡＧｎ１のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ１Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ１を供給する第２メタル配線層の配線３１５ｄは、図５ａの横方向に延在し、コンタクト３１４ｄ、第１メタル配線層の配線３１３ｄ、コンタクト３１１ｄを介してゲート配線３０６ｄに接続され、ゲート配線３０６ｄはＰＭＯＳトランジスタＡＧｐ１のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ１Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ２を供給する第２メタル配線層の配線３１５ｅは、図５ａの横方向に延在し、コンタクト３１４ｅ、第１メタル配線層の配線３１３ｅ、コンタクト３１１ｅを介してゲート配線３０６ｅに接続され、ゲート配線３０６ｅはＮＭＯＳトランジスタＡＧｎ２のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ２Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ２を供給する第２メタル配線層の配線３１５ｆは、図５ａの横方向に延在し、コンタクト３１４ｆ、第１メタル配線層の配線３１３ｆ、コンタクト３１１ｆを介してゲート配線３０６ｆに接続され、ゲート配線３０６ｆはＰＭＯＳトランジスタＡＧｐ２のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ２Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ３を供給する第２メタル配線層の配線３１５ｇは、図５ａの横方向に延在し、コンタクト３１４ｇ、第１メタル配線層の配線３１３ｇ、コンタクト３１１ｇを介してゲート配線３０６ｇに接続され、ゲート配線３０６ｇはＮＭＯＳトランジスタＡＧｎ３のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ３Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ３を供給する第２メタル配線層の配線３１５ｈは、図５ａの横方向に延在し、コンタクト３１４ｈ、第１メタル配線層の配線３１３ｈ、コンタクト３１１ｈを介してゲート配線３０６ｈに接続され、ゲート配線３０６ｈはＰＭＯＳトランジスタＡＧｐ３のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ３Ｂのゲート電極３０６に共通に接続される。
なお、図５ａから明らかなように、本実施例では、対となる列選択信号ＹＡｎ０と反転列選択信号ＹＡｐ０、列選択信号ＹＡｎ１と反転列選択信号ＹＡｐ１、列選択信号ＹＡｎ２と反転列選択信号ＹＡｐ２、列選択信号ＹＡｎ３と反転列選択信号ＹＡｐ３は、それぞれ、第２メタル配線層の配線１本おきに配置されている。この理由は、実施例２と同じく、対を成すＮＭＯＳトランジスタＡＧｎｋとＰＭＯＳトランジスタＡＧｐｋ（ｋ＝０～３）、および対を成すＮＭＯＳトランジスタＡＧｎｋＢとＰＭＯＳトランジスタＡＧｐｋＢ（ｋ＝０～３）のそれぞれの配置間隔で縦方向の寸法が決まらないように、トランジスタの間隔に余裕を持たせるためである。その結果として、列選択信号および反転列選択信号を供給する列選択線および反転列選択線の縦方向の配置ピッチを最小間隔にできる。
図５ｂの枠線ＢＬ４１１ｂで囲んだ領域が本実施例の繰り返し寸法はＬｘ２であり、実施例２と同じである。
本実施例によれば、列選択デコーダに、転送効率の良いコンプリメンタリーＭＯＳスイッチ（ＣＭＯＳスイッチ）を用い、このＣＭＯＳスイッチを構成する対を成すＮＭＯＳトランジスタＡＧｎｋ（ｋ＝０～３）のソースである下部拡散層とＰＭＯＳトランジスタＡＧｐｋ（ｋ＝０～３）のドレインである下部拡散層をシリサイド層を介して共通接続し、あるいは、対を成すＮＭＯＳトランジスタＡＧｎｋＢ（ｋ＝０～３）のソースである下部拡散層とＰＭＯＳトランジスタＡＧｐｋＢ（ｋ＝０～３）のドレインである下部拡散層をシリサイド層を介して共通接続する一方で、トランジスタの上方において縦方向に延在配置されたビット線および反転ビット線と、横方向に延在配置された列選択信号および反転列選択信号を、それぞれ異なる階層で効率良く配置でき、面積が縮小された列選択ゲートデコーダが提供できる。
さらに、第２メタル配線層により構成される、対を成す列選択信号と反転列選択信号を少なくとも１本おきに配置することにより、第２メタル配線層の加工限界である最小ピッチにて配置でき、さらに面積の縮小された列選択ゲートデコーダが提供できる。
（本発明に適用するさらに別の等価回路）
図６に本発明に適用する、さらに別の列選択ゲートデコーダの等価回路４２０を示す。
等価回路４２０は、図３の等価回路４１０と同様に、図１４における、ビット線および反転ビット線を有するＳＲＡＭの列選択ゲートデコーダに対応する。図６と図３の異なるところは、ビット線と反転ビット線の配置順番を入れ替えたところである。すなわち、ビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ１、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、反転ビット線ＢＬ３Ｂ、ビット線ＢＬ３が、図の左より順番に配置される。
本実施例のＹＡｎｊ、ＹＡｐｊ（ｊ＝０～３）、ＹＢｎｋ、ＹＢｐｋ（ｋ＝０～１）は、それぞれ図１４における列デコーダ３００Ａ、３００Ｂから出力される列選択信号である。
列選択ゲートスイッチとなる第１のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ０は、ソースがビット線ＢＬ０に接続され、ゲートに列選択信号ＹＡｎ０が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ０は、ドレインがビット線ＢＬ０に接続され、ゲートに反転列選択信号ＹＡｐ０が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第２のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ０Ｂは、ソースが反転ビット線ＢＬ０Ｂに接続され、ゲートに列選択信号ＹＡｎ０が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ０Ｂは、ドレインが反転ビット線ＢＬ０Ｂに接続され、ゲートに反転列選択信号ＹＡｐ０が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第３のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ１Ｂは、ソースが反転ビット線ＢＬ１Ｂに接続され、ゲートに列選択信号ＹＡｎ１が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ１Ｂは、ドレインが反転ビット線ＢＬ１Ｂに接続され、ゲートに反転列選択信号ＹＡｐ１が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第４のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ１は、ソースがビット線ＢＬ１に接続され、ゲートに列選択信号ＹＡｎ１が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ１は、ドレインがビット線ＢＬ１に接続され、ゲートに反転列選択信号ＹＡｐ１が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第５のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ２は、ソースがビット線ＢＬ２に接続され、ゲートに列選択信号ＹＡｎ２が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ２は、ドレインがビット線ＢＬ２に接続され、ゲートに反転列選択信号ＹＡｐ２が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第６のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ２Ｂは、ソースが反転ビット線ＢＬ２Ｂに接続され、ゲートに列選択信号ＹＡｎ２が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ２Ｂは、ドレインが反転ビット線ＢＬ２Ｂに接続され、ゲートに反転列選択信号ＹＡｐ２が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第７のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ３Ｂは、ソースが反転ビット線ＢＬ３Ｂに接続され、ゲートに列選択信号ＹＡｎ３が入力され、ドレインが共通ノードＮ２に接続され、ＰＭＯＳトランジスタＡＧｐ３Ｂは、ドレインが反転ビット線ＢＬ３Ｂに接続され、ゲートに反転列選択信号ＹＡｐ３が入力され、ソースが共通ノードＮ２に接続される。
列選択ゲートスイッチとなる第８のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ３は、ソースがビット線ＢＬ３に接続され、ゲートに列選択信号ＹＡｎ３が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ３は、ドレインがビット線ＢＬ３に接続され、ゲートに反転列選択信号ＹＡｐ３が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第９のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＢＧｎ０は、ソースが共通ノードＮ１に接続され、ゲートに列選択信号ＹＢｎ０が入力され、ドレインが共通ノードＮ３（すなわちデータ線ＤＬ）に接続され、ＰＭＯＳトランジスタＢＧｐ０は、ドレインが共通ノードＮ１に接続され、ゲートに反転列選択信号ＹＢｐ０が入力され、ソースが共通ノードＮ３に接続される。
列選択ゲートスイッチとなる第１０のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＢＧｎ０Ｂは、ソースが共通ノードＮ２に接続され、ゲートに反転列選択信号ＹＢｎ０Ｂが入力され、ドレインが共通ノードＮ４（すなわち反転データ線ＤＬＢ）に接続され、ＰＭＯＳトランジスタＢＧｐ０Ｂは、ドレインが共通ノードＮ２に接続され、ゲートに反転列選択信号ＹＢｐ０が入力され、ソースが共通ノードＮ４に接続される
（実施例４）
図７ａ、図７ｂ、図７ｃ、図７ｄ、図７ｅ、図７ｆ、図７ｇ、図７ｈ、図７ｉ、図７ｊ図７ｋおよび図７ｌに、実施例４を示す。等価回路は図６に破線枠で示す、第１段目のデコーダ回路４２１に対応する。
図７ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図７ｂは、図７ａにおける下部拡散層およびトランジスタのみを示した平面図、図７ｃは、図７ａにおけるコンタクトおよび第１メタル配線層の配線のみを示した平面図、図７ｄは、図７ａにおけるカットラインＡ－Ａ’に沿った断面図、図７ｅは、図７ａにおけるカットラインＢ－Ｂ’に沿った断面図、図７ｆは、図７ａにおけるカットラインＣ－Ｃ’に沿った断面図、図７ｇは、図７ａにおけるカットラインＤ－Ｄ’に沿った断面図、図７ｈは、図７ａにおけるカットラインＥ－Ｅ’に沿った断面図、図７ｉは、図７ａにおけるカットラインＦ－Ｆ’に沿った断面図、図７ｊは、図７ａにおけるカットラインＧ－Ｇ’に沿った断面図、図７ｋは、図７ａにおけるカットラインＨ－Ｈ’、図７ｌは、図７ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
図７ａにおいて、ビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ１、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、反転ビット線ＢＬ３Ｂ、ビット線ＢＬ３が図の縦方向に、左より順番に、第１メタル配線層の配線により延在配置される。
また、列選択信号ＹＡｎ０～ＹＡｎ３、反転列選択信号ＹＡｐ０～ＹＡｐ３が第２メタル配線層の配線により図の横方向に、下からＹＡｎ０、ＹＡｎ１、ＹＡｐ０、ＹＡｐ１、ＹＡｎ２、ＹＡｎ３、ＹＡｐ２、ＹＡｐ３の順番に延在配置される。すなわち、ＹＡｎ０とＹＡｐ０、ＹＡｎ１とＹＡｐ１、ＹＡｎ２とＹＡｐ２、ＹＡｎ３とＹＡｐ３の各対を成す列選択信号および反転選択信号は、１つ置きに配置される。
第１メタル配線層の配線により構成されるビット線ＢＬ０、反転ビット線ＢＬ０Ｂ、反転ビット線ＢＬ１Ｂ、ビット線ＢＬ１、ビット線ＢＬ２、反転ビット線ＢＬ２Ｂ、反転ビット線ＢＬ３Ｂ、ビット線ＢＬ３と、第２メタル配線層の配線により構成される列選択信号ＹＡｎ０～ＹＡｎ３および反転列選択信号ＹＡｐ０～ＹＡｐ３の交差する箇所に、それぞれＮＭＯＳトランジスタＡＧｎ０～ＡＧｎ３、ＡＧｎ０Ｂ～ＡＧｎ３Ｂ、ＰＭＯＳトランジスタＡＧｐ０～ＡＧｐ３およびＡＧｐ０Ｂ～ＡＧｐ３Ｂが配置される。
ここで、本発明の特徴は、ＣＭＯＳスイッチを構成する列選択ゲートトランジスタであるＮＭＯＳトランジスタＡＧｎ０のドレイン領域とＰＭＯＳトランジスタＡＧｐ０のソース領域が下部拡散層およびシリサイド層により共通接続され、
ＮＭＯＳトランジスタＡＧｎ０Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ０Ｂのソース領域およびＮＭＯＳトランジスタＡＧｎ１Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ１Ｂのソース領域が下部拡散層およびシリサイド層により共通接続され、
ＮＭＯＳトランジスタＡＧｎ１のドレイン領域とＰＭＯＳトランジスタＡＧｐ１のソース領域およびＮＭＯＳトランジスタＡＧｎ２のドレイン領域とＰＭＯＳトランジスタＡＧｐ２のソース領域が下部拡散層およびシリサイド層により共通接続され、
ＮＭＯＳトランジスタＡＧｎ２Ｂのドレイン領域とＰＭＯＳトランジスタＡＧｐ２Ｂのソース領域おおびＮＭＯＳトランジスタＡＧｎ３Ｂのドレイン領域とＰＭＯＳトランジスタＡＧ３Ｂのソース領域が下部拡散層およびシリサイド層により共通接続され、
ＮＭＯＳトランジスタＡＧｎ３のドレイン領域とＰＭＯＳトランジスタＡＧｐ３のソース領域が下部拡散層およびシリサイド層により共通接続されることである。
このような配置にすることにより、ＮＭＯＳトランジスタＡＧｎ０Ｂ、ＡＧｎ１Ｂ、ＰＭＯＳトランジスタＡＧｐ０ＢおよびＡＧｐ１Ｂの下部拡散層が共通化され、ＮＭＯＳトランジスタＡＧｎ１、ＡＧｎ２、ＰＭＯＳトランジスタＡＧｐ１およびＡＧｐ２の下部拡散層が共通化され、ＮＭＯＳトランジスタＡＧｎ２Ｂ、ＡＧｎ３Ｂ、ＰＭＯＳトランジスタＡＧｐ２ＢおよびＡＧｐ３Ｂの下部拡散層が共通化されることにより、横方向の寸法が縮小できる。
また、ＣＭＯＳスイッチの対となるＮＭＯＳトランジスタＡＧｎ０とＰＭＯＳトランジスタＡＧｐ０はビット線方向に沿って図の上下に配置され、同様に、ＮＭＯＳトランジスタＡＧｎ０ＢとＰＭＯＳトランジスタＡＧｐ０Ｂはビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ１とＰＭＯＳトランジスタＡＧｐ１はビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ１ＢとＰＭＯＳトランジスタＡＧｐ１Ｂはビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ２とＰＭＯＳトランジスタＡＧｐ２はビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ２ＢとＰＭＯＳトランジスタＡＧｐ２Ｂはビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ３とＰＭＯＳトランジスタＡＧｐ３はビット線方向に沿って図の上下に配置され、ＮＭＯＳトランジスタＡＧｎ３ＢとＰＭＯＳトランジスタＡＧｐ３Ｂはビット線方向に沿って図の上下に配置される。
さらに、対となる列選択信号と反転列選択信号を少なくとも１本置きに配置することにより、トランジスタの間隔に余裕を持たせることができるので、第２メタル配線層の配線の最小加工ピッチにて配置が可能となり、図の縦方向の寸法を縮小できる。
また、ビット線に接続されるＮＭＯＳトランジスタＡＧｎ０と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ０Ｂは、列選択線ＹＡｎ０に沿って配置され、ゲート配線を共有する。同様に、ビット線に接続されるＰＭＯＳトランジスタＡＧｐ０と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ０Ｂは、列選択線ＹＡｐ０に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ１と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ１Ｂは、列選択線ＹＡｎ１に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ１と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｐ１Ｂは、列選択線ＹＡｐ１に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ２と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ２Ｂは、列選択線ＹＡｎ２に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ２と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ２Ｂは、列選択線ＹＡｐ２に沿って配置され、ゲート配線を共有する。ビット線に接続されるＮＭＯＳトランジスタＡＧｎ３と反転ビット線に接続されるＮＭＯＳトランジスタＡＧｎ３Ｂは、列選択線ＹＡｎ３に沿って配置され、ゲート配線を共有する。ビット線に接続されるＰＭＯＳトランジスタＡＧｐ３と反転ビット線に接続されるＰＭＯＳトランジスタＡＧｐ３Ｂは、列選択線ＹＡｐ３に沿って配置され、ゲート配線を共有する。
このような配置にすることにより、ＣＭＯＳスイッチを構成するＮＭＯＳトラジスタとＰＭＯＳトランジスタを効率よく配置でき、列選択線を最小配置でき、面積縮小が達成されることである。
なお、図７ａ、図７ｂ、図７ｃ、図７ｄ、図７ｅ、図７ｆ、図７ｇ、図７ｈ、図７ｉ、図７ｊ、図７ｋおよび図７ｌにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈ、図４ｉ、図４ｊおよび図４ｋと同じ構造の箇所については、３００番台の対応する記号で示してある。
図７ａ、図７ｂ、図７ｃ、図７ｄ、図７ｅ、図７ｆ、図７ｇ、図７ｈ、図７ｉ、図７ｊ、図７ｋおよび図７ｌにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅおよび３０２ｐｆが形成される。この平面状シリコン層３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅおよび平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅ、３０２ｐｆは不純物注入等により、それぞれｎ＋拡散層あるいはｐ＋拡散層が構成される。３０３は、平面状シリコン層（３０２ｎａ、３０２ｎｂ、３０２ｎｃ、３０２ｎｄ、３０２ｎｅ、３０２ｐａ、３０２ｐｂ、３０２ｐｃ、３０２ｐｄ、３０２ｐｅおよび３０２ｐｆ）の表面に形成されるシリサイド層である。
３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂはｐ型シリコン柱、３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂはｎ型シリコン柱、３０５はシリコン柱３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂ、３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂを取り囲むゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇおよび３０６ｈは、それぞれゲート配線である。ゲート絶縁膜は３０５は、ゲート電極３０６、ゲート配線３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇおよび３０６ｈの下にも形成される。
シリコン柱３０４ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂの最上部には、それぞれｎ＋拡散層３０７ＡＧｎ０、３０７ＡＧｎ０Ｂ、３０７ＡＧｎ１、３０７ＡＧｎ１Ｂ、３０７ＡＧｎ２、３０７ＡＧｎ２Ｂ、３０７ＡＧｎ３、３０７ＡＧｎ３Ｂが不純物注入等により形成され、シリコン柱３０４ＡＧｎ０、３０４ＡＧｎ０Ｂ、３０４ＡＧｎ１、３０４ＡＧｎ１Ｂ、３０４ＡＧｎ２、３０４ＡＧｎ２Ｂ、３０４ＡＧｎ３、３０４ＡＧｎ３Ｂの最上部には、それぞれｐ＋拡散層３０７ＡＧｐ０、３０７ＡＧｐ０Ｂ、３０７ＡＧｐ１、３０７ＡＧｐ１Ｂ、３０７ＡＧｐ２、３０７ＡＧｐ２Ｂ、３０７ＡＧｐ３、３０７ＡＧｐ３Ｂが不純物注入等により形成される。
３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜である。
３０９ＡＧｎ０、３０９ＡＧｎ０Ｂ、３０９ＡＧｎ１、３０９ＡＧｎ１Ｂ、３０９ＡＧｎ２、３０９ＡＧｎ２Ｂ、３０９ＡＧｎ３、３０９ＡＧｎ３Ｂはそれぞれｎ＋拡散層３０７ＡＧｎ０、３０７ＡＧｎ０Ｂ、３０７ＡＧｎ１、３０７ＡＧｎ１Ｂ、３０７ＡＧｎ２、３０７ＡＧｎ２Ｂ、３０７ＡＧｎ３、３０７ＡＧｎ３Ｂに接続されるシリサイド層、３０９ＡＧｐ０、３０９ＡＧｐ０Ｂ、３０９ＡＧｐ１、３０９ＡＧｐ１Ｂ、３０９ＡＧｐ２、３０９ＡＧｐ２Ｂ、３０９ＡＧｐ３、３０９ＡＧｐ３Ｂはそれぞれｐ＋拡散層３０７ＡＧｐ０、３０７ＡＧｐ０Ｂ、３０７ＡＧｐ１、３０７ＡＧｐ１Ｂ、３０７ＡＧｐ２、３０７ＡＧｐ２Ｂ、３０７ＡＧｐ３、３０７ＡＧｐ３Ｂに接続されるシリサイド層である。
３１０ＡＧｎ０、３１０４ＡＧｎ０Ｂ、３１０ＡＧｎ１、３１０ＡＧｎ１Ｂ、３１０ＡＧｎ２、３１０ＡＧｎ２Ｂ、３１０ＡＧｎ３、３１０ＡＧｎ３Ｂ、３１０ＡＧｐ０、３１０ＡＧｐ０Ｂ、３１０ＡＧｐ１、３１０ＡＧｐ１Ｂ、３１０ＡＧｐ２、３１０ＡＧｐ２Ｂ、３１０ＡＧｐ３、３１０ＡＧｐ３Ｂは、それぞれシリサイド層３０９ＡＧｎ０、３０９ＡＧｎ０Ｂ、３０９ＡＧｎ１、３０９ＡＧｎ１Ｂ、３０９ＡＧｎ２、３０９ＡＧｎ２Ｂ、３０９ＡＧｎ３、３０９ＡＧｎ３Ｂ、３０９ＡＧｐ０、３０４ＡＧｐ０Ｂ、３０４ＡＧｐ１、３０４ＡＧｐ１Ｂ、３０４ＡＧｐ２、３０４ＡＧｐ２Ｂ、３０４ＡＧｐ３、３０４ＡＧｐ３Ｂと第１メタル配線層の配線１１３Ｂ０、１１３Ｂ０Ｂ、１１３Ｂ１、１１３Ｂ１Ｂ、１１３Ｂ２、１１３Ｂ２Ｂ、１１３Ｂ３、１１３Ｂ３Ｂ、１１３Ｂ０、１１３Ｂ０Ｂ、１１３Ｂ１、１１３Ｂ１Ｂ、１１３Ｂ２、１１３Ｂ２Ｂ、１１３Ｂ３、１１３Ｂ３Ｂをそれぞれ接続するコンタクトである。
３１１ａはゲート配線３０６ａと第１メタル配線層の配線３１３ａを接続するコンタクト、３１１ｂはゲート配線３０６ｂと第１メタル配線層の配線３１３ｂを接続するコンタクト、３１１ｃはゲート配線３０６ｃと第１メタル配線層の配線３１３ｃを接続するコンタクト、３１１ｄはゲート配線３０６ｄと第１メタル配線層の配線３１３ｄを接続するコンタクト、３１１ｅはゲート配線３０６ｅと第１メタル配線層の配線３１３ｅを接続するコンタクト、３１１ｆはゲート配線３０６ｆと第１メタル配線層の配線３１３ｆを接続するコンタクト、３１１ｇはゲート配線３０６ｇと第１メタル配線層の配線３１３ｇを接続するコンタクト、３１１ｈはゲート配線３０６ｈと第１メタル配線層の配線３１３ｈを接続するコンタクトである。
３１４ａは第１メタル配線層の配線３１３ａと第２メタル配線層の配線３１５ａを接続するコンタクト、３１４ｂは第１メタル配線層の配線３１３ｂと第２メタル配線層の配線３１５ｂを接続するコンタクト、３１４ｃは第１メタル配線層の配線３１３ｃと第２メタル配線層の配線３１５ｃを接続するコンタクト、３１４ｄは第１メタル配線層の配線３１３ｄと第２メタル配線層の配線３１５ｄを接続するコンタクト、３１４ｅは第１メタル配線層の配線３１３ｅと第２メタル配線層の配線３１５ｅを接続するコンタクト、３１４ｆは第１メタル配線層の配線３１３ｆと第２メタル配線層の配線３１５ｆを接続するコンタクト、３１４ｇは第１メタル配線層の配線３１３ｇと第２メタル配線層の配線３１５ｇを接続するコンタクト、３１４ｈは第１メタル配線層の配線３１３ｈと第２メタル配線層の配線３１５ｈを接続するコンタクトである。
シリコン柱３０４ＡＧｐ０、下部拡散層３０２ｎａ、上部拡散層３０７ＡＧｎ０、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ０を構成し、
シリコン柱３０４ＡＧｐ０Ｂ、下部拡散層３０２ｎｂ、上部拡散層３０７ＡＧｎ０Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ０Ｂを構成し、
シリコン柱３０４ＡＧｐ１、下部拡散層３０２ｎｃ、上部拡散層３０７ＡＧｎ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ１を構成し、
シリコン柱３０４ＡＧｐ１Ｂ、下部拡散層３０２ｎｂ、上部拡散層３０７ＡＧｎ１Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ１Ｂを構成し、
シリコン柱３０４ＡＧｐ２、下部拡散層３０２ｎｃ、上部拡散層３０７ＡＧｎ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ２を構成し、
シリコン柱３０４ＡＧｐ２Ｂ、下部拡散層３０２ｎｄ、上部拡散層３０７ＡＧｎ２Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ２Ｂを構成し、
シリコン柱３０４ＡＧｐ３、下部拡散層３０２ｎｅ、上部拡散層３０７ＡＧｎ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ３を構成し、
シリコン柱３０４ＡＧｐ３Ｂ、下部拡散層３０２ｎｄ、上部拡散層３０７ＡＧｎ３Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＡＧｎ３Ｂを構成する。
シリコン柱３０４ＡＧｎ０、下部拡散層３０２ｐａ、上部拡散層３０７ＡＧｐ０、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ０を構成し、
シリコン柱３０４ＡＧｎ０Ｂ、下部拡散層３０２ｐｂ、上部拡散層３０７ＡＧｐ０Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ０Ｂを構成し、
シリコン柱３０４ＡＧｎ１、下部拡散層３０２ｐｃ、上部拡散層３０７ＡＧｐ１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ１を構成し、
シリコン柱３０４ＡＧｎ１Ｂ、下部拡散層３０２ｐｂ、上部拡散層３０７ＡＧｐ１Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ１Ｂを構成し、
シリコン柱３０４ＡＧｎ２、下部拡散層３０２ｐｄ、上部拡散層３０７ＡＧｐ２、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ２を構成し、
シリコン柱３０４ＡＧｎ２Ｂ、下部拡散層３０２ｐｅ、上部拡散層３０７ＡＧｐ２Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ２Ｂを構成し、
シリコン柱３０４ＡＧｎ３、下部拡散層３０２ｐｆ、上部拡散層３０７ＡＧｐ３、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ３を構成し、
シリコン柱３０４ＡＧｎ３Ｂ、下部拡散層３０２ｐｅ、上部拡散層３０７ＡＧｐ３Ｂ、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＡＧｐ３Ｂを構成する。
ＮＭＯＳトランジスタＡＧｎ０およびＡＧｎ０Ｂのゲート電極３０６にはゲート配線３０６ａが共通に接続され、ＰＭＯＳトランジスタＡＧｐ０およびＡＧｐ０Ｂのゲート電極３０６にはゲート配線３０６ｂが共通に接続され、ＮＭＯＳトランジスタＡＧｎ１およびＡＧｎ１Ｂのゲート電極３０６にはゲート配線３０６ｃが共通に接続され、ＰＭＯＳトランジスタＡＧｐ１およびＡＧｐ１Ｂのゲート電極３０６にはゲート配線３０６ｄが共通に接続され、ＮＭＯＳトランジスタＡＧｎ２およびＡＧｎ２Ｂのゲート電極３０６にはゲート配線３０６ｅが共通に接続され、ＰＭＯＳトランジスタＡＧｐ２およびＡＧｐ２Ｂのゲート電極３０６にはゲート配線３０６ｆが共通に接続され、ＮＭＯＳトランジスタＡＧｎ３およびＡＧｎ３Ｂのゲート電極３０６にはゲート配線３０６ｇが共通に接続され、ＰＭＯＳトランジスタＡＧｐ３およびＡＧｐ３Ｂのゲート電極３０６にはゲート配線３０６ｈが共通に接続される。
ＮＭＯＳトランジスタＡＧｎ０のドレインとなる下部拡散層３０２ｎａとＰＭＯＳトランジスタＡＧｐ０のソースとなる下部拡散層３０２ｐａは、シリサイド層３０３を介して共通接続され、コンタクト３１２ａを介して第１メタル配線層の配線３１３ｉに接続され、第１メタル配線層の配線３１３ｉは共通ノードＮ１となる。
また、ＮＭＯＳトランジスタＡＧｎ０のソースとなる上部拡散層３０７ＡＧｎ０は、シリサイド層３０９ＡＧｎ０とコンタクト３１０ＡＧｎ０を介して第１メタル配線層の配線１１３Ｂ０に接続され、第１メタル配線層の配線１１３Ｂ０はビット線ＢＬ０となる。さらに、ＰＭＯＳトランジスタＡＧｐ０のドレインとなる上部拡散層３０７ＡＧｐ０は、シリサイド層３０９ＡＧｐ０とコンタクト３１０ＡＧｐ０を介して第１メタル配線層の配線１１３Ｂ０に接続される。すなわち、ビット線ＢＬ０は、ＮＭＯＳトランジスタＡＧｎ０とＰＭＯＳトランジスタＡＧｐ０により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ０ＢとＡＧｎ１Ｂのドレインとなる下部拡散層３０２ｎｂとＰＭＯＳトランジスタＡＧｐ０ＢとＡＧｐ１Ｂのソースとなる下部拡散層３０２ｐｂは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｂを介して第１メタル配線層の配線３１３ｊに接続され、第１メタル配線層の配線３１３ｊは共通ノードＮ２となる。また、ＮＭＯＳトランジスタＡＧｎ０Ｂのソースとなる上部拡散層３０７ＡＧｎ０Ｂは、シリサイド層３０９ＡＧｎ０Ｂとコンタクト３１０ＡＧｎ０Ｂを介して第１メタル配線層の配線１１３Ｂ０Ｂに接続され、第１メタル配線層の配線１１３Ｂ０Ｂは反転ビット線ＢＬ０Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ０Ｂのドレインとなる上部拡散層３０７ＡＧｐ０Ｂは、シリサイド層３０９ＡＧｐ０Ｂとコンタクト３１０ＡＧｐ０Ｂを介して第１メタル配線層の配線１１３Ｂ０Ｂに接続される。すなわち、ビット線ＢＬ０Ｂは、ＮＭＯＳトランジスタＡＧｎ０ＢとＰＭＯＳトランジスタＡＧｐ０Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
また、ＮＭＯＳトランジスタＡＧｎ１Ｂのソースとなる上部拡散層３０７ＡＧｎ１Ｂは、シリサイド層３０９ＡＧｎ１Ｂとコンタクト３１０ＡＧｎ１Ｂを介して第１メタル配線層の配線１１３Ｂ１Ｂに接続され、第１メタル配線層の配線１１３Ｂ１Ｂは反転ビット線ＢＬ１Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ１Ｂのドレインとなる上部拡散層３０７ＡＧｐ１Ｂは、シリサイド層３０９ＡＧｐ１Ｂとコンタクト３１０ＡＧｐ１Ｂを介して第１メタル配線層の配線１１３Ｂ１Ｂに接続される。すなわち、ビット線ＢＬ１Ｂは、ＮＭＯＳトランジスタＡＧｎ１ＢとＰＭ１ＳトランジスタＡＧｐ０Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ１とＡＧｎ２のドレインとなる下部拡散層３０２ｎｃとＰＭＯＳトランジスタＡＧｐ１のソースとなる下部拡散層３０２ｐｃおよびＰＭＯＳトランジスタＡＧｐ２のソースとなる下部拡散層３０２ｐｄは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｃ（図では３個配置）を介して第１メタル配線層の配線３１３ｋに接続され、第１メタル配線層の配線３１３ｋは共通ノードＮ１となる。また、ＮＭＯＳトランジスタＡＧｎ１のソースとなる上部拡散層３０７ＡＧｎ１は、シリサイド層３０９ＡＧｎ１とコンタクト３１０ＡＧｎ１を介して第１メタル配線層の配線１１３Ｂ１に接続され、第１メタル配線層の配線１１３Ｂ１はビット線ＢＬ１となる。さらに、ＰＭＯＳトランジスタＡＧｐ１のドレインとなる上部拡散層３０７ＡＧｐ１は、シリサイド層３０９ＡＧｐ１とコンタクト３１０ＡＧｐ１を介して第１メタル配線層の配線１１３Ｂ１に接続される。すなわち、ビット線ＢＬ１は、ＮＭＯＳトランジスタＡＧｎ１とＰＭＯＳトランジスタＡＧｐ１により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
また、ＮＭＯＳトランジスタＡＧｎ２のソースとなる上部拡散層３０７ＡＧｎ２は、シリサイド層３０９ＡＧｎ２とコンタクト３１０ＡＧｎ２を介して第１メタル配線層の配線１１３Ｂ２に接続され、第１メタル配線層の配線１１３Ｂ２はビット線ＢＬ２となる。さらに、ＰＭＯＳトランジスタＡＧｐ２のドレインとなる上部拡散層３０７ＡＧｐ２は、シリサイド層３０９ＡＧｐ２とコンタクト３１０ＡＧｐ２を介して第１メタル配線層の配線１１３Ｂ２に接続される。すなわち、ビット線ＢＬ２は、ＮＭＯＳトランジスタＡＧｎ２とＰＭＯＳトランジスタＡＧｐ２により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ＮＭＯＳトランジスタＡＧｎ２ＢとＡＧｎ３Ｂのドレインとなる下部拡散層３０２ｎｄとＰＭＯＳトランジスタＡＧｐ２ＢとＡＧｐ３Ｂのソースとなる下部拡散層３０２ｐｅは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｄを介して第１メタル配線層の配線３１３ｌに接続され、第１メタル配線層の配線３１３ｌは共通ノードＮ２となる。また、ＮＭＯＳトランジスタＡＧｎ２Ｂのソースとなる上部拡散層３０７ＡＧｎ２Ｂは、シリサイド層３０９ＡＧｎ２Ｂとコンタクト３１０ＡＧｎ２Ｂを介して第１メタル配線層の配線１１３Ｂ２Ｂに接続され、第１メタル配線層の配線１１３Ｂ２Ｂは反転ビット線ＢＬ２Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ２Ｂのドレインとなる上部拡散層３０７ＡＧｐ２Ｂは、シリサイド層３０９ＡＧｐ２Ｂとコンタクト３１０ＡＧｐ２Ｂを介して第１メタル配線層の配線１１３Ｂ２Ｂに接続される。すなわち、ビット線ＢＬ２Ｂは、ＮＭＯＳトランジスタＡＧｎ２ＢとＰＭＯＳトランジスタＡＧｐ２Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
また、ＮＭＯＳトランジスタＡＧｎ３Ｂのソースとなる上部拡散層３０７ＡＧｎ３Ｂは、シリサイド層３０９ＡＧｎ３Ｂとコンタクト３１０ＡＧｎ３Ｂを介して第１メタル配線層の配線１１３Ｂ３Ｂに接続され、第１メタル配線層の配線１１３Ｂ３Ｂは反転ビット線ＢＬ３Ｂとなる。さらに、ＰＭＯＳトランジスタＡＧｐ３Ｂのドレインとなる上部拡散層３０７ＡＧｐ３Ｂは、シリサイド層３０９ＡＧｐ３Ｂとコンタクト３１０ＡＧｐ３Ｂを介して第１メタル配線層の配線１１３Ｂ３Ｂに接続される。すなわち、ビット線ＢＬ３Ｂは、ＮＭＯＳトランジスタＡＧｎ３ＢとＰＭＯＳトランジスタＡＧｐ３Ｂにより構成されるＣＭＯＳスイッチを介して、共通ノードＮ２に接続される。
ＮＭＯＳトランジスタＡＧｎ３のドレインとなる下部拡散層３０２ｎｅとＰＭＯＳトランジスタＡＧｐ３のソースとなる下部拡散層３０２ｐｆは、シリサイド層３０３を介して共通接続され、コンタクト３１２ｅを介して第１メタル配線層の配線３１３ｍに接続され、第１メタル配線層の配線３１３ｍは共通ノードＮ１となる。
また、ＮＭＯＳトランジスタＡＧｎ３のソースとなる上部拡散層３０７ＡＧｎ３は、シリサイド層３０９ＡＧｎ３とコンタクト３１０ＡＧｎ３を介して第１メタル配線層の配線１１３Ｂ３に接続され、第１メタル配線層の配線１１３Ｂ３はビット線ＢＬ３となる。さらに、ＰＭＯＳトランジスタＡＧｐ３のドレインとなる上部拡散層３０７ＡＧｐ３は、シリサイド層３０９ＡＧｐ３とコンタクト３１０ＡＧｐ３を介して第１メタル配線層の配線１１３Ｂ３に接続される。すなわち、ビット線ＢＬ３は、ＮＭＯＳトランジスタＡＧｎ３とＰＭＯＳトランジスタＡＧｐ３により構成されるＣＭＯＳスイッチを介して、共通ノードＮ１に接続される。
ここで、第１メタル配線層の配線で構成されるビット線ＢＬ０、ＢＬ０Ｂ、ＢＬ１Ｂ、ＢＬ１、ＢＬ２、ＢＬ２Ｂ、ＢＬ３Ｂ、ＢＬ３は、図７ａにおいて縦方向に延在配置される。
列選択信号ＹＡｎ０を供給する第２メタル配線層の配線３１５ａは、図７ａの横方向に延在し、コンタクト３１４ａ、第１メタル配線層の配線３１３ａ、コンタクト３１１ａを介してゲート配線３０６ａに接続され、ゲート配線３０６ａはＮＭＯＳトランジスタＡＧｎ０のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ０Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ０を供給する第２メタル配線層の配線３１５ｂは、図７ａの横方向に延在し、コンタクト３１４ｂ、第１メタル配線層の配線３１３ｂ、コンタクト３１１ｂを介してゲート配線３０６ｂに接続され、ゲート配線３０６ｂはＰＭＯＳトランジスタＡＧｐ０のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ０Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ１を供給する第２メタル配線層の配線３１５ｃは、図７ａの横方向に延在し、コンタクト３１４ｃ、第１メタル配線層の配線３１３ｃ、コンタクト３１１ｃを介してゲート配線３０６ｃに接続され、ゲート配線３０６ｃはＮＭＯＳトランジスタＡＧｎ１のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ１Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ１を供給する第２メタル配線層の配線３１５ｄは、図７ａの横方向に延在し、コンタクト３１４ｄ、第１メタル配線層の配線３１３ｄ、コンタクト３１１ｄを介してゲート配線３０６ｄに接続され、ゲート配線３０６ｄはＰＭＯＳトランジスタＡＧｐ１のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ１Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ２を供給する第２メタル配線層の配線３１５ｅは、図７ａの横方向に延在し、コンタクト３１４ｅ、第１メタル配線層の配線３１３ｅ、コンタクト３１１ｅを介してゲート配線３０６ｅに接続され、ゲート配線３０６ｅはＮＭＯＳトランジスタＡＧｎ２のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ２Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ２を供給する第２メタル配線層の配線３１５ｆは、図７ａの横方向に延在し、コンタクト３１４ｆ、第１メタル配線層の配線３１３ｆ、コンタクト３１１ｆを介してゲート配線３０６ｆに接続され、ゲート配線３０６ｆはＰＭＯＳトランジスタＡＧｐ２のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ２Ｂのゲート電極３０６に共通に接続される。
列選択信号ＹＡｎ３を供給する第２メタル配線層の配線３１５ｇは、図７ａの横方向に延在し、コンタクト３１４ｇ、第１メタル配線層の配線３１３ｇ、コンタクト３１１ｇを介してゲート配線３０６ｇに接続され、ゲート配線３０６ｇはＮＭＯＳトランジスタＡＧｎ３のゲート電極３０６とＮＭＯＳトランジスタＡＧｎ３Ｂのゲート電極３０６に共通に接続される。
反転列選択信号ＹＡｐ３を供給する第２メタル配線層の配線３１５ｈは、図７ａの横方向に延在し、コンタクト３１４ｈ、第１メタル配線層の配線３１３ｈ、コンタクト３１１ｈを介してゲート配線３０６ｈに接続され、ゲート配線３０６ｈはＰＭＯＳトランジスタＡＧｐ３のゲート電極３０６とＰＭＯＳトランジスタＡＧｐ３Ｂのゲート電極３０６に共通に接続される。
なお、図７ａから明らかなように、本実施例では、対となる列選択信号ＹＡｎ０と反転列選択信号ＹＡｐ０、列選択信号ＹＡｎ１と反転列選択信号ＹＡｐ１、列選択信号ＹＡｎ２と反転列選択信号ＹＡｐ２、列選択信号ＹＡｎ３と反転列選択信号ＹＡｐ３は、それぞれ、第２メタル配線層の配線１本おきに配置されている。この理由は、対を成すＮＭＯＳトランジスタＡＧｎｋとＰＭＯＳトランジスタＡＧｐｋ（ｋ＝０～３）、および対を成すＮＭＯＳトランジスタＡＧｎｋＢとＰＭＯＳトランジスタＡＧｐｋＢ（ｋ＝０～３）のそれぞれの配置間隔で縦方向の寸法が決まらないように、トランジスタの間隔に余裕を持たせるためである。その結果として、列選択信号および反転列選択信号を供給する列選択線および反転列選択線の縦方向の配置ピッチを最小間隔にできる。
図７ｂの枠線ＢＬ４２１で囲んだ領域が本実施例の繰り返し寸法はＬｘ３であり、図面には、隣接する図面の一部（ＢＬ４を構成するトランジスタ配置））が示されている。
本実施例によれば、コンプリメンタリーＭＯＳスイッチを用い、ビット線および反転ビット線を有する列選択デコーダにおいて、ビット線とビット線、あるいは反転ビット線と反転ビット線同士を隣接するように配置することで、このＣＭＯＳスイッチを構成する対を成すＮＭＯＳトランジスタＡＧｎｋ（ｋ＝０～３）のドレインである下部拡散層とＰＭＯＳトランジスタＡＧｐｋ（ｋ＝０～３）のソースである下部拡散層をシリサイド層を介して共通接続する、あるいは、対を成すＮＭＯＳトランジスタＡＧｎｋＢ（ｋ＝０～３）のドレインである下部拡散層とＰＭＯＳトランジスタＡＧｐｋＢ（ｋ＝０～３）のソースである下部拡散層をシリサイド層を介して共通接続する一方で、トランジスタの上方において縦方向に延在配置されたビット線および反転ビット線と、横方向に延在配置された列選択信号および反転列選択信号を、それぞれ異なる階層で効率良く配置でき、面積が縮小された列選択ゲートデコーダが提供できる。
さらに、第２メタル配線層に構成される、対を成す列選択信号と反転列選択信号を少なくとも１本おきに配置することにより、第２メタル配線層の加工限界である最小ピッチにて配置でき、さらに面積の縮小された列選択ゲートデコーダが提供できる。
なお、図７ａの横方向の寸法Ｌｘ３が、この基本ブロック（レイアウト）の繰り返し寸法となる。
（本発明に適用する別の等価回路）
図８に本発明に適用する別の列選択ゲートデコーダの等価回路４３０を示す。
等価回路４３０は、図１３における、ビット線および反転ビット線を有するＳＲＡＭの列選択ゲートデコーダに対応する。図８は、図１の等価回路と構成が似ている。図８が図１と異なるところは、図１は、ビット線ＢＬ０～ＢＬ７を有し、反転ビット線を用いない等価回路であるのに対して、図８は、ビット線ＢＬ０～ＢＬ３および、反転ビット線ＢＬ０Ｂ～ＢＬ３Ｂを有し、且つ、反転ビット線ＢＬ０Ｂ～ＢＬ３Ｂは、図１のビット線ＢＬ４～ＢＬ７をそのまま置き換えたものである。このように構成、配置することで、ビット線および反転ビット線の配線間隔が最小にでき、面積の縮小された列選択ゲートデコーダが実現できる。
列選択ゲートスイッチとなる第１のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ０は、ソースがビット線ＢＬ０に接続され、ゲートに列選択信号ＹＡｎ０が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ０は、ドレインがビット線ＢＬ０に接続され、ゲートに反転列選択信号ＹＡｐ０が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第２のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ１は、ソースがビット線ＢＬ１に接続され、ゲートに列選択信号ＹＡｎ１が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ１は、ドレインがビット線ＢＬ１に接続され、ゲートに反転列選択信号ＹＡｐ１が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第３のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ２は、ソースがビット線ＢＬ２に接続され、ゲートに列選択信号ＹＡｎ２が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ２は、ドレインがビット線ＢＬ２に接続され、ゲートに反転列選択信号ＹＡｐ２が入力され、ソースが共通ノードＮ１に接続される。
列選択ゲートスイッチとなる第４のＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＡＧｎ３は、ソースがビット線ＢＬ３に接続され、ゲートに列選択信号ＹＡｎ３が入力され、ドレインが共通ノードＮ１に接続され、ＰＭＯＳトランジスタＡＧｐ３は、ドレインがビット線ＢＬ３に接続され、ゲートに反転列選択信号ＹＡｐ３が入力され、ソースが共通ノードＮ１に接続される。
また、列選択ゲートスイッチとなるＣＭＯＳスイッチを構成するＮＭＯＳトランジスタＢＧ０は、ソースが共通ノードＮ１に接続され、ゲートに列選択信号ＹＢｎ０が入力され、ドレインが共通ノードＮ３（すなわちデータ線ＤＬ）に接続され、ＰＭＯＳトランジスタＢＧｐ０は、ドレインが共通ノードＮ１に接続され、ゲートに反転列選択信号ＹＢｐ０が入力され、ソースが共通ノードＮ３に接続される。
同様に、ＮＭＯＳトランジスタＡＧｎ０Ｂ、ＡＧｎ１Ｂ、ＡＧｎ２Ｂ、ＡＧｎ３Ｂは、それぞれビット線ＢＬ０Ｂ、ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂと共通ノードＮ２の間に設置され、ゲートには、それぞれ列選択信号ＹＡｎ０、ＹＡｎ１、ＹＡｎ２、ＹＡｎ３が入力される。
また、ＰＭＯＳトランジスタＡＧｐ０Ｂ、ＡＧｐ１Ｂ、ＡＧｐ２Ｂ、ＡＧｐ３Ｂは、それぞれビット線ＢＬ０Ｂ、ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂと共通ノードＮ２の間に設置され、ゲートには、それぞれ反転列選択信号ＹＡｐ０、ＹＡｐ１、ＹＡｐ２、ＹＡｐ３が入力される。
また、ＮＭＯＳトランジスタＢＧ０Ｂは共通ノードＮ２と共通ノードＮ４（すなわち反転データ線ＤＬＢ）との間に設置され、ゲートには列選択信号ＹＢｎ０が接続される。
ＰＭＯＳトランジスタＢＧｐ０Ｂは共通ノードＮ２と共通ノードＮ４との間に設置され、ゲートには反転列選択信号ＹＢｐ０が接続される。
（実施例５）
図８の等価回路を適用した実施例として、図９ａ、図９ｂに実施例４を示す。図９ａは、本発明の列選択ゲートデコーダのレイアウト（配置）の平面図、図９ｂは、図９ａにおけるコンタクトおよび第１メタル配線層の配線のみを示した平面図である。断面構造は、実施例１（図２）と符号を除いて同等なので、省略する。
図２と図９で異なるところは、図２のビット線ＢＬ４、ＢＬ５、ＢＬ６およびＢＬ７が、図９では、反転ビット線ＢＬ０Ｂ、ＢＬ１Ｂ、ＢＬ２ＢおよびＢＬ３Ｂにそれぞれ置き換えられ、ＮＭＯＳトランジスタＡＧｎ４、ＡＧｎ５、ＡＧｎ６、ＡＧｎ７およびＢＧｎ１が、ＮＭＯＳトランジスタＡＧｎ０Ｂ、ＡＧｎ１Ｂ、ＡＧｎ２Ｂ、ＡＧｎ３ＢおよびＢＧｎ０Ｂにそれぞれ置き換えられ、ＰＭＯＳトランジスタＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７およびＢＧｐ１が、ＡＧｐ０Ｂ、ＡＧｐ１Ｂ、ＡＧｐ２Ｂ、ＡＧｐ３ＢおよびＡＧｐ０Ｂにそれぞれ置き換えられ、列選択信号ＹＡｎ１、ＹＡｐ１がそれぞれＹＡｎ０Ｂ、ＹＡｐ０Ｂに置き換えられたことである。
このような置き換えをすることで、本実施例は、実施例１と同等の面積で、ビット線と反転ビット線を有するＣＭＯＳスイッチを備えた列選択ゲートデコーダが実現できる。
なお、通常、ＳＲＡＭのような、ビット線と反転ビット線を有するメモリは、ビット線および反転ビット線が隣接する対の信号によりメモリアレイより出力される。本実施例では、ビット線と反転ビット線は、それぞれ複数の束の配線となり、この場合には、図示しない領域にて、配線の入れ替えを行うようにすれば良い。配線の入れ替えに多少の面積増が生じるが、本実施例によるデコーダの面積削減のほうが効果が大きい。
なお、上記の実施例では、ビット線に第１メタル配線層を用いているが、これは、実施例のＣＭＯＳスイッチであるＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタに接続するときに第１メタル配線層であれば良く、メモリセルアレイ内ではビット線に第２メタル配線層を用いて、本デコーダに接続するときに、第１メタル配線層に置き換えることは、本発明の技術的範囲に属する。
また、上記の実施例では、ＳＧＴ構造のトランジスタの大きさが、第１メタル配線層の配線あるいは第２メタル配線層の配線の最小加工寸法より大きい場合について考察しており、ＳＧＴ構造のトランジスタの間隔で面積が決まるため、対となる列選択線および反転列選択線を1つおきに配置した。メタル配線層の抵抗を小さくするために、第１メタル配線層による配線の幅あるいは、第２メタル配線層による配線の幅をＳＧＴトランジスタの寸法よりも大きくして、メタル配線層の間隔で面積が決まる場合には、この限りではない。この場合にも、本発明の技術的範囲に属する。
本実施例のデコーダは、ビット線および反転ビット線として第１メタル配線層による配線、列選択線および反転列選択線として、第１メタル配線層の上層に配置される第２メタル配線層を用いているが、入れ替えて、列選択線および反転列選択線を第１メタル配線層に、ビット線および反転ビット線を第２メタル配線層による配線とすることも可能である。ただし、図２ａにおいて、ビット線に第２メタル配線層による配線を用いると、各トランジスタの上層部のソースあるいはドレイン拡散領域にコンタクトを取るために、第１メタル配線層による配線をコンタクト部に配置する必要があるので、横方向に延在配置される第１メタル配線層による列選択線および反転列選択線は、このトランジスタの上層部の第１メタル配線層を避けて配置する必要があり、第１メタル配線層による配線を最小ピッチにて配置することは困難となり、面積としては大きくなる欠点がある。このような、配置の入れ替えも、本発明の技術的範囲に属する。
なお、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
また、実施例のメモリはマスクＲＯＭを用いて説明したが、ブラッシュメモリのように、１トランジスタでメモリが構成でき、ビット線のメタル配線間隔が最小間隔で決まるような，微細化されたメモリには、本発明が適応できる。なお、フラッシュメモリのように高電圧を必要とする場合には、デコーダを構成するトランジスタは、酸化膜を厚くする等、高耐圧用のトランジスタを用いても良い。
また、ビット線および反転ビット線を有する代表的なメモリとして、６トランジスタ構成であるＳＲＡＭを用いて説明したが、ＳＲＡＭに限定するわけではなく、ビット線と反転ビット線を有する他のメモリに対しても、対応できる。
さらに、本実施例では、複数のビット線を列選択信号により１つのビット線を選択する、列選択ゲートデコーダについて説明したが、この考えは、ビット線でなく、複数の入力信号あるいは出力信号を選択的に転送するトランスファー回路のデコーダにも応用できる。　
本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルを構成する選択トランジスタのソースあるいはドレインを、下部拡散層を介して共通に接続する一方で、トランジスタの上方においてビット線と列選択信号とをそれぞれ異なる階層で配置することにより、面積の縮小された列選択ゲートデコーダを提供できる。本発明の配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４、ＢＬ５、ＢＬ６、ＢＬ７：ビット線
ＢＬ０Ｂ、ＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂ：反転ビット線
ＹＡｎ０、ＹＡｎ１、ＹＡｎ２、ＹＡｎ３、ＹＢｎ０、ＹＢｎ１：列選択信号
ＹＡｐ０、ＹＡｐ１、ＹＡｐ２、ＹＡｐ３、ＹＢｐ０、ＹＢｐ１：反転列選択信号
ＡＧｎ０、ＡＧｎ１、ＡＧｎ２、ＡＧｎ３、ＡＧｎ４、ＡＧｎ５、ＡＧｎ６、ＡＧｎ７、ＢＧｎ０、ＢＧｎ１、ＡＧｎ０Ｂ、ＡＧｎ１Ｂ、ＡＧｎ２Ｂ、ＡＧｎ３Ｂ：ＮＭＯＳトランジスタ
ＡＧｐ０、ＡＧｐ１、ＡＧｐ２、ＡＧｐ３、ＡＧｐ４、ＡＧｐ５、ＡＧｐ６、ＡＧｐ７、ＢＧｐ０、ＢＧｐ１、ＡＧｐ０Ｂ、ＡＧｐ１Ｂ、ＡＧｐ２Ｂ、ＡＧｐ３Ｂ：ＰＭＯＳトランジスタ
ＤＬ：データ線
ＤＬＢ：反転データ線
２０１、３０１：埋め込み酸化膜層
２０２ｎ、２０２ｐ、３０２ｎ、３０２ｐ：：平面状シリコン層
２０３、３０３：シリサイド層
２０４ＡＧｐ、２０４ＢＧｐ、３０４ＡＧｐ、３０４ＢＧｐ：ｐ型シリコン柱
２０４ＡＧｎ、２０４ＢＧｎ、３０４ＡＧｎ、３０４ＢＧｎ：ｎ型シリコン柱
２０５、３０５：ゲート絶縁膜
２０６、３０６：ゲート電極
２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇ、３０６ｈ：ゲート配線
２０７ＡＧｎ、２０７ＢＧｎ、３０７ＡＧｎ、３０７ＧＢｎ：ｎ＋拡散層
２０７ＡＧｐ、２０７ＢＧｐ、３０７ＡＧｐ、３０７ＧＢｐ：ｐ＋拡散層
２０８：シリコン窒化膜
２０９ＡＧｎ、２０９ＢＧｎ、３０９ＡＧｎ、３０９ＢＧｎ、２０９ＡＧｐ、２０９ＢＧｐ、３０９ＡＧｐ、３０９ＢＧｐ：シリサイド層
２１０ＡＧｎ、２１０ＢＧｎ、２１０ＡＧｐ、２１０ＢＧｐ、３１０ＡＧｎ、３１０ＢＧｎ、３１０ＡＧｐ、３１０ＢＧｐ：コンタクト
２１１、３１１：コンタクト
３１２：コンタクト
２１３、３１３：第１メタル配線層の配線
２１４、３１４：コンタクト
２１５、３１５：第２メタル配線層の配線

Claims (19)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    複数の入力あるいは出力信号と、
    複数の選択信号と、
    前記複数の選択信号と対を成す複数の反転選択信号と、
    １つのＮチャネルＭＯＳトランジスタと１つのＰチャネルＭＯＳトランジスタにより構成されるコンプリメンタリーＭＯＳスイッチを複数備え、
    前記ＮチャネルＭＯＳトランジスタのソース領域と前記ＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記複数のコンプリメンタリーＭＯＳスイッチの各入力端子となり、
    前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記複数のコンプリメンタリーＭＯＳスイッチの各出力端子となり、
    前記ＮチャネルＭＯＳトランジスタのゲート電極には、前記複数の選択信号のいずれか１つが入力され、
    前記ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の選択信号の反転選択信号のいずれか１つが入力され、
    前記複数の入力あるいは出力信号のいずれか１つが、前記複数のコンプリメンタリーＭＯＳスイッチの前記各入力端子に入力され、
    前記複数のコンプリメンタリーＭＯＳスイッチの各出力となる前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする半導体装置。
  2. 前記複数の入力あるいは出力信号のいずれか１つが入力され、前記複数の選択信号および対を成す前記複数の反転選択信号のいずれか１つが入力された複数の前記コンプリメンタリーＭＯＳスイッチの出力となる、前記各ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域は、少なくとも２組以上の前記コンプリメンタリーＭＯＳスイッチにおいて、シリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記複数の入力を供給する入力線あるいは前記出力を供給する出力線と、
    前記複数の選択信号を供給する複数の選択信号線および前記複数の選択信号と対を成す複数の反転選択信号を供給する反転選択信号線は、直交するように配置されることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
  4. 前記複数の入力線あるいは前記複数の出力線と前記複数の選択信号線および対を成す前記複数の反転選択信号線は直交するように配置されるとともに、
    対を成す前記選択信号線および前記反転選択信号線は、隣接しないことを特徴とする請求項１～請求項３のいずれか１項に記載の半導体装置。
  5. 前記複数の入力信号線あるいは出力信号線はビット線であり、
    前記選択信号線は列選択線であり、
    前記反転選択信号線は反転列選択線であり、
    前記複数のコンプリメンタリーＭＯＳスイッチは、列選択ゲートスイッチであることを特徴とする請求項１～請求項４のいずれか１項に記載の半導体装置。
  6. 前記ビット線、前記列選択線及び前記反転列選択線は、前記複数のトランジスタより上の階層に配置され、
    前記ビット線は列方向に延在配置され、
    前記列選択線および前記反転列選択線は、前記ビット線とは異なる階層で行方向に配置され、前記コンプリメンタリーＭＯＳスイッチを構成する１対の前記ＮチャネルＭＯＳトランジスタと前記ＰチャネルＭＯＳトランジスタは前記ビット線に沿って列方向に配置されたことを特徴とする請求項５に記載の半導体装置。
  7. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    第１のビット線と、
    第２のビット線と、
    第１の列選択信号と
    第２の列選択信号と、
    前記第１の列選択信号と対を成す第１の反転列選択信号と、
    前記第２の列選択信号と対を成す第２の反転列選択信号と、
    第１のコンプリメンタリーＭＯＳスイッチを構成する第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタと、
    第２のコンプリメンタリーＭＯＳスイッチを構成する第２のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタを備え、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となり、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となり、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となり、
    前記第１のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択信号が入力され、
    前記第１のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選択信号が入力され、
    前記第２のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択信号が入力され、
    前記第２のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択信号が入力され、
    前記第１のビット線が前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子に接続され、
    前記第２のビット線が前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子に接続され、
    前記第１のコンプリメンタリーＭＯＳスイッチの出力となる前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域と、
    前記第２のコンプリメンタリーＭＯＳスイッチの出力となる前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域は、シリコン柱より基板側に配置され、シリサイド層を介して共通接続されたことを特徴とする半導体装置。
  8. 前記第１のビット線と第２のビット線は列方向に下方より延在配置され、
    前記第１の列選択信号を供給する第１の列選択線および前記第１の反転列選択信号を供給する第１の反転列選択線と、前記第２の列選択信号を供給する第２の列選択線および前記第２の反転列選択信号を供給する第２の反転列選択線は、前記第１のビット線、前記第２のビット線とは異なる階層で行方向に配置されることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のビット線と第２のビット線は列方向に延在配置され、
    前記第１の列選択線および前記第１の反転列選択線と、前記第２の列選択線および前記第２の反転列選択線は、前記第１のビット線、第２のビット線とは異なる階層で行方向に配置され、
    前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
    前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、あるいは前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタは、それぞれ、前記第１のビット線あるいは前記第２のビット線に沿って列方向に配置されたことを特徴とする請求項７あるいは請求項８に記載の半導体装置。
  10. 前記第１のビット線と第２のビット線は列方向に延在配置され、
    前記第１の列選択線、前記第１の反転列選択線、前記第２の列選択線および前記第２の反転列選択線は、前記第１のビット線、第２のビット線とは異なる階層で行方向に配置され、
    前記第１のＮチャネルＭＯＳトランジスタ、前記第１のＰチャネルＭＯＳトランジスタ、前記第２のＮチャネルＭＯＳトランジスタおよび前記第２のＰチャネルＭＯＳトランジスタは、前記第１のビット線あるいはその延長線上に沿って列方向に１列に配置されたことを特徴とする請求項７あるいは請求項８に記載の半導体装置。
  11. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    複数のビット線と、
    複数のビット線と対を成す複数の反転ビット線と、
    複数の列選択線と、
    前記複数の列選択線と対を成す反転列選択線と、
    １つのＮチャネルＭＯＳトランジスタと１つのＰチャネルＭＯＳトランジスタにより構成されるコンプリメンタリーＭＯＳスイッチを複数備え、
    前記ＮチャネルＭＯＳトランジスタのソース領域と前記ＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記コンプリメンタリーＭＯＳスイッチの入力端子となり、
    前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記コンプリメンタリーＭＯＳスイッチの出力端子となり、
    前記ＮチャネルＭＯＳトランジスタのゲート電極には、前記複数の列選択線のいずれか１つが接続され、
    前記ＰチャネルＭＯＳトランジスタのゲート電極には、前記複数の反転列選択線のいずれか１つが接続され、
    前記複数のビット線および複数の反転ビット線のそれぞれが、前記複数のコンプリメンタリーＭＯＳスイッチの入力端子に入力され、
    前記コンプリメンタリーＭＯＳスイッチの出力となる前記ＮチャネルＭＯＳトランジスタのドレイン領域と前記ＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置され、シリサイド層を介して共通接続されたことを特徴とする半導体装置。
  12. 前記複数のビット線と複数の反転ビット線は列方向に延在配置され、
    前記複数の列選択線および前記複数の反転列選択線は、前記複数のビット線と複数の反転ビット線とは異なる階層で行方向に配置されることを特徴とする請求項１１に記載の半導体装置。
  13. 前記複数のビット線は少なくとも第１のビット線と第１の反転ビット線を備え、
    前記複数の列選択線は少なくとも第１の列選択線と第２の列選択線を備え、
    前記複数の反転列選択線は、少なくとも第１の反転列選択線と第２の反転列選択線を備え、
    前記第１のビット線と第１の反転ビット線は列方向に延在配置され、
    前記第１の列選択線および対を成す前記第１の反転列選択線と、前記第２の列選択線および対を成す前記第２の反転列選択線は、前記第１のビット線、第１の反転ビット線とは異なる階層で行方向に配置され、
    前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
    前記１対のコンプリメンタリーＭＯＳスイッチを構成する前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、あるいは前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタは、前記第１のビット線あるいは前記第１の反転ビット線に沿って列方向に配置されたことを特徴とする請求項１１あるいは請求項１２に記載の半導体装置。
  14. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    第１のビット線と、
    第１の反転ビット線と、
    第２のビット線と、
    第２の反転ビット線と
    第１の列選択線と、
    前記第１の列選択線と対を成す第１の反転列選択線と、
    第２の列選択線と、
    前記第２の列選択線と対を成す第２の反転列選択線と、
    第１のコンプリメンタリーＭＯＳスイッチを構成する第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタと、
    第２のコンプリメンタリーＭＯＳスイッチを構成する第２のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタと、
    第３のコンプリメンタリーＭＯＳスイッチを構成する第３のＮチャネルＭＯＳトランジスタと第３のＰチャネルＭＯＳトランジスタと、
    第４のコンプリメンタリーＭＯＳスイッチを構成する第４のＮチャネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトランジスタを備え、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となり、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となり、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となり、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域と前記第３のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子となり、
    前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と前記第３のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となり、
    前記第４のＮチャネルＭＯＳトランジスタのソース領域と前記第４のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子となり、
    前記第４のＮチャネルＭＯＳトランジスタのドレイン領域と前記第４のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となり、
    前記第１のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
    前記第１のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選線が接続され、
    前記第２のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
    前記第２のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選択線が接続され、
    前記第３のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
    前記第３のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
    前記第４のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
    前記第４のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
    前記第１のビット線が前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子に接続され、
    前記第１の反転ビット線が前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子に接続され、
    前記第２のビット線が前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子に接続され、
    前記第２の反転ビット線が前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子に接続され
    前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となる、前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
    前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となる、前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
    前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となる、前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と前記第３のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
    前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となる、前記第４のＮチャネルＭＯＳトランジスタのドレイン領域と前記第４のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続されたことを特徴とする半導体装置。
  15. 前記第１のビット線、第１の反転ビット線、第２のビット線および第２の反転ビット線は列方向に延在配置され、
    前記第１の列選択線および対を成す前記第１の反転列選択線と、前記第２の列選択線および対を成す前記第２の反転列選択線は、前記第１のビット線、前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線とは異なる階層で行方向に配置され、
    前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
    前記第１のコンプリメンタリーＭＯＳスイッチを構成する前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、第２のコンプリメンタリーＭＯＳスイッチを構成する前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタ、第３のコンプリメンタリーＭＯＳスイッチを構成する前記第３のＮチャネルＭＯＳトランジスタと前記第３のＰチャネルＭＯＳトランジスタおよび第４のコンプリメンタリーＭＯＳスイッチを構成する前記第４のＮチャネルＭＯＳトランジスタと前記第４のＰチャネルＭＯＳトランジスタは、それぞれ前記第１のビット線および前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線に沿って列方向に配置されたことを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１のビット線、前記第１の反転ビット線、前記第２の反転ビット線、前記第２のビット線の順番に列方向に配置され、
    前記第１のコンプリメンタリーＭＯＳスイッチ、前記第２のコンプリメンタリーＭＯＳスイッチ、前記第４のコンプリメンタリーＭＯＳスイッチ、第３のコンプリメンタリーＭＯＳスイッチの順番に配置され、
    前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となる前記第２のＮチャネルＭＯＳトランジスタのドレイン領域、前記第２のＰチャネルＭＯＳトランジスタのソース領域、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となる前記第４のＮチャネルＭＯＳトランジスタのドレイン領域おおび前記第４のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続されたことを特徴とする請求項１４あるいは請求項１５に記載の半導体装置。
  17. 前記第１のビット線、前記第２のビット線、前記第１の反転ビット線、前記第２の反転ビット線の順番に列方向に配置され、
    前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となる前記第１のＮチャネルＭＯＳトランジスタのドレイン領域、前記第１のＰチャネルＭＯＳトランジスタのソース領域、前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となる前記第３のＮチャネルＭＯＳトランジスタのドレイン領域および前記第３のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されたシリサイド層を介して共通接続され、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となる前記第２のＮチャネルＭＯＳトランジスタのドレイン領域、前記第２のＰチャネルＭＯＳトランジスタのソース領域、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となる前記第４のＮチャネルＭＯＳトランジスタのドレイン領域および前記第４のＰチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されたシリサイド層を介して共通接続されたことを特徴とする請求項１４～請求項１６のいずれか１項に記載の半導体装置。
  18. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    第１のビット線と、
    第１の反転ビット線と、
    第２のビット線と、
    第２の反転ビット線と
    第１の列選択線と、
    前記第１の列選択線と対を成す第１の反転列選択線と、
    第２の列選択線と、
    前記第２の列選択線と対を成す第２の反転列選択線と、
    第１のコンプリメンタリーＭＯＳスイッチを構成する第１のＮチャネルＭＯＳトランジスタと第１のＰチャネルＭＯＳトランジスタと、
    第２のコンプリメンタリーＭＯＳスイッチを構成する第２のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタと、
    第３のコンプリメンタリーＭＯＳスイッチを構成する第３のＮチャネルＭＯＳトランジスタと第３のＰチャネルＭＯＳトランジスタと、
    第４のコンプリメンタリーＭＯＳスイッチを構成する第４のＮチャネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトランジスタを備え、
    前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となり、
    前記第１のＮチャネルＭＯＳトランジスタのドレイン領域と前記第１のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第１のコンプリメンタリーＭＯＳスイッチの第２の端子となり、
    前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となり、
    前記第２のＮチャネルＭＯＳトランジスタのドレイン領域と前記第２のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第２のコンプリメンタリーＭＯＳスイッチの第４の端子となり、
    前記第３のＮチャネルＭＯＳトランジスタのソース領域と前記第３のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子となり、
    前記第３のＮチャネルＭＯＳトランジスタのドレイン領域と前記第３のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第３のコンプリメンタリーＭＯＳスイッチの第６の端子となり、
    前記第４のＮチャネルＭＯＳトランジスタのソース領域と前記第４のＰチャネルＭＯＳトランジスタのドレイン領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子となり、
    前記第４のＮチャネルＭＯＳトランジスタのドレイン領域と前記第４のＰチャネルＭＯＳトランジスタのソース領域が共通接続されて、前記第４のコンプリメンタリーＭＯＳスイッチの第８の端子となり、
    前記第１のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
    前記第１のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選線が接続され、
    前記第２のＮチャネルＭＯＳトランジスタのゲート電極には、前記第１の列選択線が接続され、
    前記第２のＰチャネルＭＯＳトランジスタのゲート電極には、前記第１の反転列選択線が接続され、
    前記第３のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
    前記第３のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
    前記第４のＮチャネルＭＯＳトランジスタのゲート電極には、前記第２の列選択線が接続され、
    前記第４のＰチャネルＭＯＳトランジスタのゲート電極には、前記第２の反転列選択線が接続され、
    前記第１のビット線が前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子に接続され、
    前記第１の反転ビット線が前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子に接続され、
    前記第２のビット線が前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子に接続され、
    前記第２の反転ビット線が前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子に接続され
    前記第１のコンプリメンタリーＭＯＳスイッチの第１の端子となる、前記第１のＮチャネルＭＯＳトランジスタのソース領域と前記第１のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
    前記第２のコンプリメンタリーＭＯＳスイッチの第３の端子となる、前記第２のＮチャネルＭＯＳトランジスタのソース領域と前記第２のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
    前記第３のコンプリメンタリーＭＯＳスイッチの第５の端子となる、前記第３のＮチャネルＭＯＳトランジスタのソース領域と前記第３のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続され、
    前記第４のコンプリメンタリーＭＯＳスイッチの第７の端子となる、前記第４のＮチャネルＭＯＳトランジスタのソース領域と前記第４のＰチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されて、シリサイド層を介して共通接続されたことを特徴とする半導体装置。
  19. 前記第１のビット線、第１の反転ビット線、第２のビット線および第２の反転ビット線は列方向に延在配置され、
    前記第１の列選択線および対を成す前記第１の反転列選択線と、前記第２の列選択線および対を成す前記第２の反転列選択線は、前記第１のビット線、前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線とは異なる階層で行方向に配置され、
    前記第１の列選択線、前記第２の列選択線、前記第１の反転列選択線、前記第２の反転列選択線の順番に配置され、
    前記第１のコンプリメンタリーＭＯＳスイッチを構成する前記第１のＮチャネルＭＯＳトランジスタと前記第１のＰチャネルＭＯＳトランジスタ、第２のコンプリメンタリーＭＯＳスイッチを構成する前記第２のＮチャネルＭＯＳトランジスタと前記第２のＰチャネルＭＯＳトランジスタ、第３のコンプリメンタリーＭＯＳスイッチを構成する前記第３のＮチャネルＭＯＳトランジスタと前記第３のＰチャネルＭＯＳトランジスタおよび第４のコンプリメンタリーＭＯＳスイッチを構成する前記第４のＮチャネルＭＯＳトランジスタと前記第４のＰチャネルＭＯＳトランジスタは、それぞれ前記第１のビット線および前記第１の反転ビット線、前記第２のビット線および前記第２の反転ビット線に沿って列方向に配置されたことを特徴とする請求項１８に記載の半導体装置。
PCT/JP2013/084793 2013-12-26 2013-12-26 半導体装置 WO2015097800A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/084793 WO2015097800A1 (ja) 2013-12-26 2013-12-26 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/084793 WO2015097800A1 (ja) 2013-12-26 2013-12-26 半導体装置

Publications (1)

Publication Number Publication Date
WO2015097800A1 true WO2015097800A1 (ja) 2015-07-02

Family

ID=53477737

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/084793 WO2015097800A1 (ja) 2013-12-26 2013-12-26 半導体装置

Country Status (1)

Country Link
WO (1) WO2015097800A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023040268A1 (zh) * 2021-09-17 2023-03-23 长鑫存储技术有限公司 半导体结构的版图

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054034A (ja) * 2004-07-13 2006-02-23 Renesas Technology Corp 半導体記憶装置
WO2009096468A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
JP2010272874A (ja) * 2010-06-29 2010-12-02 Unisantis Electronics Japan Ltd 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006054034A (ja) * 2004-07-13 2006-02-23 Renesas Technology Corp 半導体記憶装置
WO2009096468A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
JP2010272874A (ja) * 2010-06-29 2010-12-02 Unisantis Electronics Japan Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023040268A1 (zh) * 2021-09-17 2023-03-23 长鑫存储技术有限公司 半导体结构的版图

Similar Documents

Publication Publication Date Title
US8169826B2 (en) Nonvolatile semiconductor memory device
JP5688189B1 (ja) 半導体装置
US9646974B1 (en) Dual-port static random access memory
KR101892680B1 (ko) 반도체 장치 및 반도체 장치의 제조 방법
JP5719944B1 (ja) 半導体装置
CN111081712A (zh) 半导体装置及半导体存储装置
JP2012174872A (ja) 半導体記憶装置
CN108074611B (zh) 包含三元内容可定址记忆体阵列的电子电路、电子装置及其方法
JP2004134702A (ja) 不揮発性半導体記憶装置
WO2015015565A1 (ja) 半導体装置
WO2015097800A1 (ja) 半導体装置
CN1988157B (zh) 门阵列
US9607686B2 (en) Semiconductor memory device
WO2015071965A1 (ja) 半導体装置
US20090290416A1 (en) Nonvolatile semiconductor memory device
WO2015071966A1 (ja) 半導体装置
TWI541826B (zh) 字元線驅動器電路及使用其之小型記憶體
JP2016015368A (ja) 半導体装置及び半導体装置の製造方法
EP4319531A1 (en) Three dimensional non-volatile memory device
WO2015087413A1 (ja) 半導体装置
JP2012134379A (ja) 半導体記憶装置
US20220320131A1 (en) Semiconductor device and memory device including a dummy element
KR20230057522A (ko) 반도체 장치 및 그 레이아웃 방법
WO2015071998A1 (ja) 半導体装置
JP5860114B2 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13900466

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13900466

Country of ref document: EP

Kind code of ref document: A1