WO2015071965A1 - 半導体装置 - Google Patents

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WO2015071965A1
WO2015071965A1 PCT/JP2013/080598 JP2013080598W WO2015071965A1 WO 2015071965 A1 WO2015071965 A1 WO 2015071965A1 JP 2013080598 W JP2013080598 W JP 2013080598W WO 2015071965 A1 WO2015071965 A1 WO 2015071965A1
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mos transistor
selection signal
transistors
metal wiring
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PCT/JP2013/080598
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舛岡　富士雄
正通 浅野
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
正通 浅野
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Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 舛岡　富士雄, 正通 浅野 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
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    • G—PHYSICS
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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    • H—ELECTRICITY
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    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Definitions

  • the present invention relates to a semiconductor device.
  • MPU Micro-processing Unit
  • CMOS planar type process CMOS planar type process
  • SGT Surrounding Gate Transistor
  • FIG. 19 is a circuit diagram of an inverter
  • Qp is a P-channel MOS transistor (hereinafter referred to as a PMOS transistor)
  • Qn is an N-channel MOS transistor (hereinafter referred to as an NMOS transistor)
  • IN is an input signal
  • OUT is an output signal
  • Vcc Is a power source
  • Vss is a reference power source.
  • FIG. 20a shows a plan view of a layout in which the inverter of FIG. FIG. 20b shows a cross-sectional view in the cut line AA ′ direction in the plan view of FIG. 20a.
  • planar silicon layers 2p and 2n are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate.
  • BOX buried oxide film layer
  • 3 is a silicide layer formed on the surface of the planar silicon layer (2p, 2n), and connects the planar silicon layers 2p, 2n.
  • 4n is an n-type silicon pillar
  • 4p is a p-type silicon pillar
  • 5 is a gate insulating film surrounding the silicon pillars 4n and 4p
  • 6 is a gate electrode
  • 6a is a gate wiring.
  • a p + diffusion layer 7p and an n + diffusion layer 7n are respectively formed on the uppermost portions of the silicon pillars 4n and 4p by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5 and the like
  • 9p and 9n are p + diffusion layers 7p
  • 10p and 10n are silicide layers 9p and 9n and a metal 13a
  • Reference numerals 11b and 13b respectively denote contacts for connecting the gate wiring 6a and the metal wiring 13c.
  • the silicon pillar 4n, the lower diffusion layer 2p, the upper diffusion layer 7p, the gate insulating film 5, and the gate electrode 6 constitute a PMOS transistor Qp.
  • the gate electrode 6 constitutes an NMOS transistor Qn.
  • the upper diffusion layers 7p and 7n serve as sources, and the lower diffusion layers 2p and 2n serve as drains.
  • a power supply Vcc is supplied to the metal 13a, a reference power supply Vss is supplied to the metal 13b, and an input signal IN is connected to the metal 13c.
  • the silicide layer 3 connecting the drain diffusion layer 2p of the PMOS transistor Qp and the drain diffusion layer 2n of the NMOS transistor Qn becomes the output OUT.
  • the PMOS transistor and the NMOS transistor are completely separated from each other in structure, so that well isolation is not required unlike the planar transistor, and the silicon pillar is Since it becomes a floating body, there is no need for a body terminal for supplying a potential to the well unlike a planar transistor, and the layout (arrangement) can be very compact.
  • 21a, 21b, 21c, 21d, and 21e show the layout (arrangement) of the memory array of the mask ROM cell proposed by the inventors using SGT.
  • 21a is a plan view
  • FIG. 21b is a cross-sectional view along the cut line AA ′ in FIG. 21a
  • FIG. 21c is a cross-sectional view along the cut line BB ′ in FIG. 21a
  • FIG. 21e shows a cross-sectional view along the cut line DD ′ in FIG. 21a.
  • memory cells M (0,0) to M (0, n) are arranged in the first row (the upper row in the figure), and M (1,0) to M (1, n) are 2 Similarly, M (m, 0) to M (m, n) are arranged in the lowest row.
  • the feature of this embodiment is that a reduced area can be realized by arranging the transistors constituting the mask ROM cell in a matrix at a minimum pitch (interval).
  • a planar silicon layer 2Mn is formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on a substrate, and the planar silicon layer 2Mn Is composed of an n + diffusion layer by impurity implantation or the like.
  • 3M is a silicide layer formed on the surface of the planar silicon layer 2Mn.
  • 4Mp is a p-type silicon pillar, 5M is a gate insulating film surrounding the silicon pillar 4Mp, 6M is a gate electrode, 6-0, 6-1, 6-2,..., 6-m are gate wirings.
  • an n + diffusion layer 7M is formed by impurity implantation or the like.
  • 8M is a silicon nitride film for protecting the gate insulating film 5M
  • 9M is a silicide layer connected to the n + diffusion layer 7M
  • 10M is a contact for connecting the silicide layer 9M and the first metal wiring 13M.
  • 11a0 to 11am are contacts for connecting the gate wirings 6-0 to 6-m and the first metal wirings 13a0 to 13am, respectively.
  • the gate wiring 6-0 connects the gate electrodes 6M of the memory cells M (0,0) to M (0, n) arranged in the row direction.
  • the gate wiring 6-m connects the gate electrodes 6M of the memory cells M (m, 0) to M (m, n) arranged in the row direction.
  • 12a (9 arrangements in the figure) is a contact for connecting the silicide 3M covering the lower diffusion layer 2Mn and the first metal wiring 13b.
  • 12b (nine in the figure) is a contact connecting the silicide layer 3M covering the lower diffusion layer 2Mn and the first metal wiring 13c
  • 12c (six arrangement in the figure) is a silicide 3M covering the lower diffusion layer 2Mn.
  • a contact for connecting the first metal wiring 13d. 14a is a contact connecting the first metal wiring 13b and the second metal wiring 15a
  • 14b is a contact connecting the first metal wiring 13b and the second metal wiring 15b
  • 14c is a connection between the first metal wiring 13c and the second metal wiring 15a.
  • a contact 14d is a contact for connecting the first metal wiring 13c and the second metal wiring 15b.
  • Reference numeral 14e denotes a contact for connecting the first metal wiring 13d and the second metal wiring 15b.
  • Row selection signals WL0 to WLm are input to the first metal wirings 13a0 to 13am, respectively, and supply the row selection signals to the memory cells arranged in the row direction.
  • the reference power supply Vss is supplied to the second metal wiring 15a, and the lower diffusion layer 2Mn, that is, the memory cell, is connected to the contact 14a, the first metal 13b, the contact 12a, or the contact 14c, the first metal wiring 13c, and the contact 12b, respectively. Supplied to the source.
  • the reference power supply Vss is supplied to the second metal wiring 15b, and the lower diffusion layer 2Mn is connected via the contact 14b, the first metal 13b, the contact 12a, or the contact 14d, the first metal wiring 13c, and the contact 12b, respectively. That is, it is supplied to the source of the memory cell.
  • the second metal wiring 15b is connected to the lower diffusion layer 2Mn through the contact 14e, the first metal 13d, and the contact 12c.
  • First metal interconnections 13M of memory cells M (0,0) to M (m, 0) arranged in the column direction are connected to bits via contacts 14 (0,0) to M (m, 0), respectively.
  • the first metal wiring 13M of the memory cells M (0, n) to M (m, n) is connected to the second metal wiring 15M0 serving as the line BL0, and contacts 14 (0, n) to M ( m, n) and connected to the second metal wiring 15Mn serving as the bit line BLn.
  • memory cells M (1, 0),..., M (m, 0), M (0, 1), M (2, 1),. 1, 2), ..., M (m, 2), M (0, n), M (2, n), ... have contacts 14 (1, 0), ..., 14 ( m, 0), 14 (0, 1), 14 (2, 1), ..., 14 (1, 2), ..., 14 (m, 2), 14 (0, n), 14 ( 2, n),...
  • data “0” is programmed in these cells.
  • the feature of this mask ROM is that the reference power source Vss of the memory cell is supplied by the lower diffusion layer and no wiring area is required. As a result, all the memory cells can be arranged using the dimension which is the minimum processing interval, and a memory with a reduced area can be provided. As described above, in response to the memory cell being reduced using SGT, the decoder for selecting the memory cell also needs to be reduced.
  • the present invention uses a feature of SGT to arrange a memory decoder in a configuration of a main decoder and a local decoder, so that it can be compactly arranged corresponding to a miniaturized memory cell and is a low-cost memory chip. It is an object to provide a semiconductor device that constitutes
  • FIGS. 22 and 23 show an example in which the SRAM cell is configured by SGT.
  • FIG. 22 is an equivalent circuit diagram of the SRAM cell.
  • Qp1 and Qp2 are P-channel MOS transistors (hereinafter referred to as PMOS transistors)
  • Qn1, Qn2, Qn3 and Qn4 are N-channel MOS transistors (hereinafter referred to as NMOS transistors)
  • BL Bit lines
  • BLB are inverted bit lines
  • WL is a word line (row line)
  • Vcc is a power source
  • Vss is a reference power source.
  • FIG. 23a, FIG. 23b, FIG. 23c and FIG. 23a is a plan view
  • FIG. 23b is a cross-sectional view along the cut line AA ′ in FIG. 23a
  • FIG. 23c is a cross-sectional view along the cut line BB ′ in FIG. 23a
  • FIG. 23d is a cut line C in FIG. -C 'shows a cross-sectional view. Details are described in International Publication WO2009 / 096465 of Patent Document 4.
  • 23A the NMOS transistor Qn2, the PMOS transistor Qp2 and the NMOS transistor Qn4 of the SRAM cell of FIG. 22 are in the first row (upper row in the figure), and the NMOS transistor Qn3, the PMOS transistor Qp1 and the NMOS transistor Qn1 are in the second row (see FIG. Are arranged in order from the left side of the figure.
  • Planar silicon layers 2pa, 2pb, 2na, 2nb, 2nc, and 2nd are formed on an insulating film such as a buried oxide film layer (BOX) 1 formed on the substrate, and 2pa and 2pb are p + by impurity implantation or the like, respectively.
  • the diffusion layers, 2na, 2nb, 2nc, and 2nd are each composed of an n + diffusion layer.
  • 3 is a silicide layer formed on the surface of the planar silicon layer (2pa, 2pb, 2na, 2nb, 2nc, 2nd), which connects the planar silicon layers 2nc, 2pb, 2nd, and 2nb, 2pa, 2na is connected.
  • 4n1, 4n2 are n-type silicon pillars
  • 4p1, 4p2, 4p3, 4p4 are p-type silicon pillars
  • 5 is a gate insulating film surrounding the silicon pillars
  • 4n1, 4n2, 4p1, 4p2, 4p3, 4p4 6 is a gate electrode
  • 6a Reference numerals 6b, 6c, and 6d denote gate wirings.
  • P + diffusion layers 7p1, 7p2 are formed on the uppermost portions of the silicon pillars 4n1, 4n2, respectively by impurity implantation
  • n + diffusion layers 7n1, 7n2, 7n3 are formed on the uppermost portions of the silicon pillars 4p1, 4p2, 4p3, 4p4, respectively.
  • 7n4 are formed by impurity implantation or the like.
  • 8 is a silicon nitride film for protecting the gate insulating film 5
  • 9p1, 9p2, 9n1, 9n2, 9n3, and 9n4 are silicides connected to p + diffusion layers 7p1, 7p2, n + diffusion layers 7n1, 7n2, 7n3, and 7n4, respectively.
  • the layers 10p1, 10p2, 10n1, 10n2, 10n3, and 10n4 are contacts that connect the silicide layers 9p1, 9p2, 9n1, 9n2, 9n3, and 9n4 and the first metal wirings 13c, 13g, 13a, 13f, 13e, and 13h, respectively.
  • 11a is a contact connecting the gate wiring 6a and the first metal wiring 13b
  • 11b is a contact connecting the gate wiring 6b and the first metal wiring 13d
  • 11c is a contact connecting the gate wiring 6c and the first metal wiring 13i
  • 11d Is a gate connecting the gate wiring 6d and the first metal wiring 13j. It is tact.
  • 12a is a contact connecting the silicide 3 connecting the lower diffusion layers 2nb, 2pa and 2na and the first metal wiring 13d
  • 12b is a contact connecting the silicide 3 and the first metal wiring connecting the lower diffusion layers 2nd, 2pb and 2nc.
  • 13b is a contact for connecting 13b.
  • the silicon pillar 4n1, the lower diffusion layer 2pa, the upper diffusion layer 7p1, the gate insulating film 5, and the gate electrode 6 constitute the PMOS transistor Qp1, and the silicon pillar 4n2, the lower diffusion layer 2pb, the upper diffusion layer 7p2, the gate insulating film 5,
  • the gate electrode 6 constitutes the PMOS transistor Qp2, and the silicon pillar 4p1, the lower diffusion layer 2na, the upper diffusion layer 7n1, the gate insulating film 5, and the gate electrode 6 constitute the NMOS transistor Qn1, and the silicon pillar 4p2 and the lower diffusion layer 2nb, the upper diffusion layer 7n2, the gate insulating film 5 and the gate electrode 6 constitute an NMOS transistor Qn2, and the silicon pillar 4p3, the lower diffusion layer 2nc, the upper diffusion layer 7n3, the gate insulating film 5 and the gate electrode 6 form an NMOS transistor.
  • Qn3, silicon pillar 4p4, lower diffusion layer 2nd, Part diffusion layer 7N4, the gate insulating film 5, the gate electrode 6 constitute
  • the gate wiring 6a is connected to the gate electrode 6 of the PMOS transistor Qp1 and the NMOS transistor Qn1
  • the gate wiring 6b is connected to the gate electrode 6 of the PMOS transistor Qp2 and the gate electrode 6 of the NMOS transistor Qn2
  • the NMOS transistor Qnn3 A gate line 6c is connected to the gate electrode 6, and a gate line 6d is connected to the gate electrode 6 of the NMOS transistor Qn4.
  • the lower diffusion layers 2pa, 2na, and 2nb serve as a common drain of the PMOS transistors Qp1, Qn1, and Qn3 through the silicide 3, are connected to the first metal wiring 13d through the contact 12a, and are further connected to the gate electrode 6b through the contact 11b. Connected to. Similarly, the lower diffusion layers 2pb, 2nc, and 2nd become common drains of the PMOS transistors Qp2, Qn2, and Qn4 through the silicide 3, are connected to the first metal wiring 13b through the contact 12b, and are further connected through the contact 11a. Connected to the gate electrode 6a.
  • the upper diffusion layers 7p1 and 7p2 that are the sources of the PMOS transistors Qp1 and Qp2 are connected to the first metal wirings 13c and 13g, respectively, via the silicide layers 9p1 and 9p2 and the contacts 10p1 and 10p2, respectively. Further, the contacts 14p1 and 14p2
  • the second metal wiring 15a is connected to the second metal wiring 15a, and the power supply Vcc is supplied to the second metal wiring 15a.
  • Upper diffusion layers 7n1 and 7n2 which are sources of NMOS transistors Qn1 and Qn2 are connected to first metal wirings 13a and 13f via silicide layers 9n1 and 9n2 and contacts 10n1 and 10n2, respectively. Is supplied with a reference power supply Vss.
  • the upper diffusion layer 7n3 which is the source of the NMOS transistor Qn3 is connected to the first metal wiring 13e via the silicide layer 9n3 and the contact 10n3, and further connected to the second metal wiring 15b via the contact 14n3.
  • 15b is a bit line BL
  • the upper diffusion layer 7n4 which is the source of the NMOS transistor Qn4 is connected to the first metal wiring 13h via the silicide layer 9n4 and the contact 10n4, and further to the second metal via the contact 14n4.
  • the second metal wiring 15c is connected to the wiring 15c and becomes the inverted bit line BLB.
  • the gate electrodes 6 of the NMOS transistors Qn3 and Qn4 are connected to gate wirings 6c and 6d, respectively. As shown in FIG.
  • the gate wiring 6d is connected to the third metal wiring 17 via the contact 11d, the first metal wiring 13j, the contact 14b, the second metal wiring 15e, and the contact 16b.
  • the word line (row selection signal) WL is connected to the third metal wiring 17 through the contact 11c, the first metal wiring 13i, the contact 14a, the second metal wiring 15d, and the contact 16a.
  • the SRAM cell of FIG. 22 can be provided with the PMOS transistors Qp1 and Qp2 and the NMOS transistors Qn1, Qn2, Qn3, and Qn4 having a minimum dimension of 2 rows and 3 columns.
  • the block SRAM surrounded by the thin line frame is a unit cell unit, and the vertical dimension of the frame of the SRAM cell extending over two rows is Ly1.
  • the feature of this example is that an SRAM having six transistors can be realized in a reduced area of 2 rows and 3 columns.
  • the decoder for selecting this memory cell also needs to be reduced.
  • the present invention uses a feature of SGT to arrange a memory decoder in a configuration of a main decoder and a local decoder, so that it can be compactly arranged corresponding to a miniaturized memory cell and is a low-cost memory chip. It is an object to provide a semiconductor device that constitutes
  • a semiconductor device that constitutes a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit includes: A plurality of local decoders for receiving a first selection signal and a second selection signal and performing a selection operation; Each local decoder is at least A first P-channel MOS transistor, a first N-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The drain regions of the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first P-channel MOS transistor, Drain regions of the first N-channel MOS transistor and the second N-channel MOS transistor
  • the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder are arranged in one row.
  • each of the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder is at each vertex of the triangle. Be placed.
  • the plurality of local decoders are arranged along a column direction, and supply a signal line for supplying the second selection signal and an inverted signal of the second selection signal.
  • the reference power supply line for supplying the signal line and the reference power supply extends along the column direction.
  • a semiconductor which constitutes a decoder circuit by arranging, on the substrate, a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate A device,
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit includes: A plurality of local decoders for receiving a first selection signal and a second selection signal and performing a selection operation; Each local decoder is at least A first P-channel MOS transistor, a first N-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, Source regions of the first P-channel MOS transistor
  • the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder are arranged in one row.
  • each of the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor constituting the local decoder is at each vertex of the triangle. Be placed.
  • the plurality of local decoders are arranged along a column direction, and supply a signal line for supplying the second selection signal and an inverted signal of the second selection signal.
  • the reference power supply line for supplying the signal line and the reference power supply extends along the column direction.
  • a semiconductor device that constitutes a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains, and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit receives a plurality of main decoders to which a plurality of address selection signals are input, a first selection signal that is an output of each main decoder, and a second selection signal, and a plurality of local decoders that perform a selection operation.
  • Each local decoder is at least A first P-channel MOS transistor, a first N-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, The drain regions of the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first P-channel MOS transistor, Drain regions of the first N-channel MOS transistor and the second N-channel MOS transistor are connected to each other via a silicide layer;
  • the first selection signal is supplied to the gates of the first P channel MOS transistor and the first Nch channel MOS transistor,
  • the second selection signal is supplied to the upper diffusion layer serving as the source of the first P-channel MOS transistor through a contact, Reference power is supplied to the sources of the first N-channel MOS transistor and the second N-channel MOS transistor,
  • a semiconductor device is provided in which an inverted signal of the second selection
  • the drain regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via a silicide region;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of n sets of transistor pairs in which the gates are connected to each other are connected to address selection signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, a second address selection signal line for supplying the second selection signal, and an inverted signal line for supplying an inverted signal of the second selection signal are: Extend in the same direction.
  • Source regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via contacts;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of the n transistor pairs in which the gates are connected to each other are connected to signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, a second address selection signal line for supplying the second selection signal, and an inverted signal line for supplying an inverted signal of the second selection signal are: Extend in
  • the plurality of main decoders and the plurality of local decoders are arranged in a column direction, and the power supply line, the reference power supply line, the address selection signal line, and the second selection signal line And the inverted signal line of the second selection signal is supplied by a second metal wiring extending in the column direction,
  • the gates of the n pairs of transistors are connected to the second metal wiring via a first metal wiring extending in the row direction.
  • a semiconductor device constituting a decoder circuit by arranging, on a substrate, a plurality of transistors whose sources, drains and gates are arranged hierarchically in a direction perpendicular to the substrate.
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar;
  • the decoder circuit receives a plurality of main decoders to which a plurality of address selection signals are input, a first selection signal that is an output of each main decoder, and a second selection signal, and a plurality of local decoders that perform a selection operation.
  • Each local decoder is at least A first P-channel MOS transistor, a first N-channel MOS transistor, and a second N-channel MOS transistor, The gates of the first P-channel MOS transistor and the first N-channel MOS transistor are connected to each other, Source regions of the first P-channel MOS transistor, the first N-channel MOS transistor, and the second N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the first P-channel MOS transistor, The drain regions of the first N-channel MOS transistor and the second N-channel MOS transistor are connected to each other through a contact, The first selection signal is supplied to the gates of the first P-channel MOS transistor and the first N-channel MOS transistor, The second selection signal is supplied to the lower diffusion layer serving as the source of the first P-channel MOS transistor via the silicide layer, Reference power is supplied to the sources of the first N-channel MOS transistor and the second N-channel MOS transistor, An inverted signal of the second selection signal is supplied to the gate of
  • the drain regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via a silicide region;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of n sets of transistor pairs in which the gates are connected to each other are connected to address selection signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, a second address selection signal line for supplying the second selection signal, and an inverted signal line for supplying an inverted signal of the second selection signal are: Extend in the same direction.
  • Source regions of the n P-channel MOS transistors and the first N-channel MOS transistor are disposed on the substrate side from the silicon pillar, and the n P-channel MOS transistors and the first N-channel MOS transistor The drain regions are connected to each other via contacts;
  • the sources of the n P-channel MOS transistors are each connected to a power supply line, and the sources of the n-th N-channel MOS transistor are connected to a reference power supply line,
  • the gates of the n transistor pairs in which the gates are connected to each other are connected to signal lines that supply the address selection signals, respectively.
  • the power supply line, the reference power supply line, the address selection signal line, the second selection signal line for supplying the second selection signal, and the inverted signal line for supplying an inverted signal of the second selection signal are the same. Extend in
  • the plurality of main decoders and the plurality of local decoders are arranged in a column direction, and the power supply line, the reference power supply line, the address selection signal line, and the second selection signal line And the inverted signal line of the second selection signal is supplied by a second metal wiring extending in the column direction,
  • the gates of the n pairs of transistors are connected to the second metal wiring via a first metal wiring extending in the row direction.
  • the semiconductor device further includes a plurality of memory cells arranged in a matrix.
  • the plurality of memory cells include A non-volatile semiconductor memory device that constitutes a memory array by arranging a plurality of transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, in a matrix form on the substrate,
  • Each of the transistors is Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed under the silicon pillar; Comprising a drain region disposed on top of the silicon pillar;
  • Each transistor arranged in the matrix is The gates of the plurality of transistors arranged for each row in the row direction are commonly connected to a row selection line,
  • the drains of the plurality of transistors arranged in the column direction are commonly connected to the bit lines via the storage means,
  • the source regions of the plurality of transistors constituting the matrix are commonly connected to the source line via a si
  • the semiconductor device further includes a plurality of memory cells arranged in a matrix.
  • the plurality of memory cells include A semiconductor device that constitutes a static memory by arranging a plurality of transistors in which a source, a drain, and a gate are arranged hierarchically in a direction perpendicular to the substrate, on the substrate, A plurality of static memory cells in which at least six MOS transistors are arranged in two rows and three columns on an insulating film formed on a substrate are arranged in a matrix,
  • the six MOS transistors constituting the static memory cell are: Silicon pillars, An insulator surrounding a side surface of the silicon pillar; A gate surrounding the insulator; A source region disposed above or below the silicon pillar; A drain region disposed above or below the silicon pillar, the drain region disposed opposite to the source region with respect to the silicon pillar; A bit line extending in the column direction, an inverted bit line, and a row selection line extending in the row direction;
  • FIG. 1 shows a semiconductor memory device including a decoder circuit for a memory applied to the present invention.
  • the memory cell the mask ROM cell described with reference to FIG. 21, which is a contact program method for programming data “1” and “0”, is adopted depending on whether or not a contact is provided between the drain of the transistor and the bit line. is doing.
  • Reference numeral 100 denotes a memory array in which mask ROM cells of the above-mentioned one-transistor / cell system (the smallest cell in which one memory cell is constituted by one transistor) are arranged in a matrix. In FIG. 1, a memory array of 256 rows and 16 columns, that is, 4096 bits is formed.
  • Reference numeral 200 denotes a row selection decoder.
  • the row selection decoder 200 is composed of a main decoder 201 composed of NAND circuits and local decoders 202-1 and 202-2.
  • the main decoder 201 receives address selection signals XA0 to XA3, XB0 to XB3, and XC0 to 7, which will be described later, and selects one of the main decoders 201 based on the input address selection signal.
  • the local decoders 202-1 and 202-2 use the output of the main decoder as the first selection signal, and select one of the row selection signals WL0 to WL255 using the selection signal F0 and its inverted signal F0B, which will be described later, as the second selection signal. Is output.
  • Reference numeral 300 denotes a first predecoder that receives an address signal and outputs address selection signals XA0 to XA3, XB0 to XB3, and XC0 to XC7 for selecting a main decoder 201.
  • 300A which receives the address signals A1 to A2 and outputs the address selection signals XA0 to 3A
  • 300B which receives the address signals A3 to A4 and outputs the address selection signals XB0 to 3 and the address signals A5 to A7 which receive the address It is composed of 300C that outputs selection signals XC0 to XC7.
  • the main decoder 201 receives the address selection signals XA0, XB0, and XC0, selects DECOUT0, receives the address selection signals XA1, XB0, and XC0, selects DECOUT1, and similarly selects the address selection signals XA3, In response to XB3 and XC7, DECOUT127 is selected.
  • a second predecoder 350 receives the address signal A0 and outputs an address selection signal F0 for selecting the local decoder 202-1 or 202-2 and its inverted signal F0B.
  • Reference numeral 400 denotes a column selection gate
  • reference numeral 500 denotes a column selection decoder that selects the column selection gate 400.
  • the source of the column selection gate transistor CGn is connected to the bit line BLn of the mask ROM cell, and the drain is commonly connected to the data line DL.
  • Reference numeral 600 denotes a sense amplifier that receives and amplifies and outputs a minute read signal read from the memory cell via the bit line to the data line.
  • Reference numeral 700 receives a signal from the sense amplifier 600 and outputs the read signal DOUT output to the outside Is an output circuit.
  • FIG. 2 shows a row selection decoder 200 of the present invention. It consists of a main decoder MDEC and a local decoder LDEC.
  • the MDEC is composed of PMOS transistors Tp1, Tp2, Tp3 made of SGT and NMOS transistors Tn1, Tn2, Tn3 made of SGT.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3 are connected to the power supply Vcc, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output DECOUTk.
  • the drain of the NMOS transistor Tn1 is connected to the node N1, the source is connected to the drain of the NMOS transistor Tn2 through the node N2, and the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the node N3.
  • the source of Tn3 is connected to the reference power supply Vss.
  • the MDEC is configured by the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistors Tn1, Tn2, Tn3.
  • the local decoder 202-1 is configured by the PMOS transistor Tp11 and the NMOS transistors Tn11 and Tn12
  • the local decoder 202-2 is configured by the PMOS transistor Tp21 and the NMOS transistors Tn21 and Tn22.
  • the drain of the PMOS transistor Tp11 and the drains of the NMOS transistors Tn11 and Tn12 are commonly connected at the node N4.
  • the gates of the PMOS transistor Tp11 and the NMOS transistor Tn11 are connected in common, and DECOUTk, which is the output of MDEC, is input.
  • the inverted selection signal F0B is input to the gate of the NMOS transistor Tn12.
  • the selection signal F0 is connected to the source of the PMOS transistor Tp11, and the sources of the NMOS transistors Tn11 and Tn12 are connected to the reference power supply Vss.
  • a node N4 to which the drains of the PMOS transistor Tp11 and NMOS transistors Tn11 and Tn12 are connected in common is the output WL (2k) of the local decoder 202-1.
  • the drain of the PMOS transistor Tp21 and the drains of the NMOS transistors Tn21 and Tn22 are commonly connected at the node N5.
  • the gates of the PMOS transistor Tp21 and the NMOS transistor Tn21 are connected in common, and DECOUTk, which is the output of MDEC, is input.
  • the selection signal F0 is input to the gate of the NMOS transistor Tn22.
  • the inversion selection signal F0B is connected to the source of the PMOS transistor Tp21, and the sources of the NMOS transistors Tn21 and Tn22 are connected to the reference power supply Vss.
  • a node N5 to which the drains of the PMOS transistor Tp21 and NMOS transistors Tn21 and Tn22 are connected in common is an output WL (2k + 1) of the local decoder 202-2.
  • FIG. 3 shows a selection operation table of the row selection decoder 200.
  • the circled address selection signal is input to the main decoder 201 and the local decoders 202-1 and 202-2, one of the row selection signals WL that is the output of the corresponding row selection decoder is selected.
  • the address selection signals F0B, XA2, XB1, and XC0 are input, WL13 is selected. That is, the address selection signal for selecting the row selection decoder is supplied to the row selection decoder 200 as two address selection signals F0 and F0B, four XA, four XB, and eight XC. To do.
  • a decoder constituting the first predecoder 300 When the address signals A0 to A2 are allocated to 300A, the address signals A3 to A4 are allocated to 300B, and the address signals A5 to A7 are allocated to 300C, XA is 8, XB is 4, XC is 8, total 20
  • the address selection signal is required, and the address selection signal can be reduced by adopting the local decoder system.
  • FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g and 4h show a first embodiment.
  • 4a is a plan view of the layout (arrangement) of 202A-1-k and 202A-2-k in the local decoder LDEC of the present invention
  • FIG. 4b is a cross-sectional view taken along the cut line AA ′ in FIG. 4a.
  • 4c is a cross-sectional view along the cut line BB ′ in FIG. 4a
  • FIG. 4d is a cross-sectional view along the cut line CC ′ in FIG. 4a
  • FIG. 4e is a cut line DD in FIG.
  • FIG. 4f is a cross-sectional view along the cut line EE ′ in FIG. 4a
  • FIG. 4g is a cross-sectional view along the cut line FF ′ in FIG. 4a
  • FIG. Sectional drawing along the cut line GG 'in 4a is shown.
  • the PMOS transistors Tp11, Tn11 and Tn12 of the local decoder 202-1 of FIG. 2 are arranged in order from the left side of the figure as 202A-1-k in the first row (upper row in the figure),
  • the PMOS transistors Tp21, Tn21, and Tn22 of the decoder 202-2 are arranged in order from the left side of the drawing as 202A-2-k in the second row (lower row in the drawing).
  • 4a, 4b, 4c, 4d, 4e, 4f, 4g, and 4h, portions having the same structure as in FIGS. 20a and 20b are indicated by equivalent symbols in the 300s. .
  • Planar silicon layers 302pa, 302pb, 302na, and 302nb are formed on an insulating film such as a buried oxide film layer (BOX) 301 formed on the substrate.
  • the planar silicon layers 302pa, 302pb, 302na, and 302nb are impurity-implanted.
  • the p + diffusion layer, the p + diffusion layer, the n + diffusion layer, and the n + diffusion layer are respectively formed.
  • a silicide layer 303 is formed on the surface of the planar silicon layer (302pa, 302pb, 302na, 302nb), and connects the planar silicon layers 302pa and 302na, and 302pb and 302nb, respectively.
  • 304n11 and 304n21 are n-type silicon pillars
  • 304p11, 304p12, 304p21 and 304p22 are p-type silicon pillars
  • 305 is a gate insulating film surrounding the silicon pillars 304n11, 304n21, 304p11, 304p12, 304p21 and 304p22
  • 306 is a gate electrode
  • 306a, 306b, 306c, 306d, and 306e are gate wirings, respectively.
  • P + diffusion layers 307p11 and 307p21 are formed on the uppermost portions of the silicon pillars 304n11 and 304n21 by impurity implantation or the like, respectively, and n + diffusion layers 307n11, 307n12 and 307n21 are formed on the uppermost portions of the silicon pillars 304p11, 304p12, 304p21, and 304p22, respectively. , 307n22 are formed by impurity implantation or the like.
  • 308 is a silicon nitride film for protecting the gate insulating film 305, and 309p11, 309p21, 309n11, 309n12, 309n21, and 309n22 are connected to p + diffusion layers 307p11, 307p21, n + diffusion layers 307n11, 307n12, 307n21, and 307n22, respectively. It is a silicide layer.
  • 310p11, 310p21, 310n11, 310n12, 310n21, 310n22 are contacts that connect the silicide layers 309p11, 309p21, 309n11, 309n12, 309n21, 309n22 and the first metal wires 313b, 313g, 313c, 313d, 313h, 313i, respectively.
  • 311b is a contact connecting the gate wiring 306c and the first metal wiring 313e
  • 311c is a contact connecting the gate wiring 106e and the first metal wiring 313j.
  • 312a is a contact for connecting the first metal wiring 313f and the silicide 303 for connecting the lower diffusion layer 302pa and the lower diffusion layer 302na
  • 312b is a first electrode for connecting the silicide 303 for connecting the lower diffusion layer 302pb and the lower diffusion layer 302nb.
  • This is a contact for connecting one metal wiring 313k.
  • 314a is a contact connecting the first metal wiring 313j and the second metal wiring 315a
  • 314b is a contact connecting the first metal wiring 313g and the second metal wiring 315b
  • 314c is a first metal wiring 313e and the first metal wiring 313e. This is a contact for connecting the two metal wirings 315b.
  • the silicon pillar 304n11, the lower diffusion layer 302pa, the upper diffusion layer 307p11, the gate insulating film 305, and the gate electrode 306 constitute the PMOS transistor Tp11.
  • the gate electrode 306 constitutes the PMOS transistor Tp21, and the silicon pillar 304p11, the lower diffusion layer 302na, the upper diffusion layer 307n11, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Tn11, and the silicon pillar 304p12, the lower diffusion layer.
  • the gate electrode 306 constitute the NMOS transistor Tn12.
  • the silicon pillar 304p21, the lower diffusion layer 302nb, and the upper diffusion layer 30 are formed.
  • n21, the gate insulating film 305, the gate electrode 306 constitute an NMOS transistor Tn21, silicon pillar 304P22, lower diffusion layer 302Nb, the upper diffusion layer 307N22, a gate insulating film 305, the gate electrode 306, constituting the NMOS transistor Tn22.
  • the gate wiring 306b is connected to the gate electrodes 306 of the PMOS transistor Tp11 and the NMOS transistor Tn11.
  • a gate wiring 306d is connected to the gate electrodes 306 of the PMOS transistor Tp21 and the NMOS transistor Tn21.
  • the gate wiring 306a is also connected in common to the gate electrodes of the PMOS transistors Tp11 and Tp21. As described later, since the same signal is input to the gate electrodes of the PMOS transistors Tp11 and Tp21, a common gate wiring is used for the purpose of reducing unnecessary contacts.
  • a gate wiring 306c is connected to the gate electrode 306 of the NMOS transistor Tn12
  • a gate wiring 306e is connected to the gate electrode 306 of the NMOS transistor Tn22.
  • the lower diffusion layers 302pa and 302na serve as a common drain of the PMOS transistor Tp11 and the NMOS transistors Tn11 and Tn12 through the silicide 303, and are connected to the first metal wiring 313f through the contact 312a.
  • the row selection signal WL (2k) (k 0 to 127).
  • the upper diffusion layer 307p11 which is the source of the PMOS transistor Tp11 is connected to the first metal wiring 313b via the silicide 309p11 and the contact 310p11, and the first metal wiring 313b is further connected to the second metal wiring 315a via the contact 314p11. 315a receives the second selection signal F0.
  • the upper diffusion layer 307n11 which is the source of the NMOS transistor Tn11 is connected to the first metal wiring 313c via the silicide 309n11 and the contact 310n11, and the first metal wiring 313c is further connected to the second metal wiring 315c via the contact 314n11.
  • 315c is supplied with a reference power supply Vss.
  • the upper diffusion layer 307n12 which is the source of the NMOS transistor Tn12 is connected to the first metal wiring 313d via the silicide 309n12 and the contact 310n12, and the first metal wiring 313d is further connected to the second metal wiring similarly to 313c via the contact 314n12. Connected to 315c.
  • the first metal wiring 313a is connected to the gate wiring 306a via the contact 311a and input to the gate electrode 306 of the PMOS transistor Tp11.
  • the signal is input to the gate electrode of the NMOS transistor Tn11 through the gate wiring 306b.
  • F0B which is an inverted selection signal of the second selection signal, is supplied to the second metal wiring 315b, connected to the first metal wiring 313e through the contact 314c, and further connected to the gate wiring 306c through the contact 311b.
  • the upper diffusion layer 307p21 which is the source of the PMOS transistor Tp21 is connected to the first metal wiring 313g via the silicide 309p21 and the contact 310p21, and the first metal wiring 313g is further connected to the second metal wiring 315b via the contact 314b.
  • the inverted selection signal F0B of the second selection signal is supplied to 315b.
  • the upper diffusion layer 307n21 which is the source of the NMOS transistor Tn21 is connected to the first metal wiring 313h via the silicide 309n21 and the contact 310n21, and the first metal wiring 313h is further connected to the second metal wiring 315c via the contact 314n21.
  • 315c is supplied with a reference power supply Vss.
  • the upper diffusion layer 307n22 which is the source of the NMOS transistor Tn22 is connected to the first metal wiring 313i via the silicide 309n22 and the contact 310n22, and the first metal wiring 313i is further connected to the second metal wiring 315c via the contact 314n22.
  • the output DECOUTk of the main decoder is input to the first metal wiring 313a.
  • the first metal wiring 313a is connected to the gate wiring 306a through the contact 311a, and is input to the gate electrode 306 of the PMOS transistor Tp21, and the gate wiring 306d. Is input to the gate electrode of the NMOS transistor Tn21.
  • the second selection signal F0 is supplied to the second metal wiring 315a, connected to the first metal wiring 313j through the contact 314a, and further connected to the gate wiring 306e through the contact 311c, and the NMOS transistor Tn22. Are supplied to the gate electrode 306.
  • the reference power supply line Vss supplied by the inverted selection signal lines F0B and 315c of the second selection signal supplied by the second selection signal lines F0 and 315b supplied by the second metal wiring 315a is in the row direction.
  • the local decoder LDECA in this embodiment is an area surrounded by a frame in the figure, and the vertical dimension of the frame is 202-1-k, 202 as the pitch (row interval) of the decoders arranged in the row direction. It is Ly1 in two lines of -2-k. There are two diffusion intervals in the pitch Ly1, which are factors for increasing the area.
  • the second selection signal line, the inverted signal line of the second selection signal, and the reference power supply line are formed of the second metal wiring in the direction perpendicular to the row direction in which the transistors constituting the local decoder are arranged.
  • FIG. 5a, FIG. 5b, FIG. 5c, FIG. 5d, FIG. 5e, FIG. 5g, FIG. 5h and FIG. 5i show a second embodiment as an embodiment in which the equivalent circuit of FIG. . 5a is a plan view of the layout (arrangement) of the main decoder MDEC of the present invention
  • FIG. 5b is a cross-sectional view along the cut line AA ′ in FIG. 5a
  • FIG. 5c is a cut line BB in FIG. 5d is a cross-sectional view along the cut line CC ′ in FIG. 5a
  • FIG. 5e is a cross-sectional view along the cut line DD ′ in FIG. 5a
  • FIG. 5a, FIG. 5b, FIG. 5c, FIG. 5d, FIG. 5e, FIG. 5g, FIG. 5h and FIG. 5i show a second embodiment as an embodiment in which the equivalent circuit of FIG. . 5a is a plan view of the layout (arrangement) of the main
  • FIG. 5a is a cross-sectional view taken along the cut line EE ′
  • FIG. 5g is a cross-sectional view taken along the cut line FF ′ in FIG. 5a
  • FIG. 5h is a cross-sectional view taken along the cut line GG ′ in FIG.
  • FIG. 5i shows a cross-sectional view along the cut line HH ′ in FIG. 5a.
  • the PMOS transistors Tp1, Tp2 and Tp3 of the main decoder of FIG. They are arranged in order from the right side of the figure.
  • FIGS. 5a, 5b, 5c, 5d, 5e, 5f, 5g, 5h and 5i the same structure as in FIGS. It is shown.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • 103 is a silicide layer formed on the surface of the planar silicon layers (102p, 102na, 102nb), and connects the planar silicon layers 102p, 102na.
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, Reference numerals 106b, 106c, and 106d denote gate wirings.
  • P + diffusion layers 107p1, 107p2, and 107p3 are respectively formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation or the like, and n + diffusion layers 107n1 and 107n2 are formed on the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively. Is a layer.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts 111a that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 to the first metal wirings 113a, 113a, 113a, 113d, 113d, and 113c, respectively.
  • 111b is a contact connecting the gate wiring 106c and the first metal wiring 113f
  • 111c is a contact connecting the gate wiring 106d and the first metal wiring 113g.
  • Reference numeral 112a denotes a contact connecting the silicide layer 103 that connects the lower diffusion layer 102p and the lower diffusion layer 102na and the first metal wiring 113b.
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104p1 and the lower diffusion layer 102na, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102nb, the upper diffusion layer 107n2, the gate insulating film 105, the gate electrode
  • the electrode 106 constitute an NMOS transistor Tn2, silicon pillar 104
  • a gate wiring 106a is connected to the gate electrodes 106 of the PMOS transistor Tp1 and the NMOS transistor Tn1.
  • a gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 106c is connected to the gate electrode 106 of the NMOS transistor Tn2.
  • a gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp3 and the NMOS transistor Tn3.
  • the lower diffusion layers 102p and 102na serve as a common drain of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 through the silicide 103, and are connected to the first metal wiring 113b through the contact 112a to serve as an output DECOUT1.
  • the upper diffusion layer 107p1 which is the source of the PMOS transistor Tp1 is connected to the first metal wiring 113a via the silicide 109p1 and the contact 110p1, and the first metal wiring 113a is further connected to the second metal wiring 115c via the contact 114p1.
  • 115c is supplied with power Vcc.
  • the second metal wiring extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 107p2 which is the source of the PMOS transistor Tp2 is connected to the first metal wiring 113a extending in the row direction via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the source of the PMOS transistor Tp3, is connected to the first metal wiring 113a via the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 that is the source of the NMOS transistor Tn1 is connected to the first metal wiring 113d through the silicide 109n1 and the contact 110n1.
  • the upper diffusion layer 107n2 which is the drain of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the source of the NMOS transistor Tn1 and the drain of the NMOS transistor Tn2 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the lower diffusion layer 102nb and the silicide region 103, and the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the contact 110n3.
  • the first metal wiring 113c is further connected to the second metal wiring 115g via the contact 114n3, and the reference power source Vss is supplied to 115g.
  • the second metal wiring 115g extends in a direction perpendicular to the row direction.
  • the gate wiring 106a to which any of the address selection signals XA0 to XA3 supplied by the second metal wiring is input is connected to the first metal wiring 113e via the contact 111a.
  • the first metal wiring 113e extends in a parallel direction (right side of the drawing) along the row.
  • the address selection signals XA0 to XA3 extend in the direction perpendicular to the row direction, and the first metal wiring 113e extending in parallel to the row direction and the address extending in the direction perpendicular to the row direction.
  • a contact 114a is provided at the intersection of the second metal wiring 115a of the address selection signal XA1 and the first metal wiring 113e. That is, the address selection signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the main decoder.
  • the address selection signal lines XA2 to XA3 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the right side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the address selection signal XA0 (second metal wiring 115b) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the address selection signal XA0 (second metal wiring 115b), an imaginary contact location is shown in which a contact is provided at this location. Hereinafter, the same is true for the other portions.
  • the gate wiring 106c to which any of the address selection signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115d of the address selection signal XB0 and the first metal wiring 113f. That is, the address selection signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the main decoder. It should be noted that the address selection signal XB1 (second metal wiring 115e), the address selection signal XB2 (second metal wiring 115f), and the intersection of the address selection signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, but as described above, there is no contact here, and the location of the fictitious contact is shown.
  • the gate wiring 106d to which any one of the address selection signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111c.
  • the first metal wiring 113g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114c is provided at the intersection of the second metal wiring 115i of the address selection signal XC0 and the first metal wiring 113g. That is, the address selection signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the main decoder. Note that a contact 114z is drawn by a broken line at the intersection of the address selection signal XC1 (second metal wiring 115j) and the first metal wiring 113g. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • address selection signals XC2 to XC7 are omitted for the convenience of the drawing, but are arranged further on the left side in the direction perpendicular to the row direction, like XC0 and XC1.
  • address selection signals XA1, XB0, and XC0 are input to this main decoder, and the output is DECOUT1 according to FIG.
  • the main decoder MDECA is an area surrounded by a frame in the figure, and the vertical dimension of the frame is Ly1 which is the same as the local decoder LDECA in FIG. 4a.
  • the power supply line, the reference power supply line, and the address selection signal line are arranged in the second metal so as to extend in the direction perpendicular to the row direction in which the main decoder is arranged in 2 rows and 3 columns.
  • an arbitrary address selection signal can be supplied to the input of the main decoder.
  • a main decoder having a small area and the same pitch as the local decoder, which can be arranged with a minimum pitch of two metals, can be realized.
  • FIG. 6 shows a third embodiment.
  • FIG. 6 shows a row selection decoder 200A in which a plurality of local decoders LDECA according to the first embodiment (FIG. 4) and main decoders MDECA according to the second embodiment (FIG. 5) are arranged at the same pitch.
  • the row selection decoder arranges three sets of 200A-0, 200A-1, and 200A-2 with a pitch Ly1.
  • Address selection signals XA0, XB0, and XC0 are input to the main decoder MDECA-0 of the row selection decoder 200A-0, and an output DECOUT0 is output by the first metal wiring 113b.
  • the first metal wiring 113b is connected to gate electrodes (corresponding to the first metal wiring 113a in FIG. 4) of PMOS transistors Tp11 and Tp21 which are input gates of the local decoder LDECA-0.
  • the local decoder LDECA-0 is composed of 202A-1-0 composed of a PMOS transistor Tp11 and NMOS transistors Tn11 and Tn12, and 202A-2-0 composed of a PMOS transistor Tp21, NMOS transistors Tn21 and Tn22. .
  • the output of the local decoder 202A-1-0 is the row selection signal WL0
  • the output of the local decoder 202A-2-0 is the row selection signal WL1.
  • the first metal wiring 113b serving as the output of the main decoder and the first metal wiring 113e that receives the address selection signals XA1, XA2, and XA3 pass through a free space below the second metal wiring. It is used to be bent and contacted easily.
  • address selection signals XA1, XB0, and XC0 are input to row selection decoder 200A-1, and row selection signals WL2 and WL3 are output.
  • the row selection decoder 200A-2 receives address selection signals XA2, XB0, and XC0 and outputs row selection signals WL4 and WL5.
  • the power supply line, the reference power supply line, and the address selection signal line are shared in the direction perpendicular to the row direction in which the row selection decoder configured by the main decoder and the local decoder is arranged using the second metal wiring.
  • the row selection decoder of the present invention is connected to the memory array of the mask ROM presented in FIG. 21, and row selection signals WL0, WL1,. By connecting to the row selection line of the mask ROM, a row selection decoder optimal for the mask ROM can be provided.
  • Example 4 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i and 7j show a fourth embodiment.
  • 7a is a plan view of the layout (arrangement) of 202B-1 and 202B-2 in the local decoder LDECB of the present invention
  • FIG. 7b is a cross-sectional view along the cut line AA ′ in FIG. 7a
  • FIG. 7a is a cross-sectional view along the cut line BB ′ in FIG. 7a
  • FIG. 7d is a cross-sectional view along the cut line CC ′ in FIG. 7a
  • FIG. 7e is along the cut line DD ′ in FIG.
  • FIG. 7f is a cross-sectional view along the cut line EE ′ in FIG. 7a
  • FIG. 7g is a cross-sectional view along the cut line FF ′ in FIG. 7a
  • FIG. 7h is a cut line in FIG.
  • FIG. 7i is a cross-sectional view taken along the cut line HH ′ in FIG. 7a
  • FIG. 7j is a cross-sectional view taken along the cut line II ′ in FIG. 7a.
  • a part of adjacent local decoders is also shown in the figure.
  • a local decoder 202B-1-0 that receives the output DECOUT0 of the main decoder is arranged as a local decoder adjacent to the top.
  • PMOS transistors Tp11, Tn11, and Tn12 that are to receive the output DECOUT1 of the main decoder and become the local decoder 202B-1-1 are arranged.
  • the DECOUT1 is also received and the local decoder 202B PMOS transistors Tp21, Tn21, and Tn22 that become -2-1 are arranged, and in the fourth row, a local decoder 202B-2-2 is arranged in response to the output DECOUT2 of the main decoder.
  • the difference from FIG. 4 is that the arrangement of the drain and source is reversed with respect to the transistor of FIG.
  • the local decoder shares the lower diffusion layer with the adjacent upper and lower local decoders.
  • adjacent transistors are also shown in FIG. 7a.
  • LDECB surrounded by a frame, which is composed of 202B-1-1 and 202B-2-1, is a local decoder for one set of the present invention. 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, and 7j, FIGS. 4a, 4b, 4c, 4d, 4e, and 4f.
  • the parts having the same structure as in FIGS. 4g and 4h are indicated by equivalent symbols in the 300s.
  • Planar silicon layers 302pa, 302pb, and 302n are formed on an insulating film such as a buried oxide film layer (BOX) 301 formed on the substrate. These planar silicon layers 302pa, 302pb, and 302n are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, a p + diffusion layer, and an n + diffusion layer.
  • Reference numeral 303 denotes a silicide layer formed on the surface of the planar silicon layer (302pa, 302pb, 302n).
  • 304n11 and 304n21 are n-type silicon pillars
  • 304p11, 304p12, 304p21 and 304p22 are p-type silicon pillars
  • 305 is a gate insulating film surrounding the silicon pillars 304n11, 304n21, 304p11, 304p12, 304p21 and 304p22
  • 306 is a gate electrode
  • 306a, 306b, 306c, 306d, 306e, 306f, and 306g are gate wirings, respectively.
  • P + diffusion layers 307p11 and 307p21 are formed on the uppermost portions of the silicon pillars 304n11 and 304n21 by impurity implantation or the like, respectively, and n + diffusion layers 307n11, 307n12 and 307n21 are formed on the uppermost portions of the silicon pillars 304p11, 304p12, 304p21, and 304p22, respectively. , 307n22 are formed by impurity implantation or the like.
  • 308 is a silicon nitride film for protecting the gate insulating film 305, and 309p11, 309p21, 309n11, 309n12, 309n21, and 309n22 are connected to p + diffusion layers 307p11, 307p21, n + diffusion layers 307n11, 307n12, 307n21, and 307n22, respectively. It is a silicide layer.
  • 310p11, 310p21, 310n11, 310n12, 310n21, 310n22 are contacts that connect the silicide layers 309p11, 309p21, 309n11, 309n12, 309n21, 309n22 and the first metal wires 313e, 313g, 313e, 313e, 313g, 313g, respectively.
  • a contact connecting the gate wiring 306a and the first metal wiring 313a, 311b is a contact connecting the gate wiring 306c and the first metal wiring 313d
  • 311c is a contact connecting the gate wiring 306d and the first metal wiring 313a
  • 311d is a gate wiring.
  • 312a is a contact connecting the silicide layer 303 covering the lower diffusion layer 302pa and the first metal wiring 313b
  • 312b (two in the figure) is connecting the silicide layer 303 covering the lower diffusion layer 302n and the first metal wiring 313c
  • the contact 312c is a contact connecting the silicide layer 303 covering the lower diffusion layer 302pb and the first metal wiring 313h
  • 312d (two are arranged in the figure) is the silicide layer 303 covering the lower diffusion layer 302n and the first metal wiring. This is a contact for connecting 313i.
  • 314a is a contact connecting the first metal wiring 313b and the second metal wiring 315a
  • 314b is a contact connecting the first metal wiring 313c and the second metal wiring 315b
  • 314c is a first metal wiring 313d and the first metal wiring 313d.
  • a contact connecting the second metal wiring 315c, 314d is a contact connecting the first metal wiring 313f and the second metal wiring 315a
  • 314e is a contact connecting the first metal wiring 313h and the second metal wiring 315c.
  • the silicon pillar 304n11, the lower diffusion layer 302pa, the upper diffusion layer 307p11, the gate insulating film 305, and the gate electrode 306 constitute the PMOS transistor Tp11.
  • the gate electrode 306 constitutes the PMOS transistor Tp21, and the silicon pillar 304p11, the lower diffusion layer 302n, the upper diffusion layer 307n11, the gate insulating film 305, and the gate electrode 306 constitute the NMOS transistor Tn11, and the silicon pillar 304p12, the lower diffusion layer.
  • the gate insulating film 305, the gate electrode 306 constitute an NMOS transistor Tn21, silicon pillar 304P22, lower diffusion layer 302n, an upper diffusion layer 307N22, a gate insulating film 305, the gate electrode 306, constituting the NMOS transistor Tn22.
  • the gate wiring 306b is connected to the gate electrode 306 of the PMOS transistor Tp11 and the NMOS transistor Tn11, and the gate wiring 306a is connected to the gate electrode of the PMOS transistor Tp11.
  • a gate wiring 306e is connected to the gate electrode 306 of the PMOS transistor Tp21 and the NMOS transistor Tn21, and a gate wiring 306d is connected to the gate electrode of the PMOS transistor Tp21.
  • a gate wiring 306c is connected to the gate electrode 306 of the NMOS transistor Tn12, and a gate wiring 306f is connected to the gate electrode 306 of the NMOS transistor Tn22.
  • the upper diffusion layer 307p11 which is the drain of the PMOS transistor Tp11 is connected to the first metal wiring 313e via the silicide 309p11 and the contact 310p11, and 313e is a row selection signal WL2 which is an output of the local decoder.
  • the upper diffusion layer 307n11 which is the drain of the NMOS transistor Tn11 is connected to the first metal wiring 313e via the silicide 309n11 and the contact 310n11.
  • the upper diffusion layer 307n12 that is the drain of the NMOS transistor Tn12 is connected to the first metal wiring 313e through the silicide 309n12 and the contact 310n12.
  • the drains of the PMOS transistor Tp11 and the NMOS transistors Tn11 and Tn12 are connected in common through the contact and output the row selection signal WL2.
  • the upper diffusion layer 307p21 which is the drain of the PMOS transistor Tp21 is connected to the first metal wiring 313g via the silicide 309p21 and the contact 310p21, and 313g is a row selection signal WL3 which is an output of the local decoder.
  • the upper diffusion layer 307n21 which is the drain of the NMOS transistor Tn21 is connected to the first metal wiring 313g via the silicide 309n21 and the contact 310n21.
  • the upper diffusion layer 307n22 that is the drain of the NMOS transistor Tn22 is connected to the first metal wiring 313g through the silicide 309n22 and the contact 310n22. That is, the drains of the PMOS transistor Tp21 and the NMOS transistors Tn21 and Tn22 are connected in common through the contacts and output the row selection signal WL3.
  • the lower diffusion layer 302pa serving as the source of the PMOS transistor Tp11 is connected to the second metal wiring 315a via the contact 312a, the first metal wiring 313b, and the contact 314a via the silicide 303, and the second selection signal is supplied to 315a. F0 is supplied.
  • the sources of the NMOS transistors Tn11 and Tn12 are commonly connected to the lower diffusion layer 302n, and contacts 312b (two are arranged in the figure) through the silicide layer 303, first metal wiring 313c, and second metal wiring 315b through the contact 314b.
  • the reference power supply Vss is supplied to 315b.
  • the source diffusion layer 302pa of the PMOS transistor Tp11 and the source diffusion layer 302n of the NMOS transistors Tn11 and Tn12 are respectively adjacent to the PMOS transistor (Tp11) and the NMOS transistor (Tn11) adjacent to the upper side.
  • the adjacent interval can be reduced to the minimum.
  • the lower diffusion layer 302pb serving as the source of the PMOS transistor Tp21 is connected to the second metal wiring 315c via the contact 312c, the first metal wiring 313h, and the contact 314e via the silicide 303, and the second selection signal is supplied to 315c.
  • An inverted signal F0B of F0 is supplied.
  • the sources of the NMOS transistors Tn21 and Tn22 are connected in common in the lower diffusion layer 302n, and contact 312d (two are arranged in the figure) through the silicide layer 303, the first metal wiring 313i, and the second metal wiring 315b through the contact 314f. Connected to.
  • the source diffusion layer 302pa of the PMOS transistor Tp11 and the source diffusion layer 302n of the NMOS transistors Tn11 and Tn12 are respectively adjacent to the lower side, the PMOS transistor (Tp21) and the NMOS transistor (Tn21). , (Tn22) and the common source diffusion layer, the adjacent interval can be reduced to the minimum. That is, the lower diffusion layer 302pa to which the second selection signal F0 is supplied can be shared with the upper adjacent transistor, and the lower diffusion layer 302pb to which the inverted signal F0B of the second selection signal F0 is supplied is adjacent to the lower side.
  • the lower diffusion layer 302n supplied with the reference power source Vss can be shared by all the NMOS transistors, the useless area can be minimized, and the vertical pitch can be reduced.
  • the output DECOUT1 of the main decoder is input to the first metal wiring 313a.
  • the first metal wiring 313a is connected to the gate wiring 306a via the contact 311a, and is input to the gate electrode 306 of the PMOS transistor Tp11, and the gate wiring 306b. Is input to the gate electrode of the NMOS transistor Tn11.
  • F0B which is an inverted selection signal of the second selection signal, is supplied to the second metal wiring 315c, connected to the first metal wiring 313d through the contact 314c, and further connected to the gate wiring 306c through the contact 311b.
  • the first metal wiring 313a is connected to the gate wiring 306d through the contact 311c, and is input to the gate electrode 306 of the PMOS transistor Tp21 and input to the gate electrode of the NMOS transistor Tn11 through the gate wiring 306e.
  • the second selection signal F0 is supplied to the second metal wiring 315a, connected to the first metal wiring 313f through the contact 314d, and further connected to the gate wiring 306f through the contact 311d, and the gate of the NMOS transistor Tn22. Supplied to the electrode.
  • the local decoder adjacent to the upper side and the local decoder adjacent to the lower side are usually arranged with LDECB inverted. That is, the gate electrode of the NMOS transistor (Tn22) corresponds to the gate electrode 306f connected to the NMOS transistor Tn22, the contact 311d, the first metal wiring 313f, and the contact 314d, independently of the NMOS transistor Tn22. Provide on the underside.
  • some modifications are made and improvements suitable for a plurality of arrangements are made.
  • the gate electrodes 306 of the NMOS transistors Tn22 and (Tn22) are connected in common by the gate wiring 306g, whereby the gate electrode 306f, the contact 311d, the first metal wiring 313f, and the contact 314d connected to the NMOS transistor (Tn22) are connected.
  • the contact 312d, the first metal wiring 313i, and the contact 314f can be provided in the vacant region to enhance the reference power supply to the lower diffusion layer 302n.
  • the PMOS transistor Tp11, the NMOS transistors Tn11, Tn12 arranged in the row direction and the PMOS transistor Tp21, the NMOS transistors Tn21, Tn22 arranged in the row direction are arranged in the vertical direction. It extends and is arranged.
  • the pitch (row interval) of the decoders arranged in the row direction is Ly2 (Ly2 ⁇ Ly1) for two rows 202B-1 and 202B-2.
  • the selection signal line and the reference power supply line are arranged in the second metal so as to extend in a direction perpendicular to the direction in which the plurality of local decoders are arranged in the row direction.
  • a row selection signal can be output for each row, and by sharing the lower diffusion layer, a local decoder with a further reduced area can be provided.
  • 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i and 8j show a fifth embodiment.
  • 8a is a plan view of the layout (arrangement) of the main decoder of the present invention
  • FIG. 8b is a cross-sectional view along the cut line AA ′ in FIG. 8a
  • FIG. 8c is a cut line BB ′ in FIG. 8d
  • FIG. 8d is a cross-sectional view along the cut line CC ′ in FIG. 8a
  • FIG. 8e is a cross-sectional view along the cut line DD ′ in FIG. 8a
  • FIG. 8f is a cross-sectional view along the cut line CC ′ in FIG.
  • FIG. 8g is a cross-sectional view along the cut line FF ′ in FIG. 8a
  • FIG. 8h is a cross-sectional view along the cut line GG ′ in FIG. 8a
  • 8i is a cross-sectional view taken along the cut line HH ′ in FIG. 8a
  • FIG. 8j is a cross-sectional view taken along the cut line II ′ in FIG. 8a.
  • FIG. 5a (embodiment 2) is that PMOS transistors Tp1, Tp2, Tp3, NMOS transistors Tn1, Tn2, and Tn3 are arranged with their sources and drains turned upside down, and PMOS transistors Tp1, Tp2 , Tp3, and the drains of the NMOS transistor Tn1 are commonly connected through contacts.
  • the PMOS transistors Tp1, Tp2, and Tp3 of the main decoder MDEC of FIG. They are arranged in order from the left side of the figure. 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 8i, and 8j, FIGS. 5a, 5b, 5c, 5d, 5e, and 5f.
  • the parts having the same structure as in FIGS. 5g, 5h and 5i are indicated by equivalent symbols in the 100s.
  • Planar silicon layers 102p, 102na, and 102nb are formed on an insulating film such as a buried oxide film layer (BOX) 101 formed on the substrate.
  • the planar silicon layers 102p, 102na, and 102nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer.
  • Reference numeral 103 denotes a silicide layer formed on the surface of the planar silicon layer (102p, 102na, 102nb).
  • 104n1, 104n2, 104n3 are n-type silicon pillars, 104p1, 104p2, 104p3 are p-type silicon pillars, 105 are silicon pillars 104n1, 104n2, 104n3, 104p1, 104p2, 104p3, 106 is a gate electrode, 106a, Reference numerals 106b, 106c, and 106d denote gate wirings.
  • P + diffusion layers 107p1, 107p2, and 107p3 are respectively formed on the uppermost portions of the silicon pillars 104n1, 104n2, and 104n3 by impurity implantation or the like, and n + diffusion layers 107n1 and 107n2 are formed on the uppermost portions of the silicon pillars 104p1, 104p2, and 104p3, respectively. 107n3 are formed by impurity implantation or the like.
  • 108 is a silicon nitride film for protecting the gate insulating film 105, 109p1, 109p2, 109p3, 109n1, 109n2, 109n3 are silicides connected to the p + diffusion layers 107p1, 107p2, 107p3, n + diffusion layers 107n1, 107n2, 107n3, respectively. Is a layer.
  • 110p1, 110p2, 110p3, 110n1, 110n2, and 110n3 are contacts that connect the silicide layers 109p1, 109p2, 109p3, 109n1, 109n2, and 109n3 to the first metal wirings 113b, 113b, 113b, 113d, and 113d, respectively.
  • a contact connecting the gate wiring 106a and the first metal wiring 113g, 111b is a contact connecting the gate wiring 106c and the first metal wiring 113f
  • 111c is a contact connecting the gate wiring 106d and the first metal wiring 113e.
  • 112a (five in the figure) is a contact connecting the silicide layer 103 and the first metal wiring 113a connected to cover the lower diffusion layer 102p
  • 112b is a silicide layer 103 connected and covering the lower diffusion layer 102nb.
  • a contact for connecting the first metal wiring 113c is
  • the silicon pillar 104n1, the lower diffusion layer 102p, the upper diffusion layer 107p1, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp1, and the silicon pillar 104n2, the lower diffusion layer 102p, the upper diffusion layer 107p2, the gate insulating film 105,
  • the gate electrode 106 constitutes the PMOS transistor Tp2, and the silicon pillar 104n3, the lower diffusion layer 102p, the upper diffusion layer 107p3, the gate insulating film 105, and the gate electrode 106 constitute the PMOS transistor Tp3, and the silicon pillar 104p1 and the lower diffusion layer 102na, the upper diffusion layer 107n1, the gate insulating film 105, and the gate electrode 106 constitute the NMOS transistor Tn1, and the silicon pillar 104p2, the lower diffusion layer 102na, the upper diffusion layer 107n2, the gate insulating film 105, the gate electrode 106,
  • the gate electrode 106 constitute an NMOS transistor Tn2, silicon
  • the gate wiring 106d is connected to the gate electrodes 106 of the PMOS transistor Tp1 and NMOS transistor Tn1
  • the gate wiring 106b is connected to the gate electrodes 106 of the PMOS transistor Tp2 and NMOS transistor Tn2
  • the gate electrode of the NMOS transistor Tn2 is connected to the gate electrode of the NMOS transistor Tn2.
  • a gate line 106c is connected to 106
  • a gate line 106a is connected to the gate electrodes 106 of the PMOS transistor Tp3 and the NMOS transistor Tn3.
  • the sources of the PMOS transistors Tp1, Tp2, and Tp3 are the lower diffusion layer 102p, which is connected to the first metal wiring 113a through the silicide 103 and the contacts 112a (five in the figure), and the first metal wiring 113a has the contact 114d.
  • the second metal wiring 115d extends in a direction perpendicular to the row direction.
  • the first metal wiring 113a extends in the row direction and supplies the power source Vcc to the lower diffusion layer and the silicide 103, and the resistance of the silicide layer is almost negligible.
  • the upper diffusion layer 107p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 113b via the silicide 109p1 and the contact 110p1, and the first metal wiring 113b becomes the output DECOUT1.
  • the upper diffusion layer 107p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 113b via the silicide 109p2 and the contact 110p2.
  • the upper diffusion layer 107p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 113b through the silicide 109p3 and the contact 110p3.
  • the upper diffusion layer 107n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 113b via the silicide 109n1 and the contact 110n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 113b through the contacts.
  • the lower diffusion layer 102na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 103.
  • the upper diffusion layer 107n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 113d through the silicide 109n2 and the contact 110n2.
  • the upper diffusion layer 107n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 113d via the silicide 109n3 and the contact 110n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 113d.
  • the source of the NMOS transistor Tn3 is connected to the first metal wiring 113c through the lower diffusion layer 102nb, the silicide region 103, and the contact 112b, and the first metal wiring 113c is further connected to the second metal wiring 115c through the contact 114e.
  • the reference power source Vss is supplied to 115c.
  • the second metal wiring 115c extends in a direction perpendicular to the row direction.
  • the gate wiring 106d to which any of the address selection signals XA0 to XA3 supplied by the second metal wiring is input is connected to the first metal wiring 113e via the contact 111c.
  • the first metal wiring 113e extends in a parallel direction (left side in the drawing) along the row.
  • the address selection signals XA0 to XA3 extend in a direction perpendicular to the row direction, and are selected in the direction perpendicular to the first metal wiring 113e extending in parallel to the row direction.
  • a contact 114c is provided at the intersection of the second metal wiring 115j of the selection address signal XA1 and the first metal wiring 113e. That is, the address selection signal XA1 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the main decoder.
  • the address selection signals XA2 to XA3 are omitted, but are arranged in the same manner as XA0 and XA1, and further on the left side in a form perpendicular to the row direction.
  • a contact 114z is drawn by a broken line at the intersection of the address selection signal XA0 (second metal wiring 115i) and the first metal wiring 113e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA0 (second metal wiring 115i), a fictitious contact location where a contact is provided at this location is shown. Hereinafter, the same is true for the other portions.
  • the gate wiring 106c to which any of the address selection signals XB0 to XB3 supplied by the second metal wiring is input is connected to the first metal wiring 113f through the contact 111b.
  • the first metal wiring 113f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 114b is provided at the intersection of the second metal wiring 115e of the selection address signal XB0 and the first metal wiring 113f. That is, the address selection signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the main decoder. It should be noted that the address selection signal XB1 (second metal wiring 115f), the selection address signal XB2 (second metal wiring 115g), and the intersection of the selection address signal XB3 (second metal wiring 115h) and the first metal wiring 113f are broken lines.
  • the contact 114z is drawn in FIG. 1, but as described above, there is no contact here, and the location of the fictitious contact is shown.
  • the gate wiring 106a to which any of the address selection signals XC0 to XC7 supplied by the second metal wiring is input is connected to the first metal wiring 113g through the contact 111a.
  • the first metal wiring 113g extends in a parallel direction (right side in the drawing) along the row.
  • a contact 114a is provided at the intersection of the second metal wiring 115b of the address selection signal XC0 and the first metal wiring 113g. That is, the address selection signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the main decoder. Note that a contact 114z is drawn by a broken line at the intersection of the address selection signal XC1 (second metal wiring 115a) and the first metal wiring 113g. However, as described above, there is no contact here. , Shows the location of a fictitious contact.
  • address selection signals XC2 to XC7 are omitted for the convenience of the drawing, but are arranged on the right side in the direction perpendicular to the row direction, similarly to XC0 and XC1.
  • address selections XA1, XB0, and XC0 are input to this main decoder, and the output is DECOUT1 according to FIG.
  • the main decoder MDECB is an area surrounded by a frame in the figure, and the vertical dimension of the frame is Ly3 different from FIGS. 4 and 7 because the diffusion interval is 1.5 in the pitch, and Ly2 ⁇ Ly3 ⁇ Ly1. It becomes the relationship.
  • the power supply line, the reference power supply line, and the address selection signal line are arranged by extending the second metal wiring in the direction perpendicular to the row direction in which the main decoder is arranged in 2 rows and 3 columns.
  • a main decoder can be provided in which the horizontal direction is arranged at the minimum pitch of the second metal and the vertical direction can be arranged at a smaller pitch.
  • FIG. 9 shows a sixth embodiment.
  • FIG. 9 shows a row selection decoder 200B in which a plurality of local decoders LDECB of the fourth embodiment (FIG. 7) and main decoders MDECB of the fifth embodiment (FIG. 8) are arranged at the same pitch.
  • the row selection decoder arranges three sets of 200B-0, 200B-1, and 200B-2 with a pitch Ly2.
  • the address signal distribution shown in FIG. 1 is changed for the convenience of address selection signal wiring.
  • FIG. 10 shows an address distribution table.
  • selection address signals XA0, XB0, and XC0 are input to the main decoder MDECB-0 of the row selection decoder 200B-0, and an output DECOUT0 is output by the first metal wiring 113b.
  • the first metal wiring 113b is connected to the gate electrodes 306a of the PMOS transistors Tp11 and Tp21, which are input gates of the local decoder LDECB-0, via a contact 311a.
  • the gate electrodes of the PMOS transistor Tp11 and the PMOS transistor Tp21 are provided with different gate wirings 306a and 306d, respectively, and are connected by the first metal wiring 313a.
  • a gate wiring 306a common to the gate electrodes of the PMOS transistors Tp11 and Tp21 is provided.
  • the address selection signal line XC3 which is the second metal wiring can be passed over the gate wiring 306a, and the area can be reduced.
  • the local decoder LDECB-0 is composed of 202B-1-0 composed of a PMOS transistor Tp11, NMOS transistors Tn11 and Tn12, and 202B-2-0 composed of a PMOS transistor Tp21, NMOS transistors Tn21 and Tn22. .
  • the output of the local decoder 202B-1-0 is the row selection signal WL0
  • the output of the local decoder 202B-2-0 is the row selection signal WL1.
  • address selection signals XA1, XB0, and XC0 are input to row selection decoder 200B-1
  • row selection signals WL2 and WL3 are output.
  • the row selection decoder 200B-2 receives address selection signals XA2, XB0, and XC0 and outputs row selection signals WL4 and WL5.
  • adjacent local decoders LDECB are arranged in an inverted manner, and row selection signals are output in the order of WL1, WL0, WL2, WL3, WL5, WL4,. It is not necessary to select in order from the top. The reduction of the area is the most important issue, and there is no problem if the one-to-one correspondence between the designated address and the physical position of the memory cell can be obtained.
  • the power supply line, the reference power supply line, and the address selection signal line are the second metal wiring and extend in the direction perpendicular to the row direction in which the row selection decoder configured by the main decoder and the local decoder is arranged.
  • a reduced row selection decoder that can output a row selection signal at a minimum pitch for each row can be provided by providing an arbitrary address selection signal to the input of the main decoder.
  • the row selection decoder of the present invention is connected to the memory array of the mask ROM shown in FIG. 21, and row selection signals WL0, WL1,... That are the outputs of the local decoder LDECB are shown in FIG. By connecting to the row selection line of the mask ROM, a row selection decoder optimal for the mask ROM can be provided.
  • 11a, 11b, 11c, 11d, 11e, 11f, 11g and 11h show a seventh embodiment.
  • 11a is a plan view of the layout (arrangement) of 202C-1 and 202C-2 in the local decoder LDECC of the present invention
  • FIG. 11b is a cross-sectional view taken along the cut line AA ′ in FIG. 11a
  • FIG. 11a is a cross-sectional view along the cut line BB ′ in FIG. 11a
  • FIG. 11d is a cross-sectional view along the cut line CC ′ in FIG. 11a
  • FIG. 11e is along the cut line DD ′ in FIG. 11f is a cross-sectional view along the cut line EE ′ in FIG.
  • FIG. 11g is a cross-sectional view along the cut line FF ′ in FIG. 11a
  • FIG. 11h is a cut line in FIG. 11a.
  • a cross-sectional view along GG ′ is shown.
  • the pitch of the local decoder in the row direction is doubled. This is for the purpose of configuring a row selection decoder adapted to the SRAM cell using the SGT shown in FIG. 23, as will be described later.
  • PMOS transistors Tp11, Tn11, and Tn12 of the local decoder 202-1 (referred to as 202C-1 in this embodiment) in FIG. 2 are arranged at the vertices of equilateral triangles, and at a pitch of two rows in the vertical direction. In the horizontal direction, the arrangement is reduced by the width (pitch) of two rows. The reason why the regular triangle is used is that all the intervals between the three transistors are minimized. The reduction ratio in the horizontal direction for an equilateral triangle is reduced to ( ⁇ 3 / 2) ⁇ 0.87.
  • PMOS transistors Tp21, Tn21, and Tn22 of the local decoder 202-2 are arranged at the apexes of an equilateral triangle.
  • FIGS. 11a, 11b, 11c, 11d, 11e, 11f, 11g, and 11h FIGS. 4a, 4b, 4c, 4d, 4e, 4f, 4g, and 4h are used.
  • Planar silicon layers 402pa, 402pb, 402na, and 402nb are formed on an insulating film such as a buried oxide film layer (BOX) 401 formed on the substrate.
  • the planar silicon layers 402pa, 402pb, 402na, and 402nb are impurity-implanted.
  • the p + diffusion layer, the p + diffusion layer, the n + diffusion layer, and the n + diffusion layer are respectively formed.
  • Reference numeral 403 denotes a silicide layer formed on the surface of the planar silicon layer (402pa, 402pb, 402na, 402nb), which connects the planar silicon layers 402pa and 402na, and 402pb and 402nb, respectively.
  • 404n11 and 404n21 are n-type silicon pillars
  • 404p11, 404p12, 404p21 and 404p22 are p-type silicon pillars
  • 405 is a gate insulating film surrounding the silicon pillars 404n11, 404n21, 404p11, 404p12, 404p21 and 404p22
  • 406 is a gate electrode
  • 406a, 406b, 406c, 406d, 406e, and 406f are gate wirings, respectively.
  • P + diffusion layers 407p11 and 407p21 are formed on the uppermost portions of the silicon pillars 404n11 and 404n21 by impurity implantation, respectively, and n + diffusion layers 407n11, 407n12 and 407n21 are formed on the uppermost portions of the silicon pillars 404p11, 404p12, 404p21 and 404p22, respectively. 407n22 are formed by impurity implantation or the like.
  • Reference numeral 408 denotes a silicon nitride film for protecting the gate insulating film 405, and 409p11, 409p21, 409n11, 409n12, 409n21, and 409n22 are connected to p + diffusion layers 407p11, 407p21, n + diffusion layers 407n11, 407n12, 407n21, and 407n22, respectively. It is a silicide layer.
  • 410p11, 410p21, 410n11, 410n12, 410n21, 410n22 are contacts that connect the silicide layers 409p11, 409p21, 409n11, 409n12, 409n21, 409n22 and the first metal wires 413c, 413g, 413b, 413e, 413h, 413i, respectively.
  • a contact connecting the gate wiring 406a and the first metal wiring 413a 411b is a contact connecting the gate wiring 406c and the first metal wiring 413d
  • 411c is a contact connecting the gate wiring 406d and the first metal wiring 413a
  • 411d is a gate A contact connecting the wiring 406f and the first metal wiring 413k.
  • 412a is a contact connecting the silicide 403 connecting the lower diffusion layer 402pa and the lower diffusion layer 402na and the first metal wiring 413f
  • 412b is a contact connecting the silicide 403 connecting the lower diffusion layer 402pb and the lower diffusion layer 402nb.
  • 414a is a contact connecting the first metal wiring 413d and the second metal wiring 415a
  • 414b is a contact connecting the first metal wiring 413g and the second metal wiring 415a
  • 414c is a first metal wiring 413k and the first metal wiring 413k. This is a contact for connecting the two metal wiring 415c.
  • the silicon pillar 404n11, the lower diffusion layer 402pa, the upper diffusion layer 407p11, the gate insulating film 405, and the gate electrode 406 constitute a PMOS transistor Tp11.
  • the gate electrode 406 constitutes the PMOS transistor Tp21
  • the silicon pillar 404p11, the lower diffusion layer 402na, the upper diffusion layer 407n11, the gate insulating film 405, and the gate electrode 406 constitute the NMOS transistor Tn11, and the silicon pillar 404p12, the lower diffusion layer.
  • the gate electrode 406 constitute an NMOS transistor Tn12.
  • the silicon pillar 404p21, the lower diffusion layer 402nb, and the upper diffusion layer 4 7N21, the gate insulating film 405, the gate electrode 406 constitute an NMOS transistor Tn21, silicon pillar 404P22, lower diffusion layer 402Nb, the upper diffusion layer 407N22, a gate insulating film 405, the gate electrode 406, constituting the NMOS transistor Tn22.
  • the gate wiring 406b is connected to the gate electrode 406 of the PMOS transistor Tp11 and the NMOS transistor Tn11, and the gate wiring 406a is connected to the gate electrode of the NMOS transistor Tn11.
  • a gate wiring 406e is connected to the gate electrode 406 of the PMOS transistor Tp21 and the NMOS transistor Tn21, and a gate wiring 406d is connected to the gate electrode of the NMOS transistor Tn21.
  • a gate wiring 406c is connected to the gate electrode 406 of the NMOS transistor Tn12, and a gate wiring 406f is connected to the gate electrode 406 of the NMOS transistor Tn22.
  • the lower diffusion layers 402pa and 402na serve as a common drain of the PMOS transistor Tp11 and NMOS transistors Tn11 and Tn12 through the silicide 403, and are connected to the first metal wiring 413f through the contact 412a to serve as a row selection signal WL0.
  • the upper diffusion layer 407p11 which is the source of the PMOS transistor Tp11 is connected to the first metal wiring 413c via the silicide 409p11 and the contact 410p11, and the first metal wiring 413c is further connected to the second metal wiring 415c via the contact 414p11.
  • the second selection signal F0 is input to 415c.
  • the upper diffusion layer 407n11 which is the source of the NMOS transistor Tn11 is connected to the first metal wiring 413b via the silicide 409n11 and the contact 410n11, and the first metal wiring 413b is further connected to the second metal wiring 415b via the contact 414n11.
  • Reference power source Vss is supplied to 415b.
  • the upper diffusion layer 407n12 which is the source of the NMOS transistor Tn12 is connected to the first metal wiring 413e via the silicide 409n12 and the contact 410n12, and the first metal wiring 413e is further connected to the second metal wiring 415b via the contact 414n12.
  • the output DECOUT0 of the main decoder is input to the first metal wiring 413a.
  • the first metal wiring 413a is connected to the gate wiring 406a through the contact 411a, and is input to the gate electrode 406 of the NMOS transistor Tn11, and the gate wiring 406b. Is input to the gate electrode of the PMOS transistor Tp11. F0B that is an inverted selection signal of the second selection signal is supplied to the second metal wiring 415a, connected to the first metal wiring 413d through the contact 414a, and further connected to the gate wiring 406c through the contact 411b. , And supplied to the gate electrode of the NMOS transistor Tn12.
  • the lower diffusion layers 402pb and 402nb serve as a common drain of the PMOS transistor Tp21 and the NMOS transistors Tn21 and Tn22 through the silicide 403, and are connected to the first metal wiring 413j through the contact 412b to serve as the row selection signal WL1.
  • the upper diffusion layer 407p21 which is the source of the PMOS transistor Tp21 is connected to the first metal wiring 413g via the silicide 409p21 and the contact 410p21, and the first metal wiring 413g is further connected to the second metal wiring 415a via the contact 414b.
  • the inverted selection signal F0B of the second selection signal is input to 415a.
  • the upper diffusion layer 407n21 which is the source of the NMOS transistor Tn21 is connected to the first metal wiring 413h via the silicide 409n21 and the contact 410n21, and the first metal wiring 413h is further connected to the second metal wiring 415b via the contact 414n21.
  • Reference power source Vss is supplied to 415b.
  • the upper diffusion layer 407n22 that is the source of the NMOS transistor Tn22 is connected to the first metal wiring 413i via the silicide 409n22 and the contact 410n22, and the first metal wiring 413i is further connected to the second metal wiring 415b via the contact 414n22.
  • the output DECOUT0 of the main decoder is input to the first metal wiring 413a, and the first metal wiring 413a is connected to the gate wiring 406d through the contact 411c, and is input to the gate electrode 406 of the NMOS transistor Tn21 and the gate wiring 406e. Is input to the gate electrode of the PMOS transistor Tp21.
  • the second selection signal F0 is supplied to the second metal wiring 415c, connected to the first metal wiring 413k through the contact 414c, and further connected to the gate wiring 406f through the contact 411d, and the NMOS transistor Tn22.
  • the reference power supply line Vss and the second selection signal line F0 supplied by the inverted signals F0B and 415b of the second selection signal supplied by the second metal wiring 415a are The direction is arranged extending in the vertical direction.
  • the local decoder LDECC in this embodiment is an area surrounded by a frame in the figure, and the vertical dimension of the frame is Ly2 for each of 202C-1 and 202C-2 as the pitch of the decoders arranged in the row direction. This is because the pitch of one SRAM cell shown in FIG. 23 is Ly1 for two rows of transistors, so that each local decoder 202C-1 and 202C-2 has one SRAM cell.
  • the SRAM cell pitch is Ly1 and Ly2 ⁇ Ly1
  • the decoder of this embodiment can provide an optimum row selection decoder as a decoder of the SRAM cell.
  • the arrangement area can be minimized by arranging the NMOS transistors Tn11, Tn12 and the PMOS transistor Tp11 at the vertices of an equilateral triangle.
  • the PMOS transistor Tp11 is provided with a margin in the interval between the NMOS transistors Tn11 and Tn12. Can be shifted to the left in the figure, and the NMOS transistors Tn11, Tn12 and the PMOS transistor Tp11 are arranged at the vertices of an isosceles triangle having the PMOS transistor Tp11 as the middle vertex. Can be reduced.
  • the case where the equilateral triangle is broken by shifting the position of the PMOS transistor Tp11 upward for the purpose of reducing the parasitic capacitance of the gate wiring 406b belongs to the technical scope of the present invention.
  • FIG. 12 shows an equivalent circuit diagram of a row selection decoder employing a 4-input NAND circuit as the main decoder.
  • the difference from FIG. 2 is that the main decoder MDEC is changed from a 3-input NAND circuit to a 4-input NAND circuit.
  • the local decoder LDEC is the same.
  • Tp1, Tp2, Tp3, and Tp4 are PMOS transistors configured by SGT
  • Tn1, Tn2, Tn3, and Tn4 are NMOS transistors that are also configured by SGT.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are connected to the power supply Vcc, and the drains are commonly connected to the node N1.
  • the node N1 becomes the output DECOUTk.
  • the drain of the NMOS transistor Tn1 is connected to the node N1, the source is connected to the drain of the NMOS transistor Tn2 through the node N2, and the source of the NMOS transistor Tn2 is connected to the drain of the NMOS transistor Tn3 through the node N3.
  • the source of Tn3 is connected to the drain of the NMOS transistor Tn4 via the node N4, and the source of the NMOS transistor Tn4 is connected to the reference power supply Vss.
  • the address selection signal XCi 0 to 3) is connected to the gates of the PMOS transistor Tp4 and NMOS transistor Tn4. 3) is connected.
  • FIG. 13 shows a selection operation table of the row selection decoder of FIG.
  • FIG. 14a is a plan view of the layout (arrangement) of the main decoder of the present invention
  • FIG. 14a is a cross-sectional view along the cut line AA ′ in FIG. 14a
  • FIG. 14c is a cross-sectional view along the cut line BB ′ in FIG. 14a
  • FIG. 14d is along the cut line CC ′ in FIG.
  • a cross-sectional view, FIG. 14e shows a cross-sectional view along the cut line DD ′ in FIG. 14a.
  • This embodiment differs greatly from the other embodiments in this embodiment in that the PMOS transistors Tp1, Tp2, Tp3, Tp4 constituting the main decoder MDEC (201k) are arranged vertically in one column (the right side in the vertical direction in the figure). Similarly, the NMOS transistors Tn1, Tn2, Tn3, and Tn4 are arranged in one row (on the left side in the vertical direction in the figure).
  • the definition of the row and the column is the same when rotated by 90 degrees, but here is an embodiment that constitutes a row selection decoder according to the memory cells arranged in a matrix, where the horizontal direction is the row, the vertical direction Is defined as a column. That is, in FIG.
  • the PMOS transistor Tp1 and the NMOS transistor Tn1 are arranged from the right side in the first row, the PMOS transistor Tp2 and the NMOS transistor Tn2 are arranged in the second row, and the PMOS transistor Tp3 and the NMOS transistor Tn3 are arranged in the third row.
  • the PMOS transistor Tp4 and the NMOS transistor Tn4 are arranged in the fourth row.
  • the directions of the source and drain of the PMOS transistors Tp1, Tp2, Tp3, Tp4, NMOS transistors Tn1, Tn2, Tn3, Tn4 are arranged upside down.
  • FIGS. 14a, 14b, 14c, 14d and 14e portions having the same structure as in FIG. 8 are indicated by equivalent symbols in the 200s.
  • Planar silicon layers 202p, 202na, 202nb are formed on an insulating film such as a buried oxide film layer (BOX) 201 formed on the substrate. These planar silicon layers 202p, 202na, 202nb are formed by impurity implantation or the like, respectively. It comprises a p + diffusion layer, an n + diffusion layer, and an n + diffusion layer. 203 is a silicide layer formed on the surface of the planar silicon layer (202p, 202na, 202nb).
  • 204n1, 204n2, 204n3 and 204n4 are n-type silicon pillars
  • 204p1, 204p2, 204p3 and 204p4 are p-type silicon pillars
  • 205 is a silicon pillar 204n1, 204n2, 204n3, 204n4, 204p1, 204p2, 204p3 and 204p4.
  • 206 are gate electrodes
  • 206a, 206b, 206c, 206d, 206e, 206f, 206g and 206h are gate wirings, respectively.
  • P + diffusion layers 207p1, 207p2, 207p3, and 207p4 are formed on the uppermost portions of the silicon pillars 204n1, 204n2, 204n3, and 204n4, respectively, by impurity implantation, and the uppermost portions of the silicon pillars 204p1, 204p2, 204p3, and 204p4 are respectively formed on the uppermost portions.
  • N + diffusion layers 207n1, 207n2, 207n3, and 207n4 are formed by impurity implantation or the like.
  • 208 is a silicon nitride film for protecting the gate insulating film 205. It is a silicide layer connected to 207n3 and 207n4.
  • 210p1, 210p2, 210p3, 210p4, 210n1, 210n2, 210n3, 210n4 are silicide layers 209p1, 209p2, 209p3, 209p4, 209n1, 209n2, 209n3, 209n4 and first metal wires 213b, 213b, 213b, 213b, 213d. 213d and 213c are connected to each other, 211a is a contact connecting the gate wiring 206a and the first metal wiring 213e, 211b is a contact connecting the gate wiring 206d and the first metal wiring 213h, and 211c is a first wiring connected to the gate wiring 206c and the first metal wiring 213h.
  • a contact connecting the metal wiring 213f, 211d is a contact connecting the gate wiring 206e and the first metal wiring 213g, and 211e is a gate wiring 206h and the first metal wiring.
  • Reference numeral 212a (two in the figure) is a contact for connecting the first metal wiring 213a and the silicide layer 203 connected to cover the lower diffusion layer 202p.
  • the silicon pillar 204n1, the lower diffusion layer 202p, the upper diffusion layer 207p1, the gate insulating film 205, and the gate electrode 206 constitute a PMOS transistor Tp1, and the silicon pillar 204n2, the lower diffusion layer 202p, the upper diffusion layer 207p2, the gate insulating film 205, The gate electrode 206 constitutes the PMOS transistor Tp2, and the silicon pillar 204n3, the lower diffusion layer 202p, the upper diffusion layer 207p3, the gate insulating film 205, and the gate electrode 206 constitute the PMOS transistor Tp3, and the silicon pillar 204n4, the lower diffusion layer.
  • the upper diffusion layer 207n3, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn3.
  • the silicon pillar 204p4, the lower diffusion layer 202nb, the upper diffusion layer 207n4, the gate insulating film 205, and the gate electrode 206 constitute the NMOS transistor Tn4. Configure.
  • the gate wiring 206b is connected to the gate electrode 206 of the PMOS transistor Tp1 and the NMOS transistor Tn1, and the gate wiring 206a is connected to the gate electrode 206 of the NMOS transistor Tn1.
  • a gate wiring 206d is connected to the gate electrodes 206 of the PMOS transistor Tp2 and the NMOS transistor Tn2, and a gate wiring 206c is connected to the gate electrode 206 of the NMOS transistor Tn2.
  • a gate wiring 206f is connected to the gate electrodes 206 of the PMOS transistor Tp3 and NMOS transistor Tn3, and a gate wiring 206e is connected to the gate electrode 206 of the NMOS transistor Tn3.
  • a gate wiring 206g is connected to the gate electrode 206 of the PMOS transistor Tp4 and the NMOS transistor Tn4, and a gate wiring 206h is connected to the gate electrode 206 of the NMOS transistor Tn4.
  • the sources of the PMOS transistors Tp1, Tp2, Tp3, and Tp4 are the lower diffusion layer 202p, which is connected to the first metal wiring 213a via the silicide 203 and the contacts 212a (upper and lower two arrangements in the figure), and further, the first metal wiring 213a is connected to the second metal wiring 215a via a contact 214e, and the power source Vcc is supplied to 215a.
  • the second metal wiring 215a extends in a direction perpendicular to the row direction.
  • the upper diffusion layer 207p1 which is the drain of the PMOS transistor Tp1 is connected to the first metal wiring 213b via the silicide 209p1 and the contact 210p1, and the first metal wiring 213b becomes the output DECOUT0.
  • the upper diffusion layer 207p2 which is the drain of the PMOS transistor Tp2 is connected to the first metal wiring 213b via the silicide 209p2 and the contact 210p2.
  • the upper diffusion layer 207p3, which is the drain of the PMOS transistor Tp3, is connected to the first metal wiring 213b via the silicide 209p3 and the contact 210p3.
  • the upper diffusion layer 207p4 which is the drain of the PMOS transistor Tp4 is connected to the first metal wiring 213b through the silicide 209p4 and the contact 210p4.
  • the upper diffusion layer 207n1 which is the drain of the NMOS transistor Tn1 is connected to the first metal wiring 213b via the silicide 209n1 and the contact 210n1.
  • the drains of the PMOS transistors Tp1, Tp2, Tp3, Tp4 and the NMOS transistor Tn1 are commonly connected to the first metal wiring 213b through the contacts.
  • the lower diffusion layer 202na serving as the source of the NMOS transistor Tn1 is connected to the drain of the NMOS transistor Tn2 through the silicide layer 203.
  • the upper diffusion layer 207n2 that is the source of the NMOS transistor Tn2 is connected to the first metal wiring 213d through the silicide 209n2 and the contact 210n2.
  • the upper diffusion layer 207n3, which is the drain of the NMOS transistor Tn3, is connected to the first metal wiring 213d via the silicide 209n3 and the contact 210n3.
  • the source of the NMOS transistor Tn2 and the drain of the NMOS transistor Tn3 are connected via the first metal wiring 213d.
  • the source of the NMOS transistor Tn3 is connected to the drain of the NMOS transistor Tn4 through the lower diffusion layer 202nb and the silicide region 203.
  • the upper diffusion layer 207n4 serving as the source of the NMOS transistor Tn4 is connected to the first metal wiring 213c via the silicide 209n4 and the contact 210n4, and 213c is further connected to the second metal wiring 215c via the contact 214n4. Is supplied with a reference power supply Vss.
  • the second metal wiring 215c extends in a direction perpendicular to the row direction.
  • the gate wiring 206a to which any of the address selection signals XA0 to XA1 supplied by the second metal wiring is input is connected to the first metal wiring 213e through the contact 211a.
  • the first metal wiring 213e extends in a parallel direction (left side in the drawing) along the row.
  • Address selection signals XA0 to XA1 extend in a direction perpendicular to the row direction, and address extending in a direction perpendicular to the row direction and first metal wiring 213e extending in parallel to the row direction.
  • a contact 214a is provided at the intersection of the second metal wiring 215d and the first metal wiring 213e of the address selection signal XA0. That is, the address selection signal XA0 is input to the gates of the PMOS transistor Tp1 and the NMOS transistor Tn1 of the main decoder. Note that a contact 214z is drawn by a broken line at the intersection of the address selection signal XA1 (second metal wiring 215e) and the first metal wiring 213e, but in this figure, there is no contact here. If it is desired to input the selection address signal XA1 (second metal wiring 115e), a fictitious contact location where a contact is provided at this location is shown.
  • the gate wiring 206d to which the address selection signal XB0 supplied by the second metal wiring is selectively input is connected to the first metal wiring 213h through the contact 211b, and any one of the address selection signals XB1 to XB3 is input.
  • the gate wiring 206c is connected to the first metal wiring 213f through the contact 211c.
  • the first metal wiring 213f extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214b is provided at the intersection of the second metal wiring 215b and the first metal wiring 213h of the address selection signal XB0. That is, the address selection signal XB0 is input to the gates of the PMOS transistor Tp2 and the NMOS transistor Tn2 of the main decoder.
  • a contact 214z is drawn by a broken line at the intersection of the address selection signal XB1 (second metal wiring 215f) and the first metal wiring 213f. However, as described above, there is no contact here, and the fictitious The location of the contact is shown. Note that the address selection signals XB2 to XB3 are omitted for the convenience of the drawing, but are arranged further on the left side in the direction perpendicular to the row direction, like XB0 and XB1.
  • the gate wiring 206e to which any of the address selection signals XC0 to XC3 supplied by the second metal wiring is input is connected to the first metal wiring 213g through the contact 211d.
  • the first metal wiring 213g extends in a parallel direction (left side in the drawing) along the row.
  • a contact 214c is provided at the intersection of the second metal wiring 215g and the first metal wiring 213g of the address selection signal XC0. That is, the address selection signal XC0 is input to the gates of the PMOS transistor Tp3 and the NMOS transistor Tn3 of the main decoder. Note that, at the intersection of the address selection signal XC1 (second metal wiring 215h) and the first metal wiring 213g, a contact 214z is drawn by a broken line, but as described above, there is no contact here, The location of a fictitious contact is shown. Note that the address selection signals XC2 to XC3 are omitted for convenience of drawing, but are arranged on the left side in the direction perpendicular to the row direction, similarly to XC0 and XC1.
  • the gate wiring 206h to which any of the address selection signals XD0 to XD3 supplied by the second metal wiring is input is connected to the first metal wiring 213i via the contact 211e.
  • the first metal wiring 213i extends in a parallel direction along the row (left side in the figure).
  • a contact 214d is provided at the intersection of the second metal wiring 215i and the first metal wiring 213i of the address selection signal XD0. That is, the address selection signal XD0 is input to the gates of the PMOS transistor Tp4 and the NMOS transistor Tn4 of the main decoder. Note that, at the intersection of the address selection signal XD1 (second metal wiring 215j) and the first metal wiring 213i, a contact 214z is drawn by a broken line. However, as described above, there is no contact here, The location of a fictitious contact is shown.
  • the address selection signals XD2 to XD3 are omitted for the convenience of the drawing, but are arranged further on the left side in the direction perpendicular to the row direction, similar to XD0 and XD1.
  • the address selection signals XA0, XB0, XC0, and XD0 are input to the main row selection decoder, and the output is WL0 according to FIG.
  • the main decoder MDECC is an area surrounded by a frame in the figure, and the vertical dimension Ly4 of the frame is reduced to a diffusion space as a dead space of 2.0 with respect to four vertical rows.
  • Ly4 2Ly2.
  • the power supply line, the reference power supply line, and the address selection signal line are arranged by extending the second metal wiring in the direction perpendicular to the row direction in which the row selection decoder is arranged in 4 rows and 2 columns.
  • An arbitrary address selection signal can be supplied to the input of the main decoder by connecting the input gate of the main decoder and the second metal wiring through the first metal wiring arranged in parallel along the first metal wiring.
  • FIG. 15 shows a ninth embodiment.
  • FIG. 15 shows a row selection decoder 200C in which the local decoder LDECC of the seventh embodiment (FIG. 11) and the main decoder MDECC of the eighth embodiment (FIG. 14) are arranged at the same pitch.
  • the first metal wiring that is the output of the main decoder MDECC is divided into 213b-1 and 213b-2 for output.
  • First metal interconnection 213b-1 is connected to the gate of NMOS transistor Tn11 of local decoder LDECC via contact 411a.
  • the first metal wiring 213b-2 is connected to the gate of the NMOS transistor Tn21 of the local decoder LDECC via the contact 411b.
  • the seventh embodiment FIG. 15 shows a row selection decoder 200C in which the local decoder LDECC of the seventh embodiment (FIG. 11) and the main decoder MDECC of the eighth embodiment (FIG. 14) are arranged at the same pitch.
  • the gates of the NMOS transistors Tn11 and Tn21 are connected by the first metal wiring 413a.
  • the wiring 413a can be omitted, and the second selection signal in FIG. Connection is possible under the second metal wiring of F0B which is an inversion signal, and the horizontal dimension can be reduced accordingly.
  • Address selection signals XA0, XB0, and XC0 are input to the main decoder MDECC, and an output DECOUT0 is output through the first metal wirings 213b-1 and 213b-2.
  • 202C-1 constituting the local decoder LDECC outputs a row selection signal WL0
  • 202C-2 outputs a row selection signal WL1.
  • the vertical pitch of the local decoder LDECC is 2Ly2.
  • the power supply line, the reference power supply line, and the address selection signal line are shared in the direction perpendicular to the row direction in which the row selection decoder configured by the main decoder and the local decoder is arranged using the second metal wiring.
  • a reduced row selection decoder that can output row selection signals at a pitch of every two rows according to the SRAM cell by supplying an arbitrary selection address signal to the input of the main decoder. it can.
  • FIG. 16 shows a tenth embodiment.
  • This is an embodiment in which the row selection decoder 200C of the ninth embodiment is connected to the SRAM arranged in two rows and three columns.
  • the row selection decoder is composed of a main decoder MDECC and a local decoder LDECC.
  • a region BLC (Block Connection) connecting the row selection decoder and the SRAM cell and an SRAM cell array are arranged.
  • the SRAM cells are arranged in two rows and one column for convenience of drawing, and are M (0,0) and M (1,0) from the top.
  • the first metal wiring 413f that is the output of the local decoder is connected to the second metal wiring 415f through the contact 414f, and further connected to the third metal wiring 17a through the contact 416f.
  • the third metal arrangement 17a becomes the row selection line WL0 of the SRAM cell M (0, 0).
  • the first metal wiring 413j, which is the output of the local decoder is connected to the second metal wiring 415j through the contact 414j, and further connected to the third metal wiring 17b through the contact 416j.
  • the third metal arrangement 17b becomes the row selection line WL1 of the SRAM cell M (1, 0).
  • the vertical pitch of the SRAM cell is Ly1
  • the pitch of the unit 202C of the local decoder LDECC is Ly1 in accordance with the SRAM
  • the vertical pitch of the main decoder MDECC is 2Ly1.
  • the address selection signals XA0, XB0, XC0, and XD0 are input to the main decoder MDECC.
  • a plurality of decoders are arranged vertically. According to the circuit of FIG. 1, 128 main decoders MDECC and 256 local decoder units 202 are arranged, and any decoder specified by an address signal is arranged. An SRAM cell is selected.
  • a row selection decoder having an SGT transistor 2-row pitch which is most suitable for a memory such as an SRAM arranged in 2 rows and 3 columns, and to provide a row selection decoder that is reduced in the horizontal direction.
  • FIG. 17 shows an eleventh embodiment. An arrangement configuration of a main decoder MDEC, a local decoder LDEC, and a memory array is shown. A plurality of memory arrays 100-0, 100-1, 100-2,... And a plurality of second selection lines and their inverted signals F0 / F0B, F1 / F1B, B2 / F2B,..., And a plurality of local decoder sets LDEC0 and LDEC1. , LDEC2,... Are provided to constitute a plurality of memory blocks MEMBL0, MEMBL1, MEMBL2,.
  • inverters INV1 and INV2 are provided after the output of the main decoder MDEC to serve as a buffer. This is because a plurality of local decoders are connected to one main decoder, so that the load capacitance (parasitic capacitance) increases. However, if high-speed operation is not required, it may be deleted to reduce the area. . In the present embodiment, a plurality of local decoders LDEC0, LDEC1, KDEC2,... Are arranged in the horizontal direction. That is, in the entire circuit of FIG.
  • the address allocated to the local decoder is A0 supplied to the predecoder 350, and F0 and its inverted signal F0B are used as the second selection signal.
  • F0 and its inverted signal F0B are used as the second selection signal.
  • four selection signals F0 / F0B, F1 / F1B, F2 / F2B, and F3 / F3B are assigned to the local decoder as the second selection signal, and there are four local decoders in one main decoder. become. If such a configuration is used, one main decoder is provided corresponding to a plurality of memory blocks, the number of main decoders can be reduced, and the area of the decoder can be further reduced. If such a configuration is used, one main decoder is provided corresponding to a plurality of memory blocks, the number of main decoders can be reduced, and the area of the decoder can be further reduced.
  • Example 12 In the above embodiments, the arrangement has been described using an example of a process in which planar silicon is arranged on an insulating film such as a buried oxide film layer (BOX) formed on a substrate.
  • a bulk CMOS process is used. Is the same.
  • FIG. 18 shows a twelfth embodiment in which the embodiment of FIG. 4 is arranged by a bulk CMOS process.
  • 18a is a plan view of the layout (arrangement) of the local decoder of the present invention
  • FIG. 18b is a sectional view taken along the cut line AA ′ in FIG. 18a
  • FIG. 18c is a cut line BB ′ in FIG.
  • FIG. 18d shows a cross-sectional view along the cut line CC ′ in FIG. 18a.
  • FIGS. 18a, 18b, 18c, and 18d portions having the same structures as those in FIGS. 4a, 4b, 4e, and 4g are denoted by the same symbols in the same 300 series.
  • FIGS. 18b, 18c, and 18d there is no difference between the BOX process of FIG. 4 and the bulk CMOS process of FIG. 18 in the plan view of FIG.
  • FIGS. 18b, 18c, and 18d there is no difference between the BOX process of FIG. 4 and the bulk CMOS process of FIG. 18 in the plan view of FIG.
  • FIGS. 18b, 18c, and 18d there are differences in the cross-sectional views of FIGS. 18b, 18c, and 18d.
  • 350 is a p-type silicon substrate.
  • Reference numeral 360 denotes an insulator for element isolation (isolation).
  • Reference numeral 370 denotes an n ⁇ region that serves as a separation layer for preventing leakage. Except for this p-type silicon substrate 350, element isolation insulator 360, and leak prevention isolation layer 370, the processes and structures above the lower diffusion layer are exactly the same. Can be realized by a process.
  • This embodiment can be applied to a fine memory arranged at a pitch of one row other than the mask ROM shown in FIG.
  • data “0” and data “1” are stored by changing a resistance value between a bit line and a drain of a transistor via a resistance element, so-called (1 transistor + 1 resistance) / cell type resistance.
  • It is also suitable as a changeable nonvolatile memory or a decoder such as a (1 transistor + 1 capacitor) / cell DRAM (Dynamic Random Access Memory).
  • the resistance change type memory includes an MRAM (Magnetic resistance RAM), a ReRAM (Resistance RAM), and a PRAM (Phase Change RAM).
  • the number of transistors constituting the decoder is minimized in order to minimize the area of the decoder.
  • Changes such as arranging multiple transistors in parallel or adding buffer inverters for the purpose of increasing the operating speed of the NAND decoder or increasing the drive capability (current amount) of the inverter are merely a matter of design.
  • providing a reset transistor for resetting the decoder or adding a standby (current cut) function belongs to the technical scope of the present invention as a mere design matter.
  • the silicon column of the PMOS transistor is defined as n-type silicon and the NMOS silicon column is defined as a p-type silicon layer.
  • both the PMOS transistor and the NMOS transistor use a so-called neutral semiconductor that does not inject impurities into the silicon pillar, and the channel control, that is, the threshold values of the PMOS and NMOS are specific to the metal gate material.
  • the difference in work function (Work Function) is used.
  • the lower diffusion layer or the upper diffusion layer is covered with the silicide layer.
  • silicide is used to reduce the resistance, and other low-resistance materials may be used.
  • a generic term for metal compounds is defined as silicide.
  • the essence of the present invention is to reduce the area by commonly connecting the drains of the transistors connected to the output terminal via the lower diffusion layer, which is a feature of the SGT, in accordance with the pitch of the memory cells, or The area of the transistor connected to the output terminal is reduced by commonly connecting the drains of the transistors via the upper diffusion layer and the contact, and the power supply line, the reference power supply line, and the plurality of address selection signal lines input to the decoder
  • the wiring method a decoder having a reduced area including the wiring region is provided.
  • the wiring method of the gate wiring, the wiring position, and the wiring method of the metal wiring Also, the wiring positions and the like other than those shown in the drawings of this embodiment belong to the technical scope of the present invention.
  • Tp1, Tp2, Tp3, Tp4, Tp11, Tp21 P channel MOS transistors Tn1, Tn2, Tn3, Tn4, Tn11, Tn12, Tn21, Tn22: N channel MOS transistors 101, 201, 301, 401: buried oxide film layer 102p, 102pa, 102na, 102nb, 202p, 202pa, 202na, 202nb: 302pa, 302pb, 302na, 302nb, 402pa, 402pb, 402na, 402nb: planar silicon layers 103, 203, 303, 403: silicide layers 104p1, 104p2, 104p3 204p1, 204p2, 204p3, 204p4, 304p11, 304p12, 304p21, 304p22, 404p11, 404p12, 404p21, 404 22: p-type silicon pillars 104n1, 104

Landscapes

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Abstract

　縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダ回路を構成する半導体装置を小さい面積で提供する。　ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたデコーダ回路において、前記デコーダ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダ回路を構成する半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ－ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されている。一般に、このＭＰＵでは、プロトコル制御用に固定データの内蔵メモリとして、マスクＲＯＭ（Ｍａｓｋ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）が用いられ、また、データ記憶用として、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が主要メモリとして採用されている。
これらの最先端ＭＰＵおよびメモリは、非特許文献１に示すように、従来技術である平面形成トランジスタ、いわゆるＣＭＯＳプレーナー型プロセスを用いて製造されている。ＰＭＯＳを形成するＮ－ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ－ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ－ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。このように、従来の平面状の微細化だけでは大容量化、低価格化に限界が見えてきている。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報 国際公開ＷＯ２００９／０９６４６５号公報
ＣＭＯＳ　ＯＰアンプ回路実務設計の基礎（吉澤浩和　著）ＣＱ出版社　ｐａｇｅ２３
図１９、図２０ａ、図２０ｂに、ＳＧＴを用いたインバータの回路図とレイアウト図を示す。図１９は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯSトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２０ａには、一例として、図１９のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図２０ｂには、図２０ａの平面図におけるカットラインＡ－Ａ’方向の断面図を示す。
図２０ａ、図２０ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、上記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面上シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り巻くゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル１３ａには電源Ｖｃｃが供給され、メタル１３ｂには基準電源Ｖｓｓが供給され、メタル１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図１９、図２０ａ、図２０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
図２１ａ、図２１ｂ、図２１ｃ、図２１ｄおよび図２１ｅに、ＳＧＴを用いて、発明者らが提案したマスクＲＯＭセルのメモリアレイのレイアウト（配置）を示す。図２１ａは平面図、図２１ｂは、図２１ａにおけるカットラインＡ－Ａ’に沿った断面図、図２１ｃは、図２１ａにおけるカットラインＢ－Ｂ’に沿った断面図、図２１ｄは、図２１ａにおけるカットラインＣ－Ｃ’に沿った断面図、図２１ｅは、図２１ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
図２１ａにおいて、メモリセルＭ（０，０）～Ｍ（０，ｎ）が、１行目（図の上の行）に配置され、Ｍ（１，０）～Ｍ（１，ｎ）が２行目に配置され、同様にして、Ｍ（ｍ，０）～Ｍ（ｍ，ｎ）が最下位の行に配置されている。
本実施例の特徴は、マスクＲＯＭセルを構成するトランジスタを、マトリックス状に最小ピッチ（間隔）で配置することにより縮小された面積が実現できている。
これらのメモリセルがマトリックス状に配置されたメモリアレイは、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２Ｍｎが形成され、この平面状シリコン層２Ｍｎは不純物注入等により、ｎ＋拡散層から構成される。３Ｍは、平面状シリコン層２Ｍｎの表面に形成されるシリサイド層である。４Ｍｐはｐ型シリコン柱、５Ｍはシリコン柱４Ｍｐを取り巻くゲート絶縁膜、６Ｍはゲート電極、６－０、６－１、６－２、・・・、６－ｍは、それぞれゲート配線である。４Ｍｐの最上部には、ｎ＋拡散層７Ｍが不純物注入等により形成される。８Ｍはゲート絶縁膜５Ｍを保護するためのシリコン窒化膜、９Ｍは、ｎ＋拡散層７Ｍに接続されるシリサイド層、１０Ｍは、シリサイド層９Ｍと第１メタル配線１３Ｍを接続するコンタクトである。
シリコン柱４Ｍｐ、下部拡散層２Ｍｎ、上部拡散層７Ｍ、ゲート絶縁膜５Ｍ、ゲート電極６Ｍにより、メモリセルの選択トランジスタＭ（ｊ，ｋ）（ｊ＝０～ｍ、ｋ＝０～ｎ）を構成する。
１１ａ０～１１ａｍは、それぞれゲート配線６－０～６－ｍと第１メタル配線１３ａ０～１３ａｍを接続するコンタクトである。また、ゲート配線６－０は、行方向に配置されるメモリセルＭ（０，０）～Ｍ（０，ｎ）のゲート電極６Ｍを接続する。同様に、ゲート配線６－ｍは、行方向に配置されるメモリセルＭ（ｍ，０）～Ｍ（ｍ，ｎ）のゲート電極６Ｍを接続する。
１２ａ（図では９個配置）は、下部拡散層２Ｍｎを覆うシリサイド３Ｍと第１メタル配線１３ｂを接続するコンタクトである。１２ｂ（図では９個配置）は、下部拡散層２Ｍｎを覆うシリサイド層３Ｍと第１メタル配線１３ｃを接続するコンタクト、１２ｃ（図では６個配置）は、下部部拡散層２Ｍｎを覆うシリサイド３Ｍと第１メタル配線１３ｄを接続するコンタクトである。
１４ａは第１メタル配線１３ｂと第２メタル配線１５ａを接続するコンタクト、１４ｂは第１メタル配線１３ｂと第２メタル配線１５ｂを接続するコンタクト、１４ｃは第１メタル配線１３ｃと第２メタル配線１５ａを接続するコンタクト、１４ｄは第１メタル配線１３ｃと第２メタル配線１５ｂを接続するコンタクトである。また、１４ｅは、第１メタル配線１３ｄと第２メタル配線１５ｂを接続するコンタクトである。
行選択信号ＷＬ０～ＷＬｍが、それぞれ第１メタル配線１３ａ０～１３ａｍに入力され、それぞれ行方向に配置されたメモリセルに行選択信号を供給する。
基準電源Ｖｓｓが第２メタル配線１５ａに供給され、それぞれ、コンタクト１４ａ、第１メタル１３ｂ、コンタクト１２ａ、あるいはコンタクト１４ｃ、第１メタル配線１３ｃ、コンタクト１２ｂを介して下部拡散層２Ｍｎ、すなわち、メモリセルのソースに供給される。同様にして、基準電源Ｖｓｓが第２メタル配線１５ｂに供給され、それぞれ、コンタクト１４ｂ、第１メタル１３ｂ、コンタクト１２ａ、あるいはコンタクト１４ｄ、第１メタル配線１３ｃ、コンタクト１２ｂを介して下部拡散層２Ｍｎ、すなわちメモリセルのソースに供給される。さらに、第２メタル配線１５ｂは、コンタクト１４ｅ、第１メタル１３ｄ、コンタクト１２ｃを介して下部拡散層２Ｍｎに接続される。
列方向に配置されるメモリセルＭ（０，０）～Ｍ（ｍ，０）の第１メタル配線１３Ｍは、それぞれ、コンタクト１４（０，０）～Ｍ（ｍ，０）を介して、ビット線ＢＬ０となる第２メタル配線１５Ｍ０に接続され、同様に、メモリセルＭ（０，ｎ）～Ｍ（ｍ，ｎ）の第１メタル配線１３Ｍは、それぞれコンタクト１４（０、ｎ）～Ｍ（ｍ、ｎ）を介して、ビット線ＢＬｎとなる第２メタル配線１５Ｍｎに接続される。
ここで、マトリックス状に配置されたメモリセルＭ（ｊ、ｋ）（ｊ＝０～ｍ、ｋ＝０～ｎ）は、行方向にゲート配線により接続され、列方向に、ビット線により接続される。
ここで、図２１ａに示すように、メモリセルＭ（１，０）、・・・、Ｍ（ｍ，０）、Ｍ（０，１）、Ｍ（２，１）、・・・、Ｍ（１，２）、・・・、Ｍ（ｍ，２）、Ｍ（０，ｎ）、Ｍ（２，ｎ）、・・・には、コンタクト１４（１，０）、・・・、１４（ｍ，０）、１４（０，１）、１４（２，１）、・・・、１４（１、２）、・・・、１４（ｍ，２）、１４（０，ｎ）、１４（２，ｎ）、・・・は配置されていない。すなわち、これらのセルには、データ“０”がプログラムされている。
本マスクＲＯＭの特徴は、メモリセルの基準電源Ｖｓｓが下部拡散層により供給されており、配線領域が必要ないことである。このことにより、全てのメモリセルは、加工上の最小間隔である寸法を用いて配置が可能となり、面積の縮小されたメモリが提供できる。
上述したように、メモリセルがＳＧＴを用いて縮小されているのに対応して、このメモリセルを選択するデコーダも縮小する必要が生じる。
本発明は、ＳＧＴの特徴を利用して、メモリ用デコーダをメインデコーダとローカルデコーダの構成で配置することにより、微細化されたメモリセルに対応して、コンパクトに配置でき、低価格なメモリチップを構成する半導体装置を提供することが目的である。
さらに、図２２、図２３には、ＳＲＡＭセルをＳＧＴで構成した例を示す。
図２２は、ＳＲＡＭセルの等価回路図であり、Ｑｐ１、Ｑｐ２はＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）Ｑｎ１，Ｑｎ２、Ｑｎ３、Ｑｎ４はＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＢＬはビット線、ＢＬＢは反転ビット線、ＷＬはワード線（行線）、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２３ａ、図２３ｂ、図２３ｃおよび図２３ｄに、ＳＧＴを用いて構成したＳＲＡＭセルのレイアウト（配置）を示す。図２３ａは平面図、図２３ｂは、図２３ａにおけるカットラインＡ－Ａ’に沿った断面図、図２３ｃは図２３ａにおけるカットラインＢ－Ｂ’の断面図、図２３ｄは図２３ａにおけるカットラインＣ－Ｃ’の断面図を示す。詳細は特許文献４の国際公開ＷＯ２００９／０９６４６５号公報に記載されている。
図２３ａにおいて、図２２のＳＲＡＭセルのＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ４が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ１及びＮＭＯＳトランジスタＱｎ１が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄが形成され、不純物注入等により、２ｐａ、２ｐｂはそれぞれｐ＋拡散層、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄはそれぞれｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層２ｎｃ、２ｐｂ、２ｎｄを接続し、また、２ｎｂ、２ｐａ、２ｎａを接続する。
４ｎ１、４ｎ２はｎ型シリコン柱、４ｐ１、４ｐ２、４ｐ３、４ｐ４はｐ型シリコン柱、５はシリコン柱４ｎ１、４ｎ２、４ｐ１、４ｐ２、４ｐ３、４ｐ４を取り巻くゲート絶縁膜、６はゲート電極、６ａ、６ｂ、６ｃ、６ｄは、それぞれゲート配線である。シリコン柱４ｎ１、４ｎ２の最上部には、それぞれｐ＋拡散層７ｐ１、７ｐ２が不純物注入等により形成され、シリコン柱４ｐ１、４ｐ２、４ｐ３、４ｐ４の最上部には、それぞれｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４が不純物注入等により形成される。８はゲート絶縁膜５を保護するためのシリコン窒化膜、９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４はそれぞれｐ＋拡散層７ｐ１、７ｐ２、ｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４に接続されるシリサイド層、１０ｐ１、１０ｐ２、１０ｎ１、１０ｎ２、１０ｎ３、１０ｎ４は、シリサイド層９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４と第１メタル配線１３ｃ、１３ｇ、１３ａ、１３ｆ、１３ｅ、１３ｈとをそれぞれ接続するコンタクト、１１ａはゲート配線６ａと第１メタル配線１３ｂを接続するコンタクト、１１ｂはゲート配線６ｂと第１メタル配線１３ｄを接続するコンタクト、１１ｃはゲート配線６ｃと第１メタル配線１３ｉを接続するコンタクト、１１ｄはゲート配線６ｄと第１メタル配線１３ｊを接続するコンタクトである。
また、１２ａは、下部拡散層２ｎｂ、２ｐａおよび２ｎａを接続するシリサイド３と第１メタル配線１３ｄを接続するコンタクト、１２ｂは、下部拡散層２ｎｄ、２ｐｂおよび２ｎｃを接続するシリサイド３と第１メタル配線１３ｂを接続するコンタクトである。
シリコン柱４ｎ１、下部拡散層２ｐａ、上部拡散層７ｐ１、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱４ｎ２、下部拡散層２ｐｂ、上部拡散層７ｐ２、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱４ｐ１、下部拡散層２ｎａ、上部拡散層７ｎ１、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱４ｐ２、下部拡散層２ｎｂ、上部拡散層７ｎ２、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱４ｐ３、下部拡散層２ｎｃ、上部拡散層７ｎ３、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱４ｐ４、下部拡散層２ｎｄ、上部拡散層７ｎ４、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ４を構成する。
また、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極６にはゲート配線６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極６とＮＭＯＳトランジスタＱｎ２のゲート電極６にはゲート配線６ｂが接続され、ＮＭＯＳトランジスタＱｎｎ３のゲート電極６にはゲート配線６ｃが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極６にはゲート配線６ｄが接続される。
下部拡散層２ｐａ、２ｎａ、２ｎｂはシリサイド３を介してＰＭＯＳトランジスタＱｐ１、Ｑｎ１、Ｑｎ３の共通ドレインとなり、コンタクト１２ａを介して第１メタル配線１３ｄに接続され、さらに、コンタクト１１ｂを介してゲート電極６ｂに接続される。同様に、下部拡散層２ｐｂ、２ｎｃ、２ｎｄはシリサイド３を介してＰＭＯＳトランジスタＱｐ２、Ｑｎ２、Ｑｎ４の共通ドレインとなり、コンタクト１２ｂを介して第１メタル配線１３ｂに接続され、さらに、コンタクト１１ａを介してゲート電極６ａに接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソースである上部拡散層７ｐ１、７ｐ２は、それぞれシリサイド層９ｐ１、９ｐ２およびコンタクト１０ｐ１、１０ｐ２を介して、それぞれ第１メタル配線１３ｃ、１３ｇに接続され、さらに、コンタクト１４ｐ１、１４ｐ２を介して第２メタル配線１５ａに接続され、第２メタル配線１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＱｎ１およびＱｎ２のソースである上部拡散層７ｎ１および７ｎ２は、それぞれシリサイド層９ｎ１、９ｎ２、コンタクト１０ｎ１、１０ｎ２を介して第１メタル配線１３ａ、１３ｆに接続され、第１メタル配線１３ａ、１３ｆには基準電源Ｖｓｓが供給される。
ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層７ｎ３は、シリサイド層９ｎ３、コンタクト１０ｎ３を介して第１メタル配線１３ｅに接続され、さらにコンタクト１４ｎ３を介して第２メタル配線１５ｂに接続され、第２メタル配線１５ｂはビット線ＢＬとなる、また、ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層７ｎ４は、シリサイド層９ｎ４、コンタクト１０ｎ４を介して第１メタル配線１３ｈに接続され、さらにコンタクト１４ｎ４を介して第２メタル配線１５ｃに接続され、第２メタル配線１５ｃは反転ビット線ＢＬＢとなる。また、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のゲート電極６は、それぞれゲート配線６ｃ、６ｄに接続される。ゲート配線６ｄは、図１９ｄに示すように、コンタク１１ｄ、第１メタル配線１３ｊ、コンタクト１４ｂ、第２メタル配線１５ｅ、コンタクト１６ｂを介して第３メタル配線１７に接続され、第３メタル配線１７は、ワード線（行選択信号）ＷＬとなる。同様に、ゲート配線６ｃは、コンタク１１ｃ、第１メタル配線１３ｉ、コンタクト１４ａ、第２メタル配線１５ｄ、コンタクト１６ａを介して第３メタル配線１７に接続される。
以上により、図２３ａに示すように、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を２行３列の最小寸法で図２２のＳＲＡＭセルが提供できる。
なお、細線枠で囲まれたブロックＳＲＡＭがユニットセルの単位であり、２行にわたるＳＲＡＭセルの枠の縦方向の寸法はＬｙ１となる。
この例の特徴は、６つのトランジスタを有するＳＲＡＭが２行３列の縮小された面積に実現できることである。このように、メモリセルがＳＧＴを用いて２行のピッチに縮小されているのに対応して、このメモリセルを選択するデコーダも縮小する必要が生じる。
本発明は、ＳＧＴの特徴を利用して、メモリ用デコーダをメインデコーダとローカルデコーダの構成で配置することにより、微細化されたメモリセルに対応して、コンパクトに配置でき、低価格なメモリチップを構成する半導体装置を提供することが目的である。
（１）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、
第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
前記各ローカルデコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタのソースとなる上部拡散層には、コンタクトを介して前記第２の選択信号が接続され、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースは基準電源に接続され、
前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給されることを特徴とする半導体装置が提供される。
（２）本発明の好ましい態様では、前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置される。
（３）また、別の態様では、前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置される。
（４）また、別の態様では、前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在する。
（５）本発明の、別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、
第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
前記各ローカルデコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタのソースとなる下部拡散層には、シリサイド層を介して前記第２の選択信号が接続され、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースは基準電源に接続され、
前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給される。
（６）また、別の態様では、前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置される。
（７）また、別の態様では、前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置される。
（８）また、別の態様では、前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在する。
（９）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
により構成され、
前記各ローカルデコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮｃｈチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタのソースとなる上部拡散層には、コンタクトを介して前記第２の選択信号が供給され、
前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースには基準電源が供給され、
前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給されることを特徴とする半導体装置が提供される。
（１０）本発明の別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタと
ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１１）また、別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタと
ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第二のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１２）また、別の態様では、前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（１３）また、別の好ましい態様では、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
により構成され、
前記各ローカルデコーダは、少なくとも、
第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
前記第１のＰチャネルＭＯＳトランジスタのソースとなる下部拡散層には、シリサイド層を介して前記第２の選択信号が供給され、
前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースには基準電源が供給され、
前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給される。
（１４）また、別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタと
ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１５）また、別の態様では、前記各メインデコーダは、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタと
ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２の選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在する。
（１６）また、別の態様では、前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
（１７）また、別の態様では、前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
前記複数のメモリセルは、
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、行列状に基板上に配列することによりメモリアレイを構成する不揮発性半導体記憶装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の下部に配置されるソース領域と、
前記シリコン柱の上部に配置されるドレイン領域を備え、
前記行列状に配置されたそれぞれのトランジスタは、
行方向に１行毎に配置された複数の前記トランジスタのゲートが行選択線に共通接続され、
列方向に配置された複数の前記トランジスタのドレインが記憶手段を介してビット線に共通接続され、
行列を構成する前記複数のトランジスタのソース領域がシリコン柱より基板側に配置されたシリサイド層を介してソース線に共通接続されており、
前記複数のトランジスタのドレイン領域をビット線に接続する前記抵抗手段は低抵抗状態あるいは高抵抗状態に設定することで、データの記憶を行うメモリセルであり、
前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置され、その出力が前記行列状に配置されたメモリの前記行選択線に供給される。
（１８）また、別の態様では、前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
前記複数のメモリセルは、
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に２行３列に配置されたスタティック型メモリセルが行列状に複数配置され、
前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
列方向に延在したビット線、反転ビット線および行方向に延在した行選択線を有し、
前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、２行に配置され、その出力が前記行列状に配置されたスタティック型メモリセルの前記行選択線に供給される。
本発明の実施例の半導体装置の回路図である。 本発明の行選択デコーダ回路の等価回路図である。 本発明の行選択デコーダの選択動作図である。 本発明の第１の実施例のローカルデコーダの平面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第１の実施例のローカルデコーダの断面図である。 本発明の第２の実施例のメインデコーダの平面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第２の実施例のメインデコーダの断面図である。 本発明の第３の実施例の行選択デコーダの平面図である。 本発明の第４の実施例のローカルデコーダの平面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第４の実施例のローカルデコーダの断面図である。 本発明の第５の実施例のメインデコーダの平面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第５の実施例のメインデコーダの断面図である。 本発明の第６の実施例の行選択デコーダの平面図である。 本発明の行選択デコーダの選択動作図である。 本発明の第７の実施例のローカルデコーダの平面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の第７の実施例のローカルデコーダの断面図である。 本発明の行選択デコーダ回路の等価回路図である。 本発明の行選択デコーダの選択動作図である。 本発明の第８の実施例のローカルデコーダの平面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第８の実施例のローカルデコーダの断面図である。 本発明の第９の実施例の行選択デコーダの平面図である。 本発明の第１０の実施例の行選択デコーダの平面図である。 本発明の第１１の実施例の行選択デコーダ回路のブロック配置図である。 本発明の第１２の実施例のローカルデコーダの平面図である。 本発明の第１２の実施例のローカルデコーダの断面図である。 本発明の第１２の実施例のローカルデコーダの断面図である。 本発明の第１２の実施例のローカルデコーダの断面図である。 インバータの等価回路図である。 ＳＧＴを用いたインバータの平面図である。 ＳＧＴを用いたインバータの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの平面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＧＴにより構成されたマスクＲＯＭの断面図である。 ＳＲＡＭの等価回路である。 ＳＧＴを用いて構成されたＳＲＡＭの平面図である。 ＳＧＴを用いて構成されたＳＲＡＭの断面図である。 ＳＧＴを用いて構成されたＳＲＡＭの断面図である。 ＳＧＴを用いて構成されたＳＲＡＭの断面図である。
（本発明に適用する等価回路）
図１に本発明に適用するメモリ用のデコーダ回路を含む、半導体記憶装置を示す。メモリセルの一例として、トランジスタのドレインとビット線間にコンタクトを設けるか設けないかで、データの“１”、“０”をプログラムするコンタクトプログラム方式である図２１で説明したマスクＲＯＭセルを採用している。
１００は、上記、１トランジスタ／セル方式（ひとつのメモリセルがひとつのトランジスタで構成された最小のセル）のマスクＲＯＭセルをマトリックス状に配置したメモリアレイである。図１では、２５６行、１６列、すなわち４０９６ビットのメモリアレイを構成する。
これらのマスクＲＯＭセルは、行方向に配置された１６個のメモリセルのゲートを共通接続してワード線ＷＬｍ（ｍ＝０～２５５）に配置し、列方向に配置された２５６個のメモリセルのビット線ＢＬｎ(ｎ＝０～１５)を共通接続して縦方向に配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、ＮＡＮＤ回路で構成されたメインデコーダ２０１と、ローカルデコーダ２０２－１、２０２－２により構成される。ローカルデコーダ２０２―１、２０２－２の出力が行選択信号ＷＬｍ（ｍ＝０～２５５）となる。
メインデコーダ２０１には、後述するアドレス選択信号ＸＡ０～３、ＸＢ０～３、ＸＣ０～７が入力され、入力されたアドレス選択信号によりメインデコーダ２０１のいずれかひとつを選択する。ローカルデコーダ２０２－１、２０２－２は、メインデコーダの出力を第１の選択信号とし、後述する選択信号Ｆ０とその反転信号Ｆ０Ｂを第２の選択信号として行選択信号ＷＬ０～ＷＬ２５５のいずれかひとつを出力する。
３００は、アドレス信号を受けて、メインデコーダである２０１を選択するアドレス選択信号ＸＡ０～３、ＸＢ０～３、ＸＣ０～７を出力する、第１のプリデコーダである。ここでは、アドレス信号Ａ１～Ａ２を受けてアドレス選択信号ＸＡ０～３を出力する３００Ａ、アドレス信号Ａ３～Ａ４を受けてアドレス選択信号ＸＢ０～３を出力する３００Ｂ、アドレス信号Ａ５～Ａ７を受けてアドレス選択信号ＸＣ０～７を出力する３００Ｃにより構成される。
例えば、メインデコーダ２０１は、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０を受けて、ＤＥＣＯＵＴ０を選択し、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０を受けて、ＤＥＣＯＵＴ１を選択し、同様にして、アドレス選択信号ＸＡ３、ＸＢ３、ＸＣ７を受けて、ＤＥＣＯＵＴ１２７を選択する。
３５０は、アドレス信号Ａ０を受けて、ローカルデコーダ２０２－１あるいは２０２－２を選択するアドレス選択信号Ｆ０およびその反転信号Ｆ０Ｂを出力する、第２のプリデコーダである。
４００は列選択ゲート、５００は列選択ゲート４００を選択する列選択デコーダである。列選択デコーダ５００は、列アドレス信号Ａ８～Ａ１１を受けて、列選択信号ＣＬｎ（ｎ＝０～１５）を出力し、列選択信号ＣＬｎは、列選択ゲートに入力され、列選択ゲートトランジスタＣＧｎ（ｎ＝０～１５）のゲートに接続される。列選択ゲートトランジスタＣＧｎのソースは、それぞれマスクＲＯＭセルのビット線ＢＬｎに接続され、ドレインは共通にデータ線ＤＬに接続される。
６００は、メモリセルからビット線を介してデータ線に読み出される微小な読み出し信号を受けて、増幅して出力するセンスアンプ、７００はセンスアンプ６００の信号を受けて、外部に出力する読み出し信号ＤＯＵＴを作成する出力回路である。
図１に示すように、マスクＲＯＭセルは、アドレス信号を受けて、行選択デコーダを介してｍ行ｎ列の最小ピッチで配置される行選択線ＷＬｍ（ｍ＝０～２５５）のいずれかひとつを選択するため、行選択デコーダも、メモリセルのピッチに合わせて１行配置の最小単位で配置を行う必要がある。
図２に本発明の行選択デコーダ２００を示す。メインデコーダＭＤＥＣとローカルデコーダＬＤＥＣとで構成される。
ＳＧＴからなるＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、同じくＳＧＴよりなるＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３により、ＭＤＥＣを構成する。ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＤＥＣＯＵＴｋとなる。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートにはアドレス選択信号ＸＡｈ（ｈ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートにはアドレス選択信号ＸＢｉ（ｉ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートにはアドレス選択信号ＸＣｊ（ｊ＝０～７）が接続される。ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３により、ＭＤＥＣを構成する。
また、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２によりローカルデコーダ２０２－１が構成され、ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２によりローカルデコーダ２０２－２が構成される。
ＰＭＯＳトランジスタＴｐ１１のドレイン、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２のドレインはノードＮ４で共通接続される。また、ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲートは共通接続され、ＭＤＥＣの出力であるＤＥＣＯＵＴｋが入力される。また、ＮＭＯＳトランジスタＴｎ１２のゲートには、反転選択信号Ｆ０Ｂが入力される。ＰＭＯＳトランジスタＴｐ１１のソースには、選択信号Ｆ０が接続され、ＮＭＯＳトランジスタＴｎ１１，Ｔｎ１２のソースは、基準電源Ｖｓｓに接続される。ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２のドレインが共通接続されたノードＮ４がローカルデコーダ２０２－１の出力ＷＬ（２ｋ）となる。同様に、ローカルデコーダ２０２－２は、ＰＭＯＳトランジスタＴｐ２１のドレイン、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２のドレインがノードＮ５で共通接続される。また、ＰＭＯＳトランジスタＴｐ２１とＮＭＯＳトランジスタＴｎ２１のゲートは共通接続され、ＭＤＥＣの出力であるＤＥＣＯＵＴｋが入力される。また、ＮＭＯＳトランジスタＴｎ２２のゲートには、選択信号Ｆ０が入力される。ＰＭＯＳトランジスタＴｐ２１のソースには、反転選択信号Ｆ０Ｂが接続され、ＮＭＯＳトランジスタＴｎ２１，Ｔｎ２２のソースは、基準電源Ｖｓｓに接続される。ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２のドレインが共通接続されたノードＮ５がローカルデコーダ２０２－２の出力ＷＬ（２ｋ＋１）となる。
図３には、行選択デコーダ２００の選択動作表を示す。丸印のアドレス選択信号がメインデコーダ２０１およびローカルデコーダ２０２－１、２０２－２に入力されると、対応した行選択デコーダの出力である行選択信号ＷＬのいずれかひとつが選択される。例えば、アドレス選択信号Ｆ０Ｂ、ＸＡ２、ＸＢ１、ＸＣ０が入力されると、ＷＬ１３が選択される。すなわち、この行選択デコーダを選択するアドレス選択信号は、Ｆ０、Ｆ０Ｂで２本、ＸＡが４本、ＸＢが４本、ＸＣが８本、合計１８本のアドレス選択信号を行選択デコーダ２００に供給する。
なお、図示しないが、ローカルデコーダ２０２－１、２０２－２を用いずに、アドレス信号Ａ０～Ａ７の全てをメインデコーダ２０１に供給した場合には、例えば、第１のプリデコーダ３００を構成するデコーダ３００Ａにアドレス信号Ａ０～Ａ２を配分し、３００Ｂにアドレス信号Ａ３～Ａ４を配分し、３００Ｃにアドレス信号Ａ５～Ａ７を配分すると、ＸＡが８本、ＸＢが４本、ＸＣが８本、合計２０本のアドレス選択信号が必要となり、ローカルデコーダ方式を採用することで、アドレス選択信号を削減できる。
（実施例１）
本発明に図２の等価回路を適用した実施例として、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈに、第１の実施例を示す。図４ａは、本発明のローカルデコーダＬＤＥＣにおける２０２Ａ－１－ｋ、２０２Ａ－２－ｋのレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ－Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ－Ｄ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＥ－Ｅ’に沿った断面図、図４ｇは、図４ａにおけるカットラインＦ－Ｆ’に沿った断面図、図４ｈは、図４ａにおけるカットラインＧ－Ｇ’に沿った断面図を示す。
図４ａにおいて、図２のローカルデコーダ２０２－１のＰＭＯＳトランジスタＴｐ１１、Ｔｎ１１及びＴｎ１２が１行目（図の上の行）に２０２Ａ－１－ｋとして図の左側より順番に配置され、また、ローカルデコーダ２０２－２のＰＭＯＳトランジスタＴｐ２１、Ｔｎ２１及びＴｎ２２が２行目（図の下の行）に２０２Ａ－２－ｋとして図の左側より順番に配置されている。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈにおいて、図２０ａ、図２０ｂと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂが形成され、この平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層３０２ｐａと３０２ｎａ、また、３０２ｐｂと３０２ｎｂをそれぞれ接続する。３０４ｎ１１、３０４ｎ２１はｎ型シリコン柱、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１１、３０４ｎ２１、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ及び３０６ｅは、それぞれゲート配線である。シリコン柱３０４ｎ１１、３０４ｎ２１の最上部には、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１が不純物注入等により形成され、シリコン柱３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２の最上部には、それぞれｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２は、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１、ｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２に接続されるシリサイド層である。
３１０ｐ１１、３１０ｐ２１、３１０ｎ１１、３１０ｎ１２、３１０ｎ２１、３１０ｎ２２は、シリサイド層３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２と第１メタル配線３１３ｂ、３１３ｇ、３１３ｃ、３１３ｄ、３１３ｈ、３１３ｉとをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ａを接続するコンタクト、３１１ｂはゲート配線３０６ｃと第１メタル配線３１３ｅを接続するコンタクト、３１１ｃはゲート配線１０６ｅと第１メタル配線３１３ｊを接続するコンタクトである。
また、３１２ａは、下部拡散層３０２ｐａと下部拡散層３０２ｎａとを接続するシリサイド３０３と第１メタル配線３１３ｆを接続するコンタクト、３１２ｂは、下部拡散層３０２ｐｂと下部拡散層３０２ｎｂを接続するシリサイド３０３と第１メタル配線３１３ｋを接続するコンタクトである。
また、３１４ａは、第１メタル配線３１３ｊと第２メタル配線３１５ａを接続するコンタクト、３１４ｂは、第１メタル配線３１３ｇと第２メタル配線３１５ｂを接続するコンタクト、３１４ｃは、第１メタル配線３１３ｅと第２メタル配線３１５ｂを接続するコンタクトである。
シリコン柱３０４ｎ１１、下部拡散層３０２ｐａ、上部拡散層３０７ｐ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱３０４ｎ２１、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスＴｐ２１を構成し、シリコン柱３０４ｐ１１、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱３０４ｐ１２、下部拡散層３０２ｎａ、上部拡散層３０７ｎ１２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱３０４ｐ２１、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱３０４ｐ２２、下部拡散層３０２ｎｂ、上部拡散層３０７ｎ２２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２２を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極３０６にはゲート配線３０６ｂが接続される。ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２１のゲート電極３０６にはゲート配線３０６ｄが接続される。ここで、ＰＭＯＳトランジスタＴｐ１１とＴｐ２１のゲート電極にも、ゲート配線３０６ａが共通に接続される。これは、後述するように、ＰＭＯＳトランジスタＴｐ１１とＴｐ２１のゲート電極には同じ信号が入力されるために、余分なコンタクトを削減する目的で、共通のゲート配線を使用する。さらに、ＮＭＯＳトランジスタＴｎ１２のゲート電極３０６にはゲート配線３０６ｃが接続され、ＮＭＯＳトランジスタＴｎ２２のゲート電極３０６にはゲート配線３０６ｅが接続される。
下部拡散層３０２ｐａおよび３０２ｎａはシリサイド３０３を介してＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２の共通ドレインとなり、コンタクト３１２ａを介して第１メタル配線３１３ｆに接続され、行選択信号ＷＬ（２ｋ）（ｋ＝０～１２７）となる。ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層３０７ｐ１１はシリサイド３０９ｐ１１、コンタクト３１０ｐ１１を介して第１メタル配線３１３ｂに接続され、第１メタル配線３１３ｂはさらに、コンタクト３１４ｐ１１を介して第２メタル配線３１５ａに接続され、３１５ａには、第２の選択信号Ｆ０が入力される。ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層３０７ｎ１１はシリサイド３０９ｎ１１、コンタクト３１０ｎ１１を介して第１メタル配線３１３ｃに接続され、第１メタル配線３１３ｃはさらに、コンタクト３１４ｎ１１を介して第２メタル配線３１５ｃに接続され、３１５ｃには、基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＴｎ１２のソースである上部拡散層３０７ｎ１２はシリサイド３０９ｎ１２、コンタクト３１０ｎ１２を介して第１メタル配線３１３ｄに接続され、第１メタル配線３１３ｄはさらに、コンタクト３１４ｎ１２を介して３１３ｃと同様に第２メタル配線３１５ｃに接続される。
メインデコーダの出力ＤＥＣＯＵＴｋ（ｋ＝０～１２７）は、第１メタル配線３１３ａに入力され、第１メタル配線３１３ａはコンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＴｐ１１のゲート電極３０６に入力されるとともに、ゲート配線３０６ｂを介してＮＭＯＳトランジスタＴｎ１１のゲート電極に入力される。第２の選択信号の反転選択信号であるＦ０Ｂは、第２メタル配線３１５ｂに供給され、コンタクト３１４ｃを介して第１メタル配線３１３ｅに接続され、さらに、コンタクト３１１ｂを介してゲート配線３０６ｃに接続され、ＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
同様に、下部拡散層３０２ｐｂおよび３０２ｎｂはシリサイド３０３を介してＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２の共通ドレインとなり、コンタクト３１２ｂを介して第１メタル配線３１３ｋに接続され、行選択信号ＷＬ（２ｋ＋１）（ｋ＝０～１２７）となる。ＰＭＯＳトランジスタＴｐ２１のソースである上部拡散層３０７ｐ２１はシリサイド３０９ｐ２１、コンタクト３１０ｐ２１を介して第１メタル配線３１３ｇに接続され、第１メタル配線３１３ｇはさらに、コンタクト３１４ｂを介して第２メタル配線３１５ｂに接続され、３１５ｂには、第２の選択信号の反転選択信号Ｆ０Ｂが供給される。ＮＭＯＳトランジスタＴｎ２１のソースである上部拡散層３０７ｎ２１はシリサイド３０９ｎ２１、コンタクト３１０ｎ２１を介して第１メタル配線３１３ｈに接続され、第１メタル配線３１３ｈはさらに、コンタクト３１４ｎ２１を介して第２メタル配線３１５ｃに接続され、３１５ｃには、基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＴｎ２２のソースである上部拡散層３０７ｎ２２はシリサイド３０９ｎ２２、コンタクト３１０ｎ２２を介して第１メタル配線３１３ｉに接続され、第１メタル配線３１３ｉはさらに、コンタクト３１４ｎ２２を介して第２メタル配線３１５ｃに接続される。
メインデコーダの出力ＤＥＣＯＵＴｋは、第１メタル配線３１３ａに入力され、第１メタル配線３１３ａはコンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＴｐ２１のゲート電極３０６に入力されるとともに、ゲート配線３０６ｄを介してＮＭＯＳトランジスタＴｎ２１のゲート電極に入力される。第２の選択信号であるＦ０は、第２メタル配線３１５ａに供給され、コンタクト３１４ａを介して第１メタル配線３１３ｊに接続され、さらに、コンタクト３１１ｃを介してゲート配線３０６ｅに接続され、ＮＭＯＳトランジスタＴｎ２２のゲート電極３０６に供給される。
ここで、第２メタル配線３１５ａにより供給される第２の選択信号線Ｆ０、３１５ｂにより供給される第２の選択信号の反転選択信号線Ｆ０Ｂおよび３１５ｃにより供給される基準電源線Ｖｓｓは、行方向に並んで配置されているＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２の配列方向、および、同じく行方向に並んで配置されているＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２の配列方向に対して、垂直な方向すなわち列に沿った方向に延在して配置される。
また、本実施例におけるローカルデコーダＬＤＥＣＡは、図の枠で囲った領域となり、枠の縦方向の寸法は、行方向に配列されたデコーダのピッチ（行間隔）として、２０２－１－ｋ、２０２－２－ｋの２行分でＬｙ１である。面積増の要因である拡散間隔の数が、ピッチＬｙ１の中に２箇所存在する。
本発明によれば、第２の選択信号線、第２の選択信号の反転信号線、基準電源線を第２メタル配線で、ローカルデコーダを構成するトランジスタが配置される行方向と垂直な方向に延在配置することにより、トランジスタの最小ピッチである１行毎に行選択信号を出力可能である、面積が縮小されたローカルデコーダが提供できる。
（実施例２）
本発明に図２の等価回路を適用した実施例として、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅ、図５ｆ、図５ｇ、図５ｈおよび図５ｉに、第２の実施例を示す。図５ａは、本発明のメインデコーダＭＤＥＣのレイアウト（配置）の平面図、図５ｂは、図５ａにおけるカットラインＡ－Ａ’に沿った断面図、図５ｃは、図５ａにおけるカットラインＢ－Ｂ’に沿った断面図、図５ｄは、図５ａにおけるカットラインＣ－Ｃ’に沿った断面図、図５ｅは、図５ａにおけるカットラインＤ－Ｄ’に沿った断面図、図５ｆは、図５ａにおけるカットラインＥ－Ｅ’に沿った断面図、図５ｇは、図５ａにおけるカットラインＦ－Ｆ’に沿った断面図、図５ｈは、図５ａにおけるカットラインＧ－Ｇ’に沿った断面図、図５ｉは、図５ａにおけるカットラインＨ－Ｈ’に沿った断面図を示す。
図５ａにおいて、図２のメインデコーダのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
なお、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅ、図５ｆ、図５ｇ、図５ｈおよび図５ｉにおいて、図２０ａ、図２０ｂと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層である。
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｄ、１１３ｄ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｇを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド層１０３と第１メタル配線１１３ｂを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ｄが接続される。
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３及びＮＭＯＳトランジスタＴｎ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｐ１を介して第２メタル配線１１５ｃに接続され、１１５ｃには電源Ｖｃｃが供給される。ここで、第２メタル配線は、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して、行方向に沿って延在している第１メタル配線１１３ａに接続される。また、ＰＭＯＳトランジスタＴｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＴｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｄに接続される。ＮＭＯＳトランジスタＴｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１のソースとＮＭＯＳトランジスタＴｎ２のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＴｎ３のドレインと接続され、ＮＭＯＳトランジスタＴｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃは、さらにコンタクト１１４ｎ３を介して第２メタル配線１１５ｇに接続され、１１５ｇには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｇは、行方向と垂直な方向に延在する。
第２メタル配線により供給されるアドレス選択信号ＸＡ０～ＸＡ３のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の右側）へ延在する。アドレス選択信号ＸＡ０～ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在しているアドレス選択信号ＸＡ０～ＸＡ３のいずれかひとつの交点に、コンタクト１１４ａを配置して、アドレス選択信号ＸＡｈ（ｈ＝０～３）をゲート配線１０６ａに接続する。図では、アドレス選択信号ＸＡ１の第２メタル配線１１５ａと第１メタル配線１１３ｅの交点にコンタクト１１４ａを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、アドレス選択信号ＸＡ１が入力される。
本図では、アドレス選択信号線ＸＡ２～ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに右側に、行方向に対して垂直な形で配置される。
なお、アドレス選択信号ＸＡ０（第２メタル配線１１５ｂ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、アドレス選択信号ＸＡ０（第２メタル配線１１５ｂ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給されるアドレス選択信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、アドレス選択信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、アドレス選択信号ＸＢ０の第２メタル配線１１５ｄと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、アドレス選択信号ＸＢ０が入力される。
なお、アドレス選択信号ＸＢ１（第２メタル配線１１５ｅ）、アドレス選択信号ＸＢ２（第２メタル配線１１５ｆ）およびアドレス選択信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ｃを配置して、アドレス選択信号ＸＣｊ（ｉ＝０～７）をゲート配線１０６ｄに接続する。図では、アドレス選択信号ＸＣ０の第２メタル配線１１５ｉと第１メタル配線１１３ｇの交点にコンタクト１１４ｃを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、アドレス選択信号ＸＣ０が入力される。
なお、アドレス選択信号ＸＣ１（第２メタル配線１１５ｊ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本図に従えば、本メインデコーダにはアドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力されており、図３により、出力はＤＥＣＯＵＴ１となる。
また、本メインデコーダＭＤＥＣＡは図の枠で囲った領域となり、枠の縦方向の寸法は図４ａのローカルデコーダＬＤＥＣＡと同一のＬｙ１となる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタルでメインデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、メインデコーダの入力ゲートと前記第２メタル配線を接続することで、任意のアドレス選択信号をメインデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が小さく、ローカルデコーダと同一ピッチのメインデコーダが実現できる。
（実施例３）
図６に、第３の実施例を示す。図６は、実施例１（図４）のローカルデコーダＬＤＥＣＡと、実施例２（図５）のメインデコーダＭＤＥＣＡを、ピッチを合わせて複数個配置し、行選択デコーダ２００Ａを構成したものである。本実施例では、行選択デコーダは、２００Ａ－０、２００Ａ－１、２００Ａ－２の３組を、ピッチＬｙ１にて配置する。
行選択デコーダ２００Ａ－０のメインデコーダＭＤＥＣＡ－０には、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０が入力されており、第１メタル配線１１３ｂにより、出力ＤＥＣＯＵＴ０が出力される。第１メタル配線１１３ｂは、ローカルデコーダＬＤＥＣＡ－０の入力ゲートであるＰＭＯＳトランジスタＴｐ１１とＴｐ２１のゲート電極（図４の第１メタル配線１１３ａに相当）に接続される。ローカルデコーダＬＤＥＣＡ－０は、ＰＭＯＳトランジスタＴｐ１１，ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２により構成される２０２Ａ－１－０と、同じくＰＭＯＳトランジスタＴｐ２１，ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２により構成される２０２Ａ－２－０で構成される。ローカルデコーダ２０２Ａ－１－０の出力は行選択信号ＷＬ０となり、ローカルデコーダ２０２Ａ－２－０の出力は、行選択信号ＷＬ１となる。ここで、図よりわかるように、メインデコーダの出力となる第１メタル配線１１３ｂと、アドレス選択信号ＸＡ１、ＸＡ２、ＸＡ３を受ける第１メタル配線１１３ｅは、第２メタル配線の下部の自由な空間を利用して、折り曲げて、容易にコンタクトを取れるようにしている。
同様にして、行選択デコーダ２００Ａ－１には、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力され、行選択信号ＷＬ２およびＷＬ３が出力される。
また、行選択デコーダ２００Ａ－２には、アドレス選択信号ＸＡ２、ＸＢ０、ＸＣ０が入力され、行選択信号ＷＬ４およびＷＬ５が出力される。
このように配置された複数の行選択デコーダには、電源線Ｖｃｃ，基準電源線Ｖｓｓ、第２の選択信号線Ｆ０およびその反転信号線Ｆ０Ｂ、アドレス選択信号線ＸＡｈ（ｈ＝０～３）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～７）が、第２メタル配線により、行と垂直方向に共通に、最小ピッチにて延在配置されていることにより、配線の無駄な領域が削減された、縮小された行選択デコーダが実現できる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタル配線を用いて、メインデコーダとローカルデコーダにより構成する行選択デコーダが配置される行方向と垂直な方向に共通に延在配置させ、任意のアドレス選択信号をメインデコーダの入力に供給することにより、行選択信号を、１行毎の最小ピッチにて出力できる、縮小された行選択デコーダが提供できる。
なお、図示しないが、本発明の行選択デコーダを、図２１に提示したマスクＲＯＭのメモリアレイに接続し、上記ローカルデコーダＬＤＥＣＡの出力である行選択信号ＷＬ０、ＷＬ１、・・・、を図２１のマスクＲＯＭの行選択線と接続すれば、マスクＲＯＭに最適な行選択デコーダが提供できる。
（実施例４）
図７ａ、図７ｂ、図７ｃ、図７ｄ、図７ｅ、図７ｆ、図７ｇ、図７ｈ、図７ｉおよび図７ｊに、第４の実施例を示す。図７ａは、本発明のローカルデコーダＬＤＥＣＢにおける２０２Ｂ－１、２０２Ｂ－２のレイアウト（配置）の平面図、図７ｂは、図７ａにおけるカットラインＡ－Ａ’に沿った断面図、図７ｃは、図７ａにおけるカットラインＢ－Ｂ’に沿った断面図、図７ｄは、図７ａにおけるカットラインＣ－Ｃ’に沿った断面図、図７ｅは、図７ａにおけるカットラインＤ－Ｄ’に沿った断面図、図７ｆは、図７ａにおけるカットラインＥ－Ｅ’に沿った断面図、図７ｇは、図７ａにおけるカットラインＦ－Ｆ’に沿った断面図、図７ｈは、図７ａにおけるカットラインＧ－Ｇ’に沿った断面図、図７ｉは、図７ａにおけるカットラインＨ－Ｈ’に沿った断面図、図７ｊは、図７ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
ローカルデコーダの選択方法と配置を理解するために、図には、隣接するローカルデコーダの一部も示されている。
図７ａの上から第１行目には、上部に隣接するローカルデコーダとして、メインデコーダの出力ＤＥＣＯＵＴ０を受けるローカルデコーダ２０２Ｂ－１－０が配置される。２行目には、メインデコーダの出力ＤＥＣＯＵＴ１を受けて、ローカルデコーダ２０２Ｂ－１－１となるＰＭＯＳトランジスタＴｐ１１、Ｔｎ１１及びＴｎ１２が配置され、３行目には、同じくＤＥＣＯＵＴ１を受けて、ローカルデコーダ２０２Ｂ－２－１となるＰＭＯＳトランジスタＴｐ２１、Ｔｎ２１及びＴｎ２２が配置され、４行目には、メインデコーダの出力ＤＥＣＯＵＴ２を受けて、ローカルデコーダ２０２Ｂ－２－２が配置される。
図４と異なるところは、図４のトランジスタに対して、ドレインとソースの配置を逆にしたことである。
本実施例では、後述するが、ローカルデコーダが隣接する上下のローカルデコーダと下部拡散層を共有する。説明を容易にするため、図７ａでは、隣接するトランジスタも記載してある。２０２Ｂ－１－１と２０２Ｂ－２－１で構成される、枠で囲まれたＬＤＥＣＢが、本発明の１セット分のローカルデコーダである。
なお、図７ａ、図７ｂ、図７ｃ、図７ｄ、図７ｅ、図７ｆ、図７ｇ、図７ｈ、図７ｉおよび図７ｊにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈと同じ構造の箇所については、３００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）３０１などの絶縁膜上に平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｎが形成され、この平面状シリコン層３０２ｐａ、３０２ｐｂ、３０２ｎは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層から構成される。３０３は、平面状シリコン層（３０２ｐａ、３０２ｐｂ、３０２ｎ）の表面に形成されるシリサイド層である。３０４ｎ１１、３０４ｎ２１はｎ型シリコン柱、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２はｐ型シリコン柱、３０５はシリコン柱３０４ｎ１１、３０４ｎ２１、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２を取り巻くゲート絶縁膜、３０６はゲート電極、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆおよび３０６ｇは、それぞれゲート配線である。シリコン柱３０４ｎ１１、３０４ｎ２１の最上部には、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１が不純物注入等により形成され、シリコン柱３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２の最上部には、それぞれｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２が不純物注入等により形成される。３０８はゲート絶縁膜３０５を保護するためのシリコン窒化膜、３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２は、それぞれｐ＋拡散層３０７ｐ１１、３０７ｐ２１、ｎ＋拡散層３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２に接続されるシリサイド層である。
３１０ｐ１１、３１０ｐ２１、３１０ｎ１１、３１０ｎ１２、３１０ｎ２１、３１０ｎ２２は、シリサイド層３０９ｐ１１、３０９ｐ２１、３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２と第１メタル配線３１３ｅ、３１３ｇ、３１３ｅ、３１３ｅ、３１３ｇ、３１３ｇをそれぞれ接続するコンタクト、３１１ａはゲート配線３０６ａと第１メタル配線３１３ａを接続するコンタクト、３１１ｂはゲート配線３０６ｃと第１メタル配線３１３ｄを接続するコンタクト、３１１ｃはゲート配線３０６ｄと第１メタル配線３１３ａを接続するコンタクト、３１１ｄはゲート配線３０６ｆと第１メタル配線３１３ｆを接続するコンタクトである。
３１２ａは、下部拡散層３０２ｐａを覆うシリサイド層３０３と第１メタル配線３１３ｂを接続するコンタクト、３１２ｂ（図では２個配置）は、下部拡散層３０２ｎを覆うシリサイド層３０３と第１メタル配線３１３ｃを接続するコンタクト、３１２ｃは、下部拡散層３０２ｐｂを覆うシリサイド層３０３と第１メタル配線３１３ｈを接続するコンタクト、３１２ｄ（図では２個配置）は、下部拡散層３０２ｎを覆うシリサイド層３０３と第１メタル配線３１３ｉを接続するコンタクトである。
また、３１４ａは、第１メタル配線３１３ｂと第２メタル配線３１５ａを接続するコンタクト、３１４ｂは、第１メタル配線３１３ｃと第２メタル配線３１５ｂを接続するコンタクト、３１４ｃは、第１メタル配線３１３ｄと第２メタル配線３１５ｃを接続するコンタクト、３１４ｄは、第１メタル配線３１３ｆと第２メタル配線３１５ａを接続するコンタクト、３１４ｅは、第１メタル配線３１３ｈと第２メタル配線３１５ｃを接続するコンタクトである。
シリコン柱３０４ｎ１１、下部拡散層３０２ｐａ、上部拡散層３０７ｐ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱３０４ｎ２１、下部拡散層３０２ｐｂ、上部拡散層３０７ｐ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＰＭＯＳトランジスＴｐ２１を構成し、シリコン柱３０４ｐ１１、下部拡散層３０２ｎ、上部拡散層３０７ｎ１１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱３０４ｐ１２、下部拡散層３０２ｎ、上部拡散層３０７ｎ１２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱３０４ｐ２１、下部拡散層３０２ｎ、上部拡散層３０７ｎ２１、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱３０４ｐ２２、下部拡散層３０２ｎ、上部拡散層３０７ｎ２２、ゲート絶縁膜３０５、ゲート電極３０６により、ＮＭＯＳトランジスタＴｎ２２を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極３０６にはゲート配線３０６ｂが接続され、さらに、ＰＭＯＳトランジスタＴｐ１１のゲート電極にはゲート配線３０６ａが接続される。ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２１のゲート電極３０６にはゲート配線３０６ｅが接続され、さらに、ＰＭＯＳトランジスタＴｐ２１のゲート電極にはゲート配線３０６ｄが接続される。ＮＭＯＳトランジスタＴｎ１２のゲート電極３０６にはゲート配線３０６ｃが接続され、ＮＭＯＳトランジスタＴｎ２２のゲート電極３０６にはゲート配線３０６ｆが接続される。
ＰＭＯＳトランジスタＴｐ１１のドレインである上部拡散層３０７ｐ１１はシリサイド３０９ｐ１１、コンタクト３１０ｐ１１を介して第１メタル配線３１３ｅに接続され、３１３ｅは、ローカルデコーダの出力である行選択信号ＷＬ２となる。ＮＭＯＳトランジスタＴｎ１１のドレインである上部拡散層３０７ｎ１１はシリサイド３０９ｎ１１、コンタクト３１０ｎ１１を介して第１メタル配線３１３ｅに接続される。また、ＮＭＯＳトランジスタＴｎ１２のドレインである上部拡散層３０７ｎ１２はシリサイド３０９ｎ１２、コンタクト３１０ｎ１２を介して第１メタル配線３１３ｅに接続される。すなわち、ＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２のドレインはコンタクトを介して共通接続されて、行選択信号ＷＬ２を出力する。同様に、ＰＭＯＳトランジスタＴｐ２１のドレインである上部拡散層３０７ｐ２１はシリサイド３０９ｐ２１、コンタクト３１０ｐ２１を介して第１メタル配線３１３ｇに接続され、３１３ｇは、ローカルデコーダの出力である行選択信号ＷＬ３となる。ＮＭＯＳトランジスタＴｎ２１のドレインである上部拡散層３０７ｎ２１はシリサイド３０９ｎ２１、コンタクト３１０ｎ２１を介して第１メタル配線３１３ｇに接続される。また、ＮＭＯＳトランジスタＴｎ２２のドレインである上部拡散層３０７ｎ２２はシリサイド３０９ｎ２２、コンタクト３１０ｎ２２を介して第１メタル配線３１３ｇに接続される。すなわち、ＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２のドレインはコンタクトを介して共通接続されて、行選択信号ＷＬ３を出力する。
ＰＭＯＳトランジスタＴｐ１１のソースとなる下部拡散層３０２ｐａは、シリサイド３０３を介してコンタクト３１２ａ、第１メタル配線３１３ｂ、コンタクト３１４ａを介して第２メタル配線３１５ａに接続され、３１５ａには、第２の選択信号Ｆ０が供給される。
ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２のソースは下部拡散層３０２ｎで共通に接続され、シリサイド層３０３を介してコンタクト３１２ｂ（図では２個配置）、第１メタル配線３１３ｃ、コンタクト３１４ｂを介して第２メタル配線３１５ｂに接続され、３１５ｂには、基準電源Ｖｓｓが供給される。
ここで、図７ａより明らかなように、ＰＭＯＳトランジスタＴｐ１１のソース拡散層３０２ｐａおよびＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２のソース拡散層３０２ｎは、それぞれ、上側に隣接するＰＭＯＳトランジスタ（Ｔｐ１１）およびＮＭＯＳトランジスタ（Ｔｎ１１）、（Ｔｎ１２）のソース拡散層と共通化されることにより、隣接間隔を最小に縮小できる。
ＰＭＯＳトランジスタＴｐ２１のソースとなる下部拡散層３０２ｐｂは、シリサイド３０３を介してコンタクト３１２ｃ、第１メタル配線３１３ｈ、コンタクト３１４ｅを介して第２メタル配線３１５ｃに接続され、３１５ｃには、第２の選択信号Ｆ０の反転信号Ｆ０Ｂが供給される。
ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２のソースは下部拡散層３０２ｎで共通に接続され、シリサイド層３０３を介してコンタクト３１２ｄ（図では２個配置）、第１メタル配線３１３ｉ、コンタクト３１４ｆを介して第２メタル配線３１５ｂに接続される。
ここで、図７ａより明らかなように、ＰＭＯＳトランジスタＴｐ１１のソース拡散層３０２ｐａおよびＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２のソース拡散層３０２ｎは、それぞれ、下側に隣接するＰＭＯＳトランジスタ（Ｔｐ２１）およびＮＭＯＳトランジスタ（Ｔｎ２１）、（Ｔｎ２２）のソース拡散層と共通化されることにより、隣接間隔を最小に縮小できる。
すなわち、第２の選択信号Ｆ０が供給される下部拡散層３０２ｐａは上側に隣接するトランジスタと共有化でき、第２の選択信号Ｆ０の反転信号Ｆ０Ｂが供給される下部拡散層３０２ｐｂは下側に隣接するトランジスタと共有化でき、基準電源Ｖｓｓが供給される下部拡散層３０２ｎは、全てのＮＭＯＳトランジスタが共有でき、無駄な領域を最小限にでき、上下方向のピッチが縮小できる。
メインデコーダの出力ＤＥＣＯＵＴ１は、第１メタル配線３１３ａに入力され、第１メタル配線３１３ａはコンタクト３１１ａを介してゲート配線３０６ａに接続され、ＰＭＯＳトランジスタＴｐ１１のゲート電極３０６に入力されるとともに、ゲート配線３０６ｂを介してＮＭＯＳトランジスタＴｎ１１のゲート電極に入力される。第２の選択信号の反転選択信号であるＦ０Ｂは、第２メタル配線３１５ｃに供給され、コンタクト３１４ｃを介して第１メタル配線３１３ｄに接続され、さらに、コンタクト３１１ｂを介してゲート配線３０６ｃに接続され、ＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
同様に、第１メタル配線３１３ａは、コンタクト３１１ｃを介してゲート配線３０６ｄに接続され、ＰＭＯＳトランジスタＴｐ２１のゲート電極３０６に入力されるとともに、ゲート配線３０６ｅを介してＮＭＯＳトランジスタＴｎ１１のゲート電極に入力される。第２の選択信号Ｆ０は、第２メタル配線３１５ａに供給され、コンタクト３１４ｄを介して第１メタル配線３１３ｆに接続され、さらに、コンタクト３１１ｄを介してゲート配線３０６ｆに接続され、ＮＭＯＳトランジスタＴｎ２２のゲート電極に供給される。
なお、上側に隣接するローカルデコーダおよび下側に隣接するローカルデコーダは、通常であれば、それぞれＬＤＥＣＢを反転させて配置する。すなわち、ＮＭＯＳトランジスタ（Ｔｎ２２）のゲート電極には、ＮＭＯＳトランジスタＴｎ２２に接続されるゲート電極３０６ｆ、コンタクト３１１ｄ、第１メタル配線３１３ｆ、コンタクト３１４ｄに相当するものを、ＮＭＯＳトランジスタＴｎ２２とは独立に、図の下側に設ける。
しかしながら、本実施例では、多少変更を加えて、複数配置に適した改善を行っている。
すなわち、ＮＭＯＳトランジスタＴｎ２２および（Ｔｎ２２）のゲート電極３０６を、ゲート配線３０６ｇで共通接続することにより、ＮＭＯＳトランジスタ（Ｔｎ２２）に接続されるゲート電極３０６ｆ、コンタクト３１１ｄ、第１メタル配線３１３ｆ、コンタクト３１４ｄに相当するものを削除でき、後述するように、空いた領域に、コンタクト３１２ｄ、第１メタル配線３１３ｉ、コンタクト３１４ｆを設けて、下部拡散層３０２ｎへの基準電源供給を強化することができる。
また、第２メタル配線３１５ａにより供給される第２の選択信号線Ｆ０、第２メタル配線３１５ｂにより供給される基準電源線Ｖｓｓ，第２メタル配線３１５ｃにより供給される第２の選択信号の反転選択信号線Ｆ０Ｂが、行方向に並んで配置されているＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２および、同じく行方向に並んで配置されているＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２とは、垂直方向に延在して配置される。
本実施例におけるローカルデコーダＬＤＥＣＢは、下部拡散層を共通化することにより、面積増の要因となる拡散間隔の数をデコーダ１個分で１箇所に削減でき、縦方向に縮小できる。行方向に配列されたデコーダのピッチ（行間隔）として、２０２Ｂ－１、２０２Ｂ－２の２行分でＬｙ２（Ｌｙ２＜Ｌｙ１）である。
本発明によれば、選択信号線、基準電源線を第２メタルで複数のローカルデコーダが行方向に配置されている方向と垂直な方向に延在配置することにより、トランジスタの最小ピッチである１行毎に行選択信号を出力可能であり、さらに、下部拡散層を共有化することにより、より面積が縮小されたローカルデコーダが提供できる。
（実施例５）
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊに、第５の実施例を示す。図８ａは、本発明のメインデコーダのレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ－Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ－Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ－Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ－Ｅ’に沿った断面図、図８ｇは、図８ａにおけるカットラインＦ－Ｆ’に沿った断面図、図８ｈは、図８ａにおけるカットラインＧ－Ｇ’に沿った断面図、図８ｉは、図８ａにおけるカットラインＨ－Ｈ’に沿った断面図、図８ｊは、図８ａにおけるカットラインＩ－Ｉ’に沿った断面図を示す。
本実施例において、図５ａ（実施例２）と異なるところはＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
図８ａにおいて、図２のメインデコーダＭＤＥＣのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊにおいて、図５ａ、図５ｂ、図５ｃ、図５ｄ、図５ｅ、図５ｆ、図５ｇ、図５ｈおよび図５ｉと同じ構造の箇所については、１００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層である。
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｄ、１１３ｄとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｇを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクトである。
また、１１２ａ（図では５個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂは、下部拡散層１０２ｎｂを覆って接続するシリサイド層１０３と第１メタル配線１１３ｃを接続するコンタクトである。
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では５個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｅを介して第２メタル配線１１５ｃに接続され、１１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｃは、行方向と垂直な方向に延在する。
第２メタル配線により供給されるアドレス選択信号ＸＡ０～ＸＡ３のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＡ０～ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０～ＸＡ３のいずれかひとつの交点に、コンタクト１１４ｃを配置して、アドレス選択信号ＸＡｈ（ｈ＝０～３）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ｊと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、アドレス選択信号ＸＡ１が入力される。
本図では、アドレス選択信号ＸＡ２～ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、アドレス選択信号ＸＡ０（第２メタル配線１１５ｉ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
第２メタル配線により供給されるアドレス選択信号ＸＢ０～ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、アドレス選択信号ＸＢｉ（ｉ＝０～３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｅと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、アドレス選択信号ＸＢ０が入力される。
なお、アドレス選択信号ＸＢ１（第２メタル配線１１５ｆ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＣ０～ＸＣ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。アドレス選択信号ＸＣ０～ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、アドレス選択信号ＸＣｊ（ｉ＝０～７）をゲート配線１０６ａに接続する。図では、アドレス選択信号ＸＣ０の第２メタル配線１１５ｂと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、アドレス選択信号ＸＣ０が入力される。
なお、アドレス選択信号ＸＣ１（第２メタル配線１１５ａ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＣ２～ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに右側に、行方向に対して垂直な方向に配置される。
本図に従えば、本メインデコーダにはアドレス選択ＸＡ１、ＸＢ０、ＸＣ０が入力されており、図３により、出力はＤＥＣＯＵＴ１となる。
メインデコーダＭＤＥＣＢは、図の枠で囲った領域となり、枠の縦方向の寸法は、拡散間隔がピッチに１．５箇所となるので、図４、図７とも異なるＬｙ３となり、Ｌｙ２＜Ｌｙ３＜Ｌｙ１の関係となる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタル配線でメインデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、メインデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意のアドレス選択をメインデコーダの入力に供給することが可能となり、横方向が第２メタルの最小ピッチで配置され、縦方向も、さらに小さなピッチで配置できるメインデコーダが提供できる。
（実施例６）
図９に、第６の実施例を示す。図９は、実施例４（図７）のローカルデコーダＬＤＥＣＢと、実施例５（図８）のメインデコーダＭＤＥＣＢを、ピッチを合わせて複数個配置し、行選択デコーダ２００Ｂを構成したものである。本実施例では、行選択デコーダは、２００Ｂ－０、２００Ｂ－１、２００Ｂ－２の3組を、ピッチＬｙ２にて配置する。
本実施例では、アドレス選択信号の配線の都合上、図１に示すアドレス信号の配分を変えている。すなわち、プリデコーダ３００Ａにアドレス信号Ａ１～Ａ３、３００ＢにＡ４～Ａ５、３００ＣにＡ６～Ａ７を割り当てて、ＸＡｈ（ｈ＝０～７）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～３）とすることにより、ＸＣの選択アドレス信号を４本に変更している。図１０に、アドレス配分表を示す。
図９において、行選択デコーダ２００Ｂ－０のメインデコーダＭＤＥＣＢ－０には、選択アドレス信号ＸＡ０、ＸＢ０、ＸＣ０が入力されており、第１メタル配線１１３ｂにより、出力ＤＥＣＯＵＴ０が出力される。第１メタル配線１１３ｂは、ローカルデコーダＬＤＥＣＢ－０の入力ゲートであるＰＭＯＳトランジスタＴｐ１１とＴｐ２１のゲート電極３０６ａに、コンタクト３１１ａを介して接続される。ここで、図７においては、ＰＭＯＳトランジスタＴｐ１１とＰＭＯＳトランジスタＴｐ２１のゲート電極は各々別なゲート配線３０６ａ、３０６ｄを設け、第１メタル配線３１３ａにて接続していたが、本実施例では、第１メタル配線３１３ａを削除する目的で、ＰＭＯＳトランジスタＴｐ１１とＴｐ２１のゲート電極に共通なゲート配線３０６ａを設けたものである。このことにより、ゲート配線３０６ａの上を第２メタル配線であるアドレス選択信号線ＸＣ３を通すことが可能となり、面積が縮小できる。
ローカルデコーダＬＤＥＣＢ－０は、ＰＭＯＳトランジスタＴｐ１１，ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２により構成される２０２Ｂ－１－０と、同じくＰＭＯＳトランジスタＴｐ２１，ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２により構成される２０２Ｂ－２－０で構成される。ローカルデコーダ２０２Ｂ－１－０の出力は行選択信号ＷＬ０となり、ローカルデコーダ２０２Ｂ－２－０の出力は、行選択信号ＷＬ１となる。
同様にして、行選択デコーダ２００Ｂ－１には、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力され、行選択信号ＷＬ２およびＷＬ３が出力される。
また、行選択デコーダ２００Ｂ－２には、アドレス選択信号ＸＡ２、ＸＢ０、ＸＣ０が入力され、行選択信号ＷＬ４およびＷＬ５が出力される。
ここで、本実施例では、隣接するローカルデコーダＬＤＥＣＢは、反転配置されており、行選択信号は、ＷＬ１、ＷＬ０、ＷＬ２、ＷＬ３、ＷＬ５、ＷＬ４、・・・、の順番で出力されるが、上から順番に選択される必要はない。面積の縮小が最重要課題であり、指定されたアドレスと、メモリセルの物理な位置の一対一対応が取れていれば問題はない。
このように配置された複数の行選択デコーダには、電源線Ｖｃｃ，基準電源線Ｖｓｓ、第２の選択信号線Ｆ０およびその反転信号線Ｆ０Ｂ、アドレス選択信号線ＸＡｈ（ｈ＝０～７）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～３）が、第２メタル配線により、行と垂直方向に共通に配置されていることにより、配線の無駄がなく、面積が縮小された配置ができる。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタル配線で、メインデコーダとローカルデコーダにより構成する行選択デコーダが配置される行方向と垂直な方向に共通に延在配置させ、任意のアドレス選択信号をメインデコーダの入力に供給することにより、行選択信号を、１行毎の最小ピッチにて出力できる、縮小された行選択デコーダが提供できる。
なお、図示しないが、本発明の行選択デコーダを、図２１に提示したマスクＲＯＭのメモリアレイに接続し、上記ローカルデコーダＬＤＥＣＢの出力である行選択信号ＷＬ０、ＷＬ１、・・・、を図２１のマスクＲＯＭの行選択線と接続すれば、マスクＲＯＭに最適な行選択デコーダが提供できる。
（実施例７）
図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅ、図１１ｆ、図１１ｇおよび図１１ｈに、第７の実施例を示す。図１１ａは、本発明のローカルデコーダＬＤＥＣＣにおける２０２Ｃ－１、２０２Ｃ－２のレイアウト（配置）の平面図、図１１ｂは、図１１ａにおけるカットラインＡ－Ａ’に沿った断面図、図１１ｃは、図１１ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１１ｄは、図１１ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１１ｅは、図１１ａにおけるカットラインＤ－Ｄ’に沿った断面図、図１１ｆは、図１１ａにおけるカットラインＥ－Ｅ’に沿った断面図、図１１ｇは、図１１ａにおけるカットラインＦ－Ｆ’に沿った断面図、図１１ｈは、図１１ａにおけるカットラインＧ－Ｇ’に沿った断面図を示す。
本実施例は、ローカルデコーダの行方向のピッチが２倍になっている。これは、後述するように、図２３に示すＳＧＴを用いたＳＲＡＭセルに合わせた、行選択デコーダを構成する目的である。
図１１ａにおいて、図２のローカルデコーダ２０２－１（本実施例では２０２Ｃ－１とする）のＰＭＯＳトランジスタＴｐ１１、Ｔｎ１１及びＴｎ１２が正三角形の頂点の位置に配置され、縦方向に２行のピッチで配置され、横方向には２列の幅（ピッチ）より縮小された配置となる。正三角形としたのは、３つのトランジスタの間隔が全て最小になる配置にしたことによる。正三角形のときの横方向の縮小率は、（√３／２）≒０．８７に縮小される。
同じく、ローカルデコーダ２０２－２（本実施例では２０２Ｃ－２）のＰＭＯＳトランジスタＴｐ２１、Ｔｎ２１及びＴｎ２２が正三角形の頂点に配置されている。
なお、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅ、図１１ｆ、図１１ｇおよび図１１ｈにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇおよび図４ｈと同じ構造の箇所については、４００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）４０１などの絶縁膜上に平面状シリコン層４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂが形成され、この平面状シリコン層４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。４０３は、平面状シリコン層（４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層４０２ｐａと４０２ｎａ、また、４０２ｐｂと４０２ｎｂをそれぞれ接続する。４０４ｎ１１、４０４ｎ２１はｎ型シリコン柱、４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２はｐ型シリコン柱、４０５はシリコン柱４０４ｎ１１、４０４ｎ２１、４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２を取り巻くゲート絶縁膜、４０６はゲート電極、４０６ａ、４０６ｂ、４０６ｃ、４０６ｄ、４０６ｅ及び４０６ｆは、それぞれゲート配線である。
シリコン柱４０４ｎ１１、４０４ｎ２１の最上部には、それぞれｐ＋拡散層４０７ｐ１１、４０７ｐ２１が不純物注入等により形成され、シリコン柱４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２の最上部には、それぞれｎ＋拡散層４０７ｎ１１、４０７ｎ１２、４０７ｎ２１、４０７ｎ２２が不純物注入等により形成される。４０８はゲート絶縁膜４０５を保護するためのシリコン窒化膜、４０９ｐ１１、４０９ｐ２１、４０９ｎ１１、４０９ｎ１２、４０９ｎ２１、４０９ｎ２２は、それぞれｐ＋拡散層４０７ｐ１１、４０７ｐ２１、ｎ＋拡散層４０７ｎ１１、４０７ｎ１２、４０７ｎ２１、４０７ｎ２２に接続されるシリサイド層である。
４１０ｐ１１、４１０ｐ２１、４１０ｎ１１、４１０ｎ１２、４１０ｎ２１、４１０ｎ２２は、シリサイド層４０９ｐ１１、４０９ｐ２１、４０９ｎ１１、４０９ｎ１２、４０９ｎ２１、４０９ｎ２２と第１メタル配線４１３ｃ、４１３ｇ、４１３ｂ、４１３ｅ、４１３ｈ、４１３ｉとをそれぞれ接続するコンタクト、４１１ａはゲート配線４０６ａと第１メタル配線４１３ａを接続するコンタクト、４１１ｂはゲート配線４０６ｃと第１メタル配線４１３ｄを接続するコンタクト、４１１ｃはゲート配線４０６ｄと第１メタル配線４１３ａを接続するコンタクト、４１１ｄはゲート配線４０６ｆと第１メタル配線４１３ｋを接続するコンタクトである。
また、４１２ａは、下部拡散層４０２ｐａと下部拡散層４０２ｎａとを接続するシリサイド４０３と第１メタル配線４１３ｆを接続するコンタクト、４１２ｂは、下部拡散層４０２ｐｂと下部拡散層４０２ｎｂを接続するシリサイド４０３と第１メタル配線４１３ｊを接続するコンタクトである。
また、４１４ａは、第１メタル配線４１３ｄと第２メタル配線４１５ａを接続するコンタクト、４１４ｂは、第１メタル配線４１３ｇと第２メタル配線４１５ａを接続するコンタクト、４１４ｃは、第１メタル配線４１３ｋと第２メタル配線４１５ｃを接続するコンタクトである。
シリコン柱４０４ｎ１１、下部拡散層４０２ｐａ、上部拡散層４０７ｐ１１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱４０４ｎ２１、下部拡散層４０２ｐｂ、上部拡散層４０７ｐ２１、ゲート絶縁膜４０５、ゲート電極４０６により、ＰＭＯＳトランジスタＴｐ２１を構成し、シリコン柱４０４ｐ１１、下部拡散層４０２ｎａ、上部拡散層４０７ｎ１１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱４０４ｐ１２、下部拡散層４０２ｎａ、上部拡散層４０７ｎ１２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱４０４ｐ２１、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ２１、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱４０４ｐ２２、下部拡散層４０２ｎｂ、上部拡散層４０７ｎ２２、ゲート絶縁膜４０５、ゲート電極４０６により、ＮＭＯＳトランジスタＴｎ２２を構成する。
また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極４０６にはゲート配線４０６ｂが接続され、さらにＮＭＯＳトランジスタＴｎ１１のゲート電極には、ゲート配線４０６ａが接続される。ＰＭＯＳトランジスタＴｐ２１およびＮＭＯＳトランジスタＴｎ２１のゲート電極４０６にはゲート配線４０６ｅが接続され、さらにＮＭＯＳトランジスタＴｎ２１のゲート電極には、ゲート配線４０６ｄが接続される。さらに、ＮＭＯＳトランジスタＴｎ１２のゲート電極４０６にはゲート配線４０６ｃが接続され、ＮＭＯＳトランジスタＴｎ２２のゲート電極４０６にはゲート配線４０６ｆが接続される。
下部拡散層４０２ｐａおよび４０２ｎａはシリサイド４０３を介してＰＭＯＳトランジスタＴｐ１１、ＮＭＯＳトランジスタＴｎ１１およびＴｎ１２の共通ドレインとなり、コンタクト４１２ａを介して第１メタル配線４１３ｆに接続され、行選択信号ＷＬ０となる。ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層４０７ｐ１１はシリサイド４０９ｐ１１、コンタクト４１０ｐ１１を介して第１メタル配線４１３ｃに接続され、第１メタル配線４１３ｃはさらに、コンタクト４１４ｐ１１を介して第２メタル配線４１５ｃに接続され、４１５ｃには、第２の選択信号Ｆ０が入力される。ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層４０７ｎ１１はシリサイド４０９ｎ１１、コンタクト４１０ｎ１１を介して第１メタル配線４１３ｂに接続され、第１メタル配線４１３ｂはさらに、コンタクト４１４ｎ１１を介して第２メタル配線４１５ｂに接続され、４１５ｂには、基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＴｎ１２のソースである上部拡散層４０７ｎ１２はシリサイド４０９ｎ１２、コンタクト４１０ｎ１２を介して第１メタル配線４１３ｅに接続され、第１メタル配線４１３ｅはさらに、コンタクト４１４ｎ１２を介して第２メタル配線４１５ｂに接続される。
メインデコーダの出力ＤＥＣＯＵＴ０は、第１メタル配線４１３ａに入力され、第１メタル配線４１３ａはコンタクト４１１ａを介してゲート配線４０６ａに接続され、ＮＭＯＳトランジスタＴｎ１１のゲート電極４０６に入力されるとともに、ゲート配線４０６ｂを介してＰＭＯＳトランジスタＴｐ１１のゲート電極に入力される。第２の選択信号の反転選択信号であるＦ０Ｂは、第２メタル配線４１５ａに供給され、コンタクト４１４ａを介して第１メタル配線４１３ｄに接続され、さらに、コンタクト４１１ｂを介してゲート配線４０６ｃに接続され、ＮＭＯＳトランジスタＴｎ１２のゲート電極に供給される。
同様に、下部拡散層４０２ｐｂおよび４０２ｎｂはシリサイド４０３を介してＰＭＯＳトランジスタＴｐ２１、ＮＭＯＳトランジスタＴｎ２１およびＴｎ２２の共通ドレインとなり、コンタクト４１２ｂを介して第１メタル配線４１３ｊに接続され、行選択信号ＷＬ１となる。ＰＭＯＳトランジスタＴｐ２１のソースである上部拡散層４０７ｐ２１はシリサイド４０９ｐ２１、コンタクト４１０ｐ２１を介して第１メタル配線４１３ｇに接続され、第１メタル配線４１３ｇはさらに、コンタクト４１４ｂを介して第２メタル配線４１５ａに接続され、４１５ａには、第２の選択信号の反転選択信号Ｆ０Ｂが入力される。ＮＭＯＳトランジスタＴｎ２１のソースである上部拡散層４０７ｎ２１はシリサイド４０９ｎ２１、コンタクト４１０ｎ２１を介して第１メタル配線４１３ｈに接続され、第１メタル配線４１３ｈはさらに、コンタクト４１４ｎ２１を介して第２メタル配線４１５ｂに接続され、４１５ｂには、基準電源Ｖｓｓが供給される。ＮＭＯＳトランジスタＴｎ２２のソースである上部拡散層４０７ｎ２２はシリサイド４０９ｎ２２、コンタクト４１０ｎ２２を介して第１メタル配線４１３ｉに接続され、第１メタル配線４１３ｉはさらに、コンタクト４１４ｎ２２を介して第２メタル配線４１５ｂに接続される。
メインデコーダの出力ＤＥＣＯＵＴ０は、第１メタル配線４１３ａに入力され、第１メタル配線４１３ａはコンタクト４１１ｃを介してゲート配線４０６ｄに接続され、ＮＭＯＳトランジスタＴｎ２１のゲート電極４０６に入力されるとともに、ゲート配線４０６ｅを介してＰＭＯＳトランジスタＴｐ２１のゲート電極に入力される。第２の選択信号であるＦ０は、第２メタル配線４１５ｃに供給され、コンタクト４１４ｃを介して第１メタル配線４１３ｋに接続され、さらに、コンタクト４１１ｄを介してゲート配線４０６ｆに接続され、ＮＭＯＳトランジスタＴｎ２２のゲート電極４０６に供給される
ここで、第２メタル配線４１５ａにより供給される第２の選択信号の反転信号Ｆ０Ｂ、４１５ｂにより供給される基準電源線Ｖｓｓおよび第２の選択信号線Ｆ０は、行方向とは、垂直方向に延在して配置される。
本実施例におけるローカルデコーダＬＤＥＣＣは、図の枠で囲った領域となり、枠の縦方向の寸法は、行方向に配列されたデコーダのピッチとして、２０２Ｃ－１、２０２Ｃ－２それぞれがＬｙ２となる。これは、図２３に示したＳＲＡＭセル１つのピッチがトランジスタ２行分のＬｙ１となるため、ローカルデコーダ２０２Ｃ－１、２０２Ｃ－２それぞれに１つのＳＲＡＭセルを受け持つローカルデコーダになる。ここで、ＳＲＡＭセルのピッチはＬｙ１であり、Ｌｙ２＜Ｌｙ１なので、本実施例のデコーダにより、ＳＲＡＭセルのデコーダとして最適な行選択デコーダが提供できる。
なお、本実施例においては、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＰＭＯＳトランジスタＴｐ１１を正三角形の頂点に配置することにより、配置面積を最小にすることができる。ここで、右に配置されるメモリセルの縦方向のピッチが本実施例のピッチであるＬｙ２より大きい場合（例えばＬｙ１）に、ＮＭＯＳトランジスタＴｎ１１とＴｎ１２の間隔に余裕をとることで、ＰＭＯＳトランジスタＴｐ１１の位置を図において左側にずらすことが可能となり、ＮＭＯＳトランジスタＴｎ１１、Ｔｎ１２およびＰＭＯＳトランジスタＴｐ１１は、ＰＭＯＳトランジスタＴｐ１１を真ん中の頂点とする２等辺三角形の各頂点に配置すれば、図の横方向の寸法を縮小することが可能である。また、ゲート配線４０６ｂの寄生容量を削減する目的で、ＰＭＯＳトランジスタＴｐ１１の位置を上側にずらして正三角形を崩す場合も、本発明の技術的範囲に属するものである。ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２２およびＰＭＯＳトランジスタＴｐ２１においても同様である。
図１２に、メインデコーダに４入力ＮＡＮＤ回路を採用した行選択デコーダの等価回路図を示す。
図２と異なる点は、メインデコーダＭＤＥＣを３入力ＮＡＮＤ回路から４入力ＮＡＮＤ回路に変更した点である。ローカルデコーダＬＤＥＣは同じである。
図１２において、Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＤＥＣＯＵＴｋとなる。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースはノードＮ４を介してＮＭＯＳトランジスタＴｎ４のドレインに接続され、ＮＭＯＳトランジスタＴｎ４のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートにはアドレス選択信号ＸＡｇ（ｇ＝０～１）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートにはアドレス選択信号ＸＢｈ（ｈ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートにはアドレス選択信号ＸＣｉ（ｉ＝０～３）が接続され、ＰＭＯＳトランジスタＴｐ４、ＮＭＯＳトランジスタＴｎ４のゲートにはアドレス選択信号ＸＤｊ（ｊ＝０～３）が接続される。
なお、図１に示したプリデコーダ３００に対応する回路は図示しないが、アドレス選択信号ＸＡｇはアドレス入力Ａ１により生成され、アドレス選択信号ＸＢｈはアドレス入力Ａ２～Ａ３により生成され、アドレス選択信号ＸＣｉはアドレス入力Ａ４～Ａ５により生成され、アドレス選択信号ＸＤｊはアドレス入力Ａ６～Ａ７により生成される。
図１３に、図１２の行選択デコーダの選択動作表を示す。
（実施例８）
図１４ａ、図１４ｂ、図１４ｃ、図１４ｄおよび図１４ｅに、第８の実施例を示す。本実施例は図１２のメインデコーダＭＤＥＣに示す等価回路を本発明に適用したメインデコーダの実施例であり、図１４ａは、本発明のメインデコーダのレイアウト（配置）の平面図、図１４ｂは、図１４ａにおけるカットラインＡ－Ａ’に沿った断面図、図１４ｃは、図１４ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１４ｄは、図１４ａにおけるカットラインＣ－Ｃ’に沿った断面図、図１４ｅは、図１４ａにおけるカットラインＤ－Ｄ’に沿った断面図を示す。
本実施例と他の実施例と大きく異なるところは、本実施例は、メインデコーダＭＤＥＣ（２０１ｋ）を構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４が縦に１列に配置（図の縦方向右側）され、同じくＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４が１列に配置（図の縦方向左側）されていることである。
行と列の定義は、９０度回転させれば同一であるが、ここでは、マトリックス状に配置されたメモリセルに合わせた行選択デコーダを構成する実施例であり、横方向を行、縦方向を列と定義する。
すなわち、図１４ａにおいて、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が配置され、４行目にＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４が配置される。
さらに、本実施例では、実施例５（図８）と同じく、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１４ａ、図１４ｂ、図１４ｃ、図１４ｄおよび図１４ｅにおいて、図８と同じ構造の箇所については、２００番台の同等の記号で示してある。
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ及び２０６ｈは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４に接続されるシリサイド層である。
２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｃをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｈを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｆを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇを接続するコンタクト、２１１ｅはゲート配線２０６ｈと第１メタル配線２１３ｉを接続するコンタクトである。
また、２１２ａ（図では上下に２個配置）は、下部拡散層２０２ｐを覆って接続するシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクトである。
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ４、下部拡散層２０２ｐ、上部拡散層２０７ｐ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｇが接続され、さらに、ＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｈが接続される。
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層２０２ｐとなり、シリサイド２０３及びコンタクト２１２ａ（図では上下２個配置）を介して第１メタル配線２１３ａに接続され、さらに、第１メタル配線２１３ａはコンタクト２１４ｅを介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線２１５ａは、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂは出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。さらに、ＰＭＯＳトランジスタＴｐ４のドレインである上部拡散層２０７ｐ４はシリサイド２０９ｐ４、コンタクト２１０ｐ４を介して第１メタル配線２１３ｂに接続される。
ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線２１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層２０７ｎ３はシリサイド２０９ｎ３、コンタクト２１０ｎ３を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線２１３ｄを介して接続される。ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＴｎ４のドレインと接続される。また、ＮＭＯＳトランジスタＴｎ４のソースとなる上部拡散層２０７ｎ４はシリサイド２０９ｎ４、コンタクト２１０ｎ４を介して第１メタル配線２１３ｃに接続され、２１３ｃはさらに、コンタクト２１４ｎ４を介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
第２メタル配線により供給されるアドレス選択信号ＸＡ０～ＸＡ１のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＡ０～ＸＡ１は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在しているアドレス選択信号ＸＡ０～ＸＡ１のいずれかひとつの交点に、コンタクト２１４ａを配置して、アドレス選択信号ＸＡｇ（ｇ＝０～１）をゲート配線２０６ａに接続する。図では、アドレス選択信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、アドレス選択信号ＸＡ０が入力される。
なお、アドレス選択信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
第２メタル配線により供給されるアドレス選択信号ＸＢ０が選択的に入力されるゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｈに接続され、アドレス選択信号ＸＢ１～ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｆに接続される。第１メタル配線２１３ｆは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＢ０～ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｈの交点のいずれかひとつにコンタクト２１４ｂを配置して、アドレス選択信号ＸＢｈ（ｈ＝０～３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、アドレス選択信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｈの交点にコンタクト２１４ｂを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、アドレス選択信号ＸＢ０が入力される。
アドレス選択信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｆとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＢ２～ＸＢ３は図面の都合上、省略してあるが、ＸＢ０、ＸＢ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
第２メタル配線により供給されるアドレス選択信号ＸＣ０～ＸＣ３のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＣ０～ＸＣ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｇとの交点のいずれかひとつにコンタクト２１４ｃを配置して、アドレス選択信号ＸＣｉ（ｉ＝０～３）をゲート配線２０６ｅに接続する。図では、アドレス選択信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｇの交点にコンタクト２１４ｃを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、アドレス選択信号ＸＣ０が入力される。
なお、アドレス選択信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｇの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＣ２～ＸＣ３は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
第２メタル配線により供給されるアドレス選択信号ＸＤ０～ＸＤ３のいずれかが入力されるゲート配線２０６ｈは、コンタクト２１１ｅを介して第１メタル配線２１３ｉに接続される。第１メタル配線２１３ｉは、行に沿って平行な方向（図の左側）へ延在する。アドレス選択信号ＸＤ０～ＸＤ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｉとの交点のいずれかひとつにコンタクト２１４ｄを配置して、アドレス選択信号ＸＤｊ（ｊ＝０～３）をゲート配線２０６ｈに接続する。図では、アドレス選択信号ＸＤ０の第２メタル配線２１５ｉと第１メタル配線２１３ｉの交点にコンタクト２１４ｄを設けてある。すなわち、本メインデコーダのＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲートには、アドレス選択信号ＸＤ０が入力される。
なお、アドレス選択信号ＸＤ１（第２メタル配線２１５ｊ）と第１メタル配線２１３ｉの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、アドレス選択信号ＸＤ２～ＸＤ３は図面の都合上、省略してあるが、ＸＤ０、ＸＤ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダにはアドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０、ＸＤ０が入力されており、図２により、出力はＷＬ０となる。
また、メインデコーダＭＤＥＣＣは図の枠で囲った領域となり、枠の縦方向の寸法Ｌｙ４は、縦４行に対して、デッドスペースである拡散間隔が２．０個となり、縮小される。
ここで、Ｌｙ４＝２Ｌｙ２となる。
本発明によれば、電源線、基準電源線およびアドレス選択信号線を第２メタル配線で行選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、メインデコーダの入力ゲートと前記第２メタル配線との接続を行うことで、任意のアドレス選択信号をメインデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、横方向の面積が縮小された行選択デコーダが実現できる。さらに、８個のＭＯＳトランジスタを４行２列に配置して、拡散間隔の箇所を削減することにより、縦方向を縮小することができ、さらに面積が削減される。
（実施例９）
図１５に、第９の実施例を示す。図１５は、実施例７（図１１）のローカルデコーダＬＤＥＣＣと、実施例８（図１４）のメインデコーダＭＤＥＣＣを、ピッチを合わせて配置し、行選択デコーダ２００Ｃを構成したものである。
メインデコーダＭＤＥＣＣの出力となる第１メタル配線は、２１３ｂ－１と２１３ｂ－２に分けて出力する。第１メタル配線２１３ｂ－１は、コンタクト４１１ａを介してローカルデコーダＬＤＥＣＣのＮＭＯＳトランジスタＴｎ１１のゲートに接続される。また、第１メタル配線２１３ｂ－２は、コンタクト４１１ｂを介してローカルデコーダＬＤＥＣＣのＮＭＯＳトランジスタＴｎ２１のゲートに接続される。実施例７（図１１）では、ＮＭＯＳトランジスタＴｎ１１とＴｎ２１のゲートは第１メタル配線４１３ａで接続されていたが、本実施例では、４１３ａの配線を省略でき、図１５における第２の選択信号の反転信号であるＦ０Ｂの第２メタル配線の下で接続可能となり、その分、横方向の寸法を削減できる。
メインデコーダＭＤＥＣＣには、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０が入力されており、第１メタル配線２１３ｂ－１、２１３ｂ－２により、出力ＤＥＣＯＵＴ０が出力される。ローカルデコーダＬＤＥＣＣを構成する２０２Ｃ－１は行選択信号ＷＬ０が出力され、２０２Ｃ－２は行選択信号ＷＬ１を出力する。
ローカルデコーダＬＤＥＣＣの縦方向ピッチは２Ｌｙ２であり、ここでは、メインデコーダＭＤＥＣＣのピッチＬｙ３＝２Ｌｙ２となる。
図示しないが、この行選択デコーダ２００Ｃが縦に複数個配列され、電源線Ｖｃｃ，基準電源線Ｖｓｓ、第２の選択信号線Ｆ０およびその反転信号線Ｆ０Ｂ、アドレス選択信号線ＸＡｈ（ｈ＝０～１）、ＸＢｉ（ｉ＝０～３）、ＸＣｊ（ｊ＝０～３）が、第２メタル配線により、行と垂直方向に共通に配置されていることにより、配線の無駄な領域がなく、縮小された行選択デコーダが提供される。
本発明によれば、電源線、基準電源線、およびアドレス選択信号線を第２メタル配線を用いて、メインデコーダとローカルデコーダにより構成する行選択デコーダが配置される行方向と垂直な方向に共通に延在配置させ、任意の選択アドレス信号をメインデコーダの入力に供給することにより、行選択信号を、ＳＲＡＭセルに合わせた２行毎のピッチにて出力できる、縮小された行選択デコーダが提供できる。
（実施例１０）
図１６には、第１０の実施例を示す。実施例９の行選択デコーダ２００Ｃと、２行３列配置のＳＲＡＭを接続した実施例である。
行選択デコーダはメインデコーダＭＤＥＣＣとローカルデコーダＬＤＥＣＣにより構成されている。行選択デコーダとＳＲＡＭセルを接続する領域ＢＬＣ（Ｂｌｏｃｋ　Ｃｏｎｎｅｃｔｉｏｎ）およびＳＲＡＭセルアレイが配置される。ここで、ＳＲＡＭセルは、図面の都合上、２行１列に配置され、上から、Ｍ（０，０）、Ｍ（１，０）とする。
領域ＢＬＣでは、ローカルデコーダの出力である第１メタル配線４１３ｆが、コンタクト４１４ｆを介して第２メタル配線４１５ｆに接続され、さらに、コンタクト４１６ｆを介して第３メタル配線１７ａに接続される。第３メタル配１７ａは、ＳＲＡＭセルＭ（０，０）の行選択線ＷＬ０となる。また、ローカルデコーダの出力である第１メタル配線４１３ｊが、コンタクト４１４ｊを介して第２メタル配線４１５ｊに接続され、さらに、コンタクト４１６ｊを介して第３メタル配線１７ｂに接続される。第３メタル配１７ｂは、ＳＲＡＭセルＭ（１，０）の行選択線ＷＬ１となる。
ＳＲＡＭセルの縦方向のピッチは、Ｌｙ１であり、ローカルデコーダＬＤＥＣＣのユニット２０２ＣのピッチはＳＲＡＭに合わせてＬｙ１となり、メインデコーダＭＤＥＣＣの縦方向ピッチは２Ｌｙ１となる。
実施例では、メインデコーダＭＤＥＣＣには、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０、ＸＤ０が入力されている。実際には、このデコーダが複数個、縦に配置されており、図１の回路に従えば、メインデコーダＭＤＥＣＣが１２８個、ローカルデコーダユニット２０２が２５６個配置され、アドレス信号により指定された任意のＳＲＡＭセルが選択される。
本発明によれば、２行３列配置のＳＲＡＭ等のメモリに最適な、ＳＧＴトランジスタ２行ピッチの行選択デコーダが実現でき、さらに、横方向にも縮小された行選択デコーダが提供できる。
（実施例１１）
図１７に、第１１の実施例を示す。
メインデコーダＭＤＥＣとローカルデコーダＬＤＥＣとメモリアレイの配置構成を示す。
メモリセルを複数のメモリアレイ１００－０、１００－１、１００－２、・・・。に分割し、1つのメインデコーダＭＤＥＣに対して、複数の第２の選択線とその反転信号Ｆ０／Ｆ０Ｂ，Ｆ１／Ｆ１Ｂ、Ｂ２／Ｆ２Ｂ、・・・、および複数のローカルデコーダのセットＬＤＥＣ０、ＬＤＥＣ１、ＬＤＥＣ２、・・・、を設けて、複数のメモリブロックＭＥＭＢＬ０、ＭＥＭＢＬ１、ＭＥＭＢＬ２、・・・、を構成する。ＤＥＣＯＵＴｋの配線は、各メモリブロックの上を交差して配線されるので、第３メタル配線あるいは第４メタル配線等の、上層のメタル配線を用いれば、配線が容易である。
本実施例では、メインデコーダＭＤＥＣの出力の後にインバータＩＮＶ１とＩＮＶ２を設けてバッファの役割をさせている。ひとつのメインデコーダに複数のローカルデコーダが接続されるので、負荷容量（寄生容量）が大きくなるためであるが、特に高速動作が必要ない場合には、面積縮小のために削除してもかまわない。
また、本実施例では、複数のローカルデコーダＬＤＥＣ０，ＬＤＥＣ１、ＫＤＥＣ２、・・・、を横方向に配置しているが、縦方向に配置しても同等である。
すなわち、図１の全体回路では、ローカルデコーダに配分するアドレスは、プリデコーダ３５０に供給されるＡ０とし、第２の選択信号として、Ｆ０およびその反転信号Ｆ０Ｂとしたが、例えば、Ａ０，Ａ１を割り付ければ、第２の選択信号として、Ｆ０／Ｆ０Ｂ、Ｆ１／Ｆ１Ｂ、Ｆ２／Ｆ２Ｂ、Ｆ３／Ｆ３Ｂの４つの選択信号がローカルデコーダに割り付けられ、メインデコーダ１個にローカルデコーダが４つという構成になる。
このような構成を用いれば、複数のメモリブロックに対応して、1つのメインデコーダとなり、メインデコーダの数を削減でき、さらにデコーダの面積を縮小できる。このような構成を用いれば、複数のメモリブロックに対応して、1つのメインデコーダとなり、メインデコーダの数を削減でき、さらにデコーダの面積を縮小できる。
（実施例１２）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１８に、図４の実施例をバルクＣＭＯＳプロセスにて配置した第１２の実施例を示す。
図１８ａは、本発明のローカルデコーダのレイアウト（配置）の平面図、図１８ｂは、図１８ａにおけるカットラインＡ－Ａ’に沿った断面図、図１８ｃは、図１８ａにおけるカットラインＢ－Ｂ’に沿った断面図、図１８ｄは、図１８ａにおけるカットラインＣ－Ｃ’に沿った断面図を示す。
図１８ａ、図１８ｂ、図１８ｃ、図１８ｄにおいて、図４ａ、図４ｂ、図４ｅ、図４ｇと同じ構造の箇所については、同じ３００番台の同等の記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図４のＢＯＸプロセスと図１８のバルクＣＭＯＳプロセスでは、図１８ａの平面図では違いがない。図１８ｂ、図１８ｃ、図１８ｄの断面図において、異なる点がある。図１８ｂにおいて、３５０は、ｐ型シリコン基板である。３６０は、素子分離（アイソレーション）用の絶縁体である。また、３７０は、リーク防止の分離層となるｎ－領域である。このｐ型シリコン基板３５０、素子分離用の絶縁体３６０、リーク防止分離層３７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１～１１までをバルクＣＭＯＳプロセスで実現できる。
なお、本実施例は、図１に示したマスクＲＯＭ以外にも、１行ピッチで配置される微細なメモリに適用できる。例えば、ビット線とトランジスタのドレインとの間に抵抗素子を介して、抵抗値を変化させることによりデータ“０”、データ“１”を記憶する、いわゆる（１トランジスタ＋１抵抗）／セル型の抵抗変化型不揮発性メモリ、あるいは、（１トランジスタ＋１キャパシタ）／セルのＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）等のデコーダとしても最適である。ここで、抵抗変化型メモリとは、ＭＲＡＭ（Ｍａｇｎｔｏｒｅｓｉｓｔａｎｃｅ　ＲＡＭ：磁気抵抗変化メモリ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ　ＲＡＭ：抵抗変化型メモリ）およびＰＲＡＭ（Ｐｈａｓｅ　Ｃｈａｎｇｅ　ＲＡＭ：相変化メモリ）を含む。
以上、実施例１から実施例１２まで説明したが、本実施例では、デコーダの面積を最小にするために、デコーダを構成するトランジスタの数は、最小限の構成にしてある。ＮＡＮＤデコーダの動作速度を速めたい、あるいはインバータの駆動能力（電流量）を増加させる等の目的により、複数のトランジスタを並列に配置するあるいはバッファ用のインバータを追加する等の変更は単なる設計的事項として本発明の技術的範囲に属するものである。また、デコーダをリセットするリセットトランジスタを設ける、あるいは、スタンドバイ（電流カット）機能を付加することも、単なる設計事項として本発明の技術的範囲に属するものである。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ　Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルのピッチに合わせて、ＳＧＴの特徴であるところの、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小し、さらに、デコーダに入力される電源線、基準電源線および複数のアドレス選択信号線の配線方法を工夫することにより、配線領域を含めて面積が縮小されたデコーダを提供するものであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、Ｔｐ１１、Ｔｐ２１：ＰチャネルＭＯＳトランジスタ
Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４、Ｔｎ１１、Ｔｎ１２，Ｔｎ２１、Ｔｎ２２：ＮチャネルＭＯＳトランジスタ
１０１，２０１、３０１、４０１：埋め込み酸化膜層
１０２ｐ、１０２ｐａ、１０２ｎａ、１０２ｎｂ、２０２ｐ、２０２ｐａ、２０２ｎａ、２０２ｎｂ、：３０２ｐａ、３０２ｐｂ、３０２ｎａ、３０２ｎｂ、４０２ｐａ、４０２ｐｂ、４０２ｎａ、４０２ｎｂ：平面状シリコン層
１０３、２０３、３０３、４０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４、３０４ｐ１１、３０４ｐ１２、３０４ｐ２１、３０４ｐ２２、４０４ｐ１１、４０４ｐ１２、４０４ｐ２１、４０４ｐ２２：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、３０４ｎ１１、３０４ｎ２１、４０４ｎ１１、４０４ｎ２１：ｎ型シリコン柱
１０５、２０５、３０５、４０５：ゲート絶縁膜
１０６、２０６、３０６、４０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ、３０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、３０６ｅ、３０６ｆ、３０６ｇ、４０６ａ、４０６ｂ、４０６ｃ、４０６ｄ、４０６ｅ、４０６ｆ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、３０７ｐ１１、３０７ｐ２１、４０７ｐ１１、４０７ｐ２１：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４、３０７ｎ１１、３０７ｎ１２、３０７ｎ２１、３０７ｎ２２、４０７ｎ１１、４０７ｎ１２、４０７ｎ２１、４０７ｎ２２：ｎ＋拡散層
１０８、２０８、３０８、４０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４、３０９ｐ１１、３０９ｐ２１．３０９ｎ１１、３０９ｎ１２、３０９ｎ２１、３０９ｎ２２、４０９ｐ１１、４０９ｐ２１．４０９ｎ１１、４０９ｎ１２、４０９ｎ２１、４０９ｎ２２、：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４、３１０ｐ１１、３１０ｐ２１、３１０ｎ１１、３１０ｎ１２、３１０ｎ２１、３１０ｎ２２、４１０ｐ１１、４１０ｐ２１、４１０ｎ１１、４１０ｎ１２、４１０ｎ２１、４１０ｎ２２：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、３１１ａ、３１１ｂ、３１１ｃ、３１１ｄ、４１１ａ、４１１ｂ、４１１ｃ、４１１ｄ：コンタクト
１１２ａ、１１２ｂ、２１２ａ、３１２ａ、３１２ｂ、３１２ｃ、３１２ｄ、４１２ａ、４１２ｂ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ、１１３ｇ、２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、３１３ａ、３１３ｂ、３１３ｃ、３１３ｄ、３１３ｅ、３１３ｆ、３１３ｇ、３１３ｈ、３１３ｉ、３１３ｊ、３１３ｋ、４１３ａ、４１３ｂ、４１３ｃ、４１３ｄ、４１３ｅ、４１３ｆ、４１３ｇ、４１３ｈ、４１３ｉ、４１３ｊ、４１３ｋ：第１メタル配線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ、２１４ｅ、３１４ａ、３１４ｂ、３１４ｃ、３１４ｄ、３１４ｅ、３１４ｆ、４１４ａ、４１４ｂ、４１４ｃ、４１４ｆ、４１４ｊ１１４ｐ、１１４ｎ、２１４ｐ、２１４ｎ、３１４ｐ、３１４ｎ、４１４ｐ、４１４ｎ１：コンタクト
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ、１１５ｍ、１１５ｎ、１１５ｐ、１１５ｑ、１１５ｒ、１１５ｓ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊ、３１５ａ、３１５ｂ、３１５ｃ、４１５ａ、４１５ｂ、４１５ｃ、４１５ｆ、４１５ｊ：第２メタル配線
４１６ｆ、４１６ｊ：コンタクト
１７ａ、１７ｂ：第３メタル配線
３５０シリコン基板
３６０：素子分離用絶縁体
３７０：リーク防止分離層

Claims (18)

  1. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、
    第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
    前記各ローカルデコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタのソースとなる上部拡散層には、コンタクトを介して前記第２の選択信号が接続され、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースは基準電源に接続され、
    前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給されることを特徴とする半導体装置。
  2. 前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置されることを特徴とする請求項１の半導体装置。
  3. 前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置されることを特徴する請求項１の半導体装置。
  4. 前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在することを特徴とする請求項１～請求項３のいずれか一項に記載の半導体装置。
  5. 　ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、
    第１の選択信号と、第２の選択信号を受けて選択動作を行う、複数のローカルデコーダを備えており、
    前記各ローカルデコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタのソースとなる下部拡散層には、シリサイド層を介して前記第２の選択信号が接続され、前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースは基準電源に接続され、
    前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給されることを特徴とする半導体装置。
  6. 前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置されることを特徴とする請求項５に記載の半導体装置。
  7. 前記ローカルデコーダを構成する、前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、各々、三角形の各頂点に配置されることを特徴する請求項５に記載の半導体装置。
  8. 前記複数のローカルデコーダは列方向に沿って配置されており、前記第２の選択信号を供給する信号線、前記第２の選択信号の反転信号を供給する信号線及び前記基準電源を供給する基準電源線は、前記列方向に沿って延在することを特徴とする請求項５～請求項７のいずれか一項に記載の半導体装置。
  9. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
    前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
    により構成され、
    前記各ローカルデコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド層を介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮｃｈチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタのソースとなる上部拡散層には、コンタクトを介して前記第２の選択信号が供給され、
    前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースには基準電源が供給され、
    前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給されることを特徴とする半導体装置。
  10. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタと
    ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項９に記載の半導体装置。
  11. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタと
    ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項９に記載の半導体装置。
  12. 前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
    前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１０あるいは請求項１１に記載の半導体装置。
  13. ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、複数のアドレス選択信号が入力される複数のメインデコーダと
    前記各メインデコーダの出力である第１の選択信号と、第２の選択信号を受けて、選択動作を行う複数のローカルデコーダと
    により構成され、
    前記各ローカルデコーダは、少なくとも、
    第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタで構成され、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートは互いに接続されており、
    前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記第１のＰチャネルＭＯＳトランジスタ、前記第１のＮチャネルＭＯＳトランジスタおよび前記第２のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記第１のＰチャネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳトランジスタのゲートには前記第１の選択信号が供給され、
    前記第１のＰチャネルＭＯＳトランジスタのソースとなる下部拡散層には、シリサイド層を介して前記第２の選択信号が供給され、
    前記第１のＮチャネルＭＯＳトランジスタと前記第２のＮチャネルＭＯＳトランジスタのソースには基準電源が供給され、
    前記第２のＮチャネルＭＯＳトランジスタのゲートには、前記第２の選択信号の反転信号が供給されることを特徴とする半導体装置。
  14. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタと
    ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給するアドレス選択信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２のアドレス選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項９に記載の半導体装置。
  15. 前記各メインデコーダは、少なくとも、
    ｎ個のＰチャネルＭＯＳトランジスタと
    ｎ個のＮチャネルＭＯＳトランジスタと
    で構成され、
    前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
    ｋ番目（ｋ＝１～ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
    前記ｓ番目（ｓ＝１～ｎ－１）のＮチャネルＭＯＳトランジスタのソースと前記ｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
    前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、前記ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
    前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々前記アドレス選択信号を供給する信号線に接続され、
    前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号を供給する第２の選択信号線、および前記第２の選択信号の反転信号を供給する反転信号線は、同一方向に延在することを特徴とする請求項１３に記載の半導体装置。
  16. 前記複数のメインデコーダ、前記複数のローカルデコーダは列方向に配置され、前記電源線、前記基準電源線、前記アドレス選択信号線、前記第２の選択信号線および前記第２の選択信号の反転信号線は、前記列方向に延在する第２のメタル配線により供給され、
    前記ｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１４あるいは請求項１５に記載の半導体装置。
  17. 前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
    前記複数のメモリセルは、
    ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、行列状に基板上に配列することによりメモリアレイを構成する不揮発性半導体記憶装置であって、
    前記各トランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の下部に配置されるソース領域と、
    前記シリコン柱の上部に配置されるドレイン領域を備え、
    前記行列状に配置されたそれぞれのトランジスタは、
    行方向に１行毎に配置された複数の前記トランジスタのゲートが行選択線に共通接続され、
    列方向に配置された複数の前記トランジスタのドレインが記憶手段を介してビット線に共通接続され、
    行列を構成する前記複数のトランジスタのソース領域がシリコン柱より基板側に配置されたシリサイド層を介してソース線に共通接続されており、
    前記複数のトランジスタのドレイン領域をビット線に接続する前記抵抗手段は低抵抗状態あるいは高抵抗状態に設定することで、データの記憶を行うメモリセルであり、
    前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、１行に配置され、その出力が前記行列状に配置されたメモリの前記行選択線に供給されることを特徴とする請求項９～請求項１６のいずれか一項に記載の半導体装置。
  18. 前記半導体装置は、さらに、行列状に配置された複数のメモリセルを有し、
    前記複数のメモリセルは、
    ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
    少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に２行３列に配置されたスタティック型メモリセルが行列状に複数配置され、
    前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタは、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部又は下部に配置されるソース領域と、
    前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    列方向に延在したビット線、反転ビット線および行方向に延在した行選択線を有し、
    前記各ローカルデコーダを構成する前記第１のＰチャネルＭＯＳトランジスタ、第１のＮチャネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳトランジスタは、２行に配置され、その出力が前記行列状に配置されたスタティック型メモリセルの前記行選択線に供給されることを特徴とする請求項９～請求項１６のいずれか一項に記載の半導体装置。
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