JP2010080718A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFET108と、MISFETのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子113で構成されている。MISFET108が揮発性メモリ素子、抵抗変化素子113が不揮発性メモリ素子として機能し、電源OFF前にはMISFET108に記憶されている情報を抵抗変化素子113に複製し、電源ON時には抵抗変化素子に記憶されている情報をMISFET108に転送して、MISFET108をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。
【選択図】 図5
Description
抵抗変化素子の抵抗状態として記憶されている不揮発性のデータをMISFETのチャンネルボディの多数キャリアの蓄積状態としてMISFETに転送し、メモリセルを揮発性記憶装置として動作させる動作モードである。
MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されている揮発性のデータを抵抗変化素子の抵抗状態として抵抗変化素子に転送して保存する動作を行う動作モードである。
メモリセルのワード線とビット線に夫々所定の電圧を印加して、抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する動作モードである。
抵抗変化素子が高抵抗状態にあるメモリセルに対し、選択的に所定の電圧を当該選択されたメモリセルのワード線とビット線に夫々印加して、高抵抗状態にある抵抗変化素子の状態を低抵抗状態に遷移させる動作モードである。
(1)電源がOFFの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく。
(2)電源をONにすると、第1セット動作モードにより、抵抗変化素子の抵抗状態として記憶されているデータをMISFETのチャンネルボディの多数キャリアの蓄積状態に複製する。
(3)抵抗変化素子の抵抗状態からMISFETのチャンネルボディの多数キャリアの蓄積状態にデータを複製した後、第2セット動作モードにより、全ての抵抗変化素子を低抵抗状態にする。
(4)MISFETのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用する。
(5)電源をOFFにする前に、リセット動作モードにより、各メモリセル内のMISFETの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる。
図5は、本発明の第1実施形態に係る半導体記憶装置のメモリセル100の断面構造を示す。シリコン基板101上に絶縁膜(酸化シリコン膜)102を形成し、絶縁膜102によって半導体基板101と電気的に分離された半導体層(SOI基板)内にMISFET108のn型のソース領域103、n型のドレイン領域104、p型のチャンネルボディ領域105が形成されている。チャンネルボディ領域105の上方には第2の絶縁膜106を介してゲート電極107が形成されている。MISFET108の上層には層間絶縁膜109が形成され、ドレイン領域104上面へ層間絶縁膜109に接続穴が穿たれ、接続穴はコンタクトプラグ110で充填されている。コンタクトプラグ110はシリコンプロセスで一般的に用いられている、Ti/TiNのバリアメタルとWの組み合わせで形成されている。コンタクトプラグ110は、上方の抵抗変化材料層111を介して金属配線112と接続している。抵抗変化材料111は、電圧印加により抵抗が変化する材料で例えば、Co、Ni、またはTi等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。当該薄膜の上下を挟むコンタクトプラグ110と金属配線112上部と下部の電極とする二端子構造で一つの抵抗変化素子113が形成されている。MISFET108のチャンネルボディ領域105はドレイン領域104、ソース領域106、及び紙面と垂直方向に存在する素子分離領域(図示せず)によって電気的に絶縁されている。このMISFET108と抵抗変化素子113で一つのメモリセル100を構成する。図6にこの構造の等価回路を示す。ドレイン領域104と抵抗変化素子を介して接続している金属配線112はビット線(BL)に接続し、ゲート電極105はワード線(WL)と接続し、ソース領域103は固定電位に接続している。
上述の動作方法に基づいて本発明の半導体記憶装置を動作させることにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。以下にそのシステム構成を示す。
本発明の第3実施形態に係る半導体記憶装置(メモリセルアレイ)の構成を図19に、その断面構造を図20に示す。図20(a)、図20(b)は夫々、図19のA−A’、B−B’における断面図を示す。図19及び図20の等価回路を図21に示す。第3実施形態では、第1実施形態と異なり、半導体基板から電気的に分離されているチャンネルボディを持つMISFETは、チャンネルボディ領域が絶縁膜で覆われた縦型トランジスタにより実現されている。
以下、本発明の別実施形態について説明する。
101:半導体基板
102:絶縁膜
103:ソース領域
104:ドレイン領域
105:チャンネルボディ領域
106:第2の絶縁膜(ゲート絶縁膜)
107、107a:ゲート電極(ワード線)
108:MISFET
109:層間絶縁膜部
110:コンタクトプラグ
111:抵抗変化材料層
112:金属配線(ビット線)
113:抵抗変化素子
114:金属配線(ソース線)
115:素子分離領域
116:第2のコンタクトプラグ
201:メモリセルアレイ
202:ワードデコーダ
203:センスアンプ
204:カラムデコーダ
205:インターフェース制御回路
301:半導体基板
302:n型層(ソース領域)
303:p型層(チャンネルボディ領域)
304:n型層(ドレイン領域)
305:ゲート絶縁膜
306:ゲート電極(ワード線)
307:コンタクトプラグ
308:抵抗変化材料層
309:金属配線(ビット線)
310:層間絶縁膜
Claims (11)
- 一つのメモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFETと前記MISFETのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、
前記MISFETは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、
前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、
一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有することを特徴とする半導体記憶装置。 - 前記MISFETは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第2の絶縁膜を介してゲート電極が形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記MISFETは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記MISFETのゲート電極同士を行方向に延伸する共通のワード線に接続し、
同一列に配置される前記MISFETのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、
前記MISFETのソース領域は接地又は固定電位に接続されていることを特徴とする請求項1〜3の何れか一項に記載の半導体記憶装置。 - 前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として前記MISFETに転送し、前記メモリセルを揮発性記憶装置として動作させるセット動作モードと、
前記MISFETのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行うリセット動作モードを有することを特徴とする請求項4に記載の半導体記憶装置。 - 前記セット動作モードは、前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記MISFETのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記MISFETのチャンネルボディの多数キャリアの蓄積状態として複製する第1セット動作モードと、
前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第2セット動作モードと、を有することを特徴とする請求項5に記載の半導体記憶装置。 - 前記第1セット動作モード時において、前記抵抗変化素子の抵抗状態を遷移させないことを特徴とする請求項6に記載の半導体記憶装置の動作方法。
- 前記第2セット動作モード時において、前記メモリセル内の前記MISFET及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記MISFETのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを特徴とする請求項6に記載の半導体記憶装置の動作方法。
- 前記リセット動作モード時において、前記メモリセル内の前記MISFETの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを特徴とする請求項6に記載の半導体記憶装置の動作方法。
- マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを特徴とする請求項4〜9の何れか一項に記載の半導体記憶装置。
- マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用い、
前記不揮発性メモリ領域に、前記セット動作モード時及び前記リセット動作モード時の動作条件を記憶しておき、前記セット動作モード時又は前記リセット動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記MISFETと前記抵抗変化素子の状態を変化させることを特徴とする請求項5〜9の何れか一項に記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008248180A JP4751432B2 (ja) | 2008-09-26 | 2008-09-26 | 半導体記憶装置 |
US12/563,349 US8036017B2 (en) | 2008-09-26 | 2009-09-21 | Semiconductor memory device |
CN2009101785338A CN101685828B (zh) | 2008-09-26 | 2009-09-27 | 半导体存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008248180A JP4751432B2 (ja) | 2008-09-26 | 2008-09-26 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010080718A true JP2010080718A (ja) | 2010-04-08 |
JP4751432B2 JP4751432B2 (ja) | 2011-08-17 |
Family
ID=42048880
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008248180A Expired - Fee Related JP4751432B2 (ja) | 2008-09-26 | 2008-09-26 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8036017B2 (ja) |
JP (1) | JP4751432B2 (ja) |
CN (1) | CN101685828B (ja) |
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US20100080038A1 (en) | 2010-04-01 |
US8036017B2 (en) | 2011-10-11 |
CN101685828A (zh) | 2010-03-31 |
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JP4751432B2 (ja) | 2011-08-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101117 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |