CN101685828B - 半导体存储装置 - Google Patents

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Abstract

本发明涉及半导体存储装置。提供了一种廉价的高性能非易失性存储器，其能够无限次随机写入和读出。单位存储单元由MISFET(108)和电阻变化元件(113)构成，所述MISFET(108)具有与半导体衬底电隔离的沟道体，所述电阻变化元件具有一端与MISFET的漏极相连的二端子结构。MISFET(108)起易失性存储元件的作用，而电阻变化元件(113)起非易失性存储元件的作用，从而在电源关断之前MISFET(108)中所储存的信息被复制到电阻变化元件(113)，并且在电源接通时电阻变化元件中所储存的信息被传送到MISFET(108)，因而，MISFET(108)被用作能够随机写入和读出的易失性存储器。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置。
背景技术
目前，半导体存储装置是电子设备中不可或缺的关键装置。半导体存储装置主要分为以SRAM和DRAM为代表的易失性存储器以及以闪速存储器为代表的非易失性存储器。SRAM和DRAM中的储存数据能够高速随机读出和写入，因而，它们是能够非常容易操纵的存储器，但是它们又是在没有电源的情况下不能保持数据的易失性存储器。
作为易失性存储器，SRAM在操作速度和数据保持方面较之于DRAM具有更优性能，但是该装置所占的面积较大且成本较高，因此，成本较低的DRAM占据了绝大部分市场。在DRAM中，每一个存储单元都由一个晶体管和一个电容器构成，并且存储器的集成度随着工艺尺寸的缩小而提高。然而，近年来，微型化的限制被指出主要是由于电容器的尺寸难以缩小，并且在这样的情况下，像在下面列举的文献1至4中那样，对其中在晶体管的沟道体中积蓄多数载流子从而保持存储的单晶体管型DRAM进行了研究。
文献1：日本未审专利申请公开号2003-31693
文献2：日本未审专利申请公开号2005-79314
文献3：美国专利号7085156
文献4：美国专利号7085153
图1A至1C是示出了上述文献1至4中所说明的单晶体管型DRAM的装置结构的示意性截面图。在半导体衬底101上形成有绝缘膜102，并且在借助于绝缘膜102而与半导体衬底101电隔离的半导体层中，即是说，在所谓的SOI(绝缘体上硅)衬底中，形成有MISFET的n型源极区域103、n型漏极区域104和p型沟道体区域105。在沟道体区域105上方形成有栅极电极107，并且在沟道体区域105与栅极电极107之间夹有第二绝缘膜106。数据在下述两个状态下被储存：状态“1”，其中在沟道体区域105中过剩地积蓄多数载流子(空穴)；以及状态“0”，其中没有过剩积蓄。
此时，通过使MISFET工作在五极管区域而对状态“1”进行编程使得来自漏极区域104的大电流流动并在漏极区域104附近引起碰撞电离(图1A)。通过该碰撞电离而产生并且作为过剩地积蓄的多数载流子的空穴被保持在沟道体区域105中。同时，通过在漏极区域104与沟道体区域105之间正向施加电压而对状态“0”进行编程使得过剩空穴自沟道体区域105释放(图1B)。这两个状态“1”和“0”之间的差异能够作为MISFET的阈值电压的差异被检测出。即是说，低阈值电压表示多数载流子过剩积蓄的状态，而高阈值电压表示没有过剩积蓄的状态。当两个阈值电压中间的电压被施加到栅极电极时，在多数载流子过剩积蓄的状态下流过大电流，而在没有过剩积蓄的状态下则没有电流流过，因而能够区分这两个状态(图1C)。图2示出了在于“1”和“0”每一个状态下施加预定漏极电压(0.2)的情况下漏电流对栅极电压的依从关系。
同时，目前市场上可利用的大多数非易失性存储器都是归为闪速存储器一类的装置。
闪速存储器是即使在电源关断时也能保持存储的非易失性存储器，但是在写入和读出方法以及写入速率和写入次数方面存在限制，因而，与DRAM和SRAM相比，闪速存储器并不易于使用。
因此，通常在传统电子设备中，非易失性存储器中所储存的数据在该设备开启时就被转移到易失性存储器中，从而该易失性存储器被用作工作存储器，并且易失性存储器中的数据在关闭设备时再次被储存在非易失性存储器中。
通过综合上述易失性存储器和非易失性存储器的优点，将会得到一种能够无限制随机写入和读出的非易失性存储器，即所谓的理想型存储器。因此，已尝试了这一实施。例如，作为能够替代闪速存储器的非易失性存储器，对MRAM、FeRAM、PCRAM、RRAM等进行了研究。这些目前都处于开发阶段，并且它们由于能够随机写入数据而较之于闪速存储器具有更优性能。
理论上，能够随机写入和随机读出的非易失性存储器可以由FeRAM、PCRAM、RRAM和MRAM来实现，但是它们的写入性能比传统DRAM要低劣。在PCRAM和RRAM中，能够写入的次数逐年增长，但是写入次数并非是无限次而是至多约为109次，因而，对于确保作为有可能一直写入的RAM具有足够的可靠性仍存在担忧。
在PCRAM和RRAM中，电阻值通过施加电压而变化的电阻变化元件被用作用于储存信息的存储单元。电阻变化元件通过对施加在两个端子之间的电压以及流过的电流进行控制而具有两个或多个状态。例如，在使用硫属化物的PCRAM中，通过控制施加电压和施加时间，电阻变化元件可以在晶态的低阻状态和非晶态的高阻状态之间切换。另外，在使用金属氧化物的RRAM中，通过切换施加电压的正负或控制施加电压和负载电阻来改变氧或金属的缺失的量，能够将电阻变化元件控制在低阻状态和高阻状态之间。
图3A和3B示出了使用金属氧化物(例如，氧化钴或氧化铜)的电阻变化元件的示例性特性，其中，通过切换所连接的负载电阻以及控制所施加的电压，能够将电阻变化元件控制在低阻状态和高阻状态这两个状态之间。图3A示出了电压电流特性，图3B示出了等效电路。在图3A中，V1和I1分别是使高阻状态不稳定的阈值电压和电流，V2和I2分别是使低阻状态不稳定的阈值电压和电流。当将负载电阻R连接到处于高阻状态的电阻变化元件并施加电压Va时，施加到电阻变化元件上的电压V可以用Va-RI(I为流过该元件的电流)表示，因此，电阻变化元件沿着负载电阻曲线V＝Va-RI而转变为特定低阻状态A。相比之下，当将负载电阻r连接到处于低阻状态的电阻变化元件并施加电压Vb时，电阻变化元件沿着负载电阻曲线V＝Vb-rI而转变为高阻状态B。
图4A示出了在其中通过切换电压的正负来控制电阻变化元件的情况下的电压电流特性，图4B示出了等效电路。例如，在电阻变化元件与当施加的电压在正负之间切换时具有不同的阻值从而使得当施加正电压时电阻为R且当施加负电压时电阻为r的整流元件相连的情况下，高阻状态通过施加正电压Va而转变为低阻状态C，并且低阻状态通过施加负电压Vb’而转变为高阻状态D，因而，能够实现所谓的双极性切换。例如，当作为金属氧化物而使用钴、镍或铜的氧化物并且一个电极使用氮化钛而其他电极使用钽时，在金属氧化物与钽电极之间提供了肖特基型整流特性，因而，可以形成能够执行双极性切换操作的电阻变化元件。
在日本未审专利申请2007-188603中详细地公开了RRAM中的电阻变化元件的特性和控制方法。
RRAM具有如下优点：通过施加电压写入数据，因此，电流量极小，因而功耗低；较为简单的结构使得单元面积较小，因而能增大密度(降低成本)；以及读出时间与DRAM一样短。然而，尽管可能的写入次数已经逐年增长，但仍至多约为109，因而，没有RRAM能用作有可能一直写入的DRAM。
尽管可能的写入次数在FeRAM中较之于在PCRAM或RRAM中多，但是对于FeRAM而言，由于破坏性读出而仍然难以替代DRAM。尽管MRAM理论上具有无限的写入次数，但是在使得单元尺寸的缩小成为可能的自旋注入型MRAM中电流直接流过隧道膜，因此，不能完全避免写入劣化。另外，对于PCRAM而言，由于写入速率低而难以替代易失性存储器。
因此，对用于将易失性存储单元和非易失性存储单元组合以形成单个存储单元的技术进行了研讨。
例如，下列文献5和6公开了其中将非易失性存储单元和SRAM单元组合成一个存储单元的结构。在这些结构中，储存在存储单元内的非易失性存储器部分中的数据在开启时被传送到SRAM单元，并且存储单元在该传送之后用作SRAM。
文献5：高田雅史及其他五人，“Nonvolatile SRAM based on PhaseChange”，IEEE Non-Volatile Semiconductor Memory Workshop，2006年，p.95
文献6：Wei Wang及其他七人，“Nonvolatile SRAM cell”，TechnicalDesign of International Electron Device Meeting(IEDM)，2006年，p.785
文献5说明了其中PCRAM单元和SRAM单元被组合以形成一个单位存储单元的结构，文献6说明了其中RRAM单元和SRAM单元被组合以形成一个单位存储单元的结构，并且这些结构既具有能够随机写入和读出的功能又具有在电源关断时能够保持存储的非易失性存储器的功能。然而，这些结构都是基于SRAM电路的结构，因此，存储器的尺寸大且成本高，因而对于这些结构而言，难以替代多用途DRAM或混合在系统LSI中的DRAM。
同时，传统的标准DRAM由控制晶体管和电容器串联连接的1T1C型单位存储单元构成。理论上，难以将当在电容器中积蓄电荷时用于保持信息的电路结构和像在PCRAM和RRAM中那样通过电阻值的变化来保持信息的电路结构组合在一起。这是因为，在电阻变化元件和电容器串联连接的情况下，当电容器中电荷积蓄到一定量时，电阻变化元件两端之间的电位差为0，并且没有电流流过。另外，在PCRAM和RRAM中，仅积蓄在DRAM单元内的电容器中的电荷量太小以致不能改变用于写入的电阻值。在电阻变化元件和电容器并联连接的情况下，积蓄在电容器中的电荷经过电阻变化元件流出，因此，信息不能得以保持。尽管有必要给单位存储单元增加另一晶体管，但是这会使电路面积增大，从而导致成本增加。
另一方面，由于所储存的信息表现为阈值电压之差，即晶体管之间的沟道电阻之差，所以可以将SOI-DRAM视为易失性三端子电阻变化元件，因而，本发明人苦心钻研并着眼于对于与电阻变化元件的组合而言匹配性为高的事实。通过控制施加到作为第三端子的栅极端子上的电压，能够改变施加到SOI-DRAM单元和电阻变化元件上的电压的分配比例，因此，理论上能够互相传送在SOI-DRAM和电阻变化元件中所储存的信息。然而，除非对电阻变化元件的特性和SOI-DRAM的特性两者都详细地理解了，否则，会发生在写入储存在SOI-DRAM中的信息时电阻变化元件中的信息也被写入这样的误操作，并且因此它们不能作为存储器正常工作。
发明内容
本发明的目的在于提供一种高性能低成本半导体存储装置，该半导体存储装置在单位存储单元内具有易失性存储功能和非易失性存储功能两者，所述易失性存储功能使得随机写入和读出成为可能，所述非易失性存储功能允许即使在电源关断时储存的信息也得以保持。
根据本发明的半导体存储装置是包括多个存储单元的半导体存储装置，其中，所述多个存储单元每一个都具有MISFET和电阻变化元件，所述MISFET具有与半导体衬底电隔离的沟道体，所述电阻变化元件具有一个端子与所述MISFET的漏极电连接的二端子结构，并且第一特征在于：所述MISFET起易失性存储元件的作用，用于储存第一状态和第二状态，在所述第一状态下，所述沟道体中积蓄多数载流子，在所述第二状态下，所述沟道体中的多数载流子被释放；并且所述电阻变化元件起非易失性存储元件的作用，用于保持具有不同电阻值的两个或更多个状态以及用于在施加电压时以可逆方式在所述状态切换之间切换。
除上述第一特征之外，根据本发明的半导体存储装置的第二特征在于：所述MISFET具有源极、漏极和沟道体区域以及栅极电极，其中，所述源极、漏极和沟道体区域在利用绝缘膜而与所述半导体衬底电隔离的半导体层内，所述栅极电极形成在所述沟道体区域上方，并且在所述栅极电极与所述沟道体区域之间具有第二绝缘膜。
除上述第一特征之外，根据本发明的半导体存储装置的第三特征在于：所述MISFET依次具有源极、沟道体区域和漏极，其中的每一个都被形成为所述半导体衬底上的在深度方向上的柱状区域内的层，所述沟道体区域的侧壁由绝缘膜完全覆盖，以便与所述半导体衬底电隔离，并且在所述沟道体区域的侧面形成有栅极电极，而且在所述沟道体区域与所述栅极电极之间具有绝缘膜。
除上述第一至第三特征中的任一特征之外，根据本发明的半导体存储装置的第四特征在于：所述存储单元被布置成矩阵，排列在同一行中的所述MISFET的栅极电极与在行方向上延伸的公共字线相连，具有与排列在同一列中的所述MISFET的漏极区域相连的所述一个端子的所述电阻变化元件的其他端子与在列方向上延伸的公共位线相连，并且所述MISFET的源极区域接地或连接到固定电位。
除上述第四特征之外，根据本发明的半导体存储装置的第五特征在于：在设置操作模式下，作为所述电阻变化元件的电阻状态而储存的数据被传送到所述MISFET作为所述MISFET的沟道体中多数载流子的积蓄状态，从而所述存储单元作为易失性存储装置工作，并且在重置操作模式下，作为所述MISFET的沟道体中多数载流子的积蓄状态而储存的数据被传送到所述电阻变化元件并被储存作为所述电阻变化元件的电阻状态。
除上述第五特征之外，根据本发明的半导体存储装置的第六特征在于：所述设置操作模式具有第一设置操作模式和第二设置操作模式，在所述第一设置操作模式下，通过给所述存储单元的字线和位线施加各自的预定电压，将作为所述电阻变化元件的电阻状态而储存的数据复制作为所述MISFET的沟道体中的多数载流子的积蓄状态，所述预定电压允许多数载流子在其中所述电阻变化元件处于低阻状态的所述存储单元的所述MISFET的沟道体中积蓄，但不允许多数载流子在其中所述电阻变化元件处于高阻状态的所述存储单元的所述MISFET的沟道体中积蓄，并且在所述第二操作模式下，通过选择其中所述电阻变化元件处于高阻状态的所述存储单元并给所选存储单元的字线和位线施加各自的预定电压，将所述电阻变化元件的状态从高阻状态切换到低阻状态。
除上述第六特征之外，根据本发明的半导体存储装置的第七特征在于：所述电阻变化元件的电阻状态在所述第一设置操作模式下不切换。
除上述第六特征之外，根据本发明的半导体存储装置的第八特征在于：所述半导体存储装置进一步包括负载晶体管，在所述第二设置操作模式下，所述负载晶体管经由位线而与所述存储单元内的所述MISFET和所述电阻变化元件串联连接，其中，所述电阻变化元件处于高阻状态时施加给所述电阻变化元件的电压中的一部分，在所述电阻变化元件转变到低阻状态时被施加到所述负载晶体管，从而施加在所述MISFET的源极和漏极之间的电压等于或小于用于对所述沟道体感生多数载流子的阈值。
除上述第六特征之外，根据本发明的半导体存储装置的第九特征在于：在所述重置操作模式下，将所述存储单元内的所述MISFET的状态读出并选择性地给其中多数载流子未积蓄的所述存储单元中的位线和字线施加各自的预定电压，从而将所述存储单元内的所述电阻变化元件的状态从低阻状态切换到高阻状态。
除上述第四至第九特征之外，根据本发明的半导体存储装置的第十特征在于：布置成矩阵的所述存储单元中的一部分存储单元被用作非易失性存储区域，在所述非易失性存储区域中，仅所述电阻变化元件的电阻状态被用作储存的数据。
除上述第五至第九特征之外，根据本发明的半导体存储装置的第十一特征在于：布置成矩阵的所述存储单元中的一部分存储单元被用作非易失性存储区域，在所述非易失性存储区域中，仅所述电阻变化元件的电阻状态被用作储存的数据，所述设置操作模式和所述重置操作模式时的操作条件被储存在所述非易失性存储区域中，并且在所述设置操作模式或所述重置操作模式下，所述MISFET和所述电阻变化元件的每一个状态都依据储存在所述非易失性存储区域中的所述操作条件而变化。
在根据本发明的半导体存储装置中，每一个单元都由MISFET和电阻变化元件构成，其中，所述MISFET具有与半导体衬底电隔离的沟道体，所述电阻变化元件具有一个端子与所述MISFET的漏极电连接的二端子结构。MISFET具有与上述文献1至4中所说明的单晶体管型易失性存储单元的结构相同的结构，即，该MISFET储存其中多数载流子在沟道体中积蓄的第一状态和其中多数载流子自沟道体释放的第二状态，从而能够从这两个状态之间的阈值电压之差读出储存状态，因而，提供了一种使得随机写入和读出成为可能的易失性存储元件。相比之下，与MISFET的漏极电连接的电阻变化元件是二端子结构，在该二端子结构中，在两个电极之间夹有其电阻状态在施加电压时以可逆方式切换的材料，用于保持具有不同电阻值的两个或更多个状态，因而，提供了一种使用这些状态作为储存状态的非易失性存储元件。
利用MISFET或垂直型MISFET能够实现上述易失性存储元件，其中，所述MISFET形成在SOI(绝缘体上硅)上，所述SOI利用形成在半导体衬底上的绝缘膜而与半导体衬底电隔离，在所述垂直型MISFET中，沟道体区域的侧壁由绝缘膜覆盖，使得沟道体区域与半导体衬底电隔离。
根据本发明，存储单元被布置成矩阵，作为易失性存储元件的MISFET的栅极电极与字线相连，而作为非易失性存储元件的电阻变化元件的一端与MISFET的漏极区域相连，且另一端与位线相连，这样，形成半导体存储装置。易失性存储和非易失性存储这两种不同存储功能被内置于每一个存储单元中，因此，存储单元能够形成具有易失性存储器和非易失性存储器两者的优点的非易失性半导体存储装置，并且能够执行无限次随机写入和读出。
根据本发明的半导体存储装置由于上述MISFET而具有易失性存储功能，并且由于期望形式的电阻变化元件而具有非易失性存储功能，并且因此具有下列操作模式。
<设置操作模式>
作为电阻变化元件的电阻状态而储存的非易失性数据被传送到MISFET作为MISFET沟道体中的多数载流子的积蓄状态，因而，存储单元在该操作模式下作为易失性存储装置工作。
<重置操作模式>
在该操作模式下，作为MISFET沟道体中的多数载流子的积蓄状态而储存的易失性数据被传送到电阻变化元件作为电阻变化元件的电阻状态，以便被储存。
此外，期望将设置操作模式分成下列两种操作模式(第一设置操作模式和第二设置操作模式)。
<第一设置操作模式>
给存储单元的字线和位线分别施加预定电压，从而在该操作模式下，作为电阻变化元件的电阻状态而储存的数据被复制作为上述MISFET沟道体中的多数载流子的积蓄状态。
此时，对给字线施加的电压(栅极电压)和给位线施加的电压(源极和漏极之间的电压)进行调整，使得在其中电阻变化元件处于低阻状态的存储单元中的MISFET沟道体中积蓄有多数载流子，而在其中电阻变化元件处于高阻状态的存储单元中的MISFET沟道体中未积蓄多数载流子，因此，可以分别将电阻变化元件的低阻状态和电阻变化元件的高阻状态复制作为其中在MISFET的沟道体中积蓄有多数载流子的状态和其中在MISFET的沟道体中未积蓄多数载流子的状态。
这里，期望在第一设置操作模式下电阻变化元件的状态不变化。当电阻状态变化时，与处于高阻状态的电阻变化元件相对应的MISFET沟道体中的多数载流子的积蓄状态变得不一致，因此，在后述的第二设置操作中，必须依据MISFET沟道体中是否存在多数载流子来调整在处于高阻状态的电阻变化元件的状态切换到低阻状态时所施加的电压，因而，电阻状态的控制变得复杂化。
<第二设置操作模式>
选择其中电阻变化元件处于高阻状态的存储单元并且分别给连接到所选存储单元的字线和位线施加预定电压，从而在该操作模式下，处于高阻状态的电阻变化元件的状态切换到低阻状态。
此时，电阻变化元件从高阻状态切换到低阻状态，因此，由于电阻变化元件而使得电压降低了一电压降，并且施加在MISFET的源极和漏极之间的电压上升了相同的量。为了抑制施加在MISFET的源极和漏极之间的电压等于或低于允许在MISFET沟道体中感生多数载流子的阈值电压以及防止MISFET的储存状态变化，可以将负载晶体管串联连接到MISFET和电阻变化元件，从而施加在MISFET的源极和漏极之间的电压部分被施加到该负载晶体管。
具有上述操作模式的半导体存储装置由于MISFET而可以被形成为具有易失性存储功能这一优点的非易失性半导体存储装置，并且由于电阻变化元件而可以被形成为具有非易失性存储功能这一优点的非易失性半导体存储装置，当进行如下操作时，其能够无限次随机写入和读出。
(1)在电源关断的状态下，数据被储存作为非易失性电阻变化元件的电阻状态。
(2)当电源接通时，在第一设置操作模式下，作为电阻变化元件的电阻状态而储存的数据被复制作为MISFET沟道体中的多数载流子的积蓄状态。
(3)在将作为电阻变化元件的电阻状态而储存的数据复制作为MISFET沟道体中的多数载流子的积蓄状态之后，在第二操作模式下，所有的电阻变化元件都转变到低阻状态。
(4)仅MISFET被用作能够高速随机写入和读出的易失性存储器。
(5)在电源关断之前，执行重置操作模式，以读出每一个存储单元中的MISFET的状态，并且只给其中未积蓄多数载流子的存储单元的位线和字线施加各自的预定电压，从而使得存储单元内的电阻变化元件的状态从低阻状态切换到高阻状态。
虽然根据本发明的半导体存储装置具有易失性存储器和非易失性存储器两种存储功能，但是布置成矩阵的存储单元中的部分区域只能用作非易失性存储区域而不能使用易失性存储功能这也是有可能的。此时，诸如在上述设置操作模式和重置操作模式下要施加的最佳电压这样的操作条件被储存在非易失性存储区域中，从而在每一个操作模式下都读出储存在非易失性存储区域中的操作条件，因而，能够依据操作条件来控制MISFET和电阻变化元件的状态。
如上面所详细说明的，在根据本发明的半导体存储装置中，能够以与目前DRAM的尺寸相同的尺寸来形成下述存储单元，所述存储单元具有易失性存储器和非易失性存储器的两种功能，并且作为在电源接通时能够执行无限次随机写入和读出的易失性存储器工作，而在电源关断时将数据储存在非易失性存储器中，结果，能够提供一种廉价的高性能非易失性RAM。
附图说明
图1A至1C是示出SOI-DRAM装置的结构的截面图；
图2是示出SOI-DRAM的漏电流对栅极电压的依从关系的曲线图；
图3A和3B是示出电阻变化元件的电压电流特性的图示(在单极性切换的情况下)；
图4A和4B是示出电阻变化元件的电压电流特性的图示(在双极性切换的情况下)；
图5是示出根据本发明第一实施例的半导体存储装置(存储单元)的结构的截面图；
图6是示出根据本发明第一实施例的半导体存储装置(存储单元)的等效电路图；
图7是示出根据本发明第一实施例的半导体存储装置(存储单元阵列)的布局的图示；
图8A至8D是示出根据本发明第一实施例的半导体存储装置(存储单元阵列)的结构的截面图；
图9是示出根据本发明第一实施例的半导体存储装置(存储单元阵列)的等效电路图；
图10是示出根据本发明的半导体存储装置的操作步骤的流程图；
图11A和11B是示出根据本发明的存储单元的结构的电路图；
图12是示出根据本发明的MISFET的电压电流特性的曲线图；
图13A和13B是示出根据本发明的存储单元的结构的电路图；
图14是示出根据本发明的MISFET的电压电流特性的曲线图；
图15A和15B是示出根据本发明的存储单元的结构的电路图；
图16是示出根据本发明的MISFET的电压电流特性的曲线图；
图17A和17B是示出根据本发明的存储单元的结构的电路图；
图18是示出根据本发明第三实施例的半导体存储装置系统的结构的框图；
图19是示出根据本发明第三实施例的半导体存储装置的布局的图示；
图20A和20B是示出根据本发明第三实施例的半导体存储装置的截面图；
图21是示出根据第三实施例的半导体存储装置的等效电路图。
具体实施方式
下面，参照附图说明根据本发明的实施例的半导体存储装置。第一实施例
图5是示出根据本发明第一实施例的半导体存储装置中的存储单元100的结构的截面图。在硅衬底101上形成有绝缘膜(氧化硅膜)102，并且在借助于绝缘膜102而与半导体衬底101电隔离的半导体层(SOI衬底)中，形成有MISFET 108的n型源极区域103、n型漏极区域104和p型沟道体区域(channel body region)105。在沟道体区域105上方形成有栅极电极107，并且在沟道体区域105与栅极电极107之间夹有第二绝缘膜106。在MISFET 108上层形成有层间绝缘膜109，并且在该层间绝缘膜109中生成有接触孔，用于与漏极区域104上表面接触，并且该接触孔用接触插塞(contact plug)110填充。接触插塞110通过组合Ti/TiN阻挡金属和W来形成，这与在硅工艺中所通常使用的相同。接触插塞110经由该接触插塞上面的电阻变化材料111而连接到金属布线112。电阻变化材料111是一种其电阻在施加电压时变化的材料，例如，可以使用诸如Co、Ni或Ti这样的金属氧化膜、硫属化物膜或者固体电解质膜。电阻变化元件113被形成为具有二端子结构，并且将从上部和下部夹住该薄膜的接触插塞110和金属布线112用作上部电极和下部电极。MISFET 108中的沟道体区域105由漏极区域104、源极区域103以及与纸面垂直的前后方的元件隔离区域(未示出)电隔离。MISFET 108和电阻变化元件113形成一个存储单元100。图6示出了该结构的等效电路。经由电阻变化元件与漏极区域104相连的金属布线112连接到位线(bit line)(BL)，栅极电极107连接到字线(word line)(WL)，并且源极区域103连接到固定电位。
可以将存储单元100布置成矩阵，作为单个存储单元阵列。图7示出了平面结构，并且图8A至8D是该结构的截面图。图8A、8B、8C和8D是分别沿着图7中的A-A’、B-B’、C-C’和D-D’的截面图。图9示出了图7至8D的等效电路。
在硅衬底101上形成有绝缘膜(氧化硅膜)102，并且在借助于绝缘膜102而与半导体衬底101电隔离的半导体层(SOI衬底)中，将依据180nm规则形成的MISFET布置成矩阵。MISFET的沟道长度约为180nm，并且栅极氧化膜106的膜厚约为6nm。MISFET的漏极区域104经由第一接触插塞110而与电阻变化材料层111的下端相连，并且电阻变化材料层111的上端经由金属布线112(图8A)而连接到在列方向(A-A’方向)上延伸的位线(BL)。MISFET的栅极电极107在行方向(C-C’方向)上相连，以便形成在行方向上延伸的字线(WL)(图8C)。在层间绝缘膜109中生成有接触孔，用于与源极区域103上表面的接触，并且从源极区域103的上表面到层间绝缘膜109的约一半，即，栅极电极的稍上方，形成有第二接触插塞116。在第二接触插塞116上面，在行方向(D-D’方向)上形成第二金属布线114，以便连接MISFET的源极区域103并作为在行方向上延伸的源极线(SL)(图8A和8D)而工作。源极区域103经由这些源极线而接地或连接到固定电位。
各MISFET 108的n型源极区域103、n型漏极区域104和p型沟道体区域105借助于STI(浅槽隔离)元件隔离膜115而在列方向上彼此隔离，如图8B至8D所示，以便在与位线平行的方向上形成条状元件区域。如图8A所示，源极区域103由相邻的MISFET所共有，而漏极区域104不为相邻的MISFET所共有。这是因为在漏极区域104与位线112之间形成的电阻变化元件与MISFET结合成一体，以便形成单个存储单元。因此，为了使漏极区域104经由栅极电极107a而彼此分离，每隔两个MISFET则必须提供一个虚假(dummy)的一直关断的MISFET。当上述布局中的字线和位线以最小尺寸F来提供时，单位单元的面积为6F2(F是最小加工尺寸)。
上述半导体存储装置能够如下来制作。(1)制作其中掩埋绝缘膜102的膜厚约为30nm的SOI衬底，并且在上面外延生长p型层。该外延层的膜厚可以约为50nm。(2)在该外延层中的预定位置离子注入n型杂质(磷)，从而形成源极区域103和漏极区域104。余下的p型外延层形成沟道体区域105。源极区域103和漏极区域104的杂质浓度可以约为1020cm-3，并且能够在标准离子注入工艺中制作。(3)在外延层上面生长成为栅极氧化膜的第二绝缘膜106。该绝缘膜的膜厚可以约为6nm。(4)通过各向异性蚀刻在列方向上生成深槽，以便达到SOI衬底，并且用绝缘膜例如氧化膜填充，从而形成元件隔离区域115。(5)在沟道体区域105上方的第二绝缘膜106上面形成栅极电极107，其由多晶硅构成，并且提供在行方向上延伸的字线。(6)分两步形成层间绝缘膜。首先，淀积第一绝缘膜，使其达到覆盖栅极电极(字线)107的程度，然后平坦化。(7)在源极区域103上方生成接触孔，并且从源极区域103的上表面到第一层间绝缘膜上面形成第二接触插塞116。在第二接触插塞116上面提供金属布线114，这样，形成在行方向上延伸并连接到固定电位的源极线。(8)将第二层间绝缘膜淀积到预定程度并平坦化。(9)在漏极区域104上方生成接触孔，并且从漏极区域104的上表面形成贯通第一和第二层间绝缘膜的第一接触插塞110。(10)在列方向上，在第一接触插塞110顶部形成电阻变化材料薄膜111，并且在其上面形成金属布线112，这样，形成在列方向上延伸的位线。电阻变化材料例如是Co氧化膜，并且膜厚可以约为10nm。结果，在每一个存储单元内都能够提供编程和擦除操作速率约为10ns、写入所需的电流为100μA或更小、以及电阻变化率约为10～100的电阻变化元件。
接下来，说明根据本发明的半导体存储装置的操作方法。顺次操作根据本发明的半导体存储装置，如图10所示。下面，按照图10所示的顺序来说明具体示例。这里，尽管在下面的操作说明中对于施加电压使用具体数值，但是实际施加的电压当然应当依据所使用的MISFET和电阻变化元件的特性来进行调整。
当电源关断时，数据储存为非易失性电阻变化元件的电阻状态(S01)。
当电源接通时，执行下述操作，所述操作用于将作为电阻变化元件的电阻状态而储存的数据复制成MISFET沟道体中的多数载流子(空穴)的积蓄状态(第一设置操作)(S02)。参照图11A和11B中的电路图以及图12中的MISFET的电流电压特性来说明该操作。
经由字线(WL)施加栅极电压Vg(＝1.3V)并经由位线(BL)施加电压VB 1(＝2.5V)。这里，源极端子经由源极线(SL)接地。如图12所示，施加在位线与源极端子之间的电压VB 1依据电阻变化元件和MISFET的源极和漏极之间各自的电阻值来分配。当电阻变化元件处于低阻状态时，源极和漏极之间施加电压VB2，并且电阻变化元件上施加电压VB 1-VB2。此时，源极和漏极之间的电压VB2(＝1.8V)比用于碰撞电离的阈值电压要高，因此，在沟道体区域105中积蓄多数载流子，从而MISFET从状态“0”切换到状态“1”。同时，施加在电阻变化元件上的电压VB1-VB2(＝0.7V)比用于将电阻变化元件从低阻状态切换到高阻状态的阈值电压V2要低，因而，电阻变化元件的电阻状态并不切换(图11A)。
当电阻变化元件处于高阻状态时，源极和漏极之间施加电压VB3，并且电阻变化元件上施加电压VB1-VB3。此时，源极和漏极之间的电压VB3(＝0.1V)比用于碰撞电离的阈值电压要低，并且不满足感生过剩多数载流子所需的条件。因此，在沟道体区域105中并未积蓄多数载流子，并且MISFET保持为状态“0”。同时，施加在电阻变化元件上的电压VB1-VB3(＝2.4V)比用于将电阻变化元件从高阻状态切换到低阻状态的阈值电压V1要低，因而，电阻变化元件的电阻状态并不切换(图11B)。
结果，作为电阻变化元件的电阻状态而储存的数据以在MISFET的沟道体区域中积蓄有多数载流子或没有积蓄多数载流子这样的形式被复制。
接着，执行下述操作，所述操作用于将其中在MISFET沟道体区域中未积蓄多数载流子的存储单元的电阻状态从高阻状态切换到低阻状态(第二设置操作)，从而所有的电阻变化元件都转变到低阻状态(S03)。
首先，读出存储单元的状态。此时，在其中电阻变化元件处于高阻状态的存储单元内，在MISFET中未积蓄多数载流子，因此，MISFET具有高阈值电压并处于高阻状态。同时，在其中电阻变化元件处于低阻状态的存储单元内，在MISFET中积蓄有多数载流子，因此，MISFET具有低阈值电压并处于低阻状态。因此，在其中电阻变化元件处于高阻状态的存储单元内，与电阻变化元件相对应的MISFET也处于高阻状态，因而，读出电流低，并且状态易于检测。
在该读出操作中，仅在其中电阻变化元件被确定为处于高阻状态的存储单元中，给位线和字线施加各自的预定电压，从而将电阻变化元件的状态从高阻状态切换到低阻状态。参照图13A和13B中的电路图以及图14中的MISFET的电流电压特性来说明该操作。这里，为了防止储存在MISFET中的信息由于当电阻变化元件被切换到高阻状态或低阻状态时在MISFET的源极和漏极之间施加了不低于用于碰撞电离的阈值电压的高电压而被编程，将一驱动性能与MISFET的驱动性能几乎相同的小负载晶体管经由位线串联连接到存储单元内的MISFET和电阻变化元件。图14中的粗实曲线i是存储单元内的MISFET的电流电压特性，并且粗虚曲线i’的横轴是施加在MISFET的源极和漏极之间的电压以及施加在负载晶体管两端的电压的总和，而其纵轴是电流量。
如图13A、13B和14所示，当经由字线(WL)施加栅极电压Vg(＝0.9V)并经由位线施加电压VB1’(＝3.0V)时，由于电阻变化元件处于高阻状态，所以施加在MISFET的源极和漏极之间的电压以及施加在负载晶体管两端的电压的总和为VB3”(＝0.2V)，并且在MISFET的源极和漏极之间施加有电压VB3’(＝0.1V)且在负载晶体管上施加有电压VB3”-VB3’(＝0.1V)。施加在电阻变化元件上的电压VB1’-VB3”(＝2.8V)比用于将电阻变化元件从高阻状态切换到低阻状态的阈值电压V1要高，因此，电阻变化元件从高阻状态切换到低阻状态(图13A)。切换之后施加在电阻变化元件上的电压VB1’-VB2”(＝0.6V)比用于将电阻变化元件从低阻状态切换到高阻状态的阈值电压V2要低，因此，电阻变化元件稳定在低阻状态。施加在MISFET的源极和漏极之间的电压VB2’(＝1.2V)比用于碰撞电离的阈值电压要低，并且沟道体区域中的多数载流子的状态不变(图13B)。
在通过上述过程将储存在电阻变化元件中的数据传送到MISFET之后，电阻变化元件的电阻状态在所有的存储单元中都变为低电阻，这些存储单元可以用作其中仅MISFET能够随机高速写入和读出的非易失性存储器，因而能够作为已知的SOI-DRAM来操作(S04)。
在电源关断之前，读出每一个存储单元中的MISFET的状态，并且仅给其中多数载流子并未积蓄的存储单元中的位线和字线施加各自的预定电压，从而能够执行一操作(重置操作)，以将存储单元内的电阻变化元件的状态从低阻状态切换到高阻状态，因而，数据储存为电阻变化元件的电阻状态(S05)。参照图15A和15B中的电路图以及图16中的MISFET的电流电压特性来说明该操作。
如图15A、15B和16所示，当经由字线(WL)施加比设置操作时的栅极电压高的栅极电压Vg(＝1.8V)并通过位线施加电压VB1”’(＝2V)时，在MISFET的源极和漏极之间以及电阻变化元件中流过电流IB2”’。流过电阻变化元件的电流IB2”’比用于将电阻变化元件从低阻状态切换到高阻状态的阈值电流I2要大，因此，电阻变化元件从低阻状态切换到高阻状态。切换之后施加在处于高阻状态的电阻变化元件上的电压VB1”’-VB3”’(＝1.95V)比用于将电阻变化元件从高阻状态切换到低阻状态的阈值电压V1要小，并且电阻变化元件稳定在高阻状态。施加在MISFET的源极和漏极之间的电压在切换到高阻状态之前(VB2”’＝0.9V)以及在切换到高阻状态之后(VB3”’＝0.05V)均比用于产生碰撞电离的阈值电压要小。
这里，在其中电阻变化元件具有双极切换型特性的情况下，如图4A和4B所示，为了将电阻变化元件从低阻状态切换到高阻状态，可以给位线施加负电压。如图17A和17B所示，当MISFET的源极和漏极之间流过的电流比图4A和4B中的阈值电流I2’要大时，电阻变化元件从低阻状态切换到高阻状态。
通过该操作，保持在MISFET的沟道体区域中的数据被转换成电阻变化元件的电阻状态并被储存，从而即使在电源关断之后也能够保持该数据。
第二实施例
根据本发明的半导体存储装置依据上述操作方法工作，因而，能够提供一种可无限次随机写入和读出的非易失性半导体存储装置。下面示出了系统配置。
如图18所示，根据本发明的半导体存储装置系统由存储单元阵列201、字译码器202、读出放大器(sense amplifier)203、列译码器204和接口控制电路205构成，其中，所述存储单元阵列201依据本发明的第一实施例形成，所述字译码器202与存储单元阵列201的字线相连并通过在行方向上对存储单元阵列201内的存储单元进行选择来驱动，所述读出放大器203与存储单元阵列201的位线相连，所述列译码器204用于在列方向上对存储单元阵列201内的存储单元进行选择，以及所述接口控制电路205用于对施加到位线和字线上的电压进行控制。地址信号(ADD)通过接口控制电路205而被发送到字译码器202和列译码器204，并且分别被译码成字地址和列地址。另外，接口控制电路205通过CE(芯片使能)、WE(写入使能)、OE(输出使能)和I/O信号与外部交换数据。
存储单元阵列201中的每一个存储单元都由电阻变化元件和MISFET构成，以便具有易失性和非易失性存储元件两者的功能，并且这些存储单元中的一部分也可以作为其中只能将电阻变化元件的电阻状态作为储存数据使用的非易失性存储区域。通过编程将用于通过切换电阻变化元件和MISFET的状态进行写入和读出操作而施加到位线和字线上的最佳电压储存在非易失性存储区域中，这样，接口控制电路205控制写入和读出操作，从而将编程电压施加到位线和字线上。
第三实施例
图19示出了根据本发明的第三实施例的半导体存储装置(存储单元阵列)的结构，以及图20A和20B示出了截面结构。图20A和20B是分别沿图19中的A-A’和B-B’的截面图。图21示出了图19、20A和20B中的结构的等效电路。第三实施例与第一实施例的不同之处在于：提供具有与半导体衬底电隔离的沟道体的MISFET作为其中沟道体区域覆盖有绝缘膜的垂直型晶体管。
在深度方向上形成柱状垂直型晶体管，使得在p型半导体衬底301上面依次形成n型源极区域302、p型沟道体区域303和n型漏极区域304。这里，源极区域在行方向(A-A’方向)上相连，从而形成源极线(图20A)。沟道体区域303的侧壁由栅极绝缘膜305完全覆盖，这样，沟道体区域303与半导体衬底301电隔离。在沟道体区域303的侧面形成栅极电极306，并且之间夹有栅极绝缘膜305，这样，栅极电极306在行方向(A-A’方向)上相连，从而形成在行方向上延伸的字线。在漏极区域304上面形成接触插塞307，以便将漏极区域304电连接到电阻变化材料层308下面。接触插塞307是Ti/TiN阻挡金属和W的组合，这与在硅工艺中所通常使用的相同。电阻变化材料层308是一种其电阻在施加电压时变化的材料，例如，可以使用诸如Co、Ni或Ti这样的金属氧化膜、硫属化物膜或者固体电解质膜。
电阻变化材料层308上面连接到金属布线309，并且金属布线309形成在列方向上延伸的位线。垂直型晶体管之间的间隙用层间绝缘膜310填充。
上述半导体存储装置能够如下来制作。(1)在p型半导体衬底301上面依次形成成为源极区域的n型层302、成为沟道体区域的p型层303以及成为漏极区域的n型层304。使用标准制造工艺，例如通过离子注入或外延生长，能够形成上述杂质层。(2)通过干法蚀刻生成达到下n型层302的槽，从而留下由源极区域302、沟道体区域303和漏极区域304构成的矩形硅柱。此时，执行干法蚀刻，从而在行方向上仅下n型层302保持连接在硅柱之间，这样，形成源极线。这里，硅柱之间列方向上的间隙约为行方向上的1.5倍。硅柱的大小例如是底面为180nm的正方形且硅柱之间的距离约为240nm。(3)通过热氧化在由源极区域302、沟道体区域303和漏极区域304构成的硅柱的侧壁上形成栅极氧化膜305。栅极氧化膜的膜厚可以约为6nm。(4)将多晶硅淀积到一定膜厚，使得仅行方向(A-A’方向)上的槽完全被填满。结果，多晶硅在行方向(A-A’方向)上相连，从而形成字线306。(5)通过使用干法蚀刻的回蚀(etchback)将多晶硅在列方向上的连接切断，之后，未填充的槽之间的间隙由成为层间绝缘膜的氧化膜310来填充。这里，使用用于蚀刻多晶硅的氯系干法蚀刻气体，例如三氯化硼气体和氯气的混合气体，进行回蚀。(6)在使用CMP的平坦化工艺之后，在层间绝缘膜中生成用于与硅柱上方的漏极区域304连接的接触孔，然后用接触插塞307对其进行填充。(7)在接触插塞307上面形成电阻变化材料薄膜308，并且在上面进一步形成金属布线309，这样，形成在列方向上延伸的位线。电阻变化材料例如是Co氧化膜，并且膜厚可以约为10nm。
当上述布局中的字线和位线以最小尺寸F来提供时，因为硅柱之间列方向上的间隙约为行方向上的1.5倍，所以单位单元的面积为6F2(F是最小加工尺寸)。这里，也可能形成硅柱之间在列方向上的间隙与在行方向上的间隙相同的单元，并且在该情况下单位单元的面积为4F2，因而，能够实现具有较小面积的存储单元阵列。
上述半导体存储装置依据第一实施例中所说明的操作方法操作，并且采用第二实施例中的系统配置，因而，能够提供一种可无限次随机写入和读出的非易失性半导体存储装置。
这里，上述实施例是本发明的优选实施例的示例。本发明的实施例并不仅限于这些，并且可以采用各种修改例，只要这些实施例不背离本发明的要旨即可。
其他实施例
下面，说明本发明的其他实施例。
(1)尽管在根据本发明的半导体存储装置中列举了RRAM中所使用的金属氧化物特别是Co氧化物作为能够用于非易失性存储元件的电阻变化材料的示例，但是除金属氧化物以外，可以使用能够通过施加电压而在具有不同电阻值的两个或更多个状态之间切换的任何材料，并且还可以使用下述其他材料：依靠施加电压和施加时间而在低阻状态的晶态和高阻状态的非晶态之间切换的材料，例如PCRAM中所使用的硫属化合物；或者通过切换施加电压的正负而在金属被淀积的低阻状态和金属被溶解在固体电解质中的高阻状态之间切换的材料，例如用于导电桥接存储器的固体电解质。而且，可以使用与电极材料的接合界面的电阻在施加电压时变化的材料，例如具有钙钛矿结构的金属氧化物。
(2)对于作为根据本发明的半导体存储装置中的易失性存储元件而使用的MISFET的装置结构，第一实施例是在SOI衬底上形成MISFET的示例，第三实施例是提供了其沟道体区域与半导体衬底电隔离的垂直型MISFET的示例。然而，本发明不限于这两种装置结构，并且可以形成其中沟道体区域与半导体衬底电隔离从而多数载流子上的信息能够被储存在沟道体区域中的任何MISFET来作为存储单元中的易失性存储元件。
本发明可以用于具有易失性存储元件和非易失性存储元件两者的半导体存储装置，具体而言，可以用于通过在电源关断之前将数据储存在非易失性存储元件中并且在电源接通时将储存在非易失性存储元件中的数据传送到易失性存储元件从而能够无限次高速随机写入和读出的非易失性半导体存储装置。

Claims (10)

1.一种半导体存储装置，包括：
多个存储单元，每一个都具有MISFET和电阻变化元件，所述MISFET具有与半导体衬底电隔离的沟道体，所述电阻变化元件具有一个端子与所述MISFET的漏极电连接的二端子结构，其中
所述MISFET起易失性存储元件的作用，用于储存第一状态和第二状态，在所述第一状态下，所述沟道体中积蓄多数载流子，在所述第二状态下，所述沟道体中的多数载流子被释放，
所述电阻变化元件起非易失性存储元件的作用，用于保持具有不同电阻值的两个或更多个状态以及用于在施加电压时以可逆方式在所述状态之间切换，
所述存储单元被布置成矩阵，
排列在同一行中的所述MISFET的栅极电极与在行方向上延伸的公共字线相连，
具有与排列在同一列中的所述MISFET的漏极区域相连的所述一个端子的所述电阻变化元件的其他端子与在列方向上延伸的公共位线相连，
所述MISFET的源极区域连接到源极线，
在设置操作模式下，作为所述电阻变化元件的电阻状态而储存的数据被传送到所述MISFET作为所述MISFET的沟道体中多数载流子的积蓄状态，从而所述存储单元作为易失性存储装置工作，并且
在重置操作模式下，作为所述MISFET的沟道体中多数载流子的积蓄状态而储存的数据被传送到所述电阻变化元件并被储存作为所述电阻变化元件的电阻状态。
2.根据权利要求1所述的半导体存储装置，其中
所述MISFET具有源极、漏极和沟道体区域以及栅极电极，所述源极、漏极和沟道体区域在利用绝缘膜而与所述半导体衬底电隔离的半导体层内，所述栅极电极形成在所述沟道体区域上方，并且在所述栅极电极与所述沟道体区域之间具有第二绝缘膜。
3.根据权利要求1所述的半导体存储装置，其中
所述MISFET依次具有源极区域、沟道体区域和漏极区域，所述源极区域、沟道体区域和漏极区域中的每一个都被形成为所述半导体衬底上的在深度方向上的柱状区域内的层，所述沟道体区域的侧壁由绝缘膜完全覆盖，以便与所述半导体衬底电隔离，并且在所述沟道体区域的侧面形成有栅极电极，而且在所述沟道体区域与所述栅极电极之间具有绝缘膜。
4.根据权利要求1所述的半导体存储装置，其中
所述MISFET的源极线接地或连接到固定电位。
5.根据权利要求1所述的半导体存储装置，其中
所述设置操作模式具有第一设置操作模式和第二设置操作模式，
在所述第一设置操作模式下，通过给所述存储单元的字线和位线以及源极线施加各自的预定电压，将作为所述电阻变化元件的电阻状态而储存的数据复制作为所述MISFET的沟道体中的多数载流子的积蓄状态，所述预定电压允许多数载流子在其中所述电阻变化元件处于低阻状态的所述存储单元的所述MISFET的沟道体中积蓄，但不允许多数载流子在其中所述电阻变化元件处于高阻状态的所述存储单元的所述MISFET的沟道体中积蓄，并且
在所述第二设置操作模式下，通过选择其中所述电阻变化元件处于高阻状态的所述存储单元并给所选存储单元的字线和位线以及源极线施加各自的预定电压，将所述电阻变化元件的状态从高阻状态切换到低阻状态。
6.根据权利要求5所述的半导体存储装置，其中
所述电阻变化元件的电阻状态在所述第一设置操作模式下不切换。
7.根据权利要求5所述的半导体存储装置，进一步包括
负载晶体管，经由位线而与所述存储单元内的所述MISFET和所述电阻变化元件串联连接，其中
在所述第二设置操作模式下，在所述电阻变化元件处于高阻状态时施加给所述电阻变化元件的电压中的一部分，在所述电阻变化元件转变到低阻状态时被施加到所述负载晶体管，从而施加在所述MISFET的源极和漏极之间的电压等于或小于用于对所述沟道体感生多数载流子的阈值。
8.根据权利要求5所述的半导体存储装置，其中
在所述重置操作模式下，将所述存储单元内的所述MISFET的状态读出并选择性地给其中多数载流子未积蓄的所述存储单元中的位线和字线施加各自的预定电压，从而将所述存储单元内的所述电阻变化元件的状态从低阻状态切换到高阻状态。
9.根据权利要求1所述的半导体存储装置，其中
布置成矩阵的所述存储单元中的一部分存储单元被用作非易失性存储区域，在所述非易失性存储区域中，仅所述电阻变化元件的电阻状态被用作储存的数据。
10.根据权利要求9所述的半导体存储装置，其中
所述设置操作模式和所述重置操作模式时的操作条件被储存在所述非易失性存储区域中，并且
在所述设置操作模式或所述重置操作模式下，所述MISFET和所述电阻变化元件的每一个状态都依据储存在所述非易失性存储区域中的所述操作条件而变化。
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