JP4751432B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関するものである。
現在、半導体記憶装置は、エレクトロニクス機器において不可欠な基幹デバイスとなっている。半導体記憶装置はＳＲＡＭ、ＤＲＡＭに代表される揮発性メモリとフラッシュメモリに代表される不揮発性メモリに大別される。ＳＲＡＭ、ＤＲＡＭは、記憶データの読み出し書き換えが高速かつランダムに行うことができることから非常に扱いやすいメモリであるが、電源の供給が無ければデータを保持できない揮発性のメモリである。
揮発性メモリとして、ＳＲＡＭは動作速度、データ保持においてＤＲＡＭより優れた性能を有するもののデバイス占有面積が大きく高コストであるため、市場規模では低コストのＤＲＡＭが大半を占めている。ＤＲＡＭは一つのメモリセルが、一つのトランジスタと一つのキャパシタからなり、加工寸法の微細化とともにメモリ集積度を増してきた。しかし近年、主としてキャパシタのスケーリングの困難さから微細化の限界が指摘されており、このような中で、トランジスタのチャンネルボディに、多数キャリアを蓄積することで記憶を保持する１トランジスタ型のＤＲＡＭの研究が下記の特許文献１から４に挙げるように行われている。
図１は、下記特許文献１から４に記載されている、１トランジスタ型のＤＲＡＭのデバイス構造の断面を模式的に示した図である。半導体基板１０１上に絶縁膜１０２を形成し、絶縁膜１０２によって半導体基板１０１と電気的に分離された半導体層、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板内にＭＩＳＦＥＴのｎ型のソース領域１０３、ｎ型のドレイン領域１０４、ｐ型のチャンネルボディ領域１０５が形成されている。チャンネルボディ領域１０５の上方には第２の絶縁膜１０６を介してゲート電極１０７が形成されている。データはチャンネルボディ領域１０５中に多数キャリア（ホール）が過剰に蓄積された状態“１”と過剰な蓄積がない状態“０”の二つの状態で記憶される。
この時、“１”の状態の書き込みは、ＭＩＳＦＥＴを五極管領域で動作させることにより、ドレイン領域１０４から大電流を流し、ドレイン領域１０４の近傍でインパクトイオン化を起こすことによりなされる（図１（ａ））。このインパクトイオン化により生成され、過剰に蓄積された多数キャリアであるホールをチャンネルボディ領域１０５に保持する。一方、“０”の状態の書き込みは、ドレイン領域１０４とチャンネルボディ領域１０５間に順方向に電圧を印加して、チャンネルボディ領域１０５内の過剰ホールを放出させることにより行う（図１（ｂ））。二つの状態“１”と“０”の差はＭＩＳＦＥＴの閾値電圧の差として検出することができる。即ち多数キャリアが過剰に蓄積された状態は低い閾値電圧を、過剰な蓄積がない状態は高い閾値電圧を示す。当該二つの閾値の中間的な電圧をゲート電極に与えると、多数キャリアが過剰に蓄積された状態では大きな電流が流れ、過剰な蓄積がない状態では電流が流れないため二つの状態を区別することが出来る（図１（ｃ））。図２には、“１”と“０”状態の夫々において、所定のドレイン電圧（０．２Ｖ）を印加した場合のドレイン電流のゲート電圧依存性が示されている。
一方、現在市場で使用されている不揮発性メモリは、そのほとんどがフラッシュメモリに分類されるデバイスである。
フラッシュメモリは、電源をオフしても記憶を保持する不揮発性メモリであるが、書き換え・読み出し方法及び書き換え速度や回数に制限があり、ＤＲＡＭやＳＲＡＭに比べた場合、使い勝手は良くない。
このため通常のエレクトロニクス機器では、不揮発性メモリに記憶したデータを、機器立ち上げとともに揮発性メモリに移動させ、ワーキングメモリとして使用し、機器立ち下げ時に再び揮発メモリのデータを不揮発性メモリに保存することが一般的である。
書き換えと読み出しがランダムかつ無制限に出来る不揮発性メモリは、上記揮発性メモリと不揮発性メモリの長所を統合したものであり、言わば理想のメモリである。このため従来からその実現が試みられてきた。例えばフラッシュメモリに替わる不揮発性メモリとしてＭＲＡＭやＦｅＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ（シャープ株式会社の登録商標）等が研究されている。これらは現在開発段階であるが、ランダム書き換えができる点でフラッシュメモリより優れた性能を持つ。
ＦｅＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ、ＭＲＡＭはランダム書き換え、ランダム読み出し、ランダム書き換えが可能でかつ不揮発性のメモリが原理的には実現可能であるが、書き換え性能を従来のＤＲＡＭと比較すると劣っている。例えば、ＰＣＲＡＭ、ＲＲＡＭは年々書き換え可能回数を向上しているが、書き換え回数は無限ではなく、理想的な場合でも１０９回程度で、常時書き換えが可能なＲＡＭとして十分な信頼性を確保するには不安が残る。
ＰＣＲＡＭ、ＲＲＡＭでは電圧の印加により抵抗値が変化する抵抗変化素子を情報を記憶するメモリとして用いる。二つの端子に印加する電圧と流れる電流を制御することで抵抗変化素子は二つ以上の状態をとる。例えばカルコゲナイドを用いるＰＣＲＡＭでは電圧と印加時間により結晶状態の低抵抗状態とアモルファス状態の高抵抗状態の間を制御することが出来る。また金属酸化物を用いるＲＲＡＭでは印加電圧の正負、または印加電圧と負荷抵抗の制御により酸素欠損あるいは金属欠損の量を変化させ低抵抗状態と高抵抗状態の間を制御することが出来る。
図３は金属酸化物（例えば、コバルト酸化物或いは銅酸化物等）を用いた抵抗変化素子の特性の一例であり、接続する負荷抵抗と印加電圧を制御することで低抵抗状態と高抵抗状態の二つの状態間の遷移を制御できることを示している。図３（ａ）は電圧電流特性、図３（ｂ）はその等価回路を示す。図３（ａ）においてＶ１、Ｉ１は夫々高抵抗状態が不安定になる閾値電圧及び電流で、Ｖ２、Ｉ２は夫々低抵抗状態が不安定になる閾値電圧及び電流である。高抵抗状態にある抵抗変化素子に負荷抵抗Ｒを接続し電圧Ｖａを印加すると、抵抗変化素子に印加される電圧ＶはＶａ−ＲＩ（Ｉは素子間を流れる電流）で表せるので、抵抗変化素子は負荷抵抗曲線Ｖ＝Ｖａ−ＲＩに沿って一定の低抵抗状態Ａに遷移する。逆に、低抵抗状態にある抵抗変化素子に負荷抵抗ｒを接続して電圧Ｖｂを印加すると、抵抗変化素子は負荷抵抗曲線Ｖ＝Ｖｂ−ｒＩに沿って高抵抗状態Ｂへ遷移する。
図４（ａ）は正負の電圧で抵抗変化素子を制御する場合の電圧電流特性であり、図４（ｂ）はその等価回路を示す。抵抗変化素子に例えば正の電圧を印加した時の抵抗がＲで、不の電圧を印加した時の抵抗がｒである、印加電圧の正負で抵抗値の異なる整流素子を接続した場合は、正の電圧Ｖａの印加で高抵抗状態から低抵抗状態Ｃに遷移し、負の電圧Ｖｂ’を印加することで低抵抗状態から高抵抗状態Ｄへ遷移させることができ、いわゆるバイポーラスイッチが実現できる。例えば、金属酸化物としてコバルト又はニッケル又は銅の酸化物を用い、一方の電極に窒化チタンを用い、他方の電極にタンタルを用いると、金属酸化物とタンタル電極の間にショットキー性の整流特性が生じるので、バーポーラスイッチング動作をする抵抗変化素子を形成することが出来る。
詳細なＲＲＡＭの抵抗変化素子の特性と制御方法については、下記の特許文献５に開示されている。
ＲＲＡＭは、書き換えを電圧の印加により行うため電流が微量で消費電力が小さい、比較的単純な構造のためセル面積が小さく、高密度化（低コスト化）が可能である、 読み出し時間がＤＲＡＭ並に高速である、という利点が有るが、書き換え可能回数が年々向上しているものの１０９回程度で、常時書き換えが可能なＤＲＡＭとして使用するには至っていない。
ＦｅＲＡＭはＰＣＲＡＭ、ＲＲＡＭより書き換え可能回数は多いが、破壊読出しであることからＤＲＡＭを代替するには書き換え可能回数の点で未だ難しい。ＭＲＡＭは原理的に書き換え回数が無限であるが、セルサイズの縮小が可能なスピン注入型ではトンネル膜に直接電流が流れるため、書き換え劣化を完全に避けることは出来ない。またＰＣＲＡＭの場合書き換え速度の点で揮発性メモリを代替するのは難しい。
そこで揮発性メモリと不揮発性メモリを組み合わせて一つのメモリセルとする技術が検討されている。
例えば一つのメモリセル内に不揮発性メモリとＳＲＡＭを組み合わせた構造が以下の非特許文献１及び２に開示されている。これらは電源立ち上げ時においてメモリセル内の不揮発メモリ部分に記憶されたデータをＳＲＡＭに転送し、転送後はＳＲＡＭとして機能させるものである。
特開２００３−３１６９３号広報 特開２００５−７９３１４号広報 米国特許７０８５１５６号明細書 米国特許７０８５１５３号明細書 特開２００７−１８８６０３号広報 高田雅史、外５名、"Ｎｏｎｖｏｌａｔｉｌｅ ＳＲＡＭ ｂａｓｅｄ ｏｎ Ｐｈａｓｅ Ｃｈａｎｇｅ"、ＩＥＥＥ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ、２００６年、ｐ．９５ Ｗｅｉ Ｗａｎｇ、外７名、"Ｎｏｎｖｏｌａｔｉｌｅ ＳＲＡＭ Ｃｅｌｌ"、Ｔｅｃｈｎｉｃａｌ Ｄｅｓｉｇｎ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）、２００６年、ｐ．７８５
非特許文献１はＰＣＲＡＭとＳＲＡＭを組み合わせて一つの単位メモリセルとする構造、非特許文献２はＲＲＡＭとＳＲＡＭを組み合わせて一つの単位メモリセルとする構造であり、ランダム書き換え・読み出しができる機能と電源を切っても記憶を保持できる不揮発性メモリの機能の双方を有しているが、ＳＲＡＭの回路構成を元にしているため、メモリサイズが大きくなり、高コストとなるため汎用的なＤＲＡＭやシステムＬＳＩの混載ＤＲＡＭを代替することは難しい。
一方、従来の標準的なＤＲＡＭは制御トランジスタとキャパシタを直列につないだ１Ｔ１Ｃ型の単位メモリセルからなる。容量に電荷を蓄積して情報を保持する回路構成と、ＰＣＲＡＭやＲＲＡＭの様な抵抗値の変化で情報を保持する回路構成を組み合わせることは原理的に難しい。抵抗変化素子と容量を直列に接続する場合、容量に一定の電荷が蓄積すると抵抗変化素子の両端の電位差がゼロとなり電流が流れなくなるからである。また、ＰＣＲＡＭもＲＲＡＭもＤＲＡＭセルの容量に蓄積される電荷量のみでは抵抗値を変化させるには少なすぎて書き換えを行うことができない。抵抗変化素子と容量を並列に接続した場合、容量に蓄積した電荷は抵抗変化素子を通して流出するため情報を保持できない。単位メモリセルにもう一つ別のトランジスタを加える必要が有るが、回路面積が大きくなりコストアップの原因となる。
これに対しＳＯＩ−ＤＲＡＭは、蓄積された情報は閾値の差、即ちトランジスタのチャネル抵抗の差となって現れる点で揮発型の三端子抵抗変化素子とみなすことができ、抵抗変化素子と組み合わせる上で整合性が高い点に本願発明者は鋭意着目した。第三の端子であるゲート端子の電圧を制御することで、ＳＯＩ−ＤＲＡＭと抵抗変化素子に印加される電圧の分配率を変化させることができるので、ＳＯＩ−ＤＲＡＭと抵抗変化素子に蓄積された情報を相互に移動させることが原理的には可能である。しかしながら抵抗変化素子の特性とＳＯＩ−ＤＲＡＭの特性の両方を詳細に理解しないと、例えばＳＯＩ−ＤＲＡＭに蓄積された情報を書き換える際に抵抗変化素子の情報を書き換えてしまうといった誤動作が起きるため、正常なメモリとして動作させることはできない。
本発明の目的は、ランダム書き換え・読み出しが可能な揮発性メモリ機能と、電源を切っても記憶を保持できる不揮発性メモリ機能の両方を単位メモリセル内に有する、高性能・低コストな半導体記憶装置を提供することである。
本発明に係る半導体記憶装置は、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴと前記ＭＩＳＦＥＴのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、
前記ＭＩＳＦＥＴは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有し、
前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記ＭＩＳＦＥＴのゲート電極同士を行方向に延伸する共通のワード線に接続し、同一列に配置される前記ＭＩＳＦＥＴのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、前記ＭＩＳＦＥＴのソース領域はソース線に接続され、
前記抵抗変化素子の抵抗状態として記憶されているデータを前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として前記ＭＩＳＦＥＴに転送し、前記メモリセルを揮発性記憶装置として動作させる第１の転送動作モードと、前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行う第２の転送動作モードと、を制御する制御回路を備えることを第１の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記ＭＩＳＦＥＴは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第２の絶縁膜を介してゲート電極が形成されていることを第２の特徴とする。
また、本発明に係る半導体記憶装置は、上記第１の特徴に加えて、前記ＭＩＳＦＥＴは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを第３の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１から第３の何れかの特徴に加えて、前記ソース線が接地又は固定電位に接続されていることを第４の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１乃至４の何れかの特徴に加えて、前記第１の転送動作モードは、
前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記ＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記ＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線と前記ソース線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として複製する第１の電圧印加動作と、
前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線と前記ソース線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第２の電圧印加動作と、を有することを第５の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、前記第１の電圧印加動作時において、前記抵抗変化素子の抵抗状態を遷移させないことを第６の特徴とする。
また、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、
前記メモリセル内の前記ＭＩＳＦＥＴ及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、
前記第２の電圧印加動作時において、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを第７の特徴とする。
また、本発明に係る半導体記憶装置は、上記第５の特徴に加えて、前記第２の転送動作モード時において、前記メモリセル内の前記ＭＩＳＦＥＴの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを第８の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第１乃至第８の何れかの特徴に加えて、マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを第９の特徴とする。
更に、本発明に係る半導体記憶装置は、上記第９の特徴に加えて、前記不揮発性メモリ領域に、前記第１の転送動作モード時及び前記第２の転送動作モード時の動作条件を記憶しておき、前記第１の転送動作モード時又は前記第２の転送動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記ＭＩＳＦＥＴと前記抵抗変化素子の状態を変化させることを第１０の特徴とする。
本発明の半導体記憶装置は、一つのメモリセルが半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴと、ＭＩＳＦＥＴのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる。当該ＭＩＳＦＥＴは、上述した特許文献１から４に記載されている一トランジスタ型の揮発性メモリセルと同様の構成であり、即ち、チャンネルボディに多数キャリアを蓄積した第一の状態と、チャンネルボディの多数キャリアを放出した第二の状態とを記憶し、これら二つの状態の閾値電圧の差から記憶状態を読み取るランダム書き換え、ランダム読み出しが可能な揮発性メモリ素子である。これに対しＭＩＳＦＥＴのドレインと電気的に接続する抵抗変化素子は、電圧を印加することで抵抗状態が可逆的に遷移する材料を二つの電極で挟持した二端子素子で、抵抗値の異なる二つ以上の状態を保持し、当該状態を記憶状態として使用する不揮発性メモリ素子である。
上記の揮発性メモリ素子は、半導体基板上に絶縁膜を形成し、半導体基板と絶縁膜を介して電気的に分離されているＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上にＭＩＳＦＥＴを形成することにより、或いはチャンネルボディ領域の側壁を絶縁膜で覆い、当該チャンネルボディ領域を半導体基板から電気的に分離した縦型ＭＩＳＦＥＴにより実現できる。
本発明のメモリセルを行及び列方向に夫々複数、マトリクス上に配置し、揮発性メモリ素子であるＭＩＳＦＥＴとのゲート電極同士をワード線に接続し、不揮発性メモリ素子である抵抗変化素子の一方端をＭＩＳＦＥＴのドレイン領域に接続し、他方端をビット線に接続することで一つの半導体記憶装置を構成する。当該メモリセルは単位メモリセル内に揮発性メモリと不揮発性メモリの二つの異なるメモリ機能を内蔵しているので、揮発性メモリと不揮発性メモリの長所を併せ持った、書き換えと読み出しがランダムかつ無制限に出来る不揮発性の半導体記憶装置が構成可能となる。
本発明の半導体記憶装置は、上記ＭＩＳＦＥＴによる揮発性メモリ機能、抵抗変化素子による不揮発性メモリ機能を望ましい形で実現するため、以下の動作モードを持つ。
〈第１の転送動作モード〉
抵抗変化素子の抵抗状態として記憶されている不揮発性のデータをＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態としてＭＩＳＦＥＴに転送し、メモリセルを揮発性記憶装置として動作させる動作モードである。
〈第２の転送動作モード〉
ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として記憶されている揮発性のデータを抵抗変化素子の抵抗状態として抵抗変化素子に転送して保存する動作を行う動作モードである。
更に、第１の転送動作モードは以下の二つの動作（第１の電圧印加動作、第２の電圧印加動作）に分けて実行することが望ましい。
〈第１の電圧印加動作〉
メモリセルのワード線とビット線に夫々所定の電圧を印加して、抵抗変化素子の抵抗状態として記憶されているデータを前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として複製する動作である。
この時、ワード線に印加する電圧（ゲート電圧）、及びビット線に印加する電圧（ソース‐ドレイン間電圧）を調整することにより、抵抗変化素子が低抵抗状態にあるメモリセルのＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されるが、抵抗変化素子が高抵抗状態にあるメモリセルのＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されないようにすることができるので、抵抗変化素子の低抵抗状態をＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されている状態に、抵抗変化素子の高抵抗状態をＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されていない状態に、夫々複製することが可能になる。
尚、この第１の電圧印加動作においては抵抗変化素子の状態は変化させないことが望ましい。抵抗状態が変化すると、高抵抗状態の抵抗変化素子に対応するＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態が一様でなくなるため、後述の第２セット動作時において高抵抗状態の抵抗変化素子の状態を低抵抗状態に遷移させる際の印加電圧をＭＩＳＦＥＴのチャンネルボディ内の多数キャリアの有無に応じて調整する必要が生じ、抵抗状態の制御が複雑になる。
〈第２の電圧印加動作〉
抵抗変化素子が高抵抗状態にあるメモリセルに対し、選択的に所定の電圧を当該選択されたメモリセルのワード線とビット線に夫々印加して、高抵抗状態にある抵抗変化素子の状態を低抵抗状態に遷移させる動作である。
尚、この時抵抗変化素子が高抵抗状態から低抵抗状態に遷移するので、抵抗変化素子による電圧降下分が減少し、その分ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧が増加する。ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧を当該ＭＩＳＦＥＴのチャンネルボディに多数キャリアが誘起される閾値以下に抑え、当該ＭＩＳＦＥＴの記憶状態が変更を受けないようにするため、ＭＩＳＦＥＴ及び抵抗変化素子に直列に、負荷トランジスタを接続し、ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧の一部を当該負荷トランジスタに分配させると良い。
上記の動作モードを持つ半導体記憶装置を例えば次のように動作させることにより、ＭＩＳＦＥＴによる揮発性メモリ機能、抵抗変化素子による不揮発性メモリ機能の長所を活用し、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。
（１）電源がＯＦＦの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく。
（２）電源をＯＮにすると、第１の転送動作モードの第１の電圧印加動作により、抵抗変化素子の抵抗状態として記憶されているデータをＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態に複製する。
（３）抵抗変化素子の抵抗状態からＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態にデータを複製した後、第１の転送動作モードの第２の電圧印加動作により、全ての抵抗変化素子を低抵抗状態にする。
（４）ＭＩＳＦＥＴのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用する。
（５）電源をＯＦＦにする前に、第２の転送動作モードにより、各メモリセル内のＭＩＳＦＥＴの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる。
本発明に係る半導体記憶装置は、揮発性メモリと不揮発性メモリの二つの異なるメモリ機能を併せ持つが、マトリクス状に配置された複数のメモリセルの一部の領域を不揮発性メモリ領域としてのみ使用し、揮発性メモリ機能は利用しない設定も可能である。この時、当該不揮発性メモリ領域には前述の第１の転送動作モード、第２の転送動作モードの動作に最適な印加電圧などの各動作条件を記憶しておき、各動作モード実行時において不揮発性メモリ領域に記憶されている動作条件を読み出し、当該動作条件に従ってＭＩＳＦＥＴ及び抵抗変化素子の状態を制御することができる。
以上詳細に説明したように、本発明の半導体記憶装置によれば、一つのメモリセルに揮発性メモリと不揮発性メモリの両機能を有し、電源ＯＮ時は書き換え及び読み出しをランダムかつ無制限に可能な揮発性メモリとして動作し、電源ＯＦＦ時はデータを不揮発性メモリに保持するメモリセルを現状のＤＲＡＭと同様のサイズで形成することができ、結果、安価で高性能な不揮発性ＲＡＭを提供することができる。
以下において、本発明に係る半導体記憶装置の実施形態につき、図面を参照して説明する。
〈第１実施形態〉
図５は、本発明の第１実施形態に係る半導体記憶装置のメモリセル１００の断面構造を示す。シリコン基板１０１上に絶縁膜（酸化シリコン膜）１０２を形成し、絶縁膜１０２によって半導体基板１０１と電気的に分離された半導体層（ＳＯＩ基板）内にＭＩＳＦＥＴ１０８のｎ型のソース領域１０３、ｎ型のドレイン領域１０４、ｐ型のチャンネルボディ領域１０５が形成されている。チャンネルボディ領域１０５の上方には第２の絶縁膜１０６を介してゲート電極１０７が形成されている。ＭＩＳＦＥＴ１０８の上層には層間絶縁膜１０９が形成され、ドレイン領域１０４上面へ層間絶縁膜１０９に接続穴が穿たれ、接続穴はコンタクトプラグ１１０で充填されている。コンタクトプラグ１１０はシリコンプロセスで一般的に用いられている、Ｔｉ／ＴｉＮのバリアメタルとＷの組み合わせで形成されている。コンタクトプラグ１１０は、上方の抵抗変化材料層１１１を介して金属配線１１２と接続している。抵抗変化材料１１１は、電圧印加により抵抗が変化する材料で例えば、Ｃｏ、Ｎｉ、またはＴｉ等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。当該薄膜の上下を挟むコンタクトプラグ１１０と金属配線１１２上部と下部の電極とする二端子構造で一つの抵抗変化素子１１３が形成されている。ＭＩＳＦＥＴ１０８のチャンネルボディ領域１０５はドレイン領域１０４、ソース領域１０６、及び紙面と垂直方向に存在する素子分離領域（図示せず）によって電気的に絶縁されている。このＭＩＳＦＥＴ１０８と抵抗変化素子１１３で一つのメモリセル１００を構成する。図６にこの構造の等価回路を示す。ドレイン領域１０４と抵抗変化素子を介して接続している金属配線１１２はビット線（ＢＬ）に接続し、ゲート電極１０５はワード線（ＷＬ）と接続し、ソース領域１０３は固定電位に接続している。
メモリセル１００はマトリクス状に配置し、一つのメモリセルアレイとすることができる。図７にその平面的な構成を示し、図８にその断面図を示す。図８（ａ）、図８（ｂ）、図８（ｃ）、図８（ｄ）は夫々、図７のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’における断面図を示す。図７及び図８の等価回路を図９に示す。
シリコン基板１０１上に絶縁膜（酸化シリコン膜）１０２を形成し、絶縁膜１０２によって半導体基板１０１と電気的に分離された半導体層（ＳＯＩ基板）内に、１８０ｎｍのデザインルールで形成されたＭＩＳＦＥＴがマトリクス状に配置されている。ＭＩＳＦＥＴのチャネル長は１８０ｎｍ程度、ゲート酸化膜１０６の膜厚は６ｎｍ程度である。ＭＩＳＦＥＴのドレイン領域１０４は抵抗変化材料層１１１の下方端と第１のコンタクトプラグ１１０を介して接続し、抵抗変化材料膜１１１の上方端同士は金属配線１１２を介して列方向（Ａ−Ａ’方向）に延伸するビット線（ＢＬ）に接続している（図８（ａ））。ＭＩＳＦＥＴのゲート電極１０７同士は行方向（Ｃ−Ｃ’方向）に接続して、行方向に延伸するワード線（ＷＬ）を形成している（図８（ｃ））。ソース領域１０３の上面へ層間絶縁膜１０９から接続穴が穿たれ、ソース領域１０３の上面から層間絶縁膜１０９の半分程度、ゲート電極の厚さを超える位置まで第２のコンタクトプラグ１１６が形成されている。当該第２のコンタクトプラグ１１６の上に第２の金属配線１１４が行方向（Ｄ−Ｄ’方向）に形成され、ＭＩＳＦＥＴのソース領域１０３同士を接続し、行方向に延伸するソース線（ＳＬ）となっている（図８（ａ、ｄ））。ソース領域１０３はソース線を介して接地又は固定電位に接続されている。
ＭＩＳＦＥＴ１０８のｎ型のソース領域１０３、ｎ型のドレイン領域１０４、ｐ型のチャンネルボディ領域１０５は、夫々図８の（ｂ）から（ｄ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）素子分離膜１１５によって列方向に分離され、ビット線と平行な方向にストライプ状の素子領域を形成している。図８（ａ）に示すように、ソース領域１０３は隣接するＭＩＳＦＥＴにより共有されているが、ドレイン領域１０４は隣接するＭＩＳＦＥＴと共有できない。ドレイン領域１０４とビット線１１２との間に形成される抵抗変化素子がＭＩＳＦＥＴと一体で一つのメモリセルを形成するためである。このためゲート電極１０７ａを介してドレイン領域１０４同士を分離するダミーの常時オフのＭＩＳＦＥＴが二つおきに必要となる。以上の様なレイアウトでワード線及びビット線を最小寸法Ｆで加工すると、単位セル面積は６Ｆ２（Ｆは最小加工寸法）となる。
上記の半導体記憶装置は、以下のようにして作製することができる。（１）埋め込み絶縁膜１０２の膜厚が３０ｎｍ程度のＳＯＩ基板を作製し、その上にｐ型層をエピタキシャル成長させる。エピタキシャル層の膜厚は５０ｎｍ程度であれば良い。（２）エピタキシャル層の所定の位置にｎ型不純物（リン）をイオン注入し、ソース領域１０３、ドレイン領域１０４を形成する。残りのｐ型エピタキシャル層はチャンネルボディ領域１０５を形成する。ソース領域１０３、ドレイン領域１０４の不純物濃度は、例えば、１０２０ｃｍ−３程度であれば良く、標準的なイオン注入プロセスにおいて作製できる。（３）エピタキシャル層の上にゲート酸化膜となる第２の絶縁膜１０６を成長させる。絶縁膜の膜厚は６ｎｍ程度であれば良い。（４）列方向の深い溝を、ＳＯＩ基板に達する深さまで異方性エッチングにより形成し、そこに酸化膜などの絶縁膜を埋め込んで素子分離領域１１５を形成する。（５）チャンネルボディ領域１０５の上方、第２の絶縁膜１０６上に多結晶シリコンからなるゲート電極１０７を形成し、行方向に延伸するワード線とする。（６）層間絶縁膜を２回に分けて形成する。まず、第１の層間絶縁膜をゲート電極（ワード線）１０７が覆われる程度の深さまで堆積させ、平坦化する。（７）ソース領域１０３の上部に接続穴を穿ち、ソース領域１０３の上面から第１の層間絶縁膜まで第２のコンタクトプラグ１１６を形成する。第２のコンタクトプラグ１１６上に金属配線１１４を行い、行方向に延伸し固定電位に接続するソース線を形成する。（８）第２の層間絶縁膜を所定の深さまで堆積させ、平坦化する。（９）ドレイン領域１０４の上部に接続穴を穿ち、ドレイン領域１０４の上面から第１、第２の層間絶縁膜を貫通する第１のコンタクトプラグ１１０を形成する。（１０）第１のコンタクトプラグ１１０上に、列方向に抵抗変化材料薄膜１１１を、更にその上に金属配線１１２を形成し、列方向に延伸するビット線を形成する。抵抗変化材料は例えばＣｏ酸化膜であり、膜厚は１０ｎｍ程度であれば良い。これにより書き込み、消去動作速度が１０ｎｓ程度で、書き換えに必要な電流が１００μＡ以下で、抵抗変化比が１０〜１００倍程度の抵抗変化素子を単位メモリセル内に実装できる。
次に、本発明の半導体記憶装置の動作方法について説明する。本発明の半導体記憶装置は図１０のようなシーケンスで動作させる。以下、図１０に示されたシーケンスに沿って、具体的に例を挙げて説明する。尚、以下の動作説明では具体的に印加電圧の数値を例示しながら説明を行っているが、実際の印加電圧は使用するＭＩＳＦＥＴおよび抵抗変化素子の特性に応じて適宜調整されるべきものであることは言うまでもない。
電源がＯＦＦの状態では、不揮発性の抵抗変化素子の抵抗状態としてデータを保存しておく（Ｓ０１）。
電源をＯＮにした時に、抵抗変化素子の抵抗状態として記憶されているデータをＭＩＳＦＥＴのチャンネルボディの多数キャリア（ホール）の蓄積状態に複製するための動作（第１の電圧印加動作）を行う（Ｓ０２）。当該動作を図１１の回路図と図１２のＭＩＳＦＥＴの電流電圧特性を用いて説明する。
ワード線（ＷＬ）を介してゲート電圧Ｖｇ（＝１．３Ｖ）が、ビット線（ＢＬ）を介して電圧ＶＢ１（＝２．５Ｖ）が印加されている。尚、ソース端子はソース線（ＳＬ）を介して接地されている。図１２に示すように、ビット線とソース端子間に印加された電圧ＶＢ１は抵抗変化素子とＭＩＳＦＥＴのソース‐ドレイン間で夫々の抵抗値に応じて分配される。抵抗変化素子が低抵抗状態の時は、ソース‐ドレイン間には電圧ＶＢ２が印加され、抵抗変化素子には電圧ＶＢ１−ＶＢ２が印加される。この時のソース‐ドレイン間電圧ＶＢ２（＝１．８Ｖ）はインパクトイオン化の閾値電圧よりも大きいので、チャンネルボディ領域１０５内に多数キャリアが蓄積され、ＭＩＳＦＥＴは“０”状態から“１”状態に遷移する。一方抵抗変化素子に印加される電圧ＶＢ１−ＶＢ２（＝０．７Ｖ）は、抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電圧Ｖ２よりも小さく、抵抗変化素子の抵抗状態は遷移しない（図１１（ａ））。
抵抗変化素子が高抵抗状態の時は、ソース‐ドレイン間には電圧ＶＢ３が印加され、抵抗変化素子には電圧ＶＢ１−ＶＢ３が印加される。この時のソース‐ドレイン間電圧ＶＢ３（＝０．１Ｖ）はインパクトイオン化の閾値電圧よりも小さく、過剰な多数キャリアを誘起させるために必要な条件を満たしていない。よってチャンネルボディ領域１０５内に多数キャリアが蓄積されることはなく、ＭＩＳＦＥＴは“０”状態のままである。一方、抵抗変化素子に印加される電圧ＶＢ１−ＶＢ３（＝２．４Ｖ）は、抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧Ｖ１よりも小さく、抵抗変化素子の抵抗状態は遷移しない（図１１（ｂ））。
この結果、抵抗変化素子の抵抗状態という形で保存されていたデータはＭＩＳＦＥＴのチャンネルボディ領域に蓄積される多数キャリアの有無という形に複製される。
次に、ＭＩＳＦＥＴのチャンネルボディ領域に多数キャリアが蓄積されていないメモリセルの抵抗状態を高抵抗状態から低抵抗状態に遷移させるための動作（第２の電圧印加動作）を行い、全ての抵抗変化素子を低抵抗状態にする（Ｓ０３）。
まずメモリセルの状態を読み出す。この時抵抗変化素子が高抵抗状態のメモリセル内のＭＩＳＦＥＴには多数キャリアは蓄積されていないため閾値電圧が高く、ＭＩＳＦＥＴは高抵抗状態にある。一方抵抗変化素子が低抵抗状態のメモリセルは内のＭＩＳＦＥＴには多数キャリアは蓄積されているため閾値電圧が低く、ＭＩＳＦＥＴは低抵抗状態にある。このため抵抗変化素子が高抵抗状態のメモリセルは、抵抗変化素子と対応するＭＩＳＦＥＴの双方とも高抵抗状態にあるので、小さい読み出し電流を示すことで容易に状態を検知できる。
当該読み出し動作において、抵抗変化素子が高抵抗状態にあると判断されたメモリセルのみに、ビット線とワード線に所定の電圧を印加して抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる。当該動作を図１３の回路図と図１４のＭＩＳＦＥＴの電流電圧特性を用いて説明する。ここで、抵抗変化素子が高抵抗状態か低抵抗状態に遷移する際に、ＭＩＳＦＥＴのソース‐ドレイン間にインパクトイオン化の閾値以上の高電圧が印加されてＭＩＳＦＥＴに蓄積されている情報を書き換えてしまうのを防ぐため、駆動能力がＭＩＳＦＥＴと同程度の小さい負荷トランジスタが、ビット線を介してメモリセル内のＭＩＳＦＥＴ及び抵抗変化素子と直列に接続されている。図１４の太字実線カーブｉはメモリセル内のＭＩＳＦＥＴの電流電圧特性を示し、太字破線カーブｉ’は横軸にＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧と負荷トランジスタの両端に印加される電圧の和を、縦軸に流れる電流量を示している。
図１３および図１４に示すように、ワード線（ＷＬ）を介してゲート電圧Ｖｇ（＝０．９Ｖ）、ビット線を介して電圧ＶＢ１’（＝３．０Ｖ）を印加すると、抵抗変化素子が高抵抗状態にあるので、ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧と負荷トランジスタの両端に印加される電圧の和はＶＢ３’’（＝０．２Ｖ）であり、ＭＩＳＦＥＴのソース‐ドレイン間にはＶＢ３’（＝０．１Ｖ）の電圧が、負荷トランジスタにはＶＢ３’’−ＶＢ３’（＝０．１Ｖ）の電圧が印加される。抵抗変化素子に印加される電圧ＶＢ１’−ＶＢ３’’（＝２．８Ｖ）は抵抗変化素子が高抵抗状態から低抵抗状態に遷移する閾値電圧Ｖ１よりも大きいので、抵抗変化素子は高抵抗状態から低抵抗状態に遷移する（図１３（ａ））。遷移後抵抗変化素子に印加される電圧ＶＢ１’−ＶＢ２’’ （＝０．６Ｖ）は抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電圧Ｖ２よりも小さく、抵抗変化素子は低抵抗状態で安定化する。ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧ＶＢ２’（＝１．２Ｖ）はインパクトイオン化の閾値電圧よりも小さく、チャンネルボディ領域の多数キャリアの状態は変化しない（図１３（ｂ））。
上記の手順により抵抗変化素子に記憶されていたデータがＭＩＳＦＥＴに転送され、全てのメモリセルの抵抗変化素子の抵抗状態が低抵抗となった後は、ＭＩＳＦＥＴのみを高速ランダム書き換え、読み出しが可能な不揮発性メモリとして使用し、既知のＳＯＩ−ＤＲＡＭとして動作させることができる（Ｓ０４）。
電源をＯＦＦにする前には、各メモリセルのＭＩＳＦＥＴの状態を読み出し、多数キャリアが蓄積されていないメモリセルのビット線とワード線のみに所定の電圧を夫々印加して、当該メモリセル内の抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させる動作（第２の転送動作）を行い、データを抵抗変化素子の抵抗状態として記憶する（Ｓ０５）。当該動作を図１５の回路図と図１６のＭＩＳＦＥＴの電流電圧特性を用いて説明する。
図１５および図１６に示すように、ワード線（ＷＬ）を介してセット動作時より大きなゲート電圧Ｖｇ（＝１．８Ｖ）、ビット線を介して電圧ＶＢ１’’’（＝２Ｖ）を印加すると、ＭＩＳＦＥＴのソース‐ドレインおよび抵抗変化素子にはＩＢ２’’’の電流が流れる。抵抗変化素子に流れる電流ＩＢ２’’’は抵抗変化素子が低抵抗状態から高抵抗状態に遷移する閾値電流Ｉ２より大きいので、抵抗変化素子は低抵抗状態から高抵抗状態に遷移する。遷移後の高抵抗状態の抵抗変化素子に印加される電圧ＶＢ１’’’−ＶＢ３’’’（＝１．９５Ｖ）は高抵抗状態から低抵抗状態に遷移する閾値電圧Ｖ１よりも小さく、抵抗変化素子は高抵抗状態で安定化する。ＭＩＳＦＥＴのソース‐ドレイン間電圧は高抵抗状態に遷移前（ＶＢ２’’’＝０．９Ｖ）及び遷移後（ＶＢ３’’’＝０．０５Ｖ）の両方において、インパクトイオン化が発生する閾値電圧よりも小さい。
尚、抵抗変化素子が図４に示されるような、バイポーラスイッチング型の特性を示す場合には、抵抗変化素子を低抵抗状態から高抵抗状態に遷移させるためにビット線に負の電圧を印加すれば良い。図１７に示されるように、ＭＩＳＦＥＴのソース‐ドレイン間に流れる電流が図４に示される閾値電流Ｉ２’よりも大きければ、抵抗変化素子は低抵抗状態から高抵抗状態に遷移する。
当該動作により、ＭＩＳＦＥＴのチャンネルボディ領域に保持されていたデータは抵抗変化素子の抵抗状態に変換されて記憶され、電源ＯＦＦ後もデータは保存されている。
〈第２実施形態〉
上述の動作方法に基づいて本発明の半導体記憶装置を動作させることにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。以下にそのシステム構成を示す。
図１８に示される様に、本発明の半導体記憶装置システムは、本発明の第１実施形態により構成されるメモリセルアレイ２０１と、メモリセルアレイ２０１のワード線と接続し、メモリセルアレイ２０１内の各メモリセルを行方向に選択して駆動するワードデコーダ２０２と、メモリセルアレイ２０１のビット線と接続するセンスアンプ２０３と、メモリセルアレイ２０１内の各メモリセルを列方向に選択するカラムデコーダ２０４と、ワード線とビット線に印加する電圧を制御するインターフェース制御回路２０５で構成されている。アドレス信号（ＡＤＤ）はインターフェース制御回路２０５を通じてワードデコーダ２０２とカラムデコーダ２０４に送られ、夫々ワードアドレスとカラムアドレスにデコードされる。他、インターフェース制御回路２０５は、ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）、およびＩ／Ｏ信号を介して外部とデータのやり取りを行う。
メモリセルアレイ２０１の各メモリセルは、夫々抵抗変化素子とＭＩＳＦＥＴから構成されており、揮発性と不揮発性記憶素子両方の機能を有しているが、一部の複数のメモリセルについては抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として用いることもできる。抵抗変化素子およびＭＩＳＦＥＴの各状態を遷移させて書き換え・読み込み動作を行うのに最適なビット線とワード線に印加する電圧をプログラムにより当該不揮発性メモリ領域に記憶しておき、書き換え・読み込み動作時にはプログラムされた各電圧がビット線とワード線に印加されるようにインターフェース制御回路２０５が制御を行う。
〈第３実施形態〉
本発明の第３実施形態に係る半導体記憶装置（メモリセルアレイ）の構成を図１９に、その断面構造を図２０に示す。図２０（ａ）、図２０（ｂ）は夫々、図１９のＡ−Ａ’、Ｂ−Ｂ’における断面図を示す。図１９及び図２０の等価回路を図２１に示す。第３実施形態では、第１実施形態と異なり、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴは、チャンネルボディ領域が絶縁膜で覆われた縦型トランジスタにより実現されている。
ｐ型の半導体基板３０１の上に、下層からｎ型のソース領域３０２、ｐ型のチャンネルボディ領域３０３、ｎ型のドレイン領域３０４が形成され、深さ方向に柱状の縦型トランジスタを形成している。尚、ソース領域同士は行方向（Ａ−Ａ’方向）に接続されることでソース線を形成している（図２０（ａ））。チャンネルボディ領域３０３の側壁はゲート絶縁膜３０５で完全に覆われることによりチャンネルボディ領域３０３は半導体基板３０１とは電気的に分離されている。チャンネルボディ領域３０３の側方にはゲート絶縁膜３０５を介してゲート電極３０６が形成されており、ゲート電極３０６同士は行方向（Ａ−Ａ’方向）に接続し、行方向に延伸するワード線を形成している。ドレイン領域３０４の頂上部にはコンタクトプラグ３０７が形成され、抵抗変化材料層３０８の下方端とドレイン領域３０４を電気的に接続している。コンタクトプラグ３０７はシリコンプロセスで一般的に用いられている、Ｔｉ／ＴｉＮのバリアメタルとＷの組み合わせで形成されている。抵抗変化材料層３０８は電圧印加により抵抗が変化する材料からなり、例えば、Ｃｏ、Ｎｉ、またはＴｉ等の金属酸化膜又はカルコゲナイド膜又は固体電解質膜を用いることが出来る。抵抗変化材料層３０８の上方端は金属配線３０９に接続され、当該金属配線３０９は列方向に延伸するビット線を形成する。縦型トランジスタの間隙には層間絶縁膜３１０が充填されている。
上記の半導体記憶装置は、以下のようにして作製することができる。（１）ｐ型の半導体基板３０１上に、下層から、ソース領域となるｎ型層３０２、チャンネルボディ領域となるｐ型層３０３、ドレイン領域となるｎ型層３０４を夫々形成する。上記の不純物層はイオン注入により、或いは不純物層を夫々エピタキシャル成長させることにより、標準的な製造プロセスを用いて行うことができる。（２）ドライエッチングにより下層ｎ型層３０２まで貫通する溝を掘り、ソース領域３０２、チャンネルボディ領域３０３とドレイン領域３０４からなる方形のシリコン柱を残す。この時下層ｎ型層３０２だけは、シリコン柱同士の行方向の接続を残すようにドライエッチングを行い、ソース線を形成しておく。尚、当該シリコン柱の間隔は、列方向の間隔を行方向よりも１．５倍程度広くしておく。シリコン柱の大きさは、例えば、底面が１８０ｎｍの正方形で、シリコン柱間の間隔は２４０ｎｍ程度である。（３）熱酸化によりソース領域３０２、チャンネルボディ領域３０３とドレイン領域３０４からなるシリコン柱の側壁にゲート酸化膜３０５を形成する。ゲート酸化膜の膜厚は６ｎｍ程度であれば良い。（４）多結晶シリコンを堆積させ、行方向（Ａ−Ａ’方向）の溝のみが完全充填する膜厚とする。これにより多結晶シリコンが行方向（Ａ−Ａ’方向）に接続されワード線３０６が形成される。（５）ドライエッチングのエッチバックにより列方向（Ｂ−Ｂ’方向）の多結晶シリコンの接続を切断した後、溝の充填されていない空間を層間絶縁膜となる酸化膜３１０で充填する。尚、エッチバックは多結晶シリコンをエッチングする通常の塩素系のドライエッチングガス、例えば三塩化ホウ素ガスと塩素ガスの混合ガスで行えば良い。（６）ＣＭＰによる平坦化工程後、層間絶縁膜にシリコン柱頂上のドレイン領域３０４と接続するための接続穴を穿ち、コンタクトプラグ３０７で充填する。（７）コンタクトプラグ３０７上に抵抗変化材料薄膜３０８を、更にその上に金属配線３０９を形成し、列方向に延伸するビット線を形成する。抵抗変化材料は例えばＣｏ酸化膜であり、膜厚は１０ｎｍ程度であれば良い。
以上の様なレイアウトでワード線及びビット線を最小寸法Ｆで加工すると、シリコン柱の列方向の間隔を行方向よりも１．５倍広くしたため、単位セル面積は６Ｆ２（Ｆは最小加工寸法）となる。尚、シリコン柱の列方向と行方向の間隔を同じにして形成することも可能であり、この場合の単位セル面積は４Ｆ２となり、より小面積のメモリセルアレイが実現可能である。
上記の半導体記憶装置は第１実施形態に記載の動作方法で動作し、第２実施形態のシステム構成を採用することにより、書き換え及び読み出しをランダムかつ無制限に可能な不揮発性半導体記憶装置として構成することができる。
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
〈別実施形態〉
以下、本発明の別実施形態について説明する。
〈１〉本発明の半導体記憶装置において不揮発性メモリ素子として利用可能な抵抗変化材料としては、ＲＲＡＭで用いられる金属酸化物、特にＣｏ酸化物について例示したが、二つ以上の抵抗値の異なる状態を持ち、電圧の印加により当該状態間を遷移させることのできる材料であれば良く、金属酸化物の他、例えばＰＣＲＡＭで用いられるカルコゲナイド化合物のような、電圧と印加時間により結晶状態の低抵抗状態とアモルファス状態の高抵抗状態の間を遷移する材料でも良いし、コンダクティブブリッジングメモリで用いられる固体電解質のような、印加電圧の正負により金属が析出した低抵抗状態と金属が固体電解質中に溶解した高抵抗状態との間を遷移する材料であっても良い。更に、ペロブスカイト構造の金属酸化物のような、電極材料との接合界面の抵抗が電圧印加により変化する材料であっても構わない。
〈２〉本発明の半導体記憶装置において揮発性メモリ素子として利用するＭＩＳＦＥＴのデバイス構造としては、ＳＯＩ基板上にＭＩＳＦＥＴを形成するものを第１実施形態に、チャンネルボディ領域を半導体基板から電気的に分離した縦型ＭＩＳＦＥＴによるものを第３実施形態に例示したが、本発明はこれら二つのデバイス構造に限定されるものではなく、当該ＭＩＳＦＥＴのチャンネルボディ領域が半導体基板から電気的に分離されていれば、当該チャンネルボディ領域に多数キャリアの情報を蓄積させることができ、揮発性メモリ素子としてメモリセル内に構成することができる。
本発明は、揮発性記憶素子と不揮発性記憶素子の両機能を有する半導体記憶装置に利用可能であり、特に、電源ＯＦＦ前に不揮発性記憶素子にデータを保存し、電源ＯＮ時に不揮発性記憶素子に保存されているデータを不揮発性記憶素子に転送し、書き換え及び読み出しを高速かつランダムかつ無制限に可能な不揮発性半導体記憶装置に利用できる。
ＳＯＩ−ＤＲＡＭのデバイス断面構造を示す図。 ＳＯＩ−ＤＲＡＭのドレイン電流のゲート電圧依存性を示す図。 抵抗変化素子の電圧電流特性図（ユニポーラスイッチングの場合）。 抵抗変化素子の電圧電流特性図（バイポーラスイッチングの場合）。 本発明の第１実施形態に係る半導体記憶装置（単位メモリセル）の断面構造図。 本発明の第１実施形態に係る半導体記憶装置（単位メモリセル）の等価回路図。 本発明の第１実施形態に係る半導体記憶装置（メモリセルアレイ）のレイアウト図。 本発明の第１実施形態に係る半導体記憶装置（メモリセルアレイ）の構造断面図。 本発明の第１実施形態に係る半導体記憶装置（メモリセルアレイ）の等価回路図。 本発明の半導体記憶装置の動作手順を示す図。 本発明のメモリセルの回路構成図。 本発明のＭＩＳＦＥＴの電圧電流特性を示す図。 本発明のメモリセルの回路構成図。 本発明のＭＩＳＦＥＴの電圧電流特性を示す図。 本発明のメモリセルの回路構成図。 本発明のＭＩＳＦＥＴの電圧電流特性を示す図。 本発明のメモリセルの回路構成図。 本発明の第３実施形態に係る半導体記憶装置システムのブロック構成図。 本発明の第３実施形態に係る半導体記憶装置のレイアウト図。 本発明の第３実施形態に係る半導体記憶装置の断面図。 本発明の第３実施形態に係る半導体記憶装置の等価回路図。
１００：メモリセル
１０１：半導体基板
１０２：絶縁膜
１０３：ソース領域
１０４：ドレイン領域
１０５：チャンネルボディ領域
１０６：第２の絶縁膜（ゲート絶縁膜）
１０７、１０７ａ：ゲート電極（ワード線）
１０８：ＭＩＳＦＥＴ
１０９：層間絶縁膜部
１１０：コンタクトプラグ
１１１：抵抗変化材料層
１１２：金属配線（ビット線）
１１３：抵抗変化素子
１１４：金属配線（ソース線）
１１５：素子分離領域
１１６：第２のコンタクトプラグ
２０１：メモリセルアレイ
２０２：ワードデコーダ
２０３：センスアンプ
２０４：カラムデコーダ
２０５：インターフェース制御回路
３０１：半導体基板
３０２：ｎ型層（ソース領域）
３０３：ｐ型層（チャンネルボディ領域）
３０４：ｎ型層（ドレイン領域）
３０５：ゲート絶縁膜
３０６：ゲート電極（ワード線）
３０７：コンタクトプラグ
３０８：抵抗変化材料層
３０９：金属配線（ビット線）
３１０：層間絶縁膜

Claims (10)

  1. 一つのメモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴと前記ＭＩＳＦＥＴのドレインと一方端が電気的に接続する二端子構造の抵抗変化素子からなる半導体記憶装置であって、
    前記ＭＩＳＦＥＴは、前記チャンネルボディに多数キャリアを蓄積した第一の状態と、前記チャンネルボディの多数キャリアを放出した第二の状態とを記憶する揮発性記憶素子として機能し、
    前記抵抗変化素子は、抵抗値の異なる二つ以上の状態を保持し、電圧印加により前記状態間を可逆的に遷移する不揮発性記憶素子として機能することにより、
    一つのメモリセルが同時に揮発性記憶素子と不揮発性記憶素子の両機能を有し、
    前記メモリセルを行及び列方向に夫々複数マトリクス上に配置し、同一行に配置される前記ＭＩＳＦＥＴのゲート電極同士を行方向に延伸する共通のワード線に接続し、
    同一列に配置される前記ＭＩＳＦＥＴのドレイン領域と前記一方端が接続する前記抵抗変化素子の他方端同士を列方向に延伸する共通のビット線に接続し、
    前記ＭＩＳＦＥＴのソース領域はソース線に接続され、
    前記抵抗変化素子の抵抗状態として記憶されているデータを前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として前記ＭＩＳＦＥＴに転送し、前記メモリセルを揮発性記憶装置として動作させる第１の転送動作モードと、
    前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として記憶されているデータを前記抵抗変化素子の抵抗状態として前記抵抗変化素子に転送して保存する動作を行う第２の転送動作モードと、を制御する制御回路を備えることを特徴とする半導体記憶装置。
  2. 前記ＭＩＳＦＥＴは、前記半導体基板と絶縁膜を介して電気的に分離されている半導体層内にソース、ドレイン、およびチャンネルボディ領域が形成され、前記チャンネルボディ領域の上方に第２の絶縁膜を介してゲート電極が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ＭＩＳＦＥＴは、前記半導体基板上の深さ方向に柱状の領域内に下層からソース領域、チャンネルボディ領域、ドレイン領域が夫々層状に形成され、前記チャンネルボディ領域は側壁が絶縁膜で完全に覆われることにより前記半導体基板と電気的に分離されており、前記チャンネルボディ領域の側方に、前記絶縁膜を介してゲート電極が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記ソース線が接地又は固定電位に接続されていることを特徴とする請求項１〜３の何れか一項に記載の半導体記憶装置。
  5. 前記第１の転送動作モードは、前記抵抗変化素子が低抵抗状態にある前記メモリセルの前記ＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されるが、前記抵抗変化素子が高抵抗状態にある前記メモリセルの前記ＭＩＳＦＥＴのチャンネルボディに多数キャリアが蓄積されないような所定の電圧を前記メモリセルの前記ワード線と前記ビット線と前記ソース線に夫々印加して、前記抵抗変化素子の抵抗状態として記憶されているデータを前記ＭＩＳＦＥＴのチャンネルボディの多数キャリアの蓄積状態として複製する第１の電圧印加動作と、
    前記抵抗変化素子が高抵抗状態にある前記メモリセルを選択し、所定の電圧を前記選択されたメモリセルの前記ワード線と前記ビット線と前記ソース線に夫々印加して、前記抵抗変化素子の状態を高抵抗状態から低抵抗状態に遷移させる第２の電圧印加動作と、を有することを特徴とする請求項１〜４の何れか一項に記載の半導体記憶装置。
  6. 前記第１の電圧印加動作時において、前記抵抗変化素子の抵抗状態を遷移させないことを特徴とする請求項５に記載の半導体記憶装置。
  7. 前記メモリセル内の前記ＭＩＳＦＥＴ及び前記抵抗変化素子と前記ビット線を介して直列に接続される負荷トランジスタを有し、
    前記第２の電圧印加動作時において、前記抵抗変化素子が低抵抗状態へ遷移する際、前記抵抗変化素子が高抵抗状態にある際に前記抵抗変化素子に印加されていた電圧の一部を前記負荷トランジスタに分配させることにより、前記ＭＩＳＦＥＴのソース‐ドレイン間に印加される電圧をチャンネルボディに多数キャリアが誘起される閾値以下にすることを特徴とする請求項５に記載の半導体記憶装置。
  8. 前記第２の転送動作モード時において、前記メモリセル内の前記ＭＩＳＦＥＴの状態を読み出し、多数キャリアが蓄積されていない前記メモリセルのビット線とワード線に選択的に所定の電圧を夫々印加して、前記メモリセル内の前記抵抗変化素子の状態を低抵抗状態から高抵抗状態に遷移させることを特徴とする請求項５に記載の半導体記憶装置。
  9. マトリクス状に配置された複数の前記メモリセルの一部を、前記抵抗変化素子の抵抗状態のみを記憶データとして使用する不揮発性メモリ領域として常時用いることを特徴とする請求項１〜８の何れか一項に記載の半導体記憶装置。
  10. 前記不揮発性メモリ領域に、前記第１の転送動作モード時及び前記第２の転送動作モード時の動作条件を記憶しておき、前記第１の転送動作モード時又は前記第２の転送動作モード時において、前記不揮発メモリ領域に記憶されている前記動作条件に従って前記ＭＩＳＦＥＴと前記抵抗変化素子の状態を変化させることを特徴とする請求項９に記載の半導体記憶装置。
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