JP2010272874A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】6個のMOSトランジスタを用いて構成されたスタティック型メモリセルにおいて、前記メモリセルを構成するMOSトランジスタは、基板上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造を有し、前記基板は第1の導電型を持つ第1の活性領域と第2の導電型を持つ第2の活性領域からなり、それらが基板表面に形成されたシリサイド層を通して互いに接続されることにより小さい面積のSRAMセルを実現する。また、基板上に配置される第1のウェルと同一の導電型を持つドレイン拡散層のそれぞれを第1のウェルと反対の導電型を持ち、第1のウェルより浅い第2のウェル及び第3のウェルで囲むことにより、基板へのリークを抑制する。
【選択図】図2
Description
特許文献2のSRAMにおいては、SRAMセルアレイ内に形成される電源配線803および接地配線802が最小寸法程度に形成される場合には小さいセル面積を実現することが可能であるが、上記電源配線803および接地配線802はそれぞれP+拡散層およびN+拡散層によって形成されているため、これらが最小寸法程度に形成される場合には非常に高抵抗になり、SRAMを安定動作させることは不可能である。逆にSRAMを安定動作させるために電源配線803および接地配線802の寸法を大きくすると、SRAMセル面積が増加してしまう。
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタ(Qn11及 びQn21)と、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタ(Qn31及びQn41)と、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタ(Qp11及びQp21)として機能し、
第1のNMOSのアクセストランジスタ(Qn11)、第1のNMOSのドライバトランジスタ(Qn31)及び第1のPMOSのロードトランジスタ(Qp11)は、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ(Qn21)、第2のNMOSのドライバトランジスタ(Qn41)及び第2のPMOSのロードトランジスタ(Qp21)は、互いに隣接して配列され、
基板に電位を与えるための複数のメモリセルに共通の第1のウェル(1a、p-well)が形成され、
第1のNMOSのアクセストランジスタ(Qn11)の底部に形成されるN型の導電型を持 つ第1の拡散層(3a、N型)、第1のNMOSのドライバトランジスタ(Qn31)の底部に 形成されるN型の導電型を持つ第2の拡散層(5a、N型)及び第1のPMOSのロードトランジスタ(Qp11)の底部に形成されるP型の導電型を持つ第3の拡散層(4a、P型)は 、前記第1の拡散層(3a、N型)、第2の拡散層(5a、N型)及び第3の拡散層(4a、P型 )の表面に形成された第1のシリサイド層(13a)を介して相互に接続され、
前記相互に接続された前記第1の拡散層(3a、N型)、第2の拡散層(5a、N型)及び第3 の拡散層(4a、P型)はメモリセルに記憶されるデータを保持するための第1の記憶ノード(Qa)として機能し、
前記第3の拡散層(4a、P型)と前記第1のウェル(1a、p-well)間のリークを防止す るために、前記第3の拡散層(4a、P型)と第1のウェル(1a、p-well)の間に前記第1 のウェルと反対の導電型を持つ第1のリーク防止拡散層(1b、N型)が形成され、
前記第1のリーク防止拡散層(1b、N型)は、前記第1の拡散層(3a、N型)及び第2の 拡散層(5a、N型)と直接接続され、
第2のNMOSのアクセストランジスタ(Qn21)の底部に形成されるN型の導電型を持つ 第4の拡散層(N型)、第2のNMOSのドライバトランジスタ(Qn41)の底部に形成さ れるN型の導電型を持つ第5の拡散層(N型)及び第2のPMOSのロードトランジスタ(Qp21)の底部に形成されるP型の導電型を持つ第6の拡散層(P型)は、前記第4の拡 散層(N型)、第5の拡散層(N型)及び第6の拡散層(P型)の表面に形成された第2のシリサイド層を介して相互に接続され、
前記相互に接続された前記第4の拡散層(N型)、第5の拡散層(N型)及び第6の拡散層 (P型)はメモリセルに記憶されるデータを保持するための第2の記憶ノード(Qb)として機能し、
前記第6の拡散層(P型)と前記第1のウェル(1a、p-well)間のリークを防止するた めに、前記第6の拡散層(P型)と前記第1のウェル(1a、p-well)の間には、前記第1 のウェルと反対の導電型を持つ第2のリーク防止拡散層(N型)が形成され、
前記第2のリーク防止拡散層(N型)は、前記第4の拡散層(N型)及び第5の拡散層( N型)と直接接続されていることを特徴とする半導体記憶装置が提供される。
また、本発明によれば、例えば、図4dに記載されるように、6個のMOSトランジス タが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置 され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記 柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタ(Qn11及 びQn21)と、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2の NMOSのドライバトランジスタ(Qn31及びQn41)と、メモリセルのデータを保持するた めに電荷を供給する第1及び第2のPMOSのロードトランジスタ(Qp11及びQp21)とし て機能し、
第1のNMOSのアクセストランジスタ(Qn11)、第1のNMOSのドライバトランジ スタ(Qn31)及び第1のPMOSのロードトランジスタ(Qp11)は、互いに隣接して配列 され、
第2のNMOSのアクセストランジスタ(Qn21)、第2のNMOSのドライバトランジ スタ(Qn41)及び第2のPMOSのロードトランジスタ(Qp21)は、互いに隣接して配列 され、
基板に電位を与えるための複数のメモリセルに共通の第1のウェル(1a、N-well)が形 成され、
第1のNMOSのアクセストランジスタ(Qn11)の底部に形成されるN型の導電型を持 つ第1の拡散層(3a、N型)、第1のNMOSのドライバトランジスタ(Qn31)の底部に 形成されるN型の導電型を持つ第2の拡散層(5a、N型)及び第1のPMOSのロードト ランジスタ(Qp11)の底部に形成されるP型の導電型を持つ第3の拡散層(4a、P型)は 、前記第1の拡散層(3a、N型)、第2の拡散層(5a、N型)及び第3の拡散層(4a、P型 )の表面に形成された第1のシリサイド層(13a)を介して相互に接続され、
前記相互に接続された前記第1の拡散層(3a、N型)、第2の拡散層(5a、N型)及び第3 の拡散層(4a、P型)はメモリセルに記憶されるデータを保持するための第1の記憶ノー ド(Qa)として機能し、
前記第1の拡散層(3a、N型)及び前記第2の拡散層(5a、N型)と前記第1のウェル( 1a、N-well)間のリークを防止するために、前記第1の拡散層(3a、N型)と第1のウェ ル(1a、N-well)の間、及び前記第2の拡散層(5a、N型)と第1のウェル(1a、N-well )の間には前記第1のウェルと反対の導電型を持つ第1のリーク防止拡散層(1b、P型) が形成され、
前記第1のリーク防止拡散層(1b、P型)は、前記第3の拡散層(4a、P型)と直接接続 され、
第2のNMOSのアクセストランジスタ(Qn21)の底部に形成されるN型の導電型を持つ 第4の拡散層(N型)、第2のNMOSのドライバトランジスタ(Qn41)の底部に形成さ れるN型の導電型を持つ第5の拡散層(N型)及び第2のPMOSのロードトランジスタ (Qp21)の底部に形成されるP型の導電型を持つ第6の拡散層(P型)は、前記第4の拡 散層(N型)、第5の拡散層(N型)及び第6の拡散層(P型)の表面に形成された第2 のシリサイド層を介して相互に接続され、
前記相互に接続された前記第4の拡散層(N型)、第5の拡散層(N型)及び第6の拡散 層(P型)はメモリセルに記憶されるデータを保持するための第2の記憶ノード(Qb)と して機能し、
前記第4の拡散層(N型)及び前記第5の拡散層(N型)と前記第1のウェル(1a、N-we ll)間のリークを防止するために、前記第4の拡散層(N型)と前記第1のウェル(1a、N -well)の間、及び前記第5の拡散層(N型)と前記第1のウェル(1a、N-well)の間には 、前記第1のウェルと反対の導電型を持つ第2のリーク防止拡散層(P型)が形成され、 前記第2のリーク防止拡散層(P型)は、前記第6の拡散層(P型)と直接接続されてい ることを特徴とする半導体記憶装置が提供される。
又は前記第1及び第2のPMOSのロードトランジスタ(Qp13及びQp23)を形成する柱状半導体層の側壁の周囲長は、前記第1及び第2のNMOSのアクセストランジスタ(Qn 13及びQn23)を形成する柱状半導体層の側壁の周囲長以下の値を持つ。
また、前記半導体装置において、前記6個のMOSトランジスタは、前記基板上におい て互いに直交する行方向と列方向に行列状に配列されており、
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタ(Qn11)は1行1列目に配列され、
前記第1のPMOSのロードトランジスタ(Qp11)は2行1列目に配列され、
前記第1のNMOSのドライバトランジスタ(Qn31)は3行1列目に配列され、
前記第2のNMOSのアクセストランジスタ(Qn21)は3行2列目に配列され、
前記第2のPMOSのロードトランジスタ(Qp21)は2行2列目に配列され、
前記第2のNMOSのドライバトランジスタ(Qn41)は1行2列目に配列される。
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタ(Qn15)は1行1列目に配列され、
前記第1のPMOSのロードトランジスタ(Qp15)は3行1列目に配列され、
前記第1のNMOSのドライバトランジスタ(Qn35)は2行1列目に配列され、
前記第2のNMOSのアクセストランジスタ(Qn25)は3行2列目に配列され、
前記第2のPMOSのロードトランジスタ(Qp25)は1行2列目に配列され、
前記第2のNMOSのドライバトランジスタ(Qn45)は2行2列目に配列される。
前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタ(Qn16)は1行1列目に配列され、
前記第1のPMOSのロードトランジスタ(Qp16)は3行1列目に配列され、
前記第1のNMOSのドライバトランジスタ(Qn36)は2行1列目に配列され、
前記第2のNMOSのアクセストランジスタ(Qn26)は1行2列目に配列され、
前記第2のPMOSのロードトランジスタ(Qp26)は3行2列目に配列され、
前記第2のNMOSのドライバトランジスタ(Qn46)は2行2列目に配列される。
前記6個のMOSトランジスタは、前記基板上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタ(Qn18)は1行1列目に配列され、
前記第1のPMOSのロードトランジスタ(Qp18)は2行2列目に配列され、
前記第1のNMOSのドライバトランジスタ(Qn38)は2行1列目に配列され、
前記第2のNMOSのアクセストランジスタ(Qn28)は2行3列目に配列され、
前記第2のPMOSのロードトランジスタ(Qp28)は1行2列目に配列され、
前記第2のNMOSのドライバトランジスタ(Qn48)は1行3列目に配列される。
図1に本発明に用いたCMOS型6T−SRAMのメモリセルの等価回路図を示す。図1において、BL1およびBLB1はビット線、WL1はワード線、Vcc1は電源電位、Vss1は接地電位、Qn11およびQn21はメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はメモリセルに電荷を供給するロードトランジスタ、QaおよびQbはデータを記憶するための記憶ノードを示している。
基板のSRAMセルアレイ内には第1のウェル1aであるP−wellが形成され、素子分離2により基板上の拡散層は分離されている。基板上の拡散層により形成される第1の記憶ノードQaはN+拡散層(3a、5a)、P+拡散層4aにより構成され、互いに隣接するN+拡散層とP+拡散層は基板表面に形成されるシリサイド層13aによって接続され、基板上の拡散層により形成される第2の記憶ノードQbはアクセストランジスタQn21の下部に形成されるN+拡散層、N+拡散層5bおよびP+拡散層4bにより構成され、互いに隣接するN+拡散層とP+拡散層は各々の拡散層表面に形成されるシリサイド層13bによって接続される。第1のウェル1aであるP−wellと同一の導電型を持つP+拡散層の底部には基板へのリークを抑制するために、第1のウェルと異なる導電型であり、第1のウェルの上に配置される第1のリーク防止拡散層(1b、1c)が形 成される。第1のリーク防止拡散層は素子分離により各々のSRAMセルに分離される。Qn11及びQn21はNMOSであるメモリセルにアクセスするためのアクセストランジスタ、Qn31およびQn41はNMOSであるメモリセルを駆動するドライバトランジスタ、Qp11およびQp21はPMOSであるメモリセルに電荷を供給するロードトランジスタである。
本実施例では、1つのユニットセルUCは、基板上に3行2列に配列されたトランジスタを備えている。1列目には、図の上側からアクセストランジスタQn11、ロードトランジスタQp11及びドライバトランジスタQn31がそれぞれ配列されている。なお、Qn11、Qp11及びQn31の下位の層に配置される拡散層3a、4a及び5aは、第1の記憶ノードQaとして機能する。また、2列目には、図の上側からドライバトランジスタQn41、ロードトランジスタQp21、アクセストランジスタQn21がそれぞれ配列されている。なお、Qn41、Qp21及びQn21の下位の層に配置される拡散層3b、4b及び5bは、第2の記憶ノードQbとして機能する。本実施例のSRAMセルアレイは、このような6個のトランジスタを備えたユニットセルUCを図の上下方向に連続的に配列することにより構成される。
第1の記憶ノードQaである基板上の拡散層上に形成されるコンタクト10aはノード接続配線Na1によりドライバトランジスタQn41およびロードトランジスタQp21のゲート電極より延在するゲート配線上に形成されるコンタクト11bと接続され、第2の記憶ノードQbである基板上の拡散層上に形成されるコンタクト10bはノード接続配線Nb1によりドライバトランジスタQn31およびロードトランジスタQp11のゲート電極より延在するゲート配線上に形成されるコンタクト11aと接続される。アクセストランジスタQn11上部に形成されるコンタクト6aはビット線BL1に接続され、アクセストランジスタQn21上部に形成されるコンタクト6bはビット線BLB1に接続される。アクセストランジスタQn11のゲート電極から延在するゲート配線上に形成されるコンタクト7aおよびアクセストランジスタQn21のゲート電極から延在するゲート配線上に形成されるコンタクト7bはワード線WL1に接続される。ドライバトランジスタ(Qn31、Qn41)上部に形成されるコンタクト(8a、8b)は接地電位である配線層(Vss1a、Vss1b)にそれぞれ接続され、ロードトランジスタ(Qp11、Qp21)上部に形成されるコンタクト(9a、9b)は電源電位である配線層Vcc1に接続される。
ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、他のメモリセルの配線と共用するために、望ましくは、各メモリセル内での配線であるノード接続配線より上位の層で接続される。
なお、上記の階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na1)、ノード接続配線(Nb1)、及び接地電位の配線(Vss1a、Vss1b)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より下位の層で配線し、ワード線(WL1)は、ビット線(BL1、BLB1)及び電源電位の配線(Vcc1)より上位の層で配線する構成が実現可能である。
また、本実施例においては、図2のレイアウトに示される記憶ノードやゲート配線の形状が長方形の形状のみで構成されているために、OPC(Optical Proximity Correction)によるパターン形状の補正が容易であり、小さいSRAMセル面積を実現するために適したレイアウトである。
P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成され、P+ドレイン拡散層4b上にロードトランジスタQp21を構成する柱状シリコン層23bが形成される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。柱状シリコン層上部にはP+ソース拡散層16が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。ロードトランジスタ(Qp11、Qp21)上に形成されるコンタクト(9a、9b)はともに配線層を通して電源電位配線Vcc1に接続される。
N+ドレイン拡散層3a上にアクセストランジスタQn11を構成する柱状シリコン層21aが形成され、N+ドレイン拡散層5a上にドライバトランジスタQn31を構成する柱状シリコン層22aが形成され、P+ドレイン拡散層4a上にロードトランジスタQp11を構成する柱状シリコン層23aが形成される。N+ドレイン拡散層3aとP+ドレイン拡散層4aとN+ドレイン拡散層5aは各々の拡散層の表面に形成されたシリサイド層13aにより直接接続される。それぞれの柱状シリコン層の周囲にゲート絶縁膜17およびゲート電極18が形成されている。それぞれの柱状シリコン層上部にはソース拡散層が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層15が形成されている。アクセストランジスタQn11上に形成されるコンタクト6aはビット線BL1に接続され、ドライバトランジスタQn31上に形成されるコンタクト8aは電源電位配線Vss1aに接続され、ロードトランジスタQp11上に形成されるコンタクト9aは電源電位配線Vcc1に接続される。
ドライバトランジスタQn31とロードトランジスタQp11のゲート電極は、それらから延在するゲート配線18c上で共通のコンタクト11aに接続される。コンタクト11aは、記憶ノード接続配線Nb1を通じて記憶ノード2bのドレイン拡散層上に形成されるコンタクト10bに接続される。ドレイン拡散層3aと4aの境界上に形成されるコンタクト10aは記憶ノード接続配線Na1を通じてドライバトランジスタQn41およびロードトランジスタQp21のゲート電極から延在するゲート配線18d上に形成されるコンタクト11bに接続される。
ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜等の絶縁膜34により、シリサイド層に起因するドレイン−ゲート間およびソース−ゲート間のショートを抑制することができる。
図17に本実施例のSRAMセルレイアウトを示す。本実施例では、SRAMセルアレイ内において図17のユニットセルUCの1列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの2列目に配列されるトランジスタと配置構成が等しく、ユニットセルUCの2列目に配列されるトランジスタは、そのユニットセルUCの上側又は下側に隣接するメモリセルの1列目に配列されるトランジスタと配置構成が等しい。すなわち、図17のユニットセルUCの一列目に配列されるトランジスタQn12、Qp12、Qn32の上側には、二列目に配列されるトランジスタQn42、Qp22、Qn22と同じトランジスタが上から順に配列される。したがって、アクセストランジスタQn12の図面の上側には、アクセストランジスタが隣接して配列されることになり、アクセストランジスタQ22の図面の下側にもアクセストランジスタが隣接して配列されることになる。このようにSRAMセルを配置することで、アクセストランジスタQn12のゲート電極より延在するゲート配線は、図面の上側に隣接するメモリセルのアクセストランジスタのゲート電極と接続され、ワード線(WL2)へのコンタクト(107a、107b)をそのゲート配線上で共有することができる。実施例1においてはワード線(WL2)へのコンタクト(107a、107b)は第1の記憶ノードと第2の記憶ノードとの間に形成されていたが、本実施例においては、上下のSRAMセルとの境界上に配置されているため、記憶ノード間のスペースを縮小することができ、図面上で言えば、SRAMセルの横方向の長さの縮小が可能である。
なお、上述したアクセストランジスタのゲート電極同士のコンタクトの共有化については、実施例1のようにトランジスタを配置した場合にも適用できる。例えば、図2のアクセストランジスタQn11のゲート電極からゲート配線を図の右斜め上方向に延在させ、そのゲート配線を、Qn11の右斜め上に配置されたアクセストランジスタのゲート電極から左斜め下方向に延在させたゲート配線と接続し、接続されたゲート配線上でコンタクトを共有するように構成してもよい。このように、隣接したメモリセルのアクセストランジスタについて、ゲート電極同士を隣接して配置するように構成しさえすれば、ワード線へのコンタクトを共有化することは可能である。
また、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、各配線が接触すべきでないコンタクトと接触しないように、ノード接続配線(Na2、Nb2)を下位の層で、ワード線(WL2)を中位の層で、ビット線の配線(BL2、BLB2)、電源電位の配線(Vcc2)及び接地電位の配線(Vss2a、Vss2b)を上位の層で配線する構成が実現可能である。
これ以外の構成に関しては実施例1と同一であるので説明を省略する。
図18に本実施例のSRAMレイアウトを示す。本実施例において実施例2と異なる点は、ドライバトランジスタを形成する柱状シリコン層の形状が異なる点である。6T−SRAMにおいては、通常読み出し時の動作マージンを確保するために、通常アクセストランジスタよりドライバトランジスタのドレイン電流を大きく設定することが多い。プレーナー型トランジスタの場合にはドライバトランジスタの拡散層幅をアクセストランジスタの拡散層幅より大きくすることによりドレイン電流を増加させることができるが、SGTを用いた場合には柱状シリコン層の直径を大きくして、ドライバトランジスタを形成する柱状シリコン層の側壁の周囲長を、アクセストランジスタを形成する柱状シリコン層の側壁の周囲長以上にすることによりドレイン電流を増加させることができる。図18のようにドライバトランジスタを形成する柱状シリコン層の直径を他の柱状シリコン層より大きくすることにより、読み出しマージンを改善することができる。ただし、柱状シリコン層の寸法を大きくするとショートチャネル効果が発生しやすくなるため、注意が必要である。なお、柱状シリコン層の形状は円形のみでなく、楕円形や長方形などの形状にすることによって柱状シリコン層の周囲長を長くしてもよい。
また、動作速度を上げるためにアクセストランジスタの直径を大きくしてアクセストランジスタのドレイン電流値を増加させたり、書き込みマージンを改善するためにロードトランジスタの直径を小さくしてロードトランジスタのドレイン電流を他のトランジスタに比べて相対的に低下させたりするなど、ロードトランジスタを形成する柱状シリコン層の側壁の周囲長を、アクセストランジスタを形成する柱状シリコン層の側壁の周囲長以下にしてもよい。このように、アクセストランジスタ、ドライバトランジスタ、ロードトランジスタのそれぞれの形状を変更することにより、各種SRAM特性を調整することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
図19に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、本実施例においては記憶ノードである基板上の拡散層とゲート配線が両者にまたがって形成される共通のコンタクトによって接続される点である。図19を参照すると、記憶ノードQa4である基板上の拡散層と、ドライバトランジスタQn44およびロードトランジスタQp24のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト310aにより接続され、記憶ノードQb4である基板上の拡散層と、ドライバトランジスタQn34およびロードトランジスタQp14のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト310bにより接続される。上記のようにゲートと記憶ノードを配線層ではなくコンタクトで接続することによって、SRAMセル内におけるコンタクトの数を減らすことができるので、柱状シリコン層やコンタクトの配置を調整することによりセル面積を縮小することができる。特に、ピラー上に形成されるコンタクトと上記共通のコンタクト(310a、310b)を異なるリソグラフィー及びエッチング工程にて形成することによりセル面積の縮小が可能である。この場合、共通のコンタクト310aを4個のピラー上コンタクト(306a、308b、309a、309b)の中央付近に配置し、共通のコンタクト310bを4個のピラー上コンタクト(306b、308a、309a、309b)の中央付近に配置することにより、ピラー上コンタクトと共通のコンタクト間のスペースを同一工程により形成可能な最小スペースより小さくすることができ、セル面積を縮小することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト310a及びコンタクト310bより上位の層に配置される。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
図20に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、ドライバトランジスタとロードトランジスタの配置が入れ替わっている点である。本実施例においてはドライバトランジスタとロードトランジスタが入れ替わったために、記憶ノードである基板上の拡散層を横切るN+注入領域とP+注入領域(425a、425b)の境界が一箇所しか存在しない。このため、N+注入領域とP+注入領域の境界付近において重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、SRAMセルの縦方向の長さを縮小することが可能である。ただし、実施例1のレイアウトのように、N+注入領域およびP+注入領域は単純なライン&スペースではなく、P+注入領域(425a、425b)は長方形の溝パターンでありN+注入領域はP+注入領域(425a、425b)を反転させたパターンになる。このため、注入領域をパターニングするにあたっては正確なレジストパターンの制御が要求される。
本実施例においてはドライバトランジスタとロードトランジスタの配置を入れ替えたことに伴い、電源配線(Vcc5a、Vcc5b)と接地配線Vss5の配置を実施例2の場合と入れ替えている。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
これ以外の点に関しては実施例2に示す構成と同一であるので説明を省略する。
図21に本実施例のSRAMセルレイアウトを示す。本実施例において実施例2と異なる点は、SRAMを構成する各トランジスタの配列が異なっている点である。本実施例においてはトランジスタの配列を変えたために、記憶ノードである基板上の拡散層を横切るN+注入領域524とP+注入領域525の境界線が一箇所しかない。このため、N+注入領域とP+注入領域の境界付近における重ね合わせマージンを確保しなければならない箇所は一箇所しかないため、SRAMセルの縦方向の長さを縮小することが可能である。さらに実施例1と同様にN+注入領域524およびP+注入領域525は単純なライン&スペースにより形成される。このため、N+注入領域とP+注入領域の境界付近の寸法のマージンを最小に抑えることができるため、実施例5の場合よりさらにSRAMセルの縦方向の長さの縮小が可能になる。また、アクセストランジスタとなる(Qn16、Qn26)が隣接しているため、これらのゲート電極に形成されるコンタクトを共通化することができる。
図21に示されるように、基板上の拡散層により形成される第1の記憶ノード502aと、ドライバトランジスタQn46およびロードトランジスタQp26のゲート電極より延在するゲート配線が共通のコンタクト510aにより接続され、基板上の拡散層により形成される第2の記憶ノード502b上に形成されるコンタクト510bは第1層配線であるノード接続配線Nb6によりコンタクト511aと接続される。このように本実施例においては、SRAMセルの配線方法が左右非対称であるため、SRAM特性も左右で非対称となる可能性がある。SRAM特性が左右非対称になると、SRAMの動作マージンを劣化させるため、本実施例においては、SRAM特性の非対称性に注意する必要がある。
本実施例においては、これまでの実施例とは異なりワード線WL6が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。また、2個のドライバトランジスタ(Qn36,Qn46)と2個のロードトランジスタ(Qp16、Qp26)が同一列上に形成されているため、単純なレイアウトにて電源配線Vcc6および接地配線Vss6に接続することができる。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線(Na6、Nb6)を下位の層で、ワード線(WL6)、電源電位の配線(Vcc6)及び接地電位の配線(Vss6)を中位の層で、ビット線の配線(BL6、BLB6)を上位の層で配線する構成が実現可能である。
図22に本実施例のSRAMセルレイアウトを示す。本実施例においては柱状半導体が最密充填に配置されるように6方格子状に配列されている点で他の実施例とは異なる。このように柱状半導体を配置することにより柱状半導体を最も小さい面積にバランスよく配置することができ、小さいSRAMセル面積を設計することができる。各トランジスタの配列は図22のものに限らず、他の配列にしてもよい。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層に配置される。この点、階層的な配線の構成は、一例として、上記実施例2と同様の構成が実現可能である。
図23に本実施例のセルレイアウトを示す。SRAMセルアレイ内においては図23に示したユニットセルが繰り返し配置されている。図24a、b、c及びdに図23のレイアウト図のカットラインA−A’、B−B’、C−C’及びD−D’における断面構造をそれぞれ示す。
本実施例においては記憶ノードである基板上の拡散層のレイアウトがL字型となっている点において他の実施例と異なる。記憶ノードである基板上の拡散層のパターニングに関しては他の実施例のように長方形であるほうが容易である。しかし、本実施例においては実施例5および実施例6と同様に記憶ノードを横切るN+注入領域(724a、724b)とP+注入領域725の境界線が一箇所しかなく、さらにN+注入領域(724a、724b)およびP+注入領域725を形成するパターンは単純なライン&スペースにより形成される。このため、N+注入領域(724a、724b)とP+注入領域725の境界付近の寸法のマージンを最小に抑えることができるため、小さい面積のSRAMセルを設計することができる。
本実施例においては、ワード線WL8が横方向に配線され、ビット線(BL8、BLB8)は縦方向に配線される。ビット線から接続されるアクセストランジスタのゲートへのコンタクト(707a、707b)は図には示されていないが、横方向に隣接するメモリセルと共通化することができる。記憶ノードQa7の基板上の拡散層と、ドライバトランジスタQn48およびロードトランジスタQp28のゲート電極より延在するゲート配線は両者にまたがって形成される共通のコンタクト710aにより接続され、記憶ノードQb7の基板上の拡散層と、ドライバトランジスタQn38およびロードトランジスタQp18のゲート電極より延在するゲート配線は両者にまたがって形成されるコンタクト710bにより接続される。
なお、第1の実施例で述べたように、ワード線の配線、ビット線の配線、電源電位の配線及び接地電位の配線は、望ましくは、他のメモリセルの配線と共用するために、各メモリセル内での配線であるノード接続配線より上位の層、すなわち、コンタクト707a及びコンタクト707bより上位の層に配置される。この点、階層的な配線の構成の一例として、ノード接続配線を下位の層で、ワード線(WL8)及び接地電位の配線(Vss8a、Vss8b)を中位の層で、ビット線の配線(BL8、BLB8)及び電源電位の配線(Vcc8)を上位の層で配線する構成が実現可能である。
図24(a)に示されるように、基板に第1のウェル701aであるP−wellが形成され、素子分離702により基板上の拡散層が分離されている。基板上の拡散層により形成される第1の記憶ノードQa7には不純物注入等によりN+ドレイン拡散層703aが形成されており、基板上の拡散層により形成される第2の記憶ノードQb7には不純物注入等によりN+ドレイン拡散層703bおよびP+ドレイン拡散層704bがそれぞれ形成されている。また、第1のウェル701aと同一の導電型を持つP+拡散層704bの底部には基板へのリークを抑制するために、第1のウェル701aと異なる導電型を持つ第2のリーク防止拡散層701cが形成される。
ドレイン拡散層(703a、703b、704b)表面にはシリサイド層(713a、713b)が形成されており、N+拡散層703bとP+拡散層704bは、図には示されていないが、シリサイド層713bにより接続されている。N+ドレイン拡散層703a上にアクセストランジスタQn18を構成する柱状シリコン層721aが形成され、P+ドレイン拡散層704b上にロードトランジスタQp28を構成する柱状シリコン層723bが形成され、N+ドレイン拡散層703b上にドライバトランジスタQn48を構成する柱状シリコン層722bが形成される。それぞれの柱状シリコン層の周囲にはゲート絶縁膜717およびゲート電極718が形成されている。柱状シリコン層上部にはソース拡散層(714、716)が不純物注入などにより形成され、ソース拡散層表面にはシリサイド層715が形成されている。アクセストランジスタQn18上に形成されるコンタクト706aはビット線BL8に接続され、アクセストランジスタQn18のゲート電極より延在するゲート配線718a上に形成されるコンタクト707aはワード線WL8に接続され、ロードトランジスタQp28上に形成されるコンタクト708bは電源電位配線Vcc8に接続され、ドライバトランジスタQn48上に形成されるコンタクト709bは接地電位配線Vss8に接続され、ロードトランジスタQp28およびドライバトランジスタQn48のゲート電極はそれぞれのゲート電極より延在するゲート配線718dにより互いに接続される。
Qb、Qb2、Qb3、Qb4、Qb5、Qb6、Qb7:第2の記憶ノード
1a、101a、201a、301a、401a、501a、601a、701a:第1のウェル
1b、701b:第1のリーク防止拡散層
1c、701c:第2のリーク防止拡散層
2、102、202、302、402、502、602、702:素子分離
3a、103a、203a、303a、403a、503a、603a、703a、3b、103b、203b、303b、403b、503b、603b、703b:N+ドレイン拡散層
4a、104a、204a、304a、404a、504a、604a、704a、4b、104b、204b、304b、404b、504b、604b、704b:P+ドレイン拡散層
5a、105a、205a、305a、405a、505a、605a、5b、105b、205b、305b、405b、505b、605b:N+ドレイン拡散層
6a、106a、206a、306a、406a、506a、606a、706a、6b、106b、206b、306b、406b、506b、606b、706b:アクセストランジスタソース拡散層上コンタクト
7a、107a、207a、307a、407a、507a、607a、707a、7b、107b、207b、307b、407b、507b、607b、707b:アクセストランジスタワード配線上コンタクト
8a、108a、208a、308a、408a、508a、608a、708a、8b、108b、208b、308b、408b、508b、608b、708b:ロードトランジスタソース拡散層上コンタクト
9a、109a、209a、309a、409a、509a、609a、709a、9b、109b、209b、309b、409b、509b、609b、709b:ドライバトランジスタソース拡散層上コンタクト
10a、110a、210a、310a、410a、510a、610a、710a、10b、110b、210b、310b、410b、510b、610b、710b:ドレイン拡散層上コンタクト
11a、111a、211a、311a、411a、511a、611a、711a、11b、111b、211b、311b、411b、511b、611b、711b:ゲート配線上コンタクト
13a、13b、15、713a、713b、715:シリサイド層
14、714:N+ソース拡散層
16、716:P+ソース拡散層
17、717:ゲート絶縁膜
18、718:ゲート電極
18a、18b、18c、18d、718a、718d、718e、18f、:ゲート配線
19:シリコン窒化膜マスク
21a、21b、721a、721b:アクセストランジスタ柱状シリコン層
22a、22b、722a、722b:ドライバトランジスタ柱状シリコン層
23a、23b、723a、723b:ロードトランジスタ柱状シリコン層
24a、124a、224a、324a、524、724a、24b、124b、224b、324b、724b:N+注入領域
25、125、225、325、425a、425b、525、625a、625b、725:P+注入領域
33:レジスト
34:シリコン窒化膜等の絶縁膜
Qa、Qb:記憶ノード
Qn11、Qn21、Qn12、Qn22、Qn13、Qn23、Qn14、Qn24、Qn15、Qn25、Qn16、Qn26、Qn17、Qn27、Qn18、Qn28:アクセストランジスタ
Qn31、Qn41、Qn32、Qn42、Qn33、Qn43、Qn34、Qn44、Qn35、Qn45、Qn36、Qn46、Qn37、Qn47、Qn38、Qn48:ドライバトランジスタ
Qp11、Qp21、Qp12、Qp22、Qp13、Qp23、Qp14、Qp24、Qp15、Qp25、Qp16、Qp26、Qp17、Qp27、Qp18、Qp28:ロードトランジスタ
BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8、BLB1、BLB2、BLB3、BLB4、BLB5、BLB6、BLB7、BLB8:ビット線
WL1、WL2、WL3、WL4、WL5、WL6、WL7、WL8:ワード線
Vcc1、Vcc2、Vcc3、Vcc4、Vcc5a、Vcc5b、Vcc6、Vcc7、Vcc8:電源線
Vss1a、Vss1b、Vss2a、Vss2b、Vss3a、Vss3b、Vss4a、Vss4b、Vss5、Vss6、Vss7a、Vss7b、Vss8a、Vss8b:接地線
Claims (12)
- 6個のMOSトランジスタが基板上に配列されたスタティック型メモリセルを備えた半導体記憶装置であって、
前記6個のMOSトランジスタの各々は、
ソース拡散層、ドレイン拡散層及び柱状半導体層が、基板上に垂直方向に階層的に配置され、前記柱状半導体層は前記ソース拡散層と前記ドレイン拡散層の間に配置され、前記柱状半導体層の側壁にゲートが形成されており、
メモリにアクセスするための第1及び第2のNMOSのアクセストランジスタと、メモリセルのデータを保持するために記憶ノードを駆動する第1及び第2のNMOSのドライバトランジスタと、メモリセルのデータを保持するために電荷を供給する第1及び第2のPMOSのロードトランジスタとして機能し、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタは、互いに隣接して配列され、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタは、互いに隣接して配列され、
基板には第1のウェルが形成され、
第1のNMOSのアクセストランジスタ、第1のNMOSのドライバトランジスタ及び第1のPMOSのロードトランジスタにおいてデータを保持する第1の記憶ノードとして機能する各々の第1の拡散層を前記基板上に配置し、前記各々の第1の拡散層の表面に形成された第1のシリサイド層を介して前記各々の第1の拡散層を相互に接続し、
前記各々の第1の拡散層において第1のウェルと同一の導電型を持つ第1の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第2のウェルに囲まれ、
第2のNMOSのアクセストランジスタ、第2のNMOSのドライバトランジスタ及び第2のPMOSのロードトランジスタにおいてデータを保持する第2の記憶ノードとして機能する各々の第2の拡散層を前記基板上に配置し、前記各々の第2の拡散層の表面に形成された第2のシリサイド層を介して前記各々の第2の拡散層を相互に接続し、
前記各々の第2の拡散層において第1のウェルと同一の導電型を持つ第2の拡散層は、第1のウェルと反対の導電型を持ち、第1のウェルより浅く形成され、第1のウェル上に配置される第3のウェルに囲まれていることを特徴とする半導体記憶装置。 - 前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続され、第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在するゲート配線が共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。
- ドライバトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以上の値を持つこと、
又はロードトランジスタを形成する柱状半導体層の側壁の周囲長は、アクセストランジスタを形成する柱状半導体層の側壁の周囲長以下の値を持つこと、を特徴とする請求項1又は2に記載の半導体記憶装置。 - 第1及び第2のNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトの少なくとも1つを、隣接するメモリセルのNMOSのアクセストランジスタのゲート電極より延在するゲート配線上に形成されるコンタクトと共有化したことを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記柱状半導体層は、六方格子状に形成されていることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記第1の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第2の記憶ノードとして機能する拡散層と共通のコンタクトにより接続され、
前記第2の記憶ノードとして機能する拡散層上に形成されるドライバトランジスタおよびロードトランジスタのゲートより延在する各々のゲート配線が、前記第1の記憶ノードとして機能する拡散層と共通のコンタクトにより接続されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行1列目に配列され、
前記第1のNMOSのドライバトランジスタは3行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは2行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは3行2列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記6個のMOSトランジスタは、前記基板上に3行2列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは3行1列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは1行2列目に配列され、
前記第2のPMOSのロードトランジスタは3行2列目に配列され、
前記第2のNMOSのドライバトランジスタは2行2列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1及び第2のNMOSのアクセストランジスタのゲートより延在するゲート配線上に形成されるコンタクトを共有したことを特徴とする請求項9に記載の半導体記憶装置。
- 前記6個のMOSトランジスタは、前記基板上に2行3列に配列され、
前記第1のNMOSのアクセストランジスタは1行1列目に配列され、
前記第1のPMOSのロードトランジスタは2行2列目に配列され、
前記第1のNMOSのドライバトランジスタは2行1列目に配列され、
前記第2のNMOSのアクセストランジスタは2行3列目に配列され、
前記第2のPMOSのロードトランジスタは1行2列目に配列され、
前記第2のNMOSのドライバトランジスタは1行3列目に配列されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記柱状半導体上に形成されるコンタクトと、それ以外のコンタクトが異なるエッチング工程において形成されることを特徴とする請求項1に記載の半導体記憶装置の製造方法。
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