JPH0799311A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0799311A
JPH0799311A JP5345126A JP34512693A JPH0799311A JP H0799311 A JPH0799311 A JP H0799311A JP 5345126 A JP5345126 A JP 5345126A JP 34512693 A JP34512693 A JP 34512693A JP H0799311 A JPH0799311 A JP H0799311A
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Abstract

(57)【要約】 【目的】 占有面積の小さな電界効果トランジスタおよ
びそれを用いた半導体記憶装置を得ること。 【構成】 ソース領域６ａが設けられた基板１の上に、
第１層間絶縁膜２ａを介在させて、ゲート電極３が設け
られる。ゲート電極３を第２の層間絶縁膜２ｂが覆って
いる。第１の層間絶縁膜２ａ、ゲート電極３および第２
の層間絶縁膜２ｂ中に、これらを貫通するように、ソー
ス領域６ａの表面の一部を露出させるためのコンタクト
ホール１９が設けられる。コンタクトホール１９の側壁
面を、ゲート絶縁膜４が被覆している。コンタクトホー
ル１９中に、ソース領域６ａの表面に接触するように、
該ソース領域６ａの表面からゲート電極３の下面の高さ
まで、第１導電型の第１の半導体層２０が設けられ、第
１の半導体層２０の表面からゲート電極３の上面の高さ
までチャネル半導体層７が設けられ、その上にドレイン
領域になる第１導電型の第２の半導体層６ｂが設けられ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体装置に
関するものであり、より特定的には、縦型サラウンドゲ
ートＭＯＳＦＥＴに関するものである。この発明は、ま
た、そのような縦型サラウンドゲートＭＯＳＦＥＴを利
用した、ダイナミックランダムアクセスメモリ、インバ
ータ回路およびスタティックランダムアクセスメモリに
関する。この発明は、さらに、そのような半導体装置の
製造方法に関する。
【０００２】
【従来の技術】図１０１は、従来のプレーナ型ＭＯＳＦ
ＥＴの模式図である。図１０１を参照して、Ｐ型シリコ
ン基板１の上に、ゲート絶縁膜４を介在させてゲート電
極３が設けられている。シリコン基板１の主表面中であ
って、ゲート電極３の両側には、Ｎ型のソース／ドレイ
ン領域６ａ，６ｂが設けられている。
【０００３】動作について説明する。ゲート電極３に正
の電位を印加すると、シリコン基板１の主表面中では、
次の反応が生じる（式中、Ｂはボロンであり、Ｂ- はボ
ロン陰イオンであり、ｈ+ は正孔である）。Ｂ→Ｂ- ＋
ｈ+すなわち、ゲート電極３に正の電位を印加すると、
ボロンはボロン陰イオンと正孔に分離する。ボロン陰イ
オンはゲート電極３に引付けられ、一方、正孔はゲート
電極３と反発して、シリコン基板１中に逃げていき、ひ
いては、シリコン基板１のチャネル領域の主表面中には
空乏層１７が生じる。空乏層１７は、電子も正孔も存在
しない領域、すなわち電気を流す働きをするキャリア
が、全く存在しない領域である。
【０００４】ゲート電極３に印加する正の電位を大きく
していくと空乏層１７は拡大し、その幅Ｗｄは大きくな
っていく。しかし、空乏層１７の幅Ｗｄは、ある長さま
でにしか拡がらない。空乏層１７の幅は、不純物の濃度
によって決定される。不純物濃度が濃ければ空乏層の幅
Ｗｄは狭くなり、不純物濃度が薄ければＷｄは広くな
る。空乏層１７の幅Ｗｄの最大値は、最大空乏層幅と呼
ばれている。
【０００５】空乏層１７の幅Ｗｄが最大空乏層幅に達し
たとき、チャネル領域の表面に反転層１８が形成され、
ソース６ａとドレイン６ｂ間が導通する。
【０００６】さて、半導体装置の集積度が増すと、ＭＯ
ＳＦＥＴの占有面積を小さくすることが要求される。
【０００７】図１０２は、ＭＯＳＦＥＴの占有面積を小
さくすることができるように改良された、従来の縦型サ
ラウンドゲートＭＯＳＦＥＴの要部を抽出して描いた斜
視図である。
【０００８】図１０２を参照して、プラグ状シリコン５
の周りを、ゲート絶縁膜４を介在させて、ゲート電極３
が取囲んでいる。プラグ状シリコン５の上端にソース領
域６ａが設けられ、下端にドレイン領域６ｂが設けられ
ている。ドレイン領域６ｂは、シリコン基板の主表面中
に形成される。
【０００９】アルミニウム配線１０ａがソース領域６ａ
に接続され、アルミニウム配線１０ｂがゲート電極３に
接続され、アルミニウム配線１０ｃがドレイン領域６ｂ
に接続されている。
【００１０】ゲート電極３に正の電位を印加すると、プ
ラグ状シリコンの側壁面に反転層が生じ、電流はソース
６ａからドレイン領域６ｂへ流れる。すなわち、電流
は、シリコン基板に対して、垂直方向に流れる。
【００１１】次に、プレーナー型ＭＯＳＦＥＴの占有面
積と縦型サラウンドゲートＭＯＳＦＥＴの占有面積とを
比較する。
【００１２】プレーナー型ＭＯＳＦＥＴのゲート長を
Ｌ、チャネル幅をＷ、とすると、図１０１を参照して、
チャネル領域の占有面積Ｓｐｌａｎａｒは次の式で表さ
れる。 Ｓｐｌａｎａｒ＝Ｌ・Ｗ 一方、縦型サラウンドゲートＭＯＳＦＥＴの場合、図１
０３（図１０２を、簡略化した図である）を参照して、
チャネル領域の半径をＲとすれば、チャネル幅Ｗは２π
Ｒとなり、チャネル領域の占有面積は次式で表される。 Ｓｖｅｒｔｉｃａｌ＝πＲ2 ＝Ｗ2 ／４π したがって、ゲート長Ｌとチャネル幅Ｗが等しいトラン
ジスタを、プレーナー型ＭＯＳＦＥＴと縦型サラウンド
ゲートＭＯＳＦＥＴで形成した場合、それぞれの占有面
積の比は次のとおりとなる。 Ｓｖｅｒｔｉｃａｌ／Ｓｐｌａｎａｒ＝１／４π すなわち、縦型サラウンドゲートＭＯＳＦＥＴも占有面
積は、プレーナー型ＭＯＳＦＥＴのそれに比べて、１／
１２以下になる。
【００１３】逆に、両者の占有面積を同じにするとすれ
ば、縦型サラウンドゲートＭＯＳＦＥＴにおいて、Ｗを
大きくすることが可能である。これが縦型サラウンドゲ
ートＭＯＳＦＥＴの第１の利点である。
【００１４】また、縦型サラウンドゲートＭＯＳＦＥＴ
は、図１０２と図１０３を参照して、チャネルプラグ５
の半径を小さくすることにより、チャネル全体を空乏化
させることができるので、従来のＳＯＩＭＯＳＦＥＴと
同じ利点を有するようになる。これについて、詳細に説
明する。
【００１５】すなわち、チャネル全体を空乏化させるこ
とができると、サブスレッショルド電流（弱反転状態で
のリーク電流）を抑制でき、回路特性を向上させること
ができる。
【００１６】サブスレッショルド係数Ｓは、次の式で表
される。 Ｓ＝ｌｎ１０・ｋＴ／ｑ・（１＋Ｃｄ／Ｃｏｘ） 式中、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷素
量、ＣｄはＭＯＳＦＥＴの空乏層容量、Ｃｏｘはゲート
絶縁膜容量である。
【００１７】式から明らかなように、Ｃｄ＝０のとき、
サブスレッショルド係数Ｓは最小値（ｌｎ１０・ｋＴ／
ｑ＝６０ｍＶ／ｄｅｃ）となる。
【００１８】図１０４は、ＳＯＩＭＯＳＦＥＴの断面図
である。埋込酸化膜１６の上にＳＯＩ層１５が形成され
る。ＳＯＩ層１５の上に、ゲート絶縁膜４を介在させ
て、ゲート電極３が形成される。ＳＯＩ層１５の表面中
であって、ゲート電極３の両側に、ソース／ドレイン領
域６ａ，６ｂが形成される。図中、Ｗｄは空乏層幅、ｔ
SOI はＳＯＩ層１５の膜厚、ｔBOX は埋込酸化膜１６の
膜厚である。
【００１９】ＳＯＩ層１５全体が空乏化していないとき
（すなわちＷｄ＜ｔSOI のとき）は、図１０１に示すＭ
ＯＳＦＥＴと同様に、ＳＯＩＭＯＳＦＥＴの空乏層容量
Ｃｄは、次式で表される。 Ｃｄ＝εsi／Ｗｄ 一方、埋込酸化膜１６の膜厚がＳＯＩ層１５の膜厚より
十分厚く（ｔBOX ＞＞ｔSOI ）、ＳＯＩ層１５全体が空
乏化しているとき（完全空乏化状態のときは、Ｗｄ≧ｔ
SOI で表される）は、空乏層容量Ｃｄはほとんど０とな
る。ＳＯＩＭＯＳＦＥＴの場合、ＳＯＩ層１５の膜厚を
調整することにより、空乏層容量Ｃｄを０にすることが
でき、サブスレッショルド電流を抑制させることができ
る。
【００２０】上述のＳＯＩＭＯＳＦＥＴの利点を、縦型
サラウンドゲートＭＯＳＦＥＴにおいても、実現するこ
とができる。すなわち、縦型サラウンドゲートＭＯＳＦ
ＥＴにおいて、完全空乏化状態が実現されているとき
は、ＳＯＩＭＯＳＦＥＴと同様に、空乏層容量Ｃｄは０
となる。また、サラウンド型ＭＯＳＦＥＴの特有の現象
として、電気力線が放射線上に延びるため、完全に空乏
化していない状態でも、その空乏層容量Ｃｄは、図１０
１に示すＭＯＳＦＥＴより小さくなる。
【００２１】次の式は、縦型サラウンドゲートＭＯＳＦ
ＥＴの半径Ｒと空乏層容量Ｃｄとの関係を示したもので
あり、図１０５は、係る式をグラフで示したものであ
る。
【００２２】
【数１】 Ｒ／Ｗｄ＜１で、完全空乏化が実現できるため、空乏層
容量Ｃｄは０となる。また、Ｒ／Ｗｄ＞１でも、空乏層
容量Ｃｄは、図１００に示すバルクＭＯＳＦＥＴより小
さくなっている。
【００２３】このように、縦型サラウンドゲートＭＯＳ
ＦＥＴは、チャネルプラグ５の半径を調節することによ
り、空乏層容量Ｃｄを０にでき、ひいては、サブスレッ
ショルド電流を抑制することができ、ひいては回路特性
を向上させることができるという第２の利点を有する。
【００２４】縦型サラウンドゲートＭＯＳＦＥＴの第３
番目の利点は、チャネルプラグ全体を反転層とすること
ができ、ドレイン電流を増加させることができるという
ことである。
【００２５】縦型サラウンドゲートＭＯＳＦＥＴは、上
述したように３つの利点がある。図１０６〜図１０９
は、従来の縦型サラウンドゲートＭＯＳＦＥＴの製造方
法の順序の各工程における半導体装置の部分断面図であ
る。
【００２６】図１０６を参照して、基板１を異方性エッ
チングすることによって、縦型サラウンドゲートＭＯＳ
ＦＥＴのプラグ状シリコン５を形成する。プラグ状シリ
コン５は、斜視図で表すと、図１１１のようになり、円
柱状である。
【００２７】図１０７を参照して、プラグ状シリコン５
を覆うように、基板１の上にゲート絶縁膜４を堆積す
る。その後、ゲート絶縁膜４越しに、基板１の表面に不
純物イオン注入を行ない、ソース領域６ａとドレイン領
域６ｂを形成する。
【００２８】図１０８を参照して、基板１の上に、ゲー
ト電極となるポリシリコン３を堆積する。
【００２９】図１０８と図１０９を参照して、ポリシリ
コン３を選択的にエッチングし、ゲート電極３を形成す
る。
【００３０】図１１０を参照して、ゲート電極３を覆う
ように、基板１の上に層間絶縁膜２を堆積する。層間絶
縁膜２中に、ソース領域６ａの表面を露出させるための
コンタクトホールと、ゲート電極３の表面の一部を露出
させるためのコンタクトホールと、ドレイン領域６ｂの
表面の一部を露出させるためのコンタクトホールを形成
する。これらのコンタクトホールを通って、アルミニウ
ム配線１０ａ，１０ｂ，１０ｃを、それぞれの部分に接
続すると、図１０２に示す縦型サラウンドゲートＭＯＳ
ＦＥＴが完成する。
【００３１】
【発明が解決しようとする課題】従来の縦型サラウンド
ゲート型ＭＯＳＦＥＴは、上述のように３つの利点を有
するが、次のような問題点があった。
【００３２】すなわち、図１０２を参照して、ドレイン
領域６ａに接続されているアルミニウム配線１０ａが、
ゲート電極３とショートしないように、プラグ状シリコ
ン５の径を、コンタクトホール８ａよりも大きくしなけ
ればならなかった。プラグ状シリコン５を大きく形成す
れば、デバイスの占有面積が増大する。また、チャネル
プラグが完全空乏化しなくなり、ひいては、チャネルプ
ラグ全体が反転しなくなる。そのため、従来の縦型サラ
ウンドゲート型ＭＯＳＦＥＴでは、上述の３つの利点
を、十分に発揮させることができないという問題があっ
た。
【００３３】この発明は、上記のような問題点を解決す
るためになされたもので、占有面積を十分に小さくする
ことができるように改良された、縦型サラウンドゲート
ＭＯＳＦＥＴを提供することを目的とする。
【００３４】この発明のさらに他の目的は、サブスレッ
ショルド電流を十分抑制することができ、ひいては回路
特性を十分に向上させることができるように改良された
縦型サラウンドゲートＭＯＳＦＥＴを提供することにあ
る。
【００３５】この発明のさらに他の目的は、チャネル部
全体を反転層とすることができ、ドレイン電流を十分増
加させることができるように改良された縦型サラウンド
ゲートＭＯＳＦＥＴを提供することにある。
【００３６】この発明のさらに他の目的は、そのような
縦型サラウンドゲートＭＯＳＦＥＴを利用した、ダイナ
ミックランダムアクセスメモリを提供することにある。
【００３７】この発明のさらに他の目的は、そのような
縦型サラウンドゲートＭＯＳＦＥＴを利用した、インバ
ータ回路を提供することにある。
【００３８】この発明のさらに他の目的は、そのような
縦型サラウンドゲートＭＯＳＦＥＴを利用したスタティ
ックランダムアクセスメモリを提供することにある。
【００３９】この発明のさらに他の目的は、そのような
縦型サラウンドゲートＭＯＳＦＥＴの製造方法を提供す
ることにある。
【００４０】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、多数のキャリアの流れを、ゲートに
加える電圧によって制御する半導体装置に係るものであ
る。当該半導体装置は、主表面を有する基板を備える。
上記基板の主表面中に、ソース／ドレイン領域の一方に
なる第１導電型の第１の導電層が設けられる。上記基板
の上に第１層間絶縁膜が設けられている。上記第１の層
間絶縁膜の上に、上面と下面を有するゲート電極が設け
られている。上記ゲート電極を覆うように、上記第１の
層間絶縁膜の上に、第２の層間絶縁膜が設けられてい
る。上記第１の層間絶縁膜、上記ゲート電極および上記
第２の層間絶縁膜を貫通するように、上記第１の導電層
の表面の一部を露出させるためのコンタクトホールが設
けられている。上記コンタクトホールの側壁面をゲート
絶縁膜が被覆している。上記コンタクトホール中であっ
て、上記第１の導電層の表面に接触するように、上記第
１の導電層の表面から上記ゲート電極の下面の高さま
で、第１導電型の第１の半導体層が形成されている。上
記コンタクトホール中であって、上記第１の半導体層の
表面に接触するように、上記第１の半導体層の表面から
上記ゲート電極の上面の高さまで、チャネル半導体層が
形成されている。上記チャネル半導体層の表面に接触す
るように、該チャネル半導体層の上に、ソース／ドレイ
ン領域の他方になる第１導電型の第２の半導体層が設け
られている。
【００４１】この発明の第２の局面に従う半導体装置
は、多数キャリアの流れを、ゲートに加える電圧によっ
て制御する半導体装置に係るものである。当該半導体装
置は、主表面を有する基板を備える。上記基板の主表面
中に、ソース／ドレイン領域の一方になる第１導電型の
第１の導電層が設けられる。上記基板の上に第１の層間
絶縁膜が設けられる。上記第１の層間絶縁膜の上に、上
面と下面を有するゲート電極が設けられる。上記ゲート
電極を覆うように、上記第１の層間絶縁膜の上に、第２
の層間絶縁膜が設けられている。上記第１の層間絶縁
膜、上記ゲート電極および上記第２の層間絶縁膜を貫通
するように、上記第１の導電層の表面の一部を露出させ
るためのコンタクトホールが設けられている。上記コン
タクトホールの側壁面をゲート絶縁膜が被覆している。
上記第１の導電層と接触し、かつ上記コンタクトホール
の側壁面を上記ゲート絶縁膜を介在させて、連続的に被
覆するように、該コンタクトホール部分において凹部を
有するシリコン薄膜が設けられる。上記シリコン薄膜の
凹部内に埋込まれるように、上記基板の上に絶縁膜が設
けられている。上記シリコン薄膜は、上記ゲート電極に
取囲まれた部分に位置する筒状のチャネル部と、上記チ
ャネル部を上下から挟むソース領域とドレイン領域との
３つの部分に区分されている。上記チャネル部における
上記シリコン薄膜の膜厚は、最大空乏層幅またはそれ以
下にされている。
【００４２】この発明の第３の局面に従う半導体装置
は、多数キャリアの流れを、ゲートに加える電圧によっ
て制御する半導体装置に係るものである。当該半導体装
置は、主表面を有する基板を備える。上記基板の主表面
中に、ソース／ドレイン領域の一方になる第１導電型の
第１の導電層が設けられる。上記基板の上に、第１の層
間絶縁膜が設けられる。上記第１の層間絶縁膜の上に、
上面と下面を有するゲート電極が設けられる。上記ゲー
ト電極を覆うように、上記第１の層間絶縁膜の上に第２
の層間絶縁膜が設けられる。上記第１の層間絶縁膜、上
記ゲート電極および上記第２の層間絶縁膜を貫通するよ
うに、上記第１の導電層の表面の一部を露出させるため
のコンタクトホールが設けられる。上記コンタクトホー
ルの側壁面を第１のゲート絶縁膜が被覆している。上記
第１の導電層と接触し、かつ上記コンタクトホールの内
壁面を上記第１のゲート絶縁膜を介在させて連続的に被
覆するようにシリコン薄膜が設けられる。上記シリコン
薄膜は、上記コンタクトホール部分において、その底面
の位置が上記第１のゲート電極の下面の高さ以下にある
凹部を有する。上記シリコン薄膜は、上記第１のゲート
電極に取り囲まれた部分に位置する筒状のチャネル部
と、上記チャネル部を上下から挟むソース領域とドレイ
ン領域との３つの部分に区分されている。上記チャネル
部における上記シリコン薄膜の膜厚は、最大空乏層幅ま
たは、それ以下にされている。上記シリコン薄膜の上記
凹部を被覆するように、上記基板の上に第２のゲート絶
縁膜が設けられている。当該装置は、さらに、上記シリ
コン薄膜の上記凹部に埋込まれ、上記第２のゲート絶縁
膜を介在させて、上記チャネル部と対向する第２のゲー
ト電極を備える。
【００４３】この発明の第４の局面に従う半導体装置
は、ビット線とワード線の交点に設けられたストレージ
ノード、キャパシタ絶縁膜およびセルプレート電極から
なるキャパシタに、ゲートトランジスタによって、情報
を記憶させる半導体装置に係るものである。当該装置
は、主表面を有する基板を備える。上記基板の主表面中
に、第１導電型不純物が注入されてなる、第１導電型の
第の不純物拡散層が設けられる。第の不純物拡散層は、
ソース／ドレイン領域の一方になり、かつ上記ビット線
にもなる。上記基板の上に第１の層間絶縁膜が設けられ
ている。上記第１の層間絶縁膜の上に、上面と下面を有
するゲート電極が設けられる。上記ゲート電極を覆うよ
うに、上記第１の層間絶縁膜の上に、第２の層間絶縁膜
が設けられる。上記第１の層間絶縁膜、上記ゲート電極
および上記第２の層間絶縁膜を貫通するように、上記第
１の不純物拡散層の表面の一部を露出させるためのコン
タクトホールが設けられる。上記コンタクトホールの側
壁面、ゲート絶縁膜が被覆している。上記コンタクトホ
ール中であって、上記第１の不純物拡散層の表面に接触
するように、該第１の不純物拡散層の表面から上記ゲー
ト電極の下面の高さまで、第１導電型の第１の半導体層
が形成される。上記コンタクトホール中であって、上記
第１の半導体層の表面に接触するように、該第１の半導
体層の表面から上記ゲート電極の上面の高さまで、チャ
ネル半導体層が形成されている。上記チャネル半導体層
の表面に接触するように該チャネル半導体層の上、第１
導電型の第２の導電層が設けられる。第２の導電層は、
ソース／ドレイン領域の他方になり、かつ前記ストレー
ジノードにもなる。上記第２の導電層の上に、キャパシ
タ絶縁膜が設けられている。上記キャパシタ絶縁膜を、
介在させて、上記ストレージノードの上にセルプレート
電極が設けられている。
【００４４】この発明の第５の局面に従う半導体装置
は、ビット線とワード線の交点に設けられたストレージ
ノード、キャパシタ絶縁膜およびセルプレート電極から
なるキャパシタに、ゲートトランジスタによって、情報
を記憶させる半導体装置に係るものである。当該半導体
装置は、主表面を有する基板を備える。上記基板の主表
面中に、ソース／ドレイン領域の一方になる第１導電型
の第１の導電層が設けられる。上記基板の上に第１の層
間絶縁膜が設けられる。上記第１の層間絶縁膜の上に、
上面と下面とを有するゲート電極が設けられる。上記ゲ
ート電極を覆うように、上記第１の層間絶縁膜の上に、
第２の層間絶縁膜が設けられる。上記第１の層間絶縁
膜、上記ゲート電極および上記第２の層間絶縁膜を貫通
するように、上記第１の導電層の表面の一部を露出させ
るためのコンタクトホールが設けられる。上記コンタク
トホールの側壁面をゲート絶縁膜が被覆している。上記
第１の導電層と接触し、かつ上記コンタクトホールの側
壁面を上記ゲート絶縁膜を介在させて連続的に被覆する
ように、シリコン薄膜が設けられる。上記シリコン薄膜
は、上記コンタクトホール内において、その底面の位置
が上記ゲート電極の下面の高さ以下にある凹部を有す
る。上記シリコン薄膜は、上記ゲート電極に取囲まれた
部分に位置する筒状のチャネル部と、上記チャネル部を
上下から挟む、下側にあるソース／ドレイン領域の一方
と上側にあるソース／ドレイン領域の他方との３つの部
分に区分されている。上記チャネル部における上記シリ
コン薄膜の膜厚は最大空乏層幅またはそれ以下にされて
いる。上記ソース／ドレイン領域の他方はストレージノ
ードとしても用いられている。上記シリコン薄膜の上記
凹部を被覆するように上記基板の上にキャパシタ絶縁膜
が設けられている。当該装置は、上記キャパシタ絶縁膜
を介在させて、上記シリコン薄膜を覆い、かつ上記シリ
コン薄膜の凹部を埋めるように、上記基板の上に設けら
れたセルプレート電極を備える。
【００４５】この発明の第６の局面に従う半導体装置
は、ビット線とワード線の交点に設けられたストレージ
ノード、キャパシタ絶縁膜およびセルプレート電極から
なるキャパシタに、ゲートトランジスタによって、情報
を記憶させる半導体装置に係るものである。当該半導体
装置は、主表面を有する基板を備える。上記基板の主表
面中に、ソース／ドレイン領域の一方になる第１導電型
の第１の導電層が設けられている。上記基板の上に、第
１の層間絶縁膜が設けられている。上記第１の層間絶縁
膜の上に、上面と下面とを有するゲート電極が設けられ
ている。上記ゲート電極を覆うように、上記第１の層間
絶縁膜の上に、第２の層間絶縁膜が設けられている。上
記第１の層間絶縁膜、上記ゲート電極および上記第２の
層間絶縁膜を貫通するように、上記第１の導電層の表面
の一部を露出させるための第１のコンタクトホールが設
けられている。上記第１のコンタクトホールの側壁面
を、ゲート絶縁膜が被覆している。上記第１の導電層と
接触し、かつ上記第１のコンタクトホールの内壁面を、
上記ゲート絶縁膜を介在させて連続的に被覆するよう
に、シリアル薄膜が設けられている。上記シリコン薄膜
は、上記第１のコンタクトホール部分において、その底
面の位置が上記ゲート電極の下面の高さ以下になる凹部
を有する。上記シリコン薄膜は、上記ゲート電極に取囲
まれた部分に位置する筒状のチャネル部と、該チャネル
部を上下から挟む、下側にあるソース／ドレイン領域の
一方と上側にあるソース／ドレイン領域の他方との３つ
の部分に区分されている。上記チャネル部における上記
シリコン薄膜の膜厚は、最大空乏層幅またはそれ以下に
されている。上記シリコン薄膜を覆うように、上記基板
の上に第３の層間絶縁膜が設けられている。上記第３の
層間絶縁膜中に、上記ソース／ドレイン領域の他方の表
面の一部を露出させるための第２のコンタクトホールが
設けられている。上記ソース／ドレイン領域の他方に接
触するように、かつ上記第２のコンタクトホールの内壁
面を被覆するように、ストレージノードが設けられてい
る。上記ストレージノードの表面を被覆するように上記
基板の上に、キャパシタ絶縁膜が設けられている。上記
キャパシタ絶縁膜を介在させて、上記ストレージノード
と対向するように、かつ、上記第２のコンタクトホール
内を埋めるように上記基板の上に設けられたセルプレー
ト電極が設けられている。
【００４６】この発明の第７の局面に従う半導体装置
は、入力信号と出力信号の極性を反転させる半導体装置
に係るものである。当該半導体装置は、基板と、上記基
板の上に設けられた導電層と、を備える。上記導電層を
覆うように、上記基板の上に第１の層間絶縁膜が設けら
れている。上記第１の層間絶縁膜の上に、上面と下面を
有するゲート電極が設けられている。上記ゲート電極を
覆うように、上記基板の上に第２の層間絶縁膜が設けら
れている。上記第１の層間絶縁膜、上記ゲート電極およ
び上記第２の層間絶縁膜を貫通するように、上記導電層
の表面のある一部を露出させるための第１のコンタクト
ホールが設けられている。上記第１の層間絶縁膜、上記
ゲート電極および上記第２の層間絶縁膜を貫通するよう
に、上記導電層の表面の他の一部を露出させるための第
２のコンタクトホールが設けられている。上記第１のコ
ンタクトホールの内壁面をゲート絶縁膜が被覆してい
る。上記第２のコンタクトホールの内壁面をゲート絶縁
膜が被覆している。上記第１のコンタクトホール中であ
って、上記導電層の上記ある一部に接触するように、上
記導電層の表面から上記ゲート電極の下面の高さまで、
ソース／ドレイン領域の一方になる第１のｐ+ 半導体層
が形成されている。上記第１のコンタクトホール中であ
って、上記ｐ+ 半導体層の表面に接触するように、該ｐ
+ 半導体層の表面から上記ゲート電極の上面の高さま
で、ｎ- 半導体層が形成されている。上記ｎ- 半導体層
の表面に接触するように、該ｎ- 半導体層の上に、ソー
ス／ドレイン領域の他方になる第２のｐ+ 半導体層が設
けられている。上記第２のコンタクトホール中であっ
て、上記導電層の上記他の一部に接触するように、該導
電層の表面から上記ゲート電極の下面の高さまで、ソー
ス／ドレイン領域の一方になる第１のｎ+ 半導体層が形
成されている。上記第２のコンタクトホール中であっ
て、上記第１のｎ+ 半導体層の表面に接触するように、
該第１のｎ+ 半導体層の表面から上記ゲート電極の上面
の高さまで、ｐ- 半導体層が形成されている。上記ｐ-
半導体層の表面に接触するように、該ｐ- 半導体層の上
に、ソース／ドレイン領域の他方になる第２のｎ+ 半導
体層が設けられている。
【００４７】この発明の第８の局面に従う半導体装置
は、入力信号と出力信号の極性を反転させる半導体装置
に係るものである。当該半導体装置は、主表面を有する
半導体基板を備える。上記半導体基板の主表面中に、フ
ィールド酸化膜が形成されている。上記半導体基板の主
表面中であって、かつ上記フィールド酸化膜の直下に、
ｎ+ 不純物拡散層が設けられている。上記フィールド酸
化膜の上に、上面と下面を有するゲート電極が設けられ
る。上記ゲート電極を覆うように上記半導体基板の上に
層間絶縁膜が設けられる。上記層間絶縁膜、上記ゲート
電極および上記フィールド酸化膜を貫通するように上記
ｎ+ 不純物拡散層の表面のある一部を露出させるための
第１のコンタクトホールが設けられる。上記層間絶縁
膜、上記ゲート電極および上記フィールド酸化膜を貫通
するように、上記ｎ+ 不純物拡散層の表面の他の一部を
露出させるための第２のコンタクトホールが設けられて
いる。上記第１のコンタクトホールの内壁面をゲート絶
縁膜が覆っている。上記第２のコンタクトホールの内壁
面をゲート絶縁膜が覆っている。上記第１のコンタクト
ホール中であって、上記ｎ+ 不純物拡散層の上記ある一
部に接触するように、導電体膜が設けられている。上記
第１のコンタクトホール中であって、上記導電体膜と接
触するように、該導電体膜の表面から上記ゲート電極の
下面の高さまで、ソース／ドレイン領域の一方になる第
１のｐ+ 半導体層が形成されている。上記第１のコンタ
クトホール中であって、上記第１のｐ+ 半導体層の表面
に接触するように、該第１のｐ+ 半導体層の表面から上
記ゲート電極の上面の高さまで、ｎ- 半導体層が形成さ
れている。上記ｎ- 半導体層の表面に接触するように、
該ｎ- 半導体層の上に、ソース／ドレイン領域の他方に
なる第２のｐ+ 半導体層が設けられる。上記第２のコン
タクトホール中であって、上記ｎ+ 不純物拡散層の上記
他の一部に接触するように、該ｎ+ 不純物拡散層の表面
から上記ゲート電極の下面の高さまで、ソース／ドレイ
ン領域の一方になる第１のｎ+ 半導体層が形成される。
上記第２のコンタクトホール中であって、上記第１のｎ
+ 半導体層の表面に接触するように、該第１のｎ+ 半導
体層の表面から上記ゲート電極の上面の高さまで、ｐ-
半導体層が形成されている。上記ｐ- 半導体層の表面に
接触するように、該ｐ- 半導体層の上に、ソース／ドレ
イン領域の他方になる第２のｎ+半導体層が設けられて
いる。
【００４８】この発明の第９の局面に従う半導体装置
は、入力信号と出力信号の極性を反転させる半導体装置
に係るものである。当該半導体装置は、主表面を有する
半導体基板を備える。上記半導体基板の主表面中に、フ
ィールド酸化膜が形成される。上記半導体基板の主表面
中に、ｐ+ 不純物拡散層と、ｎ+ 不純物拡散層が、上記
フィールド酸化膜によって互いに離されて形成されてい
る。上記半導体基板の上に、第１の層間絶縁膜が設けら
れる。上記ｐ+ 不純物拡散層および上記ｎ+ 不純物拡散
層を覆うように、上記第１の層間絶縁膜の上にゲート電
極が設けられる。上記ゲート電極を覆うように、上記半
導体基板の上に第２の層間絶縁膜が設けられる。上記第
１の層間絶縁膜、上記ゲート電極および上記第２の層間
絶縁膜を貫通するように、上記ｐ+ 不純物拡散層の表面
の一部を露出させるための第１のコンタクトホールが設
けられる。上記第１の層間絶縁膜、上記ゲート電極およ
び上記第２の層間絶縁膜を貫通するように、上記ｎ+ 不
純物拡散層の表面の一部を露出させるための第２のコン
タクトホールが設けられる。上記第１のコンタクトホー
ルの内壁面を、ゲート絶縁膜が被覆している。上記第２
のコンタクトホールの内壁面を、ゲート絶縁膜が被覆し
ている。上記第１のコンタクトホール中であって、上記
ｐ+ 不純物拡散層の表面に接触するように、該ｐ+ 不純
物拡散層の表面から上記ゲート電極の下面の高さまで、
ソース／ドレイン領域の一方になる第１のｐ+ 半導体層
が形成される。上記第１のコンタクトホール中であっ
て、上記第１のｐ+ 半導体層の表面に接触するように、
該第１のｐ+ 半導体層の表面から上記ゲート電極の上面
の高さまで、ｎ- 半導体層が形成される。上記ｎ- 半導
体層の上に、ソース／ドレイン領域の他方になる第２の
ｐ+ 半導体層が設けられる。上記第２のコンタクトホー
ル中であって、上記ｎ+ 不純物拡散層の表面に接触する
ように、該ｎ+ 不純物拡散層の表面から上記ゲート電極
の下面の高さまで、ソース／ドレイン領域の一方になる
第１のｎ+ 半導体層が形成される。上記第２のコンタク
トホール中であって、上記第１のｎ+ 半導体層の表面に
接触するように、該第１のｎ+ 半導体層の表面から上記
ゲート電極の上面の高さまで、ｐ- 半導体層が形成され
る。上記ｐ- 半導体層の表面に接触するように、該ｐ-
半導体層の上に、ソース／ドレイン領域の他方になる第
２のｎ+ 半導体層が設けられる。上記第２のｐ+ 半導体
層の端部と上記第２のｎ+ 半導体層の端部は、上記フィ
ールド酸化膜の上部分で接触している。当該装置は、さ
らに、上記第２のｐ+ 半導体層の表面および上記第２の
ｎ+ 半導体層の表面とを電気的に接続する接続部材を備
える。
【００４９】この発明の第１０の局面に従う半導体装置
は、第１のトランジスタと第２のトランジスタとの協力
により、入力信号と出力信号の極性を反転させる半導体
装置に係るものである。当該半導体装置は、基板と、上
記基板の上に設けられたＳｉＯ2 層と、を備える。該Ｓ
ｉＯ2 層の上に、上面と下面を有する半導体層が設けら
れる。上記半導体層の上に絶縁膜を介在させて、上記第
１のトランジスタのゲート電極が設けられる。当該装置
は、上記半導体層の中に設けられ、かつ上記ゲート電極
の両側に互いに離されて形成された、上記第１のトラン
ジスタの一対のソース／ドレイン領域とを備える。上記
第１のトランジスタのゲート電極から離れた位置に、か
つ、上記ソース／ドレイン領域の一方および上記ＳｉＯ
2 層を貫通するように、上記基板の表面の一部を露出さ
せるためのコンタクトホールが設けられる。上記コンタ
クトホールの内壁面は、上記第２のトランジスタのゲー
ト絶縁膜が被覆している。上記コンタクトホール中であ
って、上記基板の表面に接触するように、該基板の表面
から上記半導体層の下面の高さまで、上記第２のトラン
ジスタのソース／ドレイン層の一方が形成されている。
上記コンタクトホール中であって、上記第２のトランジ
スタのソース／ドレイン層の一方の表面に接触するよう
に、該表面から上記半導体層の上面の高さまで、上記第
２のトランジスタのチャネル層が形成される。上記第２
のトランジスタのチャネル層の上に、これと接触するよ
うに、上記第２のトランジスタのソース／ドレイン層の
他方が設けられる。
【００５０】この発明の第１１の局面に従う半導体装置
は、第１のトランジスタと第２のトランジスタとの協力
により、入力信号と出力信号の極性を反転させる半導体
装置に係るものである。当該半導体装置は、基板と、上
記基板の上に設けられた第１の絶縁膜と、を備える。上
記第１の絶縁膜の上に、上面と下面を有する、上記第１
のトランジスタのゲート電極が設けられる。上記第１の
トランジスタのゲート電極を覆うように、前記基板の上
に第２の絶縁膜が設けられている。上記第１のトランジ
スタのゲート電極および上記第２の絶縁膜を貫通するよ
うに、前記基板の表面の一部を露出させるためのコンタ
クトホールが設けられる。上記基板の主表面中に、かつ
上記コンタクトホールの直下に、上記第２のトランジス
タのソース／ドレイン層の一方が設けられる。上記コン
タクトホールの内壁面を、上記第２のトランジスタのゲ
ート絶縁膜が被覆している。上記コンタクトホール中で
あって、上記第２のトランジスタの上記ソース／ドレイ
ン層の一方に接触するように、該ソース／ドレイン層の
一方の表面から上記ゲート電極の上面の高さまで、上記
第２のトランジスタのチャネル層が形成される。上記第
２のトランジスタのチャネル層の上に、これと接触する
ように、上記第２のトランジスタのソース／ドレイン層
の他方が設けられる。
【００５１】この発明の第１２の局面に従う半導体装置
は、４つのトランジスタの協力により情報を記憶する半
導体装置に係るものである。当該装置は、上記第９の局
面に従うインバータ回路を２個用いて形成したフリップ
フロップと、２個のトランジスタと、を備える。
【００５２】この発明の第１３の局面に従う半導体装置
は、４つのトランジスタの協力により情報を記憶させる
半導体装置に係るものである。当該装置は、上記第１の
局面に従うトランジスタをアクセストランジスタに用い
たことを特徴とする。
【００５３】この発明の第１４の局面に従う半導体装置
は、４つのトランジスタの協力により情報を記憶する半
導体装置に係るものである。当該装置は、アクセストラ
ンジスタおよび負荷トランジスタに、それぞれ上記第１
の局面に従うトランジスタを用いたことを特徴とする。
【００５４】この発明の第１５の局面に従う半導体装置
の製造方法においては、まず、基板の主表面中にソース
／ドレイン領域の一方になる、第１導電型の不純物を含
む第１の導電層を形成する。上記基板の上に第１の層間
絶縁膜を形成する。上記第１の層間絶縁膜の上に、上面
と下面を有するゲート電極を形成する。上記ゲート電極
を覆うように、上記基板の上に第２の層間絶縁膜を形成
する。上記第１の層間絶縁膜、上記ゲート電極および上
記第２の層間絶縁膜を貫通し、上記第１の導電層の表面
に達するコンタクトホールを形成する。上記コンタクト
ホールの側壁面をゲート絶縁膜で被覆する。上記第１の
導電層の表面に接触するように、かつ上記コンタクトホ
ール内を埋込むように、上記基板の上に半導体層を形成
する。上記半導体層の表面に、第１導電型の不純物を注
入する。上記半導体層の表面に注入された上記不純物を
該半導体層中に拡散させ、かつ上記第１の導電層から上
記半導体層中に、上記第１の導電層中に含まれる上記不
純物を拡散させ、それによって、上記半導体層中に、ソ
ース／ドレイン領域の他方と、該ソース／ドレイン領域
の他方と上記ソース／ドレイン領域の一方との間に挟ま
れるチャネル領域を形成する。
【００５５】この発明の第１６の局面に従う半導体装置
の製造方法は、多数のキャリアの流れを、ゲートに加え
る電圧によって制御する半導体装置の製造方法に係るも
のである。基板の表面上にシリコン窒化膜を形成する。
上記シリコン窒化膜越しに、上記基板の表面に不純物を
注入し、該基板の主表面中にソース／ドレイン領域の一
方になる、第１導電型の不純物を含む第１の導電層を形
成する。上記シリコン窒化膜を覆うように上記基板の上
に第１の層間絶縁膜を形成する。上記第１の層間絶縁膜
の上に、上面を下面を有するゲート電極を形成する。上
記ゲート電極を覆うように上記基板の上に第２の層間絶
縁膜を形成する。上記第１の層間絶縁膜、上記ゲート電
極および上記第２の層間絶縁膜中に、これらを貫通し、
上記シリコン窒化膜の表面に達するコンタクトホールを
形成する。上記コンタクトホールの側壁面を酸化し、ゲ
ート絶縁膜を形成する。上記シリコン窒化膜の露出面を
エッチングし、上記第１の導電層の表面を露出させる。
露出した上記第１の導電層の表面に接触するように、か
つ上記コンタクトホール内を埋込むように、上記基板の
上に半導体層を形成する。上記半導体層の表面に、第１
導電型の不純物を注入する。上記半導体層の表面に注入
された上記不純物を該半導体層中に拡散させ、かつ上記
第１の導電層から上記半導体層中に、上記第１の導電層
中に含まれる上記不純物を拡散させ、それによって、上
記半導体層中に、ソース／ドレイン領域の他方と、該ソ
ース／ドレイン領域の他方と上記ソース／ドレイン領域
の一方との間に挟まれるチャネル領域を形成する。
【００５６】この発明の第１７の局面に従う半導体装置
の製造方法は、多数のキャリアの流れを、ゲートに加え
る電圧によって制御する半導体装置の製造方法に係るも
のである。基板の主表面中に、ソース／ドレイン電極を
外部端子に取出すための第１のソース／ドレイン引出し
電極を形成する。上記基板の上に第１の層間絶縁膜、ゲ
ート電極および第２の絶縁膜を順次堆積する。上記第１
の層間絶縁膜、上記ゲート電極および上記第２の層間絶
縁膜中に、これらを貫通し、上記第１のソース／ドレイ
ン引出し電極の表面の一部を露出させるためのコンタク
トホールを形成する。上記コンタクトホールの内壁面を
ゲート絶縁膜で被覆する。上記コンタクトホール内に、
第１導電型不純物を含む第１のエピタキシャルシリコン
層、第２導電型不純物を含む第２エピタキシャルシリコ
ン層および第１導電型不純物を含む第３のエピタキシャ
ルシリコン層を順次形成する。上記第３のエピタキシャ
ルシリコン層の上に、第２のソース／ドレイン引出し電
極を形成する。
【００５７】この発明の第１８の局面に従う半導体装置
の製造方法は、多数のキャリアの流れを、ゲートに加え
る電圧によって制御する半導体装置の製造方法に係るも
のである。基板の主表面中にソース／ドレイン領域の一
方になる、第１導電型の不純物を含む第１の導電層を形
成する。上記基板の上に第１の層間絶縁膜を形成する。
上記第１の層間絶縁膜の上に、上面と下面を有するゲー
ト電極を形成する。上記ゲート電極を覆うように上記基
板の上に第２の層間絶縁膜を形成する。上記第１の層間
絶縁膜、上記ゲート電極および上記第２の層間絶縁膜中
に、これらを貫通し、上記第１の導電層の表面に達する
コンタクトホールを形成する。上記コンタクトホールの
側壁面をゲート絶縁膜で被覆する。上記第１の導電層の
表面および上記コンタクトホールの内壁面を被覆するよ
うに上記基板の上に半導体膜を形成する。回転イオン注
入法により、上記半導体膜の表面に第１導電型の不純物
を注入する。上記半導体膜の表面に注入された上記不純
物を該半導体膜中に拡散させ、かつ上記第１の導電層か
ら上記半導体膜中に、上記第１の導電層中に含まれる上
記不純物を拡散させ、それによって、上記半導体膜中
に、ソース／ドレイン領域の他方と、該ソース／ドレイ
ン領域の他方と上記ソース／ドレイン領域の一方との間
に挟まれるチャネル領域を形成する。上記半導体膜に接
触するように、上記コンタクトホール内に絶縁膜を埋込
む。
【００５８】この発明の第１９の局面に従う半導体装置
の製造方法は、多数のキャリアの流れを、ゲートに加え
る電圧によって制御する半導体装置の製造方法に係るも
のである。基板の主表面中にソース／ドレイン領域の一
方になる、第１導電型の不純物を含む第１の導電層を形
成する。上記基板の上に第１の層間絶縁膜を形成する。
上記第１の層間絶縁膜の上に、上面と下面を有するゲー
ト電極を形成する。上記ゲート電極を覆うように上記基
板の上に第２の層間絶縁膜を形成する。上記第１の層間
絶縁膜、上記ゲート電極および上記第２の層間絶縁膜中
に、これらを貫通し、上記第１の導電層の表面に達する
コンタクトホールを形成する。上記コンタクトホールの
側壁面をゲート絶縁膜で被覆する。上記第１の導電層の
表面および上記コンタクトホールの内壁面を被覆するよ
うに上記基板の上に半導体膜を形成する。上記コンタク
トホールの側壁面に、上記半導体膜を介在させて、第１
の絶縁膜を形成する。上記第１の絶縁膜をマスクとし
て、上記基板に対して垂直の方向から、上記半導体膜の
表面に第１導電型の不純物を注入する。上記半導体膜の
表面に注入された上記不純物を該半導体膜中に拡散さ
せ、かつ上記第１の導電層から上記半導体膜中に、上記
第１の導電層中に含まれる上記不純物を拡散させ、それ
によって、上記半導体膜中に、ソース／ドレイン領域の
他方と、該ソース／ドレイン領域の他方と上記ソース／
ドレイン領域の一方との間に挟まれるチャネル領域を形
成する。上記絶縁膜および上記半導体膜を介在させて、
上記コンタクトホール内に第２の絶縁膜を埋込む。この
発明の第２０の局面に従う半導体装置の製造方法は、多
数のキャリアの流れを、ゲートに加える電圧によって制
御する半導体装置の製造方法に係るものである。基板の
主表面中にソース／ドレイン領域の一方になる、第１導
電型の不純物を含む第１の導電層を形成する。上記基板
の上に第１の層間絶縁膜を形成する。上記第１の層間絶
縁膜の上に、上面と下面を有するゲート電極を形成す
る。上記ゲート電極を覆うように上記基板の上に第２の
層間絶縁膜を形成する。上記第１の層間絶縁膜、上記ゲ
ート電極および上記第２の層間絶縁膜を貫通し、上記第
１の導電層の表面に達するコンタクトホールを形成す
る。上記コンタクトホールの側壁面をゲート絶縁膜で被
覆する。上記第１の導電層の表面および上記コンタクト
ホールの内壁面を被覆するように上記基板の上に半導体
膜を形成する。上記半導体膜に接触するように上記コン
タクトホール内に絶縁膜を埋込む。上記半導体膜の表面
に第１導電型の不純物を注入する。上記半導体膜の表面
に注入された上記不純物を該半導体膜中に拡散させ、か
つ上記第１の導電層から上記半導体膜中に上記第１の導
電層中に含まれる上記不純物を拡散させ、それによっ
て、上記半導体膜中に、ソース／ドレインの他方と、該
ソース／ドレイン領域の他方と上記ソース／ドレイン領
域との間に挟まれるチャネル領域を形成する。
【００５９】この発明の第２１の局面に従う半導体装置
の製造方法は、多数のキャリアの流れを、ゲートに加え
る電圧によって制御する半導体装置の製造方法に係るも
のである。基板の主表面中にソース／ドレイン領域の一
方になる、第１導電型の不純物を含む第１の導電層を形
成する。上記基板の上に第１の層間絶縁膜を形成する。
上記第１の層間絶縁膜の上に、上面と下面を有する第１
のゲート電極を形成する。上記第１のゲート電極を覆う
ように上記基板の上に第２の層間絶縁膜を形成する。上
記第１の層間絶縁膜、上記第１のゲート電極および上記
第２の層間絶縁膜中に、これらを貫通し、上記第１の導
電層の表面に達するコンタクトホールを形成する。上記
コンタクトホールの側壁面を第１のゲート絶縁膜で被覆
する。上記第１の導電層の表面に接触するように、かつ
上記コンタクトホールの内壁面を上記第１のゲート絶縁
膜を介在させて被覆するように、半導体膜を形成する。
上記半導体膜中に、上記第１の導電層に接触するソース
／ドレイン領域の一方と、該ソース／ドレイン領域の一
方に接続されるチャネル領域と、該チャネル領域に接続
されるソース／ドレイン領域の他方とを形成する。上記
半導体膜を介在させて、上記コンタクトホールの内壁面
を被覆する第２のゲート絶縁膜を上記基板の上に形成す
る。上記第２のゲート絶縁膜を介在させて、上記半導体
膜に対向するように第２のゲート電極を上記コンタクト
ホール内に埋込む。
【００６０】この発明の第２２の局面に従う半導体装置
の製造方法は、多数のキャリアの流れを、ゲートに加え
る電圧によって制御する半導体装置の製造方法に係るも
のである。基板の主表面中にソース／ドレイン領域の一
方になる、第１導電型の不純物を含む第１の導電層を形
成する。上記基板の上に第１の層間絶縁膜を形成する。
上記第１の層間絶縁膜の上に、上面と下面を有するゲー
ト電極を形成する。上記ゲート電極を覆うように上記基
板の上に第２の層間絶縁膜を形成する。上記第１の層間
絶縁膜、上記ゲート電極および上記第２の層間絶縁膜中
に、これらを貫通し、上記第１の導電層の表面に達する
コンタクトホールを形成する。上記コンタクトホールの
側壁面をゲート絶縁膜で被覆する。上記コンタクトホー
ル内に埋込まれるように半導体層を上記基板の上に形成
する。上記半導体層中に、上記第１の導電層に接続され
る第１の導電型のソース／ドレイン領域の一方を形成す
る。上記半導体層中に、上記ソース／ドレイン領域の一
方に接続される、第２の導電型のチャネル領域を形成す
る。上記半導体層中に、上記チャネル領域に接続され
る、第１導電型のソース／ドレイン領域の他方の低濃度
領域を形成する。上記半導体層中に、上記低濃度領域に
接続されるように、第１導電型のソース／ドレイン領域
の他方の高濃度領域を形成する。
【００６１】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、ゲートを縦型サラウンドゲートにしているので、占
有する平面積が小さくなる。
【００６２】この発明の第２の局面に従う半導体装置に
よれば、チャネルにおけるシリコン薄膜の膜厚を最大空
乏層幅またはそれ以下にしているので、チャネル全体を
完全に空乏化させることができる。
【００６３】この発明の第３の局面に従う半導体装置に
よれば、２つのゲート電極を有しているので、トランジ
スタのオフ電流を低減させ、かつオン電流を向上させる
ことができる。
【００６４】この発明の第４の局面に従う半導体装置、
すなわちダイナミックランダムアクセスメモリによれ
ば、コンタクトホールトランジスタを用いているので、
占有する平面面積の小さくなる。
【００６５】この発明の第５および第６の局面に従う半
導体装置、すなわちＤＲＡＭによれば、コンタクトホー
ルトランジスタを用いているので、占有する面積が小さ
くなる。
【００６６】この発明の第７の局面に従うインバータ回
路においては、コンタクトホールトランジスタを用いて
いるので、占有する面積が小さくなる。
【００６７】この発明の第８の局面に従うインバータ回
路によれば、フィールド酸化膜の上にインバータ回路を
形成しているので、半導体基板の表面を有効に活用でき
る。
【００６８】この発明の第９の局面に従うインバータ回
路によれば、Ｖｏｕｔを基板の上方に設けているので、
コンタクトが取りやすく、かつ、占有面積の小さいイン
バータ回路となる。
【００６９】この発明の第１０の局面に従うインバータ
回路によれば、ＳＯＩトランジスタとコンタクトホール
トランジスタを利用してインバータ回路を形成している
ので、占有する面積が小さくなる。
【００７０】この発明の第１１の局面に従うインバータ
回路によれば、ＭＯＳトランジスタとコンタクトホール
トランジスタとを組合わせて形成しているので、占有す
る面積が小さくなる。
【００７１】この発明の第１２、１３、１４の局面に従
う半導体装置によれば、占有面積の小さなスタティック
ランダムアクセスメモリが得られる。
【００７２】この発明の第１５の局面に従う半導体装置
の製造方法によれば、半導体層の表面に注入された不純
物を該半導体層中に拡散させ、かつ第１の導電層から半
導体層中に、上記第１の導電層中に含まれる上記不純物
を拡散させ、それによって、上記半導体層中に、ソース
／ドレイン領域の他方と、該ソース／ドレイン領域の他
方と上記ソース／ドレイン領域の一方との間に挟まれる
チャネル領域を形成するので、ソース／ドレイン領域と
チャネル領域を、１回の熱拡散によって、一挙に形成で
きる。この発明の第１６の局面に従う半導体装置の製造
方法によれば、コンタクトホールの側壁面を酸化するこ
とによってゲート絶縁膜を形成するので、ゲート絶縁膜
の形成方法が容易となる。
【００７３】この発明の第１７の局面に従う半導体装置
の製造方法によれば、エピタキシャル成長により、チャ
ネル領域を形成するので、チャネル領域の結晶性が向上
し、ひいてはトランジスタ特性が向上する。また、エピ
タキシャル層の成長時に、ガスを変えるだけで、半導体
の導電型を変えることができるので、工程の簡略化が図
れる。この発明の第１８の局面に従う半導体装置の製造
方法によれば、回転イオン注入法により、半導体膜の表
面に第１導電型の不純物を注入するので、コンタクトホ
ール内壁面にまで不純物が注入される。この発明の第１
９の局面に従う半導体装置の製造方法によれば、第１の
絶縁膜をマスクにして、基板に対して垂直の方向から、
半導体膜の表面に第１導電型の不純物を注入するので、
注入角度が少しずれても、不純物がチャネル部に注入さ
れない。ひいては、ソース・ドレイン間のリーク電流を
生じさせない。
【００７４】この発明の第２０の局面に従う半導体装置
の製造方法によれば、半導体膜に接触するようにコンタ
クトホール内に絶縁膜を埋込んだ後、半導体膜の表面に
第１導電型の不純物を注入する。その後、上記半導体膜
の表面に注入された上記不純物を該半導体膜中に拡散さ
せ、ソース／ドレイン領域の他方を形成する。したがっ
て、半導体膜の底部には不純物は注入されない。その結
果、後の熱処理で、不純物がチャネル領域にまで拡散せ
ず、また、ショートチャネル効果を引き起こさない。さ
らに、ソース・ドレイン間のリークを引き起こさない。
この発明の第２１の局面に従う半導体装置の製造方法に
よれば、２つのゲート電極を有するトランジスタが形成
できるので、トランジスタのオフ電流を低減させ、かつ
オン電流を向上させることができる。
【００７５】この発明の第２２の局面に従う半導体装置
の製造方法によれば、ソース・ドレイン，チャネル，Ｌ
ＤＤ部を高エネルギイオン注入によって形成するので、
これらの形成が容易となる。
【００７６】
【実施例】以下、この発明の実施例を図について説明す
る。
【００７７】実施例１ （実施例１Ａ）図１は、この発明の一実施例に係る縦型
サラウンドゲートＭＯＳＦＥＴの要部を抽出して示した
斜視図である。図２は、実施例に係る縦型サラウンドゲ
ートＭＯＳＦＥＴの断面図である。
【００７８】これらの図を参照して、ＭＯＳＦＥＴは、
基板１を備える。基板１の主表面中に、ソース領域６ａ
が設けられている。Ｐ−チャネルトランジスタの場合に
は、ソース領域６ａにはＰ型不純物が注入される。基板
１の上に第１の層間絶縁膜２ａが設けられている。第１
の層間絶縁膜２ａの上には、基板の表面と実質的に平行
な上端面を有するゲート電極３が設けられる。ゲート電
極３を覆うように第１の層間絶縁膜２ａの上に第２の層
間絶縁膜２ｂが設けられる。第１の層間絶縁膜２ａ、ゲ
ート電極３および第２の層間絶縁膜２ｂを貫通するよう
に、ソース領域６ａの表面の一部を露出させるためのコ
ンタクトホール１９が設けられている。コンタクトホー
ル１９の側壁面をゲート絶縁膜４が被覆している。コン
タクトホール１９中であって、ソース領域６ａの表面に
接触するように、ソース領域６ａの表面からゲート電極
３の下面の高さまで、Ｐ型の第１の半導体層２０が設け
られている。コンタクトホール１９中であって、第１の
半導体層２０の表面に接触するように、第１の半導体層
２０の表面からゲート電極３の上面の高さまで、チャネ
ル半導体層７が設けられている。チャネル半導体層７の
表面に接触するように、チャネル半導体層７の上に、ド
レイン領域６ｂになるＰ型の第２の半導体層５が設けら
れている。
【００７９】ドレイン領域６ｂを覆うように基板の上に
第３の層間絶縁膜２ｃが設けられている。第３の層間絶
縁膜２ｃ中には、ドレイン領域６ｂの表面の一部を露出
させるための接続孔１１ａが設けられている。接続孔１
１ａを通って、アルミニウム電極１０ａがドレイン領域
６ｂに接続されている。チャネル半導体層７（以下、チ
ャネル部７という。）の径は、接続孔１１ａの孔径より
も小さくされている。チャネル部７は円柱であり、その
半径は、最大空乏層幅またはそれ以下にされている。
【００８０】図３はチャネル部７の断面図である。図３
（ａ）は、チャネル部７の半径が最大空乏層幅よりも大
きい場合を模式的に示した図であり、図３（ｂ）は、チ
ャネル部７の半径が最大空乏層幅よりも小さくされてい
る場合を模式的に示した図である。
【００８１】図３（ｂ）を参照して、ゲート電極３に電
圧を印加すると、空乏層１７がチャネル部７の側壁面か
ら内部に向かって広がっていく。チャネル部７の半径は
最大空乏層幅よりも小さい。その結果、空乏層幅Ｗｄが
チャネル部７の半径の値に達したとき、空乏層１７は、
それ以上に拡がることができないため、チャネル部７の
側壁面に即座に反転層１８が形成される。すなわち、チ
ャネル部７の半径を最大空乏層幅よりも小さくした場
合、反転層１８が形成される速度が速くなる。これに対
して、図３（ａ）のように、チャネル部７の半径が最大
空乏層幅よりも大きい場合、空乏層１７の幅Ｗｄが最大
空乏層幅に達するまでに時間がかかり、ひいては、反転
層１８が形成される速度が遅くなる。
【００８２】次に、図４〜図１２は、図２に示すＭＯＳ
ＦＥＴ（以下、コンタクトホールトランジスタとい
う。）の製造方法の順序の各工程における半導体装置の
部分断面図である。
【００８３】図４を参照して、基板１の主表面に不純物
を注入し、ソース領域６ａを形成する。Ｐ−チャネルト
ランジスタの場合には、Ｐ型不純物、たとえばボロン
が、注入エネルギ１０ｋｅＶ，濃度５×１０15／ｃｍ2
の条件で注入される。基板１の上に、膜厚２０００Åの
層間絶縁膜２ａを形成する。層間絶縁膜２ａの上に、膜
厚１０００Åのポリシリコンを堆積し、ゲート電極３を
形成する。
【００８４】図５を参照して、ゲート電極３を所定の形
状にパターニングする。図６を参照して、ゲート電極３
を覆うように、膜厚２０００Åの層間絶縁膜２ｂを堆積
する。層間絶縁膜２６の上に所定の位置に開口部１２０
ａを有するレジストパターン１２０を形成する。
【００８５】図７を参照して、レジストパターン１２０
ををマスクにして、写真製版と異方性エッチングによ
り、第１の層間絶縁膜２ａ、ゲート電極３および第２の
層間絶縁膜２ｂ中に、これらを貫通し、ソース領域６ａ
の表面に達するコンタクトホール５ａを形成する。コン
タクトホール５ａの半径は、たとえば、０．２５μｍで
ある。
【００８６】図８を参照して、コンタクトホール５ａの
底部９と側壁面を被覆するように、膜厚２００Åのゲー
ト絶縁膜４を堆積する。ゲート絶縁膜４は、コンタクト
ホール５ａの側壁面を酸化することによって形成しても
よい。
【００８７】図８と図９を参照して、コンタクトホール
の底部９の上に存在するゲート絶縁膜４を、異方性ドラ
イエッチングにより除去する。
【００８８】図９と図１０を参照して、コンタクトホー
ル５ａ内に埋込まれるように、基板１の上にアモルファ
スシリコン５を３０００Å堆積する。アモルファスシリ
コン５の膜厚を、コンタクトホール５ａの半径（Ｒ＝
０．２５μｍ＝２５００Å）より大きくすれば、コンタ
クトホール５ａ内にアモルファスシリコンを完全に埋込
むことができる。
【００８９】アモルファスシリコン５の形成方法とし
て、ＳｉＨ4 ガスまたはＳｉ2 Ｈ6 ガスを用いたＬＰＣ
ＶＤ法が採用される。６００℃程度の温度でアモルファ
スシリコンを堆積すると、コンタクトホールの底部９の
表面に、基板１の面方位を引継いだ結晶が成長し、後述
するように、チャネル部が単結晶となる。チャネル部に
不純物を導入するときは、上記ガス中にドーピングガス
（たとえば、チャネルをＮ- にしたいときは、ＰＨ3 、
ＡｓＨ3 ，チャネルをＰ- にしたいときはＢ2 Ｈ6 ）を
混合して、上記アモルファスシリコンを堆積させる。
【００９０】図１０と図１１を参照して、アモルファス
シリコン５の表面に不純物を注入し、ドレイン領域６ｂ
を形成する。Ｐ−チャネルの場合には、Ｐ型不純物たと
えばボロンを、注入エネルギ８０ｋｅＶ、濃度５×１０
15／ｃｍ2 の条件で注入する。８５０℃、３０分程度の
熱処理を行なうと、矢印で示すように、ソース領域６ａ
からアモルファスシリコン５中に、不純物が拡散し、か
つドレイン領域６ｂからアモルファスシリコン５中に不
純物が拡散していく。熱処理の温度と時間、または層間
絶縁膜２ａ、，２ｂの膜厚を変化させることによって、
チャネルとソース間、およびチャネルとドレイン間にお
ける不純物の分布状況を変化させることができる。
【００９１】図１１と図１２を参照して、第３の層間絶
縁膜２ｃを、基板１の上に形成し、第３の層間絶縁膜中
に、ゲート電極３に通ずるコンタクトホール、ソース領
域６ａに通じるコンタクトホール、ドレイン領域６ｂに
通じるコンタクトホールをそれぞれ形成し、それぞれの
コンタクトホール中にアルミニウム配線１０ａ、，１０
ｂ，１０ｃを形成すると、コンタクトホールトランジス
タが完成する。
【００９２】なお、上記実施例では、図１を参照して、
コンタクトホールの形が円の場合を例にしたが、この発
明はこれに限られるものではない。すなわち、コンタク
トホールの形状は、図１３（ｂ）に示すように長方形で
あってもよいし、図１３（ｃ）に示すようにＬ字型であ
ってもよい。これらの多角形に内接する最も小さな内接
円の半径（Ｒ）が最大空乏層幅またはそれ以下にされる
と、チャネル全体を空乏化させることができる。
【００９３】図１３（ａ）は、図１に示すコンタクトホ
ールの形状を示したものである。コンタクトホールの半
径（Ｒ）を最大空乏層幅またはそれ以下にすると、チャ
ネル全体を空乏化させることができる。 （実施例１Ｂ）本実施例は、実施例１Ａのさらに好まし
い態様を示す。まず、図４と図５に示すものと同様の処
理が行なわれる。図１１２を参照して、ゲート電極３を
覆うように、第２の層間絶縁膜２ｂを形成する。第２の
層間絶縁膜２ｂは、実施例１Ａに比べて、少し厚めに堆
積する。所定の部分に、開口部１２０ａを有するレジス
トパターン１２０を第２の層間絶縁膜２ｂの上に形成す
る。
【００９４】図１１２と図１１３を参照して、レジスト
パターン１２０をマスクとして、第２の層間絶縁膜２ｂ
をエッチングする。その後、レジストパターン１２０を
除去する。図１１４を参照して、エッチングされた第２
の層間絶縁膜２ｂをマスクにして、ゲート電極３をパタ
ーニングする。その後、図１１５を参照して、第１の層
間絶縁膜２ａのエッチングを行ない、コンタクトホール
の底を露出させる。このとき、第１の層間絶縁膜２ａの
エッチングと同時に、第２の層間絶縁膜２ｂもエッチン
グされる（点線で示した部分は、エッチングされた第２
の層間絶縁膜を表している）。そのため、第２の層間絶
縁膜２ｂの膜厚と、第１の層間絶縁膜２ａの膜厚は、次
の関係式を満足する必要がある。
【００９５】第２の層間絶縁膜２ｂの膜厚＝第２の層間
絶縁膜２ｂの仕上がり膜厚＋第１の層間絶縁膜２ａの膜
厚＋α 上式中、＋αは、コンタクトホールの底を確実に露出さ
せるためのオーバエッチング量である。このような構成
にすると、第２の層間絶縁膜２ｂの膜厚は、薄くなりす
ぎない。
【００９６】実施例２ （実施例２Ａ）図１４〜図２１は、図２に示すコンタク
トホールトランジスタの他の製造方法の順序の各工程に
おける半導体装置の部分断面図である。
【００９７】図１４を参照して、ｎ- 型基板１の上にシ
リコン窒化膜１２を、５００Å堆積する。
【００９８】図１４と図１５を参照して、シリコン窒化
膜１２を所定の形状にパターニングする。
【００９９】図１５と図１６を参照して、シリコン窒化
膜１２が覆われていない部分を酸化し、分離酸化膜１３
を、基板１の主表面に形成する。
【０１００】図１７を参照して、シリコン窒化膜１２越
しに、基板１の主表面中に不純物を注入し、ソース領域
６を形成する。
【０１０１】図１８を参照して、シリコン窒化膜１２お
よび分離酸化膜１３を覆うように、基板１の上に第１の
層間絶縁膜２ａを、２００Å堆積する。
【０１０２】第１の層間絶縁膜２ａの上に、ポリシリコ
ンを５００Å堆積し、これをパターニングして、ゲート
電極３を形成する。ゲート電極３を覆うように、基板１
の上に第２の層間絶縁膜２ｂを２０００Å堆積する。
【０１０３】図１９を参照して、第１の層間絶縁膜２
ａ，ゲート電極３，第２の層間絶縁膜２ｂを貫通し、シ
リコン窒化膜１２の表面９ａを露出させるためのコンタ
クトホール８を形成する。
【０１０４】図２０を参照して、コンタクトホール８の
側壁面を酸化し、ゲート絶縁膜４を形成する。コンタク
トホールの側壁面を熱酸化することによって、ゲート絶
縁膜を形成するので、ゲート絶縁膜の形成が容易であ
る。基板（シリコン基板）の表面９ｂは、その上にシリ
コン窒化膜１２が形成されているため、酸化されない。
【０１０５】図２０と図２１を参照して、シリコン窒化
膜１２を除去する。シリコン窒化膜１２の除去方法に
は、熱リン酸で除去する方法とドライエッチングによっ
て除去する方法とがある。熱リン酸によって除去する方
法は、ウエットエッチングであり、図２１を参照して、
シリコン窒化膜１２を選択的に除去し、基板１の表面を
露出させるときに、基板１に与えるダメージを最小限に
することができる。その結果、コンタクトホール内にア
モルファスシリコンを埋込んで、これを固相成長させた
場合、実施例１に示す方法に比べて、より欠陥の少ない
結晶を成長させることができる。その後、図１０、図１
１および図１２に示す処理と同様の処理を施すと、コン
タクトホールトランジスタが完成する。 （実施例２Ｂ）本実施例は実施例２Ａのさらに好ましい
実施態様である。
【０１０６】実施例２Ａにおいては、図１１６を参照し
て、第１の層間絶縁膜２ａ、ゲート電極３、第２の層間
絶縁膜２ｂをパターニングする際、レジストマスク１２
０を用いて、第２の層間絶縁膜２ｂ、ゲート電極３およ
び第１の層間絶縁膜２ａの３層を、連続してエッチング
する。それぞれの層をエッチングするときに、レジスト
パターン１２０も徐々にエッチングされる。図中、１２
０ｈは、第２の層間絶縁膜２ｂのエッチング時にエッチ
ングされる部分であり、１２０ｉは、ゲート電極３のエ
ッチング時にエッチングされる部分であり、１２０ｊ
は、第１の層間絶縁膜２ａのエッチング時にエッチング
される部分である。そのため、最後の段階である第１の
層間絶縁膜２ａをエッチングするときには、レジストパ
ターン１２０は非常に薄くなってしまう。そのため、エ
ッチングのばらつきおよびレジスト膜厚のばらつき等の
不安定な要因で、レジストパターン１２０が全てなくな
って、エッチングせずに残すべき第２の層間絶縁膜２ｂ
がエッチングされてしまうことがある。
【０１０７】本実施例２Ｂは、上述の問題点を改良する
ためになされたものである。まず、図１４〜図１７まで
に示す処理が行なわれる。図１１７を参照して、第１の
層間絶縁膜２ａの上にゲート電極３を形成する。図１１
８を参照して、ゲート電極３の上に、所定の位置に開口
部１２０ａを有するレジストパターン１２０を形成す
る。レジストパターン１２０をマスクにして、ゲート電
極３をエッチングする。その後、レジストパターン１２
０を除去する。図１１９と図１２０を参照して、ゲート
電極３をマスクにして、第１の層間絶縁膜２ａをエッチ
ングし、シリコン窒化膜１２の表面を露出させる。図１
２１を参照して、酸化雰囲気（Ｏ2 または水蒸気）中
で、アニールすることにより、ゲート電極３の表面を酸
化し、ゲート絶縁膜４と第２の層間絶縁膜２ｂを形成す
る。
【０１０８】図１２２を参照して、熱燐酸により、コン
タクトホールの底部のシリコン窒化膜１２を除去する。
その後、図１０〜図１２に示す処理と同様の処理を行な
うと、半導体装置が完成する。
【０１０９】実施例３ 本実施例は、図２に示すコンタクトホールトランジスタ
のさらに他の製造方法に関するものであり、図２２〜図
２７は、その製造方法の順序の各工程における半導体装
置の部分断面図である。
【０１１０】図２２を参照して、基板（シリコン基板）
１上に、ソース電極を外部端子に取出すためのソース引
出電極４１を、イオン注入と引続いて行なう熱処理によ
って、形成する。ソース引出電極４１は、後述するソー
ス領域と同一の導電型である。
【０１１１】図２３を参照して、基板１の上に第１の層
間絶縁膜４２、多結晶シリコンからなるゲート電極３、
および第２の層間絶縁膜４３を順次堆積する。次いで、
写真製版プロセスにより、第１の層間絶縁膜４２、ゲー
ト電極３、第２の層間絶縁膜４３を貫通するコンタクト
ホール１９を、反応性イオンエッチングにより形成す
る。
【０１１２】図２４を参照して、コンタクトホール１９
の内壁面を被覆するゲート絶縁膜４を、たとえばＣＶＤ
法により形成する。
【０１１３】図２５を参照して、ゲート絶縁膜４を、反
応性イオンエッチングの異方性を利用して選択的にエッ
チングし、コンタクトホール１９の側壁にのみゲート絶
縁膜４を残す。
【０１１４】基板１を、水素中で減圧下、９００℃程度
の温度で熱処理を行ない、それによって、基板１の表面
に成長した自然酸化膜を還元し、昇華させ、除去し、基
板１の清浄な表面を露出させる。
【０１１５】図２６を参照して、基板１の清浄な表面の
上に、ジクロルシランを用いたＣＶＤ法（９００℃、８
０Ｔｏｒｒ）により、エピタキシャルＳｉ層４４を成長
させる。このとき、最初にリンなどのｎ型不純物を導入
してソース領域４６を形成し、次に、ボロン等のｐ型不
純物を導入してチャネル領域４５を形成し、さらに、ｎ
型の不純物を導入したドレイン領域４７を形成し、縦型
のＭＯＳトランジスタを構成する。
【０１１６】図２７を参照して、縦型ＭＯＳトランジス
タのドレイン領域４７を外部に引出すためのドレイン引
出領域４８をドレイン領域４７の上に形成する。その
後、図１２に示す処理と同様の処理を施すと、図２に示
すようなコンタクトホールトランジスタが完成する。
【０１１７】次に、エピタキシャル層４４の膜厚につい
て説明する。ソース領域４６とドレイン領域４７の膜厚
は、それぞれ、第１の層間絶縁膜４２と第２の層間絶縁
膜４３の膜厚に対応する。第１の層間絶縁膜４２は、ゲ
ートとソースの電圧差に耐えるだけの膜厚が必要であ
り、第２の層間絶縁膜４３は、ゲートとドレインの電圧
差に耐えるだけの膜厚が必要である。たとえば、駆動電
圧が５Ｖのときは、層間絶縁膜の絶縁耐圧を７ＭＶ／ｃ
ｍとすると、約７００Å以上の膜厚が必要である。した
がって、ソース領域４６とドレイン領域４７の厚さは、
７００Å以上必要となる。また、チャネル領域４５の厚
さは、必要なソース・ドレイン耐圧に耐えられる長さ以
上必要であり、たとえば、駆動電圧が５Ｖであれば、約
０．６μｍ以上必要である。したがって、結論として、
エピタキシャル層４４の厚さは、約０．８μｍ以上必要
である。
【０１１８】次に、ソース領域４６、チャネル領域４
５、およびドレイン領域４７の形成方法について、さら
に詳細に説明する。
【０１１９】ソース領域４６の形成は、ＳｉＨ2 Ｃｌ2
ガスおよびＨ2 ガスに、ＰＨ3 ガスを添加した混合ガス
を用いて、９００℃の温度、８０Ｔｏｒｒの真空度で、
１〜１０分間、エピタキシャル成長を行なうことによっ
て形成される。ＰＨ3 ガスの量は、エピタキシャル成長
したシリコン層のリン濃度が１０20〜１０22ａｔｏｍｓ
ｃｍ-3になるように調節される。
【０１２０】チャネル領域４５の形成は、ＳｉＨ2 Ｃｌ
2 ガスおよびＨ2 ガスに、Ｂ2 Ｈ6ガスを添加した混合
ガスを用いて、上述と同じ条件でエピタキシャル成長を
行なうことによって形成される。Ｂ2 Ｈ6 ガスの添加量
は、ボロン濃度が１０15〜１０17ａｔｏｍｓｃｍ-3にな
るように調節される。
【０１２１】ドレイン領域４７の形成は、ソース領域４
６の形成と同一の方法で行なわれる。エピタキシャル成
長に要する時間は、それぞれ、１〜１０分（４６）、１
０〜１００分（４５）、１〜１０分（４７）である。
【０１２２】図２７に示すドレイン引出領域４８の形成
は、リンをドーピングしたポリシリコン膜を５００℃〜
７００℃の減圧ＣＶＤ法で、１０００Åの厚さまで、基
板１の上に堆積し、このポリシリコン膜を写真製版技術
とエッチング技術により、パターニングすることによっ
て形成される。
【０１２３】この実施例によると、エピタキシャル成長
により、チャネル領域を形成するので、チャネル領域の
結晶性が向上し、ひいてはトランジスタ特性が向上する
という効果を奏する。また、エピタキシャル層４４の成
長時に、ガスを変えるだけで、半導体の導電型を変える
ことができるので、工程の簡略化が図れるという効果を
奏する。
【０１２４】実施例４ 本実施例は、図２に示すコンタクトホールトランジスタ
にさらに改良を加えたものである。
【０１２５】図２８は、実施例４に係るコンタクトホー
ルトランジスタの断面図である。基板１の主表面中に、
ソース／ドレイン領域の一方になる第１の不純物拡散層
６ａが設けられている。基板１の上に、第１の層間絶縁
膜２ａが設けられる。第１の層間絶縁膜２ａの上に、ゲ
ート電極３が設けられる。ゲート電極３を覆うように、
第１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設
けられている。第１の層間絶縁膜２ａ、ゲート電極３お
よび第２の層間絶縁膜２ｂを貫通するように、第１の不
純物拡散層６ａの表面の一部を露出させるためのコンタ
クトホール１９が設けられる。コンタクトホール１９の
側壁面をゲート絶縁膜４が被覆している。当該装置は、
第１の不純物拡散層６ａと接触し、かつコンタクトホー
ル１９の側壁面をゲート絶縁膜４を介在させて連続的に
被覆するように設けられ、該コンタクトホール部分１９
部分において凹部を有するシリコン薄膜３９を備える。
シリコン薄膜３９の凹部内に埋込まれるように、基板１
の上に絶縁膜３０が設けられる。シリコン薄膜３９は、
ゲート電極３に取囲まれた部分に位置する筒状のチャネ
ル領域７と、該チャネル領域７を上下から挟むソース領
域６ａａとドレイン領域６ｂとの３つの部分に区分され
る。チャネル領域７におけるシリコン薄膜３９の膜厚
は、最大空乏層幅またはそれ以下にされている。
【０１２６】実施例１に係る、すなわち、図２に示すコ
ンタクトホールトランジスタでは、たとえばコンタクト
ホール１９の半径が０．３μｍ以上になると、トランジ
スタのチャネル部７の半径が大きくなりすぎ、トランジ
スタをオン動作させるときに、チャネル部７を完全に空
乏化させるのは困難である。たとえばＮチャネルトラン
ジスタを想定した場合、ゲート電圧を負から正へ変化さ
せるにつれて、円柱状のチャネル部７の外側表面から空
乏層が広がっていくが、チャネル部７の半径が大きいた
め、内部まで完全に空乏化してしまう前に、チャネル部
７の外側表面に反転層が形成されてしまう。すなわち、
チャネル部７が完全に空乏化しない状態で、トランジス
タが動作してしまう。したがって、サブスレッショルド
係数が小さいという本来の特徴が、失われてしまう。
【０１２７】これに対して、実施例４においては、コン
タクトホール１９の内壁面を覆う薄い（たとえば１００
Å厚さ）シリコン膜３９を堆積させて、トランジスタ８
を形成する。チャネル部７の厚さが薄いので、チャネル
部７の完全空乏化は容易に達成される。すなわち、ゲー
ト電圧を負から正に変化させるにつれて、チャネル部７
の外側表面から空乏層は内部に広がっていく。このと
き、チャネル部７の厚さが薄いため、ゲート電圧が低い
ところで、空乏層が絶縁膜３０にまで到達する。この状
態においては、チャネルの空乏層容量Ｃｄは、空乏化し
たシリコン膜の容量と絶縁膜３０の容量とが直列結合し
たものと同じになり、ひいてはチャネルの空乏層容量Ｃ
ｄは急激に小さくなる。サブスレッショルド係数は空乏
層容量Ｃｄが小さくなるとともに小さくなるので、サブ
スレッショルド係数は、空乏層が絶縁膜３０に達した時
点で、急激に小さくなる。
【０１２８】また、トランジスタのオフ状態のドレイン
電流（オフ電流）は、ドレインの接合面積に比例する。
コンタクトホール１９内がすべてチャネル部である構造
（図２に示すもの）よりも、本実施例のように、シリコ
ン薄膜でコンタクトホール内を覆う構造のほうが、ドレ
インの接合面積がより小さくなり、ひいては、オフ電流
をより小さくすることができる。
【０１２９】実施例５ 本実施例は、図２８に示すコンタクトホールトランジス
タの製造方法に係るものである。まず、実施例１のとこ
ろで説明した、図４〜図９に示す処理と、同一の処理が
行なわれる。
【０１３０】次に、図２９を参照して、コンタクトホー
ル１９の内壁面を被覆するように、基板１の上に、アモ
ルファスシリコン膜５を１００Å堆積する。
【０１３１】図３０を参照して、傾き角度θで、ヒ素イ
オン３１をアモルファスシリコン膜５の表面に回転イオ
ン注入する。注入条件は、たとえば、注入エネルギ１０
ｋｅＶ、濃度５×１０15ａｔｏｍｓ／ｃｍ2 である。
【０１３２】ヒ素イオンが注入された部分の垂直方向の
寸法をＳとし、コンタクトホール１９の直径を２Ｒとす
ると、次式が成立する。
【０１３３】ｔａｎθ＝Ｓ／２Ｒθを決めることによ
り、ヒ素イオンが注入された部分（６ｂ）の垂直方向の
寸法Ｓが決定される。
【０１３４】次に、熱処理を行なうと、不純物イオンの
熱拡散が起こる。すなわち、注入されたヒ素がアモルフ
ァスシリコン膜５中を垂直方向に拡散し、かつソース領
域６ａからアモルファスシリコン膜５中へヒ素が拡散
し、ひいてはソース領域６ａとドレイン領域６ｂがゲー
ト電極１３に近付いていく。
【０１３５】その後、ＣＶＤ法で、３０００Åの膜厚を
有するシリコン酸化膜を、コンタクトホール１９の内部
に堆積すると、図２８に示すコンタクトホールトランジ
スタが完成する。
【０１３６】実施例６ 本実施例は、図２８に示すコンタクトホールトランジス
タの他の製造方法に関する。
【０１３７】図３０〜図３２は、実施例６に係る製造方
法の要部の各工程における、半導体装置の部分断面図で
ある。
【０１３８】本実施例において、まず、図２９に示す工
程までの処理が行なわれる点は、実施例５の場合と同様
である。
【０１３９】図３０を参照して、ＣＶＤ法で、アモルフ
ァスシリコン膜５の上に、膜厚５００Åのシリコン酸化
膜３２を堆積する。
【０１４０】図３１を参照して、コンタクトホール１９
の内壁面に、シリコン酸化膜３２を残すように、シリコ
ン酸化膜３２を異方性エッチングする。その後、ヒ素イ
オン３１を、基板１に対して垂直に注入し、注入領域
（６ｂ，６ｂｂ）を形成する。注入の条件は、加速電圧
３０ＫｅＶ，注入量１×１０15ａｔｏｍｓ／ｃｍ2 であ
る。コンタクトホール１９の側壁面に残っているシリコ
ン酸化膜３２は、ソース・ドレイン形成用のヒ素イオン
が、チャネル部７に注入されるのを防止する。ヒ素イオ
ン３１の注入の方向が、基板１に対して完全に垂直であ
れば、ヒ素がチャネル部７に注入されることはない。少
しでも、注入角度がずれると、もしもシリコン酸化膜３
２が存在しないと、ヒ素がチャネル部７にも注入されて
しまう。ひいてはソース・ドレイン間のリーク電流を生
じさせてしまう。シリコン酸化膜３２は、その予防のた
めに設けられている。
【０１４１】次に、不純物を熱拡散させることによっ
て、不純物が注入された領域であるソース６ａａとドレ
イン領域６ｂを形成する。ＣＶＤ法で、コンタクトホー
ルに、シリコン酸化膜３０を、３０００Å堆積させる
と、コンタクトホールトランジスタが完成する。
【０１４２】この方法によれば、斜め回転イオン注入を
行なわなくても、コンタクトホールトランジスタを製造
することができる。
【０１４３】実施例７ 本実施例は、図２８に示すコンタクトホールトランジス
タのさらに他の製造方法に係るものである。図３３〜図
３５は、本実施例に係る製造方法の要部の各工程におけ
る半導体装置の部分断面図である。
【０１４４】実施例６と同様に、図２９に示す工程まで
の処理と同一の処理が行なわれる。図３３を参照して、
膜厚３０００Åのシリコン酸化膜３２を、コンタクトホ
ール１９内に埋込むように、アモルファスシリコン膜５
の上に、ＣＶＤ法により堆積する。
【０１４５】図３３を図３４を参照して、シリコン酸化
膜３２を異方性エッチングし、コンタクトホール１９の
内部にのみ、シリコン酸化膜３２を残す。
【０１４６】図３５を参照して、基板１の表面全面にヒ
素（１０ＫｅＶ，５×１０15ａｔｏｍｓ／ｃｍ2 ）を注
入すると、アモルファスシリコン膜５の上部の部分にだ
け、ヒ素の注入層（６ｂ）が形成される。
【０１４７】その後、熱処理を加えると、不純物層（６
ａ）からアモルファスシリコン膜５中へヒ素が拡散し、
ひいては拡散層（６ａ）が形成されるとともに、注入層
（６ｂ）のヒ素もゲート電極３の近傍にまで拡散し、コ
ンタクトホールトランジスタが完成する。
【０１４８】実施例６に示す方法では、図３１を参照し
て、アモルファスシリコン膜５の底部にヒ素が注入さ
れ、注入領域（６ｂｂ）が形成される。このような注入
領域（６ｂｂ）は、図３６を参照して、後の熱処理で、
ヒ素がチャネル部７にまで拡散し、ひいては、ショート
チャネル効果や、ソース・ドレイン間のリークを引起こ
すことがある。したがって、図３１に示すような注入領
域（６ｂｂ）は存在しないほうが好ましい。本実施例で
は、図３５を参照して、シリコン酸化膜３２の膜厚が厚
いので、ヒ素の注入時、アモルファスシリコン膜の底部
にはヒ素は注入されない。
【０１４９】したがって、後の熱処理が高温（約８５０
℃以上）になる場合には、本実施例は有効である。
【０１５０】しかし、本実施例では、注入のマスクとな
るシリコン酸化膜３２が、コンタクトホール１９の中を
埋込んでしまうだけの厚さ（この場合は、約３０００Å
以上）が必要であるが、実施例６の場合では、シリコン
酸化膜の膜厚は１０００Å以下でよい。したがって、後
の熱処理が低温（約８００℃以下）ならば、実施例６の
ほうが優れている。
【０１５１】実施例８ 図３７は、実施例８に係るコンタクトホールトランジス
タの断面図である。
【０１５２】本実施例に係るコンタクトホールトランジ
スタは、トランジスタのオフ状態におけるソース・ドレ
イン電流（オフ電流）を低減させるように改良したもの
である。本実施例に係るコンタクトホールトランジスタ
は、図２８に示すコンタクトホールトランジスタと以下
の点を除いて同一であるので、相当する部分には同一の
参照番号を付し、その説明を繰返さない。実施例８に係
るコンタクトホールトランジスタが図２８に示すコンタ
クトホールトランジスタと異なる点は、チャネル部７の
上端が、ゲート電極３の上面よりも高くされる点であ
る。
【０１５３】ドレイン６ｂの端部がゲート３と離されて
いるので、オフ電流が低減される。このような構造のコ
ンタクトホールトランジスタを製造するためには、次の
ようにすればよい。
【０１５４】すなわち、図３７を参照して、第２の層間
絶縁膜２ｂの厚さｄ2 を適当に設定することにより、ド
レイン領域６ｂの端部とゲート電極３の上端との距離
（オフセット長（ｄ3 ）を所望の値にすることができ
る。たとえば、ドレイン領域６ｂがコンタクトホール８
の内側へ０．１μｍ（図３７中の距離ｄ1 ）落ち込んで
いるとすると、ｄ2 を０．２μｍにしてやれば、オフセ
ット長ｄ3 を０．１μｍにすることができる。
【０１５５】従来のプレーナー型トランジスタでは、ソ
ース／ドレイン部をマスク合わせ法により形成するの
で、オフセット長は、マスク合わせのずれ等によって、
変動する場合があった。しかし、本実施例では、ドレイ
ン領域６ｂを形成するためのボロンの注入角度や熱拡散
長で決まるドレイン領域６ｂの広がりｄ1 と、層間絶縁
膜２ｂの厚さｄ2 とによってオフセット長ｄ3 が決まる
ために、安定した寸法のオフセット長ｄ3 が得られる。
【０１５６】なお、上記実施例では、チャネル部７の上
端をゲート電極３の上面よりも高くすることによってオ
フセット長ｄ3 を大きくする場合を例示したが、この発
明はこれに限られるものでなく、チャネル部７の下端
を、ゲート電極３の下面の高さよりも小さくしても、同
様の効果を実現する。なお、この場合には、第１の層間
絶縁膜２ａの膜厚を調節することによって、オフセット
長を制御することができる。
【０１５７】実施例９ 図３８は、この発明のさらに他の実施例に係るコンタク
トホールトランジスタの断面図である。図３８を参照し
て、当該コンタクトホールトランジスタは基板１を備え
る。基板１の主表面中に、第１の導電型不純物が注入さ
れ、ソース／ドレイン領域の一方になる第１の不純物拡
散層６ａが設けられている。基板１の上に第１の層間絶
縁膜２ａが設けられている。第１の層間絶縁膜２ａの上
に、基板１の表面と実質的に平行な上端面を有するゲー
ト電極３が設けられる。ゲート電極３を覆うように、第
１の層間絶縁膜２ａの上に、第２の層間絶縁膜２ｂが設
けられる。第１の層間絶縁膜２ａ、ゲート電極３および
第２の層間絶縁膜２ｂを貫通するように、第１の不純物
拡散層６ａの一部を露出させるためのコンタクトホール
１９が設けられている。コンタクトホール１９の側壁面
をゲート絶縁膜４ａが被覆している。当該装置は、第１
の不純物拡散層６ａと接触し、かつコンタクトホール１
９の内壁面をゲート絶縁膜４ａを介在させて連続的に被
覆するように設けられ、かつ、該コンタクトホール１９
内において、その底面の位置がゲート電極３の下面の高
さ以下にある凹部を有するシリコン薄膜５を備える。シ
リコン薄膜５は、ゲート電極３に取囲まれた部分に位置
する筒状のチャネル部７と、チャネル部７を上下から挟
むソース領域６ａａとドレイン領域６ｂとの３つの部分
に区分されている。チャネル部７におけるシリコン薄膜
５の厚さは、最大空乏層幅またはそれ以下にされてい
る。当該装置は、さらに、シリコン薄膜５の凹部を被覆
するように基板１の上に設けられた第２のゲート絶縁膜
４ｂを備える。シリコン薄膜５の凹部には、第２のゲー
ト絶縁膜４ｂを介在させて、チャネル部７と対向する第
２のゲート電極３４が埋込まれている。
【０１５８】実施例に係るコンタクトホールトランジス
タによれば、２つのゲート電極３，３４を有しているの
で、トランジスタのオフ電流を低減させ、かつオン電流
を向上させることができる。次に、図３８に示すコンタ
クトホールトランジスタの製造方法を説明する。
【０１５９】実施例５と同様に、図３０に示す処理まで
の処理が、まず行なわれる。次に、図３８を参照して、
シリコン薄膜の凹部（１９）を第２ゲート絶縁膜４ｂと
なる、膜厚５０〜５００Åのシリコン酸化膜で被覆す
る。シリコン酸化膜の形成はＣＶＤ法による堆積によっ
て行なう。第２のゲート電極３４となる、リンがドープ
されたポリシリコン膜（膜厚１００〜４０００Å）を、
ＣＶＤ法で、凹部（１９）に堆積する。ポリシリコン膜
（３４）を、所望の形状のパターンに、リソグラフィー
法とエッチング法を用いて加工する。その後、７００℃
〜１０００℃の熱処理を加え、ソース領域である砒素拡
散層（６ａ）とドレイン領域である砒素拡散層（６ｂ）
から砒素を、ゲート電極３の近傍まで拡散させる。こう
して、２つのゲート電極３，３４を持った、コンタクト
ホールトランジスタが完成する。
【０１６０】なお、ゲート絶縁膜４ｂは、シリコン薄膜
（６ａａ＋７＋６ｂ）の表面を熱酸化して形成したシリ
コン酸化膜であってもよい。また、ソース／ドレインの
形成後に行なわれるゲート絶縁膜４ｂの形成を、また
は、ＣＶＤ法で行なわれるゲート電極３４の形成を、４
００℃以上の温度で行なう場合には、最後の熱処理は、
必ずしも必要ではない。
【０１６１】実施例１０ 本実施例は、本発明に係るコンタクトホールトランジス
タを利用したＤＲＡＭセルのパターンレイアウトの図で
ある。図３９では、縦方向に２セル、横方向に３セル分
だけを抜き出して示している。図４０は、図３９に示す
ＤＲＡＭの１つのセルを立体的に表わした斜視図であ
る。図４１は、図３９に示すＤＲＡＭセルの断面図であ
る。図４２は、図３９に示すＤＲＡＭセルの等価回路図
である。
【０１６２】これらの図を参照して、当該半導体記憶装
置は、ビット線２４とワード線２５の交差点に設けられ
たストレージノード２６、キャパシタ絶縁膜２１および
キャパシタ対向電極であるセルプレート電極２２からな
るキャパシタに、コンタクトホールトランジスタ８によ
って、情報を記憶させるダイナミックランダムアクセス
メモリである。
【０１６３】当該半導体記憶装置は、基板を備える（図
示せず）。基板の主表面中に、第１の導電型不純物が注
入され、ソース／ドレイン領域の一方６ａになり、かつ
ビット線２４にもなる不純物拡散層が設けられている。
基板の上に、第１の層間絶縁膜２ａが形成される。第１
の層間絶縁膜２ａの上に、基板の表面と実質的に平行な
上端面を有するゲート電極３が設けられる。ゲート電極
３を覆うように、第１の層間絶縁膜２ａの上に、第２の
層間絶縁膜２ｂが設けられる。第１の層間絶縁膜２ａ、
ゲート電極３および第２の層間絶縁膜２ｂを貫通するよ
うに、不純物拡散層（６，２４）の表面の一部を露出さ
せるためのコンタクトホール１９が設けられる。コンタ
クトホール１９の側壁面を、ゲート絶縁膜４が被覆して
いる。コンタクトホール１９中であって、不純物拡散層
（６ａ，２４）の表面に接触するように、不純物拡散層
（６ａ，２４）の表面からゲート電極３の下面の高さま
で第１の導電型の第１の半導体層が設けられている。コ
ンタクトホール１９中であって、第１の半導体層の表面
に接触するように、第１の半導体層の表面からゲート電
極３の上面の高さまでチャネル半導体層７が設けられて
いる。チャネル半導体層（７）の表面に接触するよう
に、該チャネル半導体層（７）の上に、ドレイン領域６
ｂになり、かつストレージノード２６にもなる第１導電
型の第２の導電層が設けられる。第２の導電層（６ｂ，
２６）を被覆するように、キャパシタ絶縁膜２１ａが設
けられる。キャパシタ絶縁膜２１ａを介在させて、スト
レージノード２６の上にセルプレート電極２２が設けら
れる。
【０１６４】コンタクトホールトランジスタ８は、実施
例１で述べた製造方法で形成される。ビット線２４は、
コンタクトホールトランジスタ８のソース電極として、
最初に、基板１の主表面中に不純物を注入することによ
って形成される。
【０１６５】図３９から明らかなように、ビット線２４
は、縦に並んだセルで共有される。ビット線２４は、Ｌ
ＯＣＯＳ膜１３によって、他のビット線２４と、互いに
分離される。ゲート電極３は、ワード線２５として使用
される。ワード線２５は、図３９から明らかなように、
横方向に並んだセルで共有している。ドレイン領域６
は、図３９に示すようにパターニングされ、ストレート
ノード２６としても用いられる。
【０１６６】図４０を参照して、キャパシタ絶縁膜２１
に、シリコン窒化膜、ＰＺＴ、Ｔａ2 Ｏ5 などの誘電率
の高い絶縁膜を用いれば、キャパシタ容量は増大する。
【０１６７】図４１を参照して、ストレージノード２６
の外表面を被覆するように、キャパシタ絶縁膜２１が形
成されているので、ストレートノードの側壁の容量分だ
け、キャパシタ容量を大きくすることができる。
【０１６８】図４２を参照して、コンタクトホールトラ
ンジスタ８がＮ−チャネルの場合、ワード線２５をＨｉ
ｇｈにすることによって、ビット線２４の情報をキャパ
シタ２１に書込んだり、逆に、キャパシタ２１に蓄えら
れていた情報を読出したりすることができる。コンタク
トホールトランジスタ８がｐ−チャネルの場合は、ワー
ド線２５をＬｏｗにすれば、ビット線２４の情報をキャ
パシタ２１に書込んだり、逆にキャパシタ２１に蓄えら
れていた情報を読出したりすることができる。
【０１６９】コンタクトホールトランジスタ８はＤＲＡ
Ｍセルのアクセストランジスタとして用いられるので、
電流は双方向に流れる。したがって、ソース／ドレイン
はその都度逆転する。本明細書では、便宜的に、基板に
近いほうの電極を、ソースと呼ぶこととしている。
【０１７０】実施例１１ 図４３は、実施例１１に係るＤＲＡＭセルの斜視図であ
る。本実施例の特徴は、基板１側に、キャパシタが形成
されていることである。ゲート電極３の中に、コンタク
トホールトランジスタ８が設けられる。コンタクトホー
ルトランジスタ８の底部９に、ストレージノード２６が
接続されている。ストレージノード２６には、キャパシ
タ絶縁膜２１をその間に介在させて、セルプレート電極
２２が対向している。コンタクトホールトランジスタ８
の上部には、ソース／ドレイン領域６が接続されてい
る。ソース／ドレイン領域６には、アルミニウム配線１
０であるビット線２４が接続されている。
【０１７１】この実施例によると、基板１の上に、キャ
パシタ絶縁膜２１を形成し、その後、キャパシタ絶縁膜
２１の上にストレージノード２６（ポリシリコン）を形
成する。ストレージノード２６の上に、コンタクトホー
ルトランジスタ８を形成する。したがって、この方法に
よると、基板１の面方位を引い継いだ単結晶のコンタク
トホールトランジスタ８を形成することはできない。し
かし、固相成長法を用いれば、大粒のポリシリコンを形
成できるため、コンタクトホールトランジスタのチャネ
ル領域を１つの結晶で形成することが可能となる。この
場合、ストレージノード２６の全体を、あるいは、コン
タクトホールトランジスタのソース領域と接続する部分
９を、固相成長法等により、単結晶にしておくことが望
ましい。また、基板として、ＳＯＩ基板を用いた場合に
は、基板の面方位（ＳＯＩ層の面方位）を引き継いだ、
単結晶のコンタクトホールトランジスタを形成すること
も可能となる。
【０１７２】実施例１２ 図４４は実施例１２に係るＤＲＡＭセルの断面図であ
る。図４４に示すＤＲＡＭセルは、図２８に示すコンタ
クトホールトランジスタを利用して作成したものであ
る。
【０１７３】実施例に係るＤＲＡＭは、半導体基板１を
備える、半導体基板１の主表面中に、第１の導電型不純
物が注入された、ソース領域になる第１の不純物拡散層
６ａが設けられる。半導体基板１の上に第１の層間絶縁
膜２ａが形成される。第１の層間絶縁膜２ａの上に、半
導体基板１の表面と実質的に平行な上面を有するゲート
電極３（ワード線２５）が設けられる。ゲート電極３を
覆うように、第１の層間絶縁膜２ａの上に第２の層間絶
縁膜２ｂが設けられる。第１の層間絶縁膜２ａ、ゲート
電極３および第２の層間絶縁膜２ｂを貫通するように、
第１の不純物拡散層６ａの表面の一部を露出させるため
のコンタクトホール１９が設けられている。コンタクト
ホール１９の側壁面をゲート絶縁膜４が被覆している。
当該装置は、第１の不純物拡散層６ａと接触し、かつコ
ンタクトホール１９の内壁面をゲート絶縁膜４を介在さ
せて、連続的に被覆するように設けられ、かつコンタク
トホール１９内において、その底面の位置がゲート電極
３の下面の高さ以下にある凹部を有するシリコン薄膜５
を備える。
【０１７４】シリコン薄膜は、ゲート電極３に取囲まれ
た部分に位置する筒状のチャネル部７と、チャネル部７
を上下から挟む、下側にあるソース領域６ａａと上側に
あるドレイン領域６ｂとの３つの部分に区分されてい
る。チャネル部７におけるシリコン薄膜の膜厚は最大空
乏層幅またはそれ以下にされている。ドレイン領域６ｂ
は、ストレージノード２６としても、用いられている。
【０１７５】当該装置は、さらに、シリコン薄膜５を被
覆するように基板１の上に設けられたキャパシタ絶縁膜
２１を備える。キャパシタ絶縁膜２１を介在させて、シ
リコン薄膜５を覆い、かつ凹部を埋めるように、基板１
の上にセルプレート電極２２が設けられている。
【０１７６】本実施例においては、上述したように、ソ
ース領域６ａはビット線２４として、ゲート電極３はワ
ード線２５として、ドレイン領域６ｂはストレートノー
ド２６として、それぞれ機能する。
【０１７７】すなわち、ＤＲＡＭセルの構成要素のう
ち、アクセストランジスタは、ソース領域６ａａ、チャ
ネル部７、ドレイン領域６ｂ、ゲート電極３、ゲート絶
縁膜４とから構成される。ＤＲＡＭセルのもう１つの構
成要素であるキャパシタは、参照符号２２と６ｂで示す
電極と、絶縁膜２１とからなる。
【０１７８】ＤＲＡＭセルの重要な性能の１つであるキ
ャパシタ容量は、第２の層間絶縁膜２ｂの膜厚を厚くし
て、すなわちコンタクトホール１９を深く形成すること
によって向上させることができる。
【０１７９】第２の層間絶縁膜２ｂの膜厚をｄ2 、コン
タクトホール１９内のドレイン領域６ｂの内径をＲ1 、
キャパシタ絶縁膜２１の膜厚をｔとすると、キャパシタ
容量Ｃｓは次式で表わされる。
【０１８０】
【数２】 上式において、εはゲート絶縁膜の誘電率である。集積
度の点から、Ｒ1 の値は大きくできないので、ｔを小さ
くするか、またはｄ2 を大きくすることにより、キャパ
シタ容量Ｃｓを大きくすることができる。
【０１８１】上述のセルの製造方法は、実施例６の製造
方法とまったく同じであるが、第２のゲート絶縁膜が、
ここではキャパシタ絶縁膜２１として用いられている
点、異なる。キャパシタ絶縁膜２１の膜厚も、できるだ
け薄いほうがよく、好ましくは５０〜２００Åである。
さらに、実施例６の第２のゲート電極が、本実施例で
は、セルプレート電極２２として用いられている。
【０１８２】実施例１３ 本実施例は、実施例１２を変形したものである。
【０１８３】実施例１２すなわち図４４に示すＤＲＡＭ
においては、チャネル部７の内側にまで、セルプレート
電極２２が延びている。このようなＤＲＡＭにおいて
は、セルプレート電極２２は、通常グランド電位に固定
されているので、実施例１のように、チャネル部７の内
側にシリコン酸化膜３０だけがある場合に比べて、トラ
ンジスタ特性が劣る。すなわち、チャネル部７のそば
に、非常に薄いキャパシタ絶縁膜２１を介在させて、グ
ランド電位の電極が存在することになり、チャネルの空
乏層容量Ｃｄが大きくなる。その結果、サブスレッショ
ルド係数が大きくなってしまう。したがって、この問題
が重大であって、かつ改善する必要のある場合は、製造
工程は増加するが、これから説明する実施例１３に係
る、ＤＲＡＭセルが有利である。
【０１８４】図４５は、実施例１３に係るＤＲＡＭの断
面図である。図４５を参照して、シリコン薄膜の凹部に
は、ゲート電極３の上面の高さにまでシリコン酸化膜３
０が埋込まれている。セルプレート電極２２は、シリコ
ン酸化膜３０と接触するように、シリコン酸化膜３０の
上に設けられている。このような構造にすることによ
り、アクセストランジスタは、実施例１で示した構造の
ものと同等のトランジスタ特性が得られる。
【０１８５】図４６〜図４９は、図４５に示す半導体記
憶装置の製造方法の要部の順序の各工程における半導体
装置の部分断面図である。
【０１８６】図４６を参照して、半導体基板１の主表面
に、第１導電型不純物が注入され、ソース領域６ａにな
る第１の不純物拡散層を形成する。半導体基板１の上に
第１の層間絶縁膜２ａを形成する。第１の層間絶縁膜２
ａの上に、半導体基板１の表面と実質的に平行な上面を
有するゲート電極３を形成する。ゲート電極３を覆うよ
うに、第１の層間絶縁膜２ａの上に、第２の層間絶縁膜
２ｂを形成する。第２の層間絶縁膜２ｂの上に、低圧Ｃ
ＶＤ法で、シリコン窒化膜３５を１００〜５００Å堆積
する。リソグラフィー法とエッチング法を用いて、第１
の層間絶縁膜２ａ、ゲート電極３、第２の層間絶縁膜２
ｂおよびシリコン窒化膜３５を貫通するように、ソース
領域６ａの表面の一部を露出させるためのコンタクトホ
ール１９を形成する。シリコン窒化膜３５を形成した目
的は、後述する。
【０１８７】次に、コンタクトホール１９の側壁面をゲ
ート絶縁膜４で覆う。ソース領域６ａと接触し、かつコ
ンタクトホールの内壁面を、ゲート絶縁膜４を介在させ
て、連続的に被覆するようにシリコン薄膜５を形成す
る。シリコン薄膜５は、その底面の位置がゲート電極３
の下面の高さ以下にある凹部を有するように形成する。
シリコン薄膜５に、不純物イオンを選択的に注入し、ソ
ース領域６ａａとドレイン領域６ｂとチャネル部７を形
成する。
【０１８８】図４８を参照して、コンタクトホール１９
の内部をすべて埋める程度の膜厚（３０００〜５０００
Å）を有するシリコン酸化膜３０を、ＣＶＤ法で、半導
体基板１の上に堆積する。
【０１８９】図４９を参照して、反応性イオンエッチン
グ等の異方性エッチング法により、シリコン酸化膜３０
がコンタクトホール１９内のみに残るように、シリコン
酸化膜３０をエッチバックする。シリコン酸化膜３０の
エッチバックは、シリコン薄膜３０の上端面が、ゲート
電極３の上面の高さになるまで、行なわれる。このエッ
チバック工程において、シリコン窒化膜３５が存在する
ので、第２の層間絶縁膜２ｂは、エッチングされない。
【０１９０】シリコン酸化膜３０の表面が、ゲート電極
３の上面よりも高くなりすぎると、キャパシタ面積が小
さくなり、ひいてはキャパシタ容量を低下させてしま
う。したがって、シリコン酸化膜３０の表面は、チャネ
ル部７の上端と一致するのが最も望ましい。
【０１９１】その後、図４５を参照して、キャパシタ絶
縁膜となるシリコン酸化膜２１を５０〜２００Å堆積
し、その後、リンがドープされたポリシリコン２２を、
５００〜３０００Å程度堆積する。ポリシリコン２２を
パターニングし、これをセルプレート電極２２とするこ
とで、図４５に示す半導体記憶装置が完成する。なお、
ポリシリコン２２は、コンタクトホール８の内部を、必
ずしも埋め尽くす必要はない。
【０１９２】実施例１４ 図５０は、実施例１４に係るＤＲＡＭセルの断面図であ
る。本実施例は、図４５に示すＤＲＡＭセルを改良させ
たものである。図４５に示すＤＲＡＭセルにおいては、
キャパシタ容量Ｃｓを増加させるためには、第２の層間
絶縁膜２ｂの膜厚を厚くして、コンタクトホール８を深
くしなければならない。しかし、アクセストランジスタ
のドレイン部６ｂは、回転斜め注入法を用いて形成する
ため、コンタクトホール８が深くなってくると、ドレイ
ン部６ｂの下端を決定するのが困難になってくる。そこ
で、このような場合に、本実施例に係るＤＲＡＭセルが
有利である。
【０１９３】図５０を参照して、シリコン薄膜５の凹部
を埋めるように半導体基板１の上に第３の層間絶縁膜２
ｃを形成する。第３の層間絶縁膜２ｃ中に、ドレイン部
６ｂの表面の一部を露出させるための第２のコンタクト
ホール１９０が設けられている。ドレイン部６ｂに接触
するように、かつ第２のコンタクトホール１９０の内壁
面を被覆するように、半導体基板１の上にストレージノ
ード３６が設けられている。ストレージノード３６の表
面を被覆するように、半導体基板１の上にキャパシタ絶
縁膜２１が設けられている。キャパシタ絶縁膜２１を介
在させてストレージノード３６と対向するように、さら
に第２のコンタクトホール１９０内を埋めるように、半
導体基板１の上にセルプレート電極２２が設けられてい
る。
【０１９４】なお、第３の層間絶縁膜２ｃの膜厚は、
０．１〜２μｍが好ましい。また、ストレージノード３
６を形成するための、リンがドープされたポリシリコン
膜の膜厚は好ましくは、５００〜２０００Åである。
【０１９５】図５１〜図５２は、図５０に示すＤＲＡＭ
セルの製造方法の要部の各工程における半導体装置の部
分断面図である。
【０１９６】図５１を参照して、実施例５に従って、シ
リコン薄膜５を形成した後、シリコン薄膜５を覆うよう
に、半導体基板１の上に第３の層間絶縁膜２ｃを形成す
る。第３の層間絶縁膜２ｃは、ＣＶＤ法で、１．０〜
２．０μｍほど半導体基板１の上に堆積する。リソグラ
フィー法とエッチング法によって、第３の層間絶縁膜２
ｃ中に、ドレイン部６ｂの表面の一部を露出させるため
の第２のコンタクトホール３７を形成する。このとき、
エッチング時間を調節することによって、トランジスタ
の内部に、第３の層間絶縁膜２ｃを残すようにする。
【０１９７】第３の層間絶縁膜２ｃの膜厚は、ＤＲＡＭ
セルのキャパシタ容量を決めるので、できるだけ厚く積
むのが好ましい。
【０１９８】図５２を参照して、ドレイン部６ｂに接触
するように、かつ第２のコンタクトホール３７の内壁面
を被覆するように、半導体基板１の上にストレージノー
ド３６を形成する。ストレージノード３６は、リンがド
ープされたポリシリコン膜をＣＶＤ法で堆積し、その
後、該ポリシリコン膜を、リソグラフィー法とエッチン
グ法によりパターニングすることによって、形成され
る。
【０１９９】その後、図５０に戻って、キャパシタ絶縁
膜２１となるシリコン酸化膜を、５０〜２００Å、ＣＶ
Ｄ法によって堆積する。その後、キャパシタ絶縁膜２１
を介在させて、ストレージノード３６に対向するよう
に、かつ、第２のコンタクトホール３７内を埋めるよう
に、半導体基板１の上に、セルプレート電極２２とな
る、リンがドープされたポリシリコン膜を、１０００〜
３０００Åほど、ＣＶＤ法で堆積する。ポリシリコン膜
を所定の形状にエッチングすることによって、セルプレ
ート電極２２が形成される。
【０２００】実施例１５ 本実施例は、ＤＲＡＭセルの集積度をさらに向上させる
ために改良された装置に関する。図５３は、本実施例に
かかるＤＲＡＭセルの断面図である。図示するＤＲＡＭ
セルは、図４５に示すＤＲＡＭセルを横方向に複数個並
べたものを、さらに、２層積み重ねたものである。
【０２０１】本実施例に係る半導体記憶装置は、図４５
に示すＤＲＡＭセルをそのまま用いたものではなく、ソ
ース領域６ａをＮ型のポリシリコンで形成することを特
徴とする。ソース領域６ａをポリシリコンで形成するこ
とにより、多層に積み重ねることが可能となる。
【０２０２】ソース領域６ａの形成は、次のように行な
われる。すなわち、シリコン基板１の上にシリコン酸化
膜２ｄを堆積し、その上に、リンがドープされたポリシ
リコン膜をＣＶＤ法で堆積し、これをパターニングする
ことによって、ビット線でもあり、またトランジスタの
ソースでもある領域（６ａ，２４）を形成する。
【０２０３】多層を積み重ねる方法としては、ＤＲＡＭ
セルの製造行程を、複数回繰返すという方法もあるが、
１層セルアレイを、複数層貼合わせることによって、多
層構造を構成してもよい。
【０２０４】実施例１６ 本実施例は、コンタクトホールトランジスタを２個用い
たインバータ回路に関する。図５４は、実施例１６に係
るインバータ回路の断面図であり、図５５はその平面図
である。なお、図５４は、図５５におけるＩ−Ｉ線に沿
う断面図である。図５６は、ＣＭＯＳ型インバータ回路
の等価回路図である。
【０２０５】図５４を参照して、実施例に係るＣＭＯＳ
型インバータ回路は、ｐ- 型半導体基板１を備える。半
導体基板１の主表面中には、ｎ+ 不純物拡散層１０３が
形成されている。半導体基板１の上には、チタンシリサ
イド膜１０５が形成されている。チタンシリサイド膜１
０５を覆うように、半導体基板１の上に第１の層間絶縁
膜２ａが形成されている。第１の層間絶縁膜２ａの上
に、上面を下面を有するゲート電極３が設けられてい
る。ゲート電極３を覆うように、第１の層間絶縁膜２ａ
の上に、第２の層間絶縁膜２ｂが設けられている。第１
の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁
膜２ｂを貫通するように、チタンシリサイド膜１０５の
表面のある一部を露出させるための第１のコンタクトホ
ール１１０ｈが設けられている。第１の層間絶縁膜２
ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通す
るように、チタンシリサイド膜１０５の表面の他の一部
を露出させるための第２のコンタクトホール１１０ｈが
設けられている。第１のコンタクトホール１１０ｈの内
壁面は、ゲート絶縁膜４で被覆されている。第２のコン
タクトホール１１０ｈの内壁面は、ゲート絶縁膜４で被
覆されている。第１のコンタクトホール１１０ｈ中であ
って、チタンシリサイド膜１０５の表面に接触するよう
に、チタンシリサイド膜１０５の表面からゲート電極３
の下面の高さまで、ソース／ドレイン領域の一方になる
第１のｐ+ 半導体層１０１ａが堆積されている。第１の
コンタクトホール１１０ｈ中であって、第１のｐ+ 半導
体層１０１ａの表面に接触するように、該第１のｐ+ 半
導体層１０１ａの表面からゲート電極３の上面の高さま
で、ｎ- 半導体層１０４が堆積されている。ｎ- 半導体
層１０４の表面に接触するように、該ｎ- 半導体層１０
４の上に、ソース／ドレイン領域の他方になる第２のｐ
+ 半導体層１０１ｂが設けられている。
【０２０６】第２のコンタクトホール１１１ｈ中であっ
て、チタンシリサイド膜１０５の表面に接触するよう
に、該チタンシリサイド膜１０５の表面からゲート電極
３の下面の高さまで、ソース／ドレイン領域の一方にな
る第１のｎ+ 半導体層１０３ａが堆積されている。第２
のコンタクトホール１１１ｈ中であって、第１のｎ+ 半
導体層１０３ａの表面に接触するように、第１のｎ+ 半
導体層１０３ａの表面からゲート電極３の上面の高さま
でｐ- 半導体層１０２が堆積されている。ｐ- 半導体層
１０２の表面に接触するように、ｐ- 半導体層１０２の
上に、ソース／ドレイン領域の他方になる第２のｎ+ 半
導体層１０３ｂが設けられている。なお、図５５中、参
照番号１１３，１１７で示す部分は、コンタクト部を表
わしている。
【０２０７】図５６と図５４を参照して、ＣＭＯＳイン
バータの動作について説明する。入力信号ＶINは、両ト
ランジスタのゲートの入る。ＶINが高電位のとき、ｎＭ
ＯＳはＯＮ状態、ｐＭＯＳはＯＦＦ状態となり、ＶOUT
は低電位（“０”）にある。逆に、ＶINが低電位のとき
には、ｎＭＯＳはＯＦＦ状態、一方ｐＭＯＳはＯＮ状態
となって、ＶOUT は高電位となる。
【０２０８】図５７〜図５８は、図５４に示すインバー
タ回路の製造方法の要部の各工程における半導体装置の
部分断面図である。
【０２０９】図５７を参照して、半導体基板１の上に第
１の層間絶縁膜２ａを形成する。第１の層間絶縁膜２ａ
の上に、上面と下面を有するゲート電極３を形成する。
ゲート電極３を覆うように、第２の層間絶縁膜２ｂを形
成する。第１の層間絶縁膜２ａ、ゲート電極３および第
２の層間絶縁膜２ｂを貫通するように、半導体基板１の
ある一部を露出させるための第１のコンタクトホール１
１０ｈを形成する。
【０２１０】第１の層間絶縁膜２ａ、ゲート電極３およ
び第２の層間絶縁膜２ｂを貫通するように、半導体基板
１の表面の他の一部を露出させるための第２のコンタク
トホール１１１ｈを形成する。第１のコンタクトホール
１１０ｈの内壁面をゲート絶縁膜４で被覆する。第２の
コンタクトホール１１１ｈの内壁面をゲート絶縁膜４で
被覆する。
【０２１１】第１のコンタクトホール１１０ｈと第２の
コンタクトホール１１１ｈを埋めるように、半導体基板
１の上にアモルファスシリコンを堆積し、シリコンプラ
グ５０を形成する。Ｎ−チャネルトランジスタを形成す
べき部分をレジスト１２０で覆い、Ｐ−チャネルトラン
ジスタを形成すべきところを露出させる。レジスト１２
０をマスクに用いて、表１に示す条件により不純物イオ
ンを注入することによって、第１のｐ+ 半導体層１０１
ａと、ｎ- 半導体層１０４と、第２のｐ+ 半導体層１０
１ｂを形成する。
【０２１２】
【表１】 なお、本実施例によると、不純物イオンが第２の層間絶
縁膜２ｂ中にも導入されるが、トランジスタの動作には
影響しない。また、ゲート電極３中にも不純物が導入さ
れるが、ゲート電極３は、最初から高濃度の不純物を含
んでいるため、問題とはならない。
【０２１３】図５８を参照して、Ｐ−チャネルトランジ
スタを形成すべき部分をレジスト１２０で覆い、Ｎ−チ
ャネルトランジスタを形成すべき部分を露出させる。レ
ジスト１２０をマスクに用いて、表１に示す条件で不純
物イオンを注入することによって、第１のｎ+ 半導体層
１０３ａとｐ- 半導体層１０２と第２のｎ+ 半導体層１
０３ｂを順次、形成する。
【０２１４】上述の方法を用いると、少ない工程数で、
Ｐ−チャネルコンタクトホールトランジスタとＮ−チャ
ネルコンタクトホールトランジスタを、作ることができ
る。なお、Ｐ−チャネルトランジスタとＮ−チャネルト
ランジスタの形成の順序はどちらが先でもよい。
【０２１５】また、表２に示す条件で不純物イオンを注
入すると、図５９に示すＬＤＤ構造のコンタクトホール
トランジスタを形成することも可能となる。
【０２１６】
【表２】 なお、実施例１６においては、半導体基板１により、Ｐ
−チャネルトランジスタ１０４とＮ−チャネルトランジ
スタ１０２のドレイン同士を繋ぐ必要があるため、基板
表面にチタンシリサイドを形成し、それによって、Ｐ−
Ｎ接合が生じるのを防いでいる。この発明においては、
チタンシリサイドに限られるものでなく、他のシリサイ
ドや、チタンナイトライド、金属でもよい。なお、上記
実施例では、ドレインとドレインを基板で接続する場合
を例示したが、この発明はこれに限られるものでなく、
図６０と図６１に示すように、アルミニウム配線２００
で接続してもよい。
【０２１７】上記実施例では、基板の表面にチタンシリ
サイドを形成する場合を例示したが、図６２に示すよう
に、チタンシリサイドを半導体基板の表面に形成しなく
てもよい場合がある。すなわち、図６２を参照して、第
１のｐ+ 半導体層１０１ａと第１のｎ+ 半導体層１０３
ａとの間にＰ−Ｎ接合が生じる。しかし、電源電圧が大
きく、Ｐ−Ｎ接合による電圧降下（約０．５〜１．０
Ｖ）が動作上問題ない場合には、チタンシリサイド層は
不要である。
【０２１８】実施例１７ 図６３は、実施例１７に係るインバータ回路の断面図で
ある。
【０２１９】本実施例は、ｎ+ 領域１０３と第１のｐ+
半導体層１０１ａとの間にＰ−Ｎ接合が生じるのを防止
するために、これらの間に、シリサイド１０５を形成し
ていることを特徴とする。なお、基板の接続配線層（１
０３）をＰ型にした場合には、Ｎ−チャネルトランジス
タのほうに、シリサイドを形成する。
【０２２０】図６４〜図６７は、図６３に示すインバー
タ回路の製造方法の要部の各工程における半導体装置の
断面図である。
【０２２１】図６４を参照して、ｎ+ 半導体基板１の上
に、第１の層間絶縁膜２ａ、ゲート電極３、第２の層間
絶縁膜２ｂを、順次形成する。第１の層間絶縁膜２ａ、
ゲート電極３および第２の層間絶縁膜２ｂを貫通するよ
うに、半導体基板１の表面のある一部を露出させるため
の第１のコンタクトホール１１０ｈを形成する。第１の
層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜
２ｂを貫通するように、半導体基板１の表面の他の一部
を露出させるための第２のコンタクトホール１１１ｈを
形成する。第１のコンタクトホール１１０ｈと第２のコ
ンタクトホール１１１ｈの内壁面をゲート絶縁膜４で被
覆する。
【０２２２】図６５を参照して、第２のコンタクトホー
ル１１１ｈをレジスト１２０で覆い、ドライエッチング
法により、第１のコンタクトホール１１０ｈの底部をエ
ッチングし、半導体基板１の表面を露出させる。レジス
ト１２０を除去する。
【０２２３】図６６を参照して、スパッタ等により、第
１のコンタクトホール１１０ｈと第２のコンタクトホー
ル１１１ｈの内壁面を被覆するように、半導体基板１の
上に、チタン膜１０５ａを約５００Å堆積する。
【０２２４】図６７を参照して、６５０℃〜７００℃の
温度で、窒素雰囲気下で、数十秒間、ランプアニールを
行なうと、第１のコンタクトホール１１０ｈの底で、す
なわち、シリコンとチタンが接触した部分で、チタンと
シリコンが反応し、チタンシリサイド層１０５が形成さ
れる。その後、硫酸で処理することによって、シリコン
と反応しなかったチタンを除去する。８００℃程度でラ
ンプアニールを、窒素雰囲気下で、チタンとシリコンの
構成比が１：２（ＴｉＳｉ2 ）になるように、数十秒行
なう。このようにして、第１のコンタクトホール１１０
ｈの底部のみに、チタンシリサイド層１０５を形成する
ことができる。その後、第２のコンタクトホール１１１
ｈの底部の酸化膜を除去し、その後、図５７〜図５８に
示す工程と同一の処理を行なえば、図６３に示すインバ
ータ回路が完成する。
【０２２５】実施例１８ 図６８は、この発明のさらに他の実施例に係るインバー
タ回路の断面図である。
【０２２６】図６８を参照して、Ｐ−チャネルコンタク
トホールトランジスタの底部に、高濃度のｎ++領域１０
６を形成し、接合部に生じる空乏層幅を狭くし、それに
よって高電界がかかるようにしている。このように構成
すると、トンネル電流によって、Ｐ−Ｎ接合を通って、
電流が流れるようになる。
【０２２７】実施例１９ 図６９は、この発明の他の実施例に係る半導体装置の断
面図である。Ｎチャネルコンタクトホールトランジスタ
が、２つ、半導体基板１の上に形成されている。２つの
トランジスタは、半導体基板１で接続されている。半導
体基板１の主表面中に形成されたｎ+ 領域１０３をビッ
ト線とすると、図４１に示すＤＲＡＭセルのアレイが形
成される。
【０２２８】実施例２０ 図７０は、コンタクトホールトランジスタを用いたイン
バータ回路のさらに他の実施例の断面図である。この実
施例においては、分離酸化膜１３の上に、インバータ回
路が形成されている。
【０２２９】当該装置は、主表面を有するｐ- 半導体基
板１を備える。半導体基板１の主表面中に、フィールド
酸化膜１３が形成されている。半導体基板１の主表面中
であって、かつフィールド酸化膜１３の直下に、ｎ+ 不
純物拡散層１０３ａが設けられている。フィールド酸化
膜１３の上に、上面と下面を有するゲート電極３が設け
られている。ゲート電極３を覆うように、半導体基板の
上に層間絶縁膜２が設けられている。層間絶縁膜２、ゲ
ート電極３およびフィールド酸化膜１３を貫通するよう
に、ｎ+ 不純物拡散層１０３ａの表面のある一部を露出
するさせるための第１のコンタクトホール１１０ｈが設
けられている。層間絶縁膜２、ゲート電極３およびフィ
ールド酸化膜１３を貫通するように、ｎ+ 不純物拡散層
１０３ａの表面の他の一部を露出させるための第２のコ
ンタクトホール１１１ｈが設けられている。第１のコン
タクトホール１１０ｈの内壁面を、ゲート絶縁膜４が被
覆している。第２のコンタクトホール１１１ｈの内壁面
を、ゲート絶縁膜４が被覆している。第１のコンタクト
ホール１１０ｈ中であって、ｎ+ 不純物拡散層１０３ａ
の表面に接触するように、チタンシリサイド、他のシリ
サイド、チタンナイトライド、金属等の導電体膜１０５
が設けられている。第１のコンタクトホール１１０ｈ中
であって、導電体膜１０５と接触するように、導電体膜
１０５の表面からゲート電極３の下面の高さまで、ソー
ス／ドレイン領域の一方になる第１のｐ+ 半導体層１０
１が堆積されている。第１のコンタクトホール１１０ｈ
中であって、第１のｐ+ 半導体層１０１の表面に接触す
るように、第１のｐ+ 半導体層１０１の表面からゲート
電極３の上面の高さまで、ｎ- 半導体層１０４が堆積さ
れている。ｎ- 半導体層１０４の表面に接触するよう
に、該ｎ- 半導体層１０４の上に、ソース／ドレイン領
域の他方になる第２のｐ+ 半導体層１０１が堆積されて
いる。第２のコンタクトホール１１１ｈ中であって、ｎ
+ 不純物拡散層１０３ａの表面に接触するように、ｎ+
不純物拡散層１０３ａの表面からゲート電極３の下面の
高さまで、ソース／ドレイン領域の一方になる第１のｎ
+ 半導体層１０３が堆積される。第２のコンタクトホー
ル１１１ｈ中であって、第１のｎ+ 半導体層１０３の表
面に接触するように、第１のｎ+ 半導体層１０３の表面
からゲート電極３の上面の高さまで、ｐ- 半導体層１０
２が堆積されている。ｐ- 半導体層１０２の表面に接触
するように、ｐ- 半導体層１０２の上に、ソース／ドレ
イン領域の他方になる第２のｎ+ 半導体層１０３が設け
られている。
【０２３０】従来、分離酸化膜１３の上部は、使用され
ていない。したがって、このように、分離酸化膜１３の
上にインバータ回路を形成することによって、半導体基
板の表面が有効に使用できるという効果を奏する。
【０２３１】なお、上述のようなインバータ回路におい
ては、ゲート電極３は、図７１に示すように、分離酸化
膜１３のない部分で、ｎ+ 配線層１０３に接続されてい
る。
【０２３２】実施例２１ 図７２は、実施例２１に係るインバータ回路の断面図で
あり、図７３は、その平面図である。なお、図７２は、
図７３におけるＢ−Ｂ線に沿う断面図である。
【０２３３】図７２を参照して、当該半導体装置は、主
表面を有する半導体基板１を備える。半導体基板１の主
表面中に、フィールド酸化膜１３が設けられている。半
導体基板１の主表面中であって、かつ、フィールド酸化
膜１３によって互いに離されて、ｐ+ 不純物拡散層１１
４とｎ+ 不純物拡散層１１５が形成されている。半導体
基板１の上に、第１の層間絶縁膜２ａが設けられてい
る。ｐ+ 不純物拡散層１１４およびｎ+ 不純物拡散層１
１５を覆うように、第１の層間絶縁膜２ａの上に、ゲー
ト電極３が設けられている。ゲート電極３を覆うよう
に、半導体基板１の上に、第２の層間絶縁膜２ｂが設け
られている。第１の層間絶縁膜２ａ、ゲート電極３およ
び第２の層間絶縁膜２ｂを貫通するように、ｐ+ 不純物
拡散層１１４の表面の一部を露出させるための第１のコ
ンタクトホール１１０ｈが設けられている。第１の層間
絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２ｂ
を貫通するように、ｎ+ 不純物拡散層１１５の表面の一
部を露出させるための第２のコンタクトホール１１１ｈ
が設けられている。第１のコンタクトホール１１０ｈの
内壁面を、ゲート絶縁膜４が被覆している。第２のコン
タクトホール１１１ｈの内壁面を、ゲート絶縁膜４が被
覆している。第１のコンタクトホール１１０ｈ中であっ
て、ｐ+ 不純物拡散層１１４の表面に接触するように、
ｐ+ 不純物拡散層１１４の表面からゲート電極３の下面
の高さまで、ソース／ドレイン領域の一方になる第１の
ｐ+ 半導体層１０１ａが堆積されている。第１のコンタ
クトホール１１０ｈ中であって、第１のｐ+ 半導体層１
０１ａの表面に接触するように、第１のｐ+ 半導体層１
０１ａの表面からゲート電極３の上面の高さまで、ｎ-
半導体層１０４が堆積されている。ｎ- 半導体層１０４
の上に、ソース／ドレイン領域の他方になる第２のｐ+
半導体層１０１ｂが設けられている。
【０２３４】第２のコンタクトホール１１１ｈ中であっ
て、ｎ+ 不純物拡散層１１５の表面に接触するように、
ｎ+ 不純物拡散層１１５の表面からゲート電極３の下面
の高さまで、ソース／ドレイン領域の他方になる第１の
ｎ+ 半導体層１０３ａが堆積されている。第２のコンタ
クトホール１１１ｈ中であって、第１のｎ+ 半導体層１
０３ａの表面に接触するように、第１のｎ+ 半導体層１
０３ａの表面からゲート電極３の上面の高さまで、ｐ-
半導体層１０２が堆積されている。ｐ- 半導体層１０２
の表面に接触するように、ｐ- 半導体層１０２の上に、
ソース／ドレイン領域の他方になる第２のｎ+ 半導体層
１０３ｂが設けられている。
【０２３５】第２のｐ+ 半導体層１０１ｂの端部と第２
のｎ+ 半導体層１０３ｂの端部は、フィールド酸化膜の
上で、Ｐ−Ｎ接合１３２により接触している。当該装置
は、第２のｐ+ 半導体層１０１ｂの表面および第２のｎ
+ 半導体層１０３ｂの表面とを電気的に接続するチタン
シリサイド膜１０５を備える。チタンシリサイド膜１０
５を覆うように、第３の層間絶縁膜２ｃが設けられる。
第３の層間絶縁膜２ｃ中には、チタンシリサイド膜１０
５の表面の一部を露出させるためのコンタクトホールが
形成されており、このコンタクトホールを通って、Ｖ
OUT １１７用のアルミニウム配線１０がチタンシリサイ
ド膜１０５に接続されている。
【０２３６】実施例１６に示すインバータ回路では、Ｖ
OUT が基板側に設けられているので、図５５を参照し
て、インバータの本体の横に、特別に、コンタクト部１
１３，１１７を設ける必要があった。一方、本実施例で
は、Ｖｃｃ１１４，ＧＮＤ１１５を基板側に設け、Ｖ
OUT １１７を上部に設けているので、比較的、占有面積
の小さいインバータ回路を構成できる。
【０２３７】なお、上記実施例では、接続部材として、
チタンシリサイド膜１０５を形成する場合を例示した
が、この膜は、他のシリサイドでもよく、また金属でも
よい。また、図６０に示したように、別の場所で、アル
ミニウム配線で接続してもよい。
【０２３８】実施例２２ 本実施例は、図７２に示すインバータ回路を２個用いて
フリップフロップを形成し、これをＳＲＡＭセルに応用
したものである。
【０２３９】図７４〜図７６はＳＲＡＭセルのレイアウ
ト図である。図７７は、ＳＲＡＭセルの等価回路図であ
る。図７８は、図７５におけるＣ−Ｃ線に沿う断面図で
ある。図７９は、図７５におけるＤ−Ｄ線に沿う断面図
である。
【０２４０】図７４は、基板上に形成された分離酸化膜
１３によって、分離されて設けられた、ビット線・バー
ビット線２４と、Ｖｃｃライン１１４と、ＧＮＤライン
１１５を図示したものである。ビット線２４とＧＮＤ１
１５はｎ型とし、Ｖｃｃライン１１４をｐ型にしてい
る。
【０２４１】図７５に示すレイアウトは、図７４に示す
レイアウトの上に形成されるものである。図７５におい
て、斜線で示した部分は、コンタクトホールトランジス
タのゲート電極の部分である。また、縦線で示した部分
は、記憶ノードとなる部分である。ドライバトランジス
タ１３０と、アクセストランジスタ２３を、それぞれ、
Ｎチャネルコンタクトホールトランジスタ１１１で形成
している。また、負荷トランジスタ１３１を、Ｐチャネ
ルコンタクトホールトランジスタ１１０で形成してい
る。参照符号１１２ａは、ゲート電極部へのアルミニウ
ム配線のコンタクトを示しており、このアルミニウム配
線はワード線である。参照符号１１２ｂは、ゲート電極
部への記憶ノードのコンタクトを示しており、これによ
って、クロスカップルが形成される。
【０２４２】図７６は、図７５に示すレイアウトの上の
部分に形成されるものであり、アルミニウム配線のレイ
アウトである。参照符号２５で示すものは、ワード線で
ある。
【０２４３】これらのセルレイアウトは、横方向へは平
行移動することによって配置されており、縦方向へは上
下反転しながら、配置されている。
【０２４４】図７７に示す等価回路図において、コンタ
クトホールトランジスタ１１０，１１１は、円で示し、
ゲート内をチャネル部が貫通するという表現で表わし
た。
【０２４５】図７８と図７９に示す断面を有する装置
は、図７２に示す装置と同様の方法で製造することがで
きる。
【０２４６】これらの図を参照して、ドライバトランジ
スタ１３０とアクセストランジスタ２３の大きさがまっ
たく同じであるが、メモリセルを安定させるためには、
アクセストランジスタ２３を、少し小さくするか、また
は、アクセストランジスタ２３のゲート絶縁膜を厚くす
ればよい。
【０２４７】図８０は、アクセストランジスタのゲート
絶縁膜を厚くする方法を示したものである。
【０２４８】図８０（ａ）を参照して、両トランジスタ
に、ゲート絶縁膜４ａを堆積する。図８０（ｂ）を参照
して、アクセストランジスタの部分（図中、右）のみを
レジスト１２０で覆い、ウエットエッチングで、ドライ
バトランジスタの部分（図中、左）のゲート絶縁膜のみ
を除去する。その後、レジスト１２０を除去する。
【０２４９】図８０（ｃ）を参照して、再度、ゲート絶
縁膜４ｂを全面に堆積し、その後、異方性エッチングを
行なうと、アクセストランジスタのゲート絶縁膜だけ厚
くされた、装置が得られる。
【０２５０】なお、図８０においては、ゲート電極等は
図示されていない。図７８に示す、ゲート電極３のコン
タクト１１２ｂの形成方法について説明する。このコン
タクト１１２ｂは、コンタクトホールトランジスタを形
成するときに、同時に形成される。トランジスタの部分
では、基板１の表面まで貫通するコンタクトホールを形
成する必要があるため、第２の絶縁膜２ｂのエッチング
を行ない、次いでゲート電極３のエッチングを行ない、
その後、第１の絶縁膜２ａのエッチングを行なう。これ
に対して、コンタクト１１２ｂの部分では、第２の層間
絶縁膜２ｂのみエッチングすればよいため、第２の層間
絶縁膜２ｂのエッチングが終わった時点で、コンタクト
１１２ｂの部分をレジストで覆っておかなければならな
い。このレジストは、トランジスタ部の開口が終了した
後、除去すればよい。
【０２５１】なお、図中の参照番号について説明する
と、１０１はｐ+ 領域、１０２はｐ-領域、１０３はｎ
+ 領域、１０４はｎ- 領域、１０５はチタンシリサイド
膜、１０６はｎ++領域、１１０はＰ−チャネルコンタク
トホールトランジスタ、１１１はＮ−チャネルコンタク
トホールトランジスタ、１１２はゲート電極へのコンタ
クト、１１３は基板へのコンタクト、１１４はＶｃｃ、
１１５はＧＮＤ、１１６はＶIN、１１７はＶOUT 、１２
０はレジスト、１３０はドライバトランジスタ、１３１
は負荷トランジスタ、１３２はＰ−Ｎ接合である。
【０２５２】実施例２３ 図８１で示される本実施例は、ＳＯＩトランジスタ６４
とコンタクトホールトランジスタ６４０とを組合せたイ
ンバータ回路に係るものである。図８２は、ＳＯＩトラ
ンジスタ６４の斜視図であり、図８３は図８１に示すイ
ンバータ回路の等価回路図である。当該装置は、シリコ
ン基板６１を備える。シリコン基板６１の上にＳｉＯ2
層６２が設けられる。ＳｉＯ2 層６２の上に、上面と下
面を有する半導体層６３が設けられる。半導体層６３中
にフィールド酸化膜１３が設けられる。半導体層６３の
上に、ＳＯＩトランジスタ６４のゲート電極６５が設け
られる。半導体層６３の中には、ゲート電極６５の両側
に互いに離されて形成されたＳＯＩトランジスタ用の１
対のソース層６６とドレイン層６７が設けられる。ドレ
イン層６７およびＳｉＯ2 層６２を貫通するように、シ
リコン基板６１の表面の一部を露出させるためのコンタ
クトホール６８が設けられる。コンタクトホール６８の
内壁面を、ゲート絶縁膜４が被覆している。コンタクト
ホール６８中であって、基板６１の表面に接触するよう
に、基板６１の表面から半導体層６３の下面の高さま
で、コンタクトホールトランジスタ用のソース層６９が
堆積されている。コンタクトホール６８中であって、コ
ンタクトホールトランジスタ用のソース層６９の表面に
接触するように、該表面から半導体層６３の上面の高さ
まで、コンタクトホールトランジスタ用のチャネル層７
０が堆積されている。チャネル層７０の上に、これに接
触するように、コンタクトホールトランジスタ用のドレ
イン層７１が設けられている。
【０２５３】図８３は、図８１に示すインバータ回路の
等価回路図である。図８１に示すインバータ回路は、図
８３中の点線の枠で囲まれた部分に相当する。
【０２５４】この実施例によると、ＳＯＩトランジスタ
とコンタクトホールトランジスタの接続が容易となり、
かつ、占有面積の小さいインバータ回路を形成できる。
【０２５５】実施例２４ 本実施例は、ＭＯＳトランジスタとコンタクトホールト
ランジスタとを組合せたインバータ回路の、他の実施例
に係るものである。
【０２５６】図８４は、本実施例に係るインバータ回路
の、パターンレイアウト図である。図８５は、図８４に
おけるＡ−Ａ線に沿う断面図である。図８６は、本実施
例に係るインバータ回路の等価回路図である。
【０２５７】実施例に係るインバータ回路は、基板７２
を備える。基板７２の主表面中にフィールド酸化膜１３
が設けられる。基板７２の主表面中にＭＯＳトランジス
タのチャネル７２ａが設けられている。基板７２の上に
第１の絶縁膜７３が設けられている。第１の絶縁膜７３
の上に、上面と下面を有するＭＯＳトランジスタ用のゲ
ート電極７４が設けられる。ＭＯＳトランジスタ用のゲ
ート電極７４を覆うように、基板７２の上に、第２の絶
縁膜７５が設けられる。第１の絶縁膜７４、ゲート電極
７４および第２の絶縁膜７５を貫通するように、基板７
２の表面の一部を露出させるためのコンタクトホール７
６が設けられる。基板７２の主表面中であって、コンタ
クトホール７６の直下に、コンタクトホールトランジス
タ用のソース層７７が設けられる。コンタクトホール７
６の内壁面を、ゲート絶縁膜７８が被覆している。コン
タクトホール７６中であって、ソース層７７に接触する
ように、ソース層７７の表面からゲート電極７４の上面
の高さまで、コンタクトホールトランジスタ用のチャネ
ル層７９が堆積される。チャネル層７９の上に、これに
接触するように、コンタクトホールトランジスタ用のド
レイン層８０が設けられる。この実施例によっても、イ
ンバータ回路が容易に形成でき、占有面積を小さくする
ことができる。
【０２５８】なお、図８７に示すように、コンタクトホ
ールトランジスタのゲート７４１と、ＭＯＳトランジス
タのゲート７４２とを、別の配線材料で形成しても、実
施例と同様の効果を奏する。なお、図中、図８５に示す
部材と同一または相当する部分には同一の参照番号を付
し、その説明を繰返さない。
【０２５９】また、ＭＯＳトランジスタは，図８８に示
すように、ＳＯＩの上に形成しても実施例と同様の効果
を奏する。なお、図中、図８７に示す部材と同一または
相当する部分には同一の参照番号を付し、その説明を繰
返さない。
【０２６０】実施例２５ 本実施例は、本発明に係るコンタクトホールトランジス
タすなわち縦型サラウンドゲートＭＯＳＦＥＴをアクセ
ストランジスタに用いたＳＲＡＭメモリセルに係るもの
である。
【０２６１】図８９は、実施例に係るＳＲＡＭメモリセ
ルの等価回路図である。ＳＲＡＭメモリセルは、Ｎ型ト
ランジスタ１ｓ，２ｓ，３ｓ，４ｓと、Ｐ型トランジス
タ５ｓ，６ｓを備える。Ｎ型トランジスタ１ｓ，２ｓは
アクセストランジスタであり、Ｎ型トランジスタ３ｓ，
４ｓはドライバトランジスタであり、Ｐ型トランジスタ
５ｓ，６ｓは負荷トランジスタである。
【０２６２】ＳＲＡＭメモリセルは、ワード線７ｓと、
ビット線８ｓ，９ｓと、Ｖｃｃ１０Ｓと、ＧＮＤ１１ｓ
を備える。
【０２６３】なお、本実施例では、負荷トランジスタ５
ｓ，６ｓは、ポリシリコンの薄膜トランジスタ（ＴＦ
Ｔ）で形成される。
【０２６４】図９０と図９１と図９２は、メモリセルの
レイアウト図である。図９０、図９１、図９２は、それ
ぞれ順に、下層、中層、上層のレイアウト図である。
【０２６５】図９０を参照して、１０１は、分離領域を
示しており、１０２，１０３，１０４，１０５，１０
６、１３１，１３２は、活性領域を表わしている。１０
７，１０８，１０９は、第１層目のポリシリコンを表わ
している。１１０，１１１は、第１層目のポリシリコン
と活性層を接続する第１の直接コンタクトを表わしてい
る。１１２，１１３は、第２層目のポリシリコンを表わ
している。１１４，１１５，１１６は、第２層目のポリ
シリコンと活性領域を接続する第２の直接コンタクトを
表わしている。１１７は、第３層目のポリシリコンを表
わしている。１１８，１１９は、第２層目のポリシリコ
ンと第３層目のポリシリコンを接続する、第３の直接コ
ンタクトを示している。
【０２６６】図９１を参照して、１２０，１２１は、第
４層目のポリシリコンを表わしている。１２２，１２３
は、第２層目のポリシリコンと第３層目のポリシリコン
とを接続する第４の直接コンタクトを表わしている。１
２６は、第５層目のポリシリコンを表わしている。１２
４，１２５は、第３層目のポリシリコンと第５層目のポ
リシリコンを接続する第５の直接コンタクトを表わして
いる。
【０２６７】図９２を参照して、１２９，１３０は、ア
ルミニウム配線もしくはその他の金属配線を示してい
る。１２７，１２８は、アルミニウム配線もしくは金属
配線と、活性領域とを繋ぐコンタクトを表わしている。
【０２６８】図９３は、図９０、図９１、図９２におけ
るＡ−Ａ線に沿う断面図を表わしている。図９４は、図
９０、図９１および図９２におけるＢ−Ｂ線に沿う断面
図を表わしている。これらの図において、１３３，１３
４は、負荷トランジスタのチャネル領域を表わしてい
る。
【０２６９】図９３と図９４と図８９を参照して、アク
セストランジスタ１ｓは、１０２，１０７，１０３で表
わされる。アクセストランジスタ２ｓは、１０４，１０
７，１０５で表わされる。ドライバトランジスタ３ｓ
は、１３２，１０９，１０６で表わされる。ドライバト
ランジスタ４ｓは、１３１，１０８，１０６で表わされ
る。負荷トランジスタ５ｓは、１２６，１２１，１１３
で表わされる。負荷トランジスタ６ｓは、１２６，１２
０，１１２で表わされる。ワード線７ｓは１０７で表わ
される。ビット線８ｓは１２９で表わされる。ビット線
９ｓは１３０で表わされる。Ｖｃｃ１０ｓは１２６で表
わされる。ＧＮＤ１１ｓは１０６で表わされる。
【０２７０】本実施例ではドライバトランジスタ３ｓ，
４ｓと負荷トランジスタ５ｓ，６ｓのゲート１０８，１
０９，１２０，１２１を、図９５に示すようなリング形
状で形成したため、リング（Ｇａｔｅ）の外を、すべ
て、トランジスタのソース領域にすることができる。そ
の結果、ソース抵抗の影響を、小さくすることができ
る。
【０２７１】なお、負荷トランジスタ５ｓ，６ｓを、縦
型サラウンドゲートＭＯＳＦＥＴにすると、占有面積が
より小さくなる。
【０２７２】実施例２６ 本実施例は、ＳＲＡＭメモリセルのさらに他の実施例に
係るものである。図９６、図９７、図９８は、本実施例
にかかるＳＲＡＭメモリセルのレイアウト図であり、そ
れぞれ、下層、中層、上層を示す。
【０２７３】図９６を参照して、１４１，１４２は分離
領域を示し、１４３，１７１，１７２は活性領域を示
し、１４４，１４５は第１のポリシリコン層を示してい
る。１４８，１４９は第２のポリシリコン層を表わして
いる。１４６，１４７は第１のポリシリコン層と活性領
域を接続する第１の直接コンタクトを表わしている。１
６６，１７０は、第１のポリシリコンと第２のポリシリ
コン層を接続する第２の直接コンタクトを表わしてい
る。
【０２７４】図９７を参照して、１５２，１５３，１５
４，１５５は第３のポリシリコン層を表わしている。１
５０，１５１，１５６，１５７は第３のポリシリコン層
と第２のポリシリコン層とを接続する第３の直接コンタ
クトを表わしている。
【０２７５】図９８を参照して、１６０，１６１，１６
２は第４のポリシリコン層を表わしている。１５６，１
５７，１５８，１５９は、第３のポリシリコン層と第４
のポリシリコン層を接続する第４の直接コンタクトを表
わしている。
【０２７６】１６３，１６４は、アルミニウム配線もし
くは金属配線を表わしている。１６５，１６６は、アル
ミニウム配線または金属配線と、第４のポリシリコン層
を接続するコンタクトを表わしている。
【０２７７】図９９は、図９６、図９７、図９８におけ
るＣ−Ｃ線に沿う断面図を表わしている。図１００は、
図９６、図９７、図９８におけるＤ−Ｄ線に沿う断面図
を表わしている。これらの図を参照して、１７３は、ポ
リシリコン薄膜トランジスタのチャネル領域である。
【０２７８】図８９と図９９と図１００を参照して、ア
クセストランジスタ１ｓは、１６１，１６４，１４９か
ら形成される。アクセストランジスタ２ｓは、１６０，
１６３，１４８から形成される。ドライバトランジスタ
３ｓは、１７２，１４５，１４３から形成される。ドラ
イバトランジスタ４ｓは、１７１，１４４，１４３ｓか
ら形成される。負荷トランジスタ５ｓは、１６２，１５
３，１４９から形成される。負荷トランジスタ６ｓは、
１６２，１５０，１４８から形成される。ワード線７ｓ
は、１５４，１５５で表わされ、ビット線８ｓは１６４
で表わされ、ビット線９ｓは１６３で表わされる。Ｖｃ
ｃ１０ｓは１６２で表わされる。ＧＮＤ１１ｓは１４３
で表わされる。
【０２７９】本実施例では、ドライバトランジスタ３
ｓ，４ｓと負荷トランジスタ５ｓ，６ｓのゲート（１４
４ｓ，１４５ｓ，１５２ｓ，１５３ｓ）をリング形状で
形成している。アクセストランジスタ１ｓ，２ｓは、縦
型サラウンドゲートＭＯＳＦＥＴで形成されている。
【０２８０】なお、負荷トランジスタ５ｓ，６ｓを、縦
型サラウンドゲートＭＯＳＦＥＴで形成してもよい。
【０２８１】
【発明の効果】以上説明したとおりこの発明の第１の局
面に従う半導体装置によれば、ゲートを縦型サラウンド
ゲートにしているので、占有する平面積が小さくなる。
その結果、占有面積の小さいＭＯＳＦＥＴが得られる。
この発明の第２の局面に従う半導体装置によれば、チャ
ネルにおけるシリコン薄膜の膜厚を最大空乏層幅または
それ以下にしているので、チャネル全体を完全に空乏化
させることができる。その結果、サブスレッショルド電
流を抑制でき、ひいては回路特性を向上させることがで
きる。この発明の第３の局面に従う半導体装置によれ
ば、２つのゲート電極を有しているので、トランジスタ
のオフ電流を低減させ、かつオン電流を向上させること
ができる。
【０２８２】この発明の第４の局面に従う半導体装置、
すなわちダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）によれば、コンタクトホールトランジスタを用いて
いるので、占有する平面積が小さくなる。その結果、占
有面積の小さいＤＲＡＭが得られる。この発明の第５お
よび第６の局面に従う半導体装置、すなわちＤＲＡＭに
よれば、コンタクトホールトランジスタを用いているの
で、占有する平面積が小さくなる。その結果、占有面積
の小さいＤＲＡＭとなる。この発明の第７の局面に従う
インバータ回路においては、コンタクトホールトランジ
スタを用いているので、占有する平面積が小さくなる。
その結果、占有面積の小さいインバータ回路となる。
【０２８３】この発明の第８の局面に従うインバータ回
路によれば、フィールド酸化膜の上にインバータ回路を
形成しているので、半導体基板の表面を有効に活用でき
る。その結果、集積度の高いインバータ回路が得られ
る。この発明の第９の局面に従うインバータ回路によれ
ば、Ｖｏｕｔを基板の上方に設けているので、コンタク
トが取りやすく、かつ、占有面積の小さいインバータ回
路となる。その結果、集積度を向上させたインバータ回
路が得られる。この発明の第１０の局面に従うインバー
タ回路によれば、ＳＯＩトランジスタとコンタクトホー
ルトランジスタを利用してインバータ回路を形成してい
るので、占有する平面積が小さくなる。その結果、占有
面積の小さいインバータ回路が得られる。
【０２８４】この発明の第１１の局面に従うインバータ
回路によれば、ＭＯＳトランジスタとコンタクトホール
トランジスタとを組合わせて形成しているので、占有す
る平面積が小さくなる。その結果、占有面積の小さいイ
ンバータ回路が得られる。この発明の第１２、１３、１
４の局面に従う半導体装置によれば、占有面積の小さい
スタティックランダムアクセスメモリが得られる。この
発明の第１５の局面に従う半導体装置の製造方法によれ
ば、半導体層の表面に注入された不純物を該半導体層中
に拡散させ、かつ第１の導電層から半導体層中に、上記
第１の導電層中に含まれる上記不純物を拡散させ、それ
によって、上記半導体層中に、ソース／ドレイン領域の
他方と、該ソース／ドレイン領域の他方と上記ソース／
ドレイン領域との一方との間に挟まれるチャネル領域を
形成するので、ソース／ドレイン領域とチャネル領域
を、１回の熱拡散によって一挙に形成できる。したがっ
て、効率よく半導体装置を製造することができる。
【０２８５】この発明の第１６の局面に従う半導体装置
の製造方法によれば、コンタクトホールの側壁面を酸化
することによってゲート絶縁膜を形成するので、ゲート
絶縁膜のパターニング工程は不要となり、ひいてはゲー
ト絶縁膜の形成方法が容易となる。この発明の第１７の
局面に従う半導体装置の製造方法によれば、エピタキシ
ャル成長により、チャネル領域を形成するので、チャネ
ル領域の結晶性が向上し、ひいてはトランジスタ特性が
向上する。また、エピタキシャル層の成長時に、ガスを
変えるだけで、半導体の導電型を変えることができるの
で、工程の簡略化が図れる。この発明の第１８の局面に
従う半導体装置の製造方法によれば、回転イオン注入法
により、半導体膜の表面に第１導電型の不純物を注入す
るので、コンタクトホールの内壁面にまで不純物が注入
される。内壁面に注入された不純物を熱拡散することに
よって、ソース／ドレイン領域の一方を形成するので、
ソース／ドレイン領域の一方を形成するための熱拡散の
時間を少なくすることができる。
【０２８６】この発明の第１９の局面に従う半導体装置
の製造方法によれば、第１の絶縁膜をマスクにして、基
板に対して垂直の方向から、半導体膜の表面に第１導電
型の不純物を注入するので、注入角度が少しずれても、
不純物がチャネル部に注入されない。その結果、ソース
・ドレイン間のリーク電流が生じない、半導体装置が得
られる。この発明の第２０の局面に従う半導体装置の製
造方法によれば、半導体膜に接触するようにコンタクト
ホール内に絶縁膜を埋込んだ後、半導体膜の表面に第１
導電型の不純物を注入する。その後、上記半導体膜の表
面に注入された上記不純物を該半導体膜中に拡散させ、
ソース・ドレイン領域の他方を形成する。したがって、
半導体膜の側部には不純物は注入されない。その結果、
後の熱処理で、不純物がチャネル領域にまで拡散せず、
また、ショートチャネル効果を引起こさない。さらに、
ソース・ドレイン間のリークを引起こさない。
【０２８７】この発明の第２１の局面に従う半導体装置
の製造方法によれば、２つのゲート電極を有するトラン
ジスタを形成できるので、トランジスタのオフ電流を低
減させ、かつオン電流を向上させることができる。この
発明の第２２の局面に従う半導体装置の製造方法によれ
ば、ソース・ドレイン、チャネル、ＬＤＤ部を高エネル
ギイオン注入によって形成するので、これらの形成が容
易となる。
【図面の簡単な説明】
【図１】この発明の一実施例に係る、縦型サラウンドゲ
ート電界効果トランジスタ（コンタクトホールトランジ
スタ）の斜視図である。
【図２】図１に示すコンタクトホールトランジスタの断
面図である。
【図３】本発明に係るコンタクトホールトランジスタの
動作を説明するための図である。
【図４】本発明の実施例１Ａに係る、コンタクトホール
トランジスタの製造方法の第１の工程における半導体装
置の部分断面図である。
【図５】本発明の実施例１Ａに係る、コンタクトホール
トランジスタの製造方法の第２の工程における半導体装
置の部分断面図である。
【図６】本発明の実施例１Ａに係る、コンタクトホール
トランジスタの製造方法の第３の工程における半導体装
置の部分断面図である。
【図７】本発明の実施例１Ａに係る、コンタクトホール
トランジスタの製造方法の第４の工程における半導体装
置の部分断面図である。
【図８】本発明の実施例１Ａに係る、コンタクトホール
トランジスタの製造方法の第５の工程における半導体装
置の部分断面図である。
【図９】本発明の実施例１Ａに係る、コンタクトホール
トランジスタの製造方法の第６の工程における半導体装
置の部分断面図である。
【図１０】本発明の実施例１Ａに係る、コンタクトホー
ルトランジスタの製造方法の第７の工程における半導体
装置の部分断面図である。
【図１１】本発明の実施例１Ａに係る、コンタクトホー
ルトランジスタの製造方法の第８の工程における半導体
装置の部分断面図である。
【図１２】本発明の実施例１Ａに係る、コンタクトホー
ルトランジスタの製造方法の第９の工程における半導体
装置の部分断面図である。
【図１３】本発明のコンタクトホールトランジスタにお
いて用いられる、コンタクトホールの形状の種々の態様
を示した図である。
【図１４】本発明の実施例２Ａに係る、コンタクトホー
ルトランジスタの製造方法の第１の工程における半導体
装置の部分断面図である。
【図１５】本発明の実施例２Ａに係る、コンタクトホー
ルトランジスタの製造方法の第２の工程における半導体
装置の部分断面図である。
【図１６】本発明の他の実施例に係る、コンタクトホー
ルトランジスタの製造方法の第３の工程における半導体
装置の部分断面図である。
【図１７】本発明の実施例２Ａに係る、コンタクトホー
ルトランジスタの製造方法の第４の工程における半導体
装置の部分断面図である。
【図１８】本発明の実施例２Ａに係、るコンタクトホー
ルトランジスタの製造方法の第５の工程における半導体
装置の部分断面図である。
【図１９】本発明の実施例２Ａに係る、コンタクトホー
ルトランジスタの製造方法の第６の工程における半導体
装置の部分断面図である。
【図２０】本発明の実施例２Ａに係る、コンタクトホー
ルトランジスタの製造方法の第７の工程における半導体
装置の部分断面図である。
【図２１】本発明の実施例２Ａに係る、コンタクトホー
ルトランジスタの製造方法の第８の工程における半導体
装置の部分断面図である。
【図２２】本発明のコンタクトホールトランジスタのさ
らに他の製造方法の第１の工程における半導体装置の部
分断面図である。
【図２３】本発明のコンタクトホールトランジスタのさ
らに他の製造方法の第２の工程における半導体装置の部
分断面図である。
【図２４】本発明のコンタクトホールトランジスタのさ
らに他の製造方法の第３の工程における半導体装置の部
分断面図である。
【図２５】本発明のコンタクトホールトランジスタのさ
らに他の製造方法の第４の工程における半導体装置の部
分断面図である。
【図２６】本発明のコンタクトホールトランジスタのさ
らに他の製造方法の第５の工程における半導体装置の部
分断面図である。
【図２７】本発明のコンタクトホールトランジスタのさ
らに他の製造方法の第６の工程における半導体装置の部
分断面図である。
【図２８】本発明のコンタクトホールトランジスタのさ
らに他の実施例に係るコンタクトホールトランジスタの
断面図である。
【図２９】図２８に示すコンタクトホールトランジスタ
の製造方法の第１の工程における半導体装置の部分断面
図である。
【図３０】図２８に示すコンタクトホールトランジスタ
のさらに他の製造方法の第２の工程における半導体装置
の部分断面図である。
【図３１】図２８に示すコンタクトホールトランジスタ
のさらに他の製造方法の第３の工程における半導体装置
の部分断面図である。
【図３２】図２８に示すコンタクトホールトランジスタ
のさらに他の製造方法の第４の工程における半導体装置
の部分断面図である。
【図３３】図２８に示すコンタクトホールトランジスタ
のさらに他の製造方法の第１の工程における半導体装置
の部分断面図である。
【図３４】図２８に示すコンタクトホールトランジスタ
のさらに他の製造方法の第２の工程における半導体装置
の部分断面図である。
【図３５】図２８に示すコンタクトホールトランジスタ
のさらに他の製造方法の第３の工程における半導体装置
の部分断面図である。
【図３６】実施例６に係る製造方法の問題点を示した図
である。
【図３７】本発明のさらに他の実施例に係るコンタクト
ホールトランジスタの断面図である。
【図３８】本発明のさらに他の実施例に係るコンタクト
ホールトランジスタの断面図である。
【図３９】実施例１０に係るＤＲＡＭセルのパターンレ
イアウト図である。
【図４０】図３９に示すＤＲＡＭの１つのセルを立体的
に表わした斜視図である。
【図４１】図３９に示すＤＲＡＭセルの断面図である。
【図４２】図３９に示すＤＲＡＭセルの等価回路図であ
る。
【図４３】実施例１１に係るＤＲＡＭセルの斜視図であ
る。
【図４４】実施例１２に係るＤＲＡＭセルの断面図であ
る。
【図４５】実施例１３に係るＤＲＡＭセルの断面図であ
る。
【図４６】図４５に示す半導体記憶装置の製造方法の第
１の工程における半導体装置の部分断面図である。
【図４７】図４５に示す半導体記憶装置の製造方法の第
２の工程における半導体装置の部分断面図である。
【図４８】図４５に示す半導体記憶装置の製造方法の第
３の工程における半導体装置の部分断面図である。
【図４９】図４５に示す半導体記憶装置の製造方法の第
４の工程における半導体装置の部分断面図である。
【図５０】実施例１４に係るＤＲＡＭセルの断面図であ
る。
【図５１】図５０に示すＤＲＡＭセルの製造方法の要部
の第１の工程における半導体装置の部分断面図である。
【図５２】図５０に示すＤＲＡＭセルの製造方法の要部
の第２の工程における半導体装置の部分断面図である。
【図５３】実施例１５に係るＤＲＡＭセルの断面図であ
る。
【図５４】実施例１６に係るインバータ回路の断面図で
ある。
【図５５】実施例１６に係るインバータ回路の平面図で
ある。
【図５６】実施例１６に係るインバータ回路の等価回路
図である。
【図５７】図５４に示すインバータ回路の製造方法の第
１の工程における半導体装置の部分断面図である。
【図５８】図５４に示すインバータ回路の製造方法の第
２の工程における半導体装置の部分断面図である。
【図５９】実施例１６の変形に係る半導体装置の断面図
である。
【図６０】実施例１６に係るインバータ回路のさらに他
の変形例である。
【図６１】実施例１６に係るインバータ回路のさらに他
の変形例に係る断面図である。
【図６２】実施例１６に係るインバータ回路のさらに他
の変形例にかかる装置の断面図である。
【図６３】実施例１７に係るインバータ回路の断面図で
ある。
【図６４】図６３に示すインバータ回路の製造方法の第
１の工程における半導体装置の断面図である。
【図６５】図６３に示すインバータ回路の製造方法の第
２の工程における半導体装置の断面図である。
【図６６】図６３に示すインバータ回路の製造方法の第
３の工程における半導体装置の断面図である。
【図６７】図６３に示すインバータ回路の製造方法の第
４の工程における半導体装置の断面図である。
【図６８】実施例１８に係るインバータ回路の断面図で
ある。
【図６９】実施例１９に係るインバータ回路の断面図で
ある。
【図７０】実施例２０に係るインバータ回路の断面図で
ある。
【図７１】実施例２０の変形に係るインバータ回路の断
面図である。
【図７２】実施例２１に係るインバータ回路の断面図で
ある。
【図７３】実施例２１に係るインバータ回路の平面図で
ある。
【図７４】実施例２２に係るＳＲＡＭセルの第１層目の
レイアウト図である。
【図７５】実施例２２に係るＳＲＡＭセルの第２層目の
レイアウト図である。
【図７６】実施例２２に係るＳＲＡＭセルの第３層目の
レイアウト図である。
【図７７】実施例２２に係るＳＲＡＭセルの等価回路図
である。
【図７８】図７５におけるＣ−Ｃ線に沿う断面図であ
る。
【図７９】図７５におけるＤ−Ｄ線に沿う断面図であ
る。
【図８０】アクセストランジスタのゲート絶縁膜を厚く
形成する方法を示した断面図である。
【図８１】実施例２３に係るインバータ回路の断面図で
ある。
【図８２】図８１に示すインバータ回路の、ＳＯＩトラ
ンジスタの部分の斜視図である。
【図８３】実施例２３に係るインバータ回路の等価回路
図である。
【図８４】実施例２４に係るインバータ回路の、パター
ンレイアウト図である。
【図８５】図８４におけるＡ−Ａ線に沿う断面図であ
る。
【図８６】実施例２４に係るインバータ回路の等価回路
図である。
【図８７】実施例２４に係るインバータ回路の変形例に
係る装置の断面図である。
【図８８】実施例２４のインバータ回路のさらに他の変
形例の断面図である。
【図８９】実施例２５に係るＳＲＡＭメモリセルの等価
回路図である。
【図９０】実施例２５に係るＳＲＡＭメモリセルの多層
におけるメモリセルのレイアウト図である。
【図９１】実施例２５に係るＳＲＡＭメモリセルの中層
のレイアウト図である。
【図９２】実施例２５に係るＳＲＡＭメモリセルの上層
のレイアウト図である。
【図９３】図９０、図９１、図９２におけるＡ−Ａ線に
沿う断面図である。
【図９４】図９０、図９１、図９２におけるＢ−Ｂ線に
沿う断面図である。
【図９５】実施例２５に用いられている電界効果トラン
ジスタの斜視図である。
【図９６】実施例２６に係るＳＲＡＭメモリセルの下層
部におけるレイアウト図である。
【図９７】実施例２６に係るＳＲＡＭメモリセルの中層
におけるレイアウト図である。
【図９８】実施例２６に係るＳＲＡＭメモリセルの上層
におけるレイアウト図である。
【図９９】図９６、図９７、図９８におけるＣ−Ｃ線に
沿う断面図である。
【図１００】図９６、図９７、図９８におけるＤ−Ｄ線
に沿う断面図である。
【図１０１】従来のプレーナー型ＭＯＳＦＥＴの模式図
である。
【図１０２】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の要部を抽出して描いた斜視図であある。
【図１０３】図１０２に示すトランジスタの簡略図であ
る。
【図１０４】従来のＳＯＩＭＯＳＦＥＴの断面図であ
る。
【図１０５】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の半径Ｒと空乏層容量Ｃｄとの関係図である。
【図１０６】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の製造方法の第１の工程における半導体装置の部分断面
図である。
【図１０７】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の製造方法の第２の工程における半導体装置の部分断面
図である。
【図１０８】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の製造方法の第３の工程における半０体装置の部分断面
図である。
【図１０９】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の製造方法の第４の工程における半導体装置の部分断面
図である。
【図１１０】従来の縦型サラウンドゲートＭＯＳＦＥＴ
の製造方法の第５の工程における半導体装置の部分断面
図である。
【図１１１】従来の縦型サラウンドゲートＭＯＳＦＥＴ
のプラグ状シリコンの斜視図である。
【図１１２】本発明の実施例１Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第１の工程に
おける半導体装置の部分断面図である。
【図１１３】本発明の実施例１Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第２の工程に
おける半導体装置の部分断面図である。
【図１１４】本発明の実施例１Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第３の工程に
おける半導体装置の部分断面図である。
【図１１５】本発明の実施例１Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第４の工程に
おける半導体装置の部分断面図である。
【図１１６】実施例２Ａの改良を必要とする点を指摘し
た図である。
【図１１７】本発明の実施例２Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第１の工程に
おける半導体装置の部分断面図である。
【図１１８】本発明の実施例２Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第２の工程に
おける半導体装置の部分断面図である。
【図１１９】本発明の実施例２Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第３の工程に
おける半導体装置の部分断面図である。
【図１２０】本発明の実施例２Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第４の工程に
おける半導体装置の部分断面図である。
【図１２１】本発明の実施例２Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第５の工程に
おける半導体装置の部分断面図である。
【図１２２】本発明の実施例２Ｂに係る、コンタクトホ
ールトランジスタの製造方法の主要部分の第６の工程に
おける半導体装置の部分断面図である。
【符号の説明】
１ 基板 ２ａ 第１の層間絶縁膜 ２ｂ 第２の層間絶縁膜 ３ ゲート電極 ４ ゲート絶縁膜 ６ａ ソース領域 ６ｂ ドレイン領域 ７ チャネル部 １０ａ アルミニウム配線 １０ｂ アルミニウム配線 １０ｃ アルミニウム配線 １９ コンタクトホール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年５月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】
【数１】 Ｒ／Ｗｄ＜１で、完全空乏化が実現できるため、空乏層
容量Ｃｄは０となる。また、Ｒ／Ｗｄ＞１でも、空乏層
容量Ｃｄは、図１００に示すバルクＭＯＳＦＥＴより小
さくなっている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】この発明の第７の局面に従う半導体装置
は、入力信号と出力信号の論理を反転させる半導体装置
に係るものである。当該半導体装置は、基板と、上記基
板の上に設けられた導電層と、を備える。上記導電層を
覆うように、上記基板の上に第１の層間絶縁膜が設けら
れている。上記第１の層間絶縁膜の上に、上面と下面を
有するゲート電極が設けられている。上記ゲート電極を
覆うように、上記基板の上に第２の層間絶縁膜が設けら
れている。上記第１の層間絶縁膜、上記ゲート電極およ
び上記第２の層間絶縁膜を貫通するように、上記導電層
の表面のある一部を露出させるための第１のコンタクト
ホールが設けられている。上記第１の層間絶縁膜、上記
ゲート電極および上記第２の層間絶縁膜を貫通するよう
に、上記導電層の表面の他の一部を露出させるための第
２のコンタクトホールが設けられている。上記第１のコ
ンタクトホールの内壁面をゲート絶縁膜が被覆してい
る。上記第２のコンタクトホールの内壁面をゲート絶縁
膜が被覆している。上記第１のコンタクトホール中であ
って、上記導電層の上記ある一部に接触するように、上
記導電層の表面から上記ゲート電極の下面の高さまで、
ソース／ドレイン領域の一方になる第１のｐ+ 半導体層
が形成されている。上記第１のコンタクトホール中であ
って、上記ｐ+ 半導体層の表面に接触するように、該ｐ
+ 半導体層の表面から上記ゲート電極の上面の高さま
で、ｎ- 半導体層が形成されている。上記ｎ - 半導体層
の表面に接触するように、該ｎ- 半導体層の上に、ソー
ス／ドレイン領域の他方になる第２のｐ+ 半導体層が設
けられている。上記第２のコンタクトホール中であっ
て、上記導電層の上記他の一部に接触するように、該導
電層の表面から上記ゲート電極の下面の高さまで、ソー
ス／ドレイン領域の一方になる第１のｎ+ 半導体層が形
成されている。上記第２のコンタクトホール中であっ
て、上記第１のｎ+ 半導体層の表面に接触するように、
該第１のｎ+ 半導体層の表面から上記ゲート電極の上面
の高さまで、ｐ- 半導体層が形成されている。上記ｐ -
半導体層の表面に接触するように、該ｐ- 半導体層の上
に、ソース／ドレイン領域の他方になる第２のｎ+ 半導
体層が設けられている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】この発明の第８の局面に従う半導体装置
は、入力信号と出力信号の論理を反転させる半導体装置
に係るものである。当該半導体装置は、主表面を有する
半導体基板を備える。上記半導体基板の主表面中に、フ
ィールド酸化膜が形成されている。上記半導体基板の主
表面中であって、かつ上記フィールド酸化膜の直下に、
ｎ+ 不純物拡散層が設けられている。上記フィールド酸
化膜の上に、上面と下面を有するゲート電極が設けられ
る。上記ゲート電極を覆うように上記半導体基板の上に
層間絶縁膜が設けられる。上記層間絶縁膜、上記ゲート
電極および上記フィールド酸化膜を貫通するように上記
ｎ+ 不純物拡散層の表面のある一部を露出させるための
第１のコンタクトホールが設けられる。上記層間絶縁
膜、上記ゲート電極および上記フィールド酸化膜を貫通
するように、上記ｎ+ 不純物拡散層の表面の他の一部を
露出させるための第２のコンタクトホールが設けられて
いる。上記第１のコンタクトホールの内壁面をゲート絶
縁膜が覆っている。上記第２のコンタクトホールの内壁
面をゲート絶縁膜が覆っている。上記第１のコンタクト
ホール中であって、上記ｎ+ 不純物拡散層の上記ある一
部に接触するように、導電体膜が設けられている。上記
第１のコンタクトホール中であって、上記導電体膜と接
触するように、該導電体膜の表面から上記ゲート電極の
下面の高さまで、ソース／ドレイン領域の一方になる第
１のｐ+ 半導体層が形成されている。上記第１のコンタ
クトホール中であって、上記第１のｐ+ 半導体層の表面
に接触するように、該第１のｐ+ 半導体層の表面から上
記ゲート電極の上面の高さまで、ｎ - 半導体層が形成さ
れている。上記ｎ- 半導体層の表面に接触するように、
該ｎ - 半導体層の上に、ソース／ドレイン領域の他方に
なる第２のｐ+ 半導体層が設けられる。上記第２のコン
タクトホール中であって、上記ｎ+ 不純物拡散層の上記
他の一部に接触するように、該ｎ+ 不純物拡散層の表面
から上記ゲート電極の下面の高さまで、ソース／ドレイ
ン領域の一方になる第１のｎ+ 半導体層が形成される。
上記第２のコンタクトホール中であって、上記第１のｎ
+ 半導体層の表面に接触するように、該第１のｎ+ 半導
体層の表面から上記ゲート電極の上面の高さまで、ｐ-
半導体層が形成されている。上記ｐ- 半導体層の表面に
接触するように、該ｐ- 半導体層の上に、ソース／ドレ
イン領域の他方になる第２のｎ+半導体層が設けられて
いる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】変更
【補正内容】
【００４８】この発明の第９の局面に従う半導体装置
は、入力信号と出力信号の論理を反転させる半導体装置
に係るものである。当該半導体装置は、主表面を有する
半導体基板を備える。上記半導体基板の主表面中に、フ
ィールド酸化膜が形成される。上記半導体基板の主表面
中に、ｐ+ 不純物拡散層と、ｎ+ 不純物拡散層が、上記
フィールド酸化膜によって互いに離されて形成されてい
る。上記半導体基板の上に、第１の層間絶縁膜が設けら
れる。上記ｐ+ 不純物拡散層および上記ｎ+ 不純物拡散
層を覆うように、上記第１の層間絶縁膜の上にゲート電
極が設けられる。上記ゲート電極を覆うように、上記半
導体基板の上に第２の層間絶縁膜が設けられる。上記第
１の層間絶縁膜、上記ゲート電極および上記第２の層間
絶縁膜を貫通するように、上記ｐ+ 不純物拡散層の表面
の一部を露出させるための第１のコンタクトホールが設
けられる。上記第１の層間絶縁膜、上記ゲート電極およ
び上記第２の層間絶縁膜を貫通するように、上記ｎ+ 不
純物拡散層の表面の一部を露出させるための第２のコン
タクトホールが設けられる。上記第１のコンタクトホー
ルの内壁面を、ゲート絶縁膜が被覆している。上記第２
のコンタクトホールの内壁面を、ゲート絶縁膜が被覆し
ている。上記第１のコンタクトホール中であって、上記
ｐ+ 不純物拡散層の表面に接触するように、該ｐ+ 不純
物拡散層の表面から上記ゲート電極の下面の高さまで、
ソース／ドレイン領域の一方になる第１のｐ+ 半導体層
が形成される。上記第１のコンタクトホール中であっ
て、上記第１のｐ+ 半導体層の表面に接触するように、
該第１のｐ+ 半導体層の表面から上記ゲート電極の上面
の高さまで、ｎ- 半導体層が形成される。上記ｎ- 半導
体層の上に、ソース／ドレイン領域の他方になる第２の
ｐ+ 半導体層が設けられる。上記第２のコンタクトホー
ル中であって、上記ｎ+ 不純物拡散層の表面に接触する
ように、該ｎ+ 不純物拡散層の表面から上記ゲート電極
の下面の高さまで、ソース／ドレイン領域の一方になる
第１のｎ+ 半導体層が形成される。上記第２のコンタク
トホール中であって、上記第１のｎ+ 半導体層の表面に
接触するように、該第１のｎ+ 半導体層の表面から上記
ゲート電極の上面の高さまで、ｐ- 半導体層が形成され
る。上記ｐ- 半導体層の表面に接触するように、該ｐ-
半導体層の上に、ソース／ドレイン領域の他方になる第
２のｎ+ 半導体層が設けられる。上記第２のｐ+ 半導体
層の端部と上記第２のｎ+ 半導体層の端部は、上記フィ
ールド酸化膜の上部分で接触している。当該装置は、さ
らに、上記第２のｐ+ 半導体層の表面および上記第２の
ｎ+ 半導体層の表面とを電気的に接続する接続部材を備
える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正内容】
【００４９】この発明の第１０の局面に従う半導体装置
は、第１のトランジスタと第２のトランジスタとの協力
により、論理回路として働く半導体装置に係るものであ
る。当該半導体装置は、基板と、上記基板の上に設けら
れたＳｉＯ2 層と、を備える。該ＳｉＯ2 層の上に、上
面と下面を有する半導体層が設けられる。上記半導体層
の上に絶縁膜を介在させて、上記第１のトランジスタの
ゲート電極が設けられる。当該装置は、上記半導体層の
中に設けられ、かつ上記ゲート電極の両側に互いに離さ
れて形成された、上記第１のトランジスタの一対のソー
ス／ドレイン領域とを備える。上記第１のトランジスタ
のゲート電極から離れた位置に、かつ、上記ソース／ド
レイン領域の一方および上記ＳｉＯ2 層を貫通するよう
に、上記基板の表面の一部を露出させるためのコンタク
トホールが設けられる。上記コンタクトホールの内壁面
は、上記第２のトランジスタのゲート絶縁膜が被覆して
いる。上記コンタクトホール中であって、上記基板の表
面に接触するように、該基板の表面から上記半導体層の
下面の高さまで、上記第２のトランジスタのソース／ド
レイン層の一方が形成されている。上記コンタクトホー
ル中であって、上記第２のトランジスタのソース／ドレ
イン層の一方の表面に接触するように、該表面から上記
半導体層の上面の高さまで、上記第２のトランジスタの
チャネル層が形成される。上記第２のトランジスタのチ
ャネル層の上に、これと接触するように、上記第２のト
ランジスタのソース／ドレイン層の他方が設けられる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正内容】
【００５０】この発明の第１１の局面に従う半導体装置
は、第１のトランジスタと第２のトランジスタとの協力
により、入力信号と出力信号の論理を反転させる半導体
装置に係るものである。当該半導体装置は、基板と、上
記基板の上に設けられた第１の絶縁膜と、を備える。上
記第１の絶縁膜の上に、上面と下面を有する、上記第１
のトランジスタのゲート電極が設けられる。上記第１の
トランジスタのゲート電極を覆うように、前記基板の上
に第２の絶縁膜が設けられている。上記第１のトランジ
スタのゲート電極および上記第２の絶縁膜を貫通するよ
うに、前記基板の表面の一部を露出させるためのコンタ
クトホールが設けられる。上記基板の主表面中に、かつ
上記コンタクトホールの直下に、上記第２のトランジス
タのソース／ドレイン層の一方が設けられる。上記コン
タクトホールの内壁面を、上記第２のトランジスタのゲ
ート絶縁膜が被覆している。上記コンタクトホール中で
あって、上記第２のトランジスタの上記ソース／ドレイ
ン層の一方に接触するように、該ソース／ドレイン層の
一方の表面から上記ゲート電極の上面の高さまで、上記
第２のトランジスタのチャネル層が形成される。上記第
２のトランジスタのチャネル層の上に、これと接触する
ように、上記第２のトランジスタのソース／ドレイン層
の他方が設けられる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正内容】
【００６９】この発明の第１０の局面に従う論理回路に
よれば、ＳＯＩトランジスタとコンタクトホールトラン
ジスタを利用して論理回路を形成しているので、占有す
る面積が小さくなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正内容】
【００７８】これらの図を参照して、ＭＯＳＦＥＴは、
基板１を備える。ここでは、基板１が通常のシリコン基
板の場合を例示したが、ＳＯＩ基板を用いてもよい。基
板１の主表面中に、ソース領域６ａが設けられている。
Ｐ−チャネルトランジスタの場合には、ソース領域６ａ
にはＰ型不純物が注入される。基板１の上に第１の層間
絶縁膜２ａが設けられている。第１の層間絶縁膜２ａの
上には、基板の表面と実質的に平行な上端面を有するゲ
ート電極３が設けられる。ゲート電極３を覆うように第
１の層間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設け
られる。第１の層間絶縁膜２ａ、ゲート電極３および第
２の層間絶縁膜２ｂを貫通するように、ソース領域６ａ
の表面の一部を露出させるためのコンタクトホール１９
が設けられている。コンタクトホール１９の側壁面をゲ
ート絶縁膜４が被覆している。コンタクトホール１９中
であって、ソース領域６ａの表面９に接触するように、
ソース領域６ａの表面からゲート電極３の下面の高さま
で、Ｐ型の第１の半導体層２０が設けられている。コン
タクトホール１９中であって、第１の半導体層２０の表
面に接触するように、第１の半導体層２０の表面からゲ
ート電極３の上面の高さまで、チャネル半導体層７が設
けられている。チャネル半導体層７の表面に接触するよ
うに、チャネル半導体層７の上に、ドレイン領域６ｂに
なるＰ型の第２の半導体層５が設けられている。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】アモルファスシリコン５の形成方法とし
て、ＳｉＨ4 ガスまたはＳｉ2 Ｈ6 ガスを用いたＬＰＣ
ＶＤ法が採用される。４００℃から６００℃程度の温度
でアモルファスシリコンを堆積し、６００℃程度の温度
でアニールすると、コンタクトホールの底部９の表面か
ら基板１の面方位を引継いだ結晶が成長し、後述するよ
うに、チャネル部が単結晶となる。チャネル部に不純物
を導入するときは、上記ガス中にドーピングガス（たと
えば、チャネルをＮ- にしたいときは、ＰＨ3 、ＡｓＨ
3 ，チャネルをＰ- にしたいときはＢ2 Ｈ6 ）を混合し
て、上記アモルファスシリコンを堆積させる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９２
【補正方法】変更
【補正内容】
【００９２】なお、上記実施例では、図１を参照して、
コンタクトホールの形が円の場合を例にしたが、この発
明はこれに限られるものではない。すなわち、コンタク
トホールの形状は、図１３（ｂ）に示すように長方形で
あってもよいし、図１３（ｃ）に示すようにＬ字型であ
ってもよい。これらの多角形に内接する最も大きな内接
円の半径（Ｒ）が最大空乏層幅またはそれ以下にされる
と、チャネル全体を空乏化させることができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正内容】
【０１０５】図２０と図２１を参照して、シリコン窒化
膜１２を除去する。シリコン窒化膜１２の除去方法に
は、熱リン酸で除去する方法とドライエッチングによっ
て除去する方法とがある。熱リン酸によって除去する方
法は、ウエットエッチングであり、図２１を参照して、
シリコン窒化膜１２を選択的に除去し、基板１の表面を
露出させるときに、基板１に与えるダメージを最小限に
することができる。その結果、コンタクトホール内にア
モルファスシリコンを埋込んで、これを固相成長させた
場合、実施例１に示す方法に比べて、より欠陥の少ない
結晶を成長させることができる。その後、図１０、図１
１および図１２に示す処理と同様の処理を施すと、コン
タクトホールトランジスタが完成する。 （実施例２Ｂ）本実施例は実施例２Ａの別の実施態様で
ある。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１４０
【補正方法】変更
【補正内容】
【０１４０】図３１を参照して、コンタクトホール１９
の内壁面に、シリコン酸化膜３２を残すように、シリコ
ン酸化膜３２を異方性エッチングする。その後、ヒ素イ
オン３１を、基板１に対して垂直に注入し、注入領域
（６ｂ，６ｂｂ）を形成する。注入の条件は、加速電圧
３０ＫｅＶ，注入量１×１０15ａｔｏｍｓ／ｃｍ2 であ
る。コンタクトホール１９の側壁面に残っているシリコ
ン酸化膜３２は、ソース・ドレイン形成用のヒ素イオン
が、チャネル部７に注入されるのを防止する。もし、シ
リコン酸化膜３２が存在しなければ、ヒ素イオン３１の
注入方向が、基板１に対して完全に垂直であれば、ヒ素
がチャネル部７に注入されることはないが、少しでも、
注入角度がずれると、ヒ素がチャネル部７にも注入され
てしまう。ひいてはソース・ドレイン間のリーク電流を
生じさせてしまう。シリコン酸化膜３２は、その予防の
ために設けられている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１５６
【補正方法】変更
【補正内容】
【０１５６】なお、上記実施例では、チャネル部７の上
端をゲート電極３の上面よりも高くすることによってオ
フセット長ｄ3 を大きくする場合を例示したが、この発
明はこれに限られるものでなく、チャネル部７の下端
を、ゲート電極３の下面の高さよりも低くしても、同様
の効果を実現する。なお、この場合には、第１の層間絶
縁膜２ａの膜厚を調節することによって、オフセット長
を制御することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正内容】
【０１５７】実施例９ 図３８は、この発明のさらに他の実施例に係るコンタク
トホールトランジスタの断面図である。図３８を参照し
て、当該コンタクトホールトランジスタは基板１を備え
る。ここでは、基板１が通常のシリコン基板の場合を例
示したが、ＳＯＩ基板を用いてもよい。基板１の主表面
中に、第１の導電型不純物が注入され、ソース／ドレイ
ン領域の一方になる第１の不純物拡散層６ａが設けられ
ている。基板１の上に第１の層間絶縁膜２ａが設けられ
ている。第１の層間絶縁膜２ａの上に、基板１の表面と
実質的に平行な上端面を有するゲート電極３が設けられ
る。ゲート電極３を覆うように、第１の層間絶縁膜２ａ
の上に、第２の層間絶縁膜２ｂが設けられる。第１の層
間絶縁膜２ａ、ゲート電極３および第２の層間絶縁膜２
ｂを貫通するように、第１の不純物拡散層６ａの一部を
露出させるためのコンタクトホール１９が設けられてい
る。コンタクトホール１９の側壁面をゲート絶縁膜４ａ
が被覆している。当該装置は、第１の不純物拡散層６ａ
と接触し、かつコンタクトホール１９の内壁面をゲート
絶縁膜４ａを介在させて連続的に被覆するように設けら
れ、かつ、該コンタクトホール１９内において、その底
面の位置がゲート電極３の下面の高さ以下にある凹部を
有するシリコン薄膜５を備える。シリコン薄膜５は、ゲ
ート電極３に取囲まれた部分に位置する筒状のチャネル
部７と、チャネル部７を上下から挟むソース領域６ａａ
とドレイン領域６ｂとの３つの部分に区分されている。
チャネル部７におけるシリコン薄膜５の厚さは、最大空
乏層幅の２倍またはそれ以下にされている。当該装置
は、さらに、シリコン薄膜５の凹部を被覆するように基
板１の上に設けられた第２のゲート絶縁膜４ｂを備え
る。シリコン薄膜５の凹部には、第２のゲート絶縁膜４
ｂを介在させて、チャネル部７と対向する第２のゲート
電極３４が埋込まれている。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１８６
【補正方法】変更
【補正内容】
【０１８６】図４６を参照して、半導体基板１の主表面
に、第１導電型不純物が注入され、ソース領域６ａにな
る第１の不純物拡散層を形成する。半導体基板１の上に
第１の層間絶縁膜２ａを形成する。第１の層間絶縁膜２
ａの上に、半導体基板１の表面と実質的に平行な上面を
有するゲート電極３を形成する。ゲート電極３を覆うよ
うに、第１の層間絶縁膜２ａの上に、第２の層間絶縁膜
２ｂを形成する。第２の層間絶縁膜２ｂの上に、減圧Ｃ
ＶＤ法で、シリコン窒化膜３５を１００〜５００Å堆積
する。リソグラフィー法とエッチング法を用いて、第１
の層間絶縁膜２ａ、ゲート電極３、第２の層間絶縁膜２
ｂおよびシリコン窒化膜３５を貫通するように、ソース
領域６ａの表面の一部を露出させるためのコンタクトホ
ール１９を形成する。シリコン窒化膜３５を形成した目
的は、後述する。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０２０５
【補正方法】変更
【補正内容】
【０２０５】図５４を参照して、実施例に係るＣＭＯＳ
型インバータ回路は、ｐ- 型半導体基板１を備える。半
導体基板１の主表面中には、ｎ+ 不純物拡散層１０３が
形成されている。半導体基板１の上には、チタンシリサ
イド膜１０５が形成されている。チタンシリサイド膜１
０５を覆うように、半導体基板１の上に第１の層間絶縁
膜２ａが形成されている。第１の層間絶縁膜２ａの上
に、上面と下面を有するゲート電極３が設けられてい
る。ゲート電極３を覆うように、第１の層間絶縁膜２ａ
の上に、第２の層間絶縁膜２ｂが設けられている。第１
の層間絶縁膜２ａ、ゲート電極３および第２の層間絶縁
膜２ｂを貫通するように、チタンシリサイド膜１０５の
表面のある一部を露出させるための第１のコンタクトホ
ール１１０ｈが設けられている。第１の層間絶縁膜２
ａ、ゲート電極３および第２の層間絶縁膜２ｂを貫通す
るように、チタンシリサイド膜１０５の表面の他の一部
を露出させるための第２のコンタクトホール１１１ｈが
設けられている。第１のコンタクトホール１１０ｈの内
壁面は、ゲート絶縁膜４で被覆されている。第２のコン
タクトホール１１１ｈの内壁面は、ゲート絶縁膜４で被
覆されている。第１のコンタクトホール１１０ｈ中であ
って、チタンシリサイド膜１０５の表面に接触するよう
に、チタンシリサイド膜１０５の表面からゲート電極３
の下面の高さまで、ソース／ドレイン領域の一方になる
第１のｐ+ 半導体層１０１ａが堆積されている。第１の
コンタクトホール１１０ｈ中であって、第１のｐ+ 半導
体層１０１ａの表面に接触するように、該第１のｐ+ 半
導体層１０１ａの表面からゲート電極３の上面の高さま
で、ｎ- 半導体層１０４が堆積されている。ｎ- 半導体
層１０４の表面に接触するように、該ｎ- 半導体層１０
４の上に、ソース／ドレイン領域の他方になる第２のｐ
+ 半導体層１０１ｂが設けられている。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０２１４
【補正方法】変更
【補正内容】
【０２１４】上述の方法を用いると、少ない工程数で、
Ｐ−チャネルコンタクトホールトランジスタとＮ−チャ
ネルコンタクトホールトランジスタを、作ることができ
る。なお、Ｐ−チャネルトランジスタとＮ−チャネルト
ランジスタの形成の順序はどちらが先でもよい。また、
この注入量は目安であり、ｎ- ，ｐ- 領域の注入量を変
えることにより、コンタクトホールトランジスタのしき
い値を変えることができる。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０２２７
【補正方法】変更
【補正内容】
【０２２７】実施例１９ 図６９は、この発明の他の実施例に係る半導体装置の断
面図である。Ｎチャネルコンタクトホールトランジスタ
が、２つ、半導体基板１の上に形成されている。２つの
トランジスタは、半導体基板１で接続されている。半導
体基板１の主表面中に形成されたｎ+ 領域１０３をビッ
ト線とすると、図４１に示すＤＲＡＭセルのアレイと同
様に並んだ、コンタクトホールトランジスタのアレイが
形成される。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０２３１
【補正方法】変更
【補正内容】
【０２３１】なお、上述のような分離酸化膜１３上のコ
ンタクトホールトランジスタにおいては、ゲート電極３
は、図７１に示すように、分離酸化膜１３のない部分
で、ｎ + 配線層１０３に接続することもできる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０２３７
【補正方法】変更
【補正内容】
【０２３７】なお、上記実施例では、接続部材として、
チタンシリサイド膜１０５を形成する場合を例示した
が、この膜は、他のシリサイドでもよく、また金属でも
よい。また、図７２のようにｐ+ 部１０１ｂとｎ+ 部１
０３ｂの間のＰ−Ｎ接合部１３２をまたぐようにアルミ
ニウム配線１０のコンタクトを配線すれば、チタンシリ
サイド膜１０５はなくても、Ｐ−Ｎ接合は消滅する。ま
た、図６０に示したように、別の場所で、アルミニウム
配線で接続してもよい。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正内容】
【０２３９】図７４〜図７６はＳＲＡＭセルのレイアウ
ト図である。図７７は、ＳＲＡＭセルの等価回路図であ
る。図７９は、図７５におけるＣ−Ｃ線に沿う断面図で
ある。図７８は、図７５におけるＤ−Ｄ線に沿う断面図
である。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２５２
【補正方法】変更
【補正内容】
【０２５２】実施例２３ 図８１で示される本実施例は、ＳＯＩトランジスタ６４
とコンタクトホールトランジスタ６４０とを組合せた論
理回路に係るものである。図８２は、ＳＯＩトランジス
タ６４の斜視図であり、図８３は図８１に示す論理回路
の等価回路図である。当該装置は、シリコン基板６１を
備える。シリコン基板６１の上にＳｉＯ 2 層６２が設け
られる。ＳｉＯ2 層６２の上に、上面と下面を有する半
導体層６３が設けられる。半導体層６３中にフィールド
酸化膜１３が設けられる。半導体層６３の上に、ＳＯＩ
トランジスタ６４のゲート電極６５が設けられる。半導
体層６３の中には、ゲート電極６５の両側に互いに離さ
れて形成されたＳＯＩトランジスタ用の１対のソース層
６６とドレイン層６７が設けられる。ドレイン層６７お
よびＳｉＯ2 層６２を貫通するように、シリコン基板６
１の表面の一部を露出させるためのコンタクトホール６
８が設けられる。コンタクトホール６８の内壁面を、ゲ
ート絶縁膜４が被覆している。コンタクトホール６８中
であって、基板６１の表面に接触するように、基板６１
の表面から半導体層６３の下面の高さまで、コンタクト
ホールトランジスタ用のソース層６９が堆積されてい
る。コンタクトホール６８中であって、コンタクトホー
ルトランジスタ用のソース層６９の表面に接触するよう
に、該表面から半導体層６３の上面の高さまで、コンタ
クトホールトランジスタ用のチャネル層７０が堆積され
ている。チャネル層７０の上に、これに接触するよう
に、コンタクトホールトランジスタ用のドレイン層７１
が設けられている。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２５３
【補正方法】変更
【補正内容】
【０２５３】図８３は、図８１に示す論理回路の等価回
路図である。図８１に示す論理回路は、図８３中の点線
の枠で囲まれた部分に相当する。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２５４
【補正方法】変更
【補正内容】
【０２５４】この実施例によると、ＳＯＩトランジスタ
とコンタクトホールトランジスタの接続が容易となり、
かつ、占有面積の小さい論理回路を形成できる。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２６０
【補正方法】変更
【補正内容】
【０２６０】実施例２５ 本実施例は、本発明に係るコンタクトホールトランジス
タすなわち縦型サラウンドゲートＭＯＳＦＥＴを負荷ト
ランジスタに用いたＳＲＡＭメモリセルに係るものであ
る。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０２７３
【補正方法】変更
【補正内容】
【０２７３】図９６を参照して、１４１，１４２は分離
領域を示し、１４３，１７１，１７２は活性領域を示
し、１４４，１４５は第１のポリシリコン層を示してい
る。１４８，１４９は第２のポリシリコン層を表わして
いる。１４６，１４７は第２のポリシリコン層と活性領
域を接続する第１の直接コンタクトを表わしている。１
６６，１７０は、第１のポリシリコンと第２のポリシリ
コン層を接続する第２の直接コンタクトを表わしてい
る。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０２７８
【補正方法】変更
【補正内容】
【０２７８】図８９と図９９と図１００を参照して、ア
クセストランジスタ１ｓは、１６１，１５５，１４９か
ら形成される。アクセストランジスタ２ｓは、１６０，
１５４，１４８から形成される。ドライバトランジスタ
３ｓは、１７２，１４５，１４３から形成される。ドラ
イバトランジスタ４ｓは、１７１，１４４，１４３ｓか
ら形成される。負荷トランジスタ５ｓは、１６２，１５
３，１４９から形成される。負荷トランジスタ６ｓは、
１６２，１５２，１４８から形成される。ワード線７ｓ
は、１５４，１５５で表わされ、ビット線８ｓは１６４
で表わされ、ビット線９ｓは１６３で表わされる。Ｖｃ
ｃ１０ｓは１６２で表わされる。ＧＮＤ１１ｓは１４３
で表わされる。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】図８１
【補正方法】変更
【補正内容】
【図８１】実施例２３に係る論理回路の断面図である。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】図８２
【補正方法】変更
【補正内容】
【図８２】図８１に示す論理回路の、ＳＯＩトランジス
タの部分の斜視図である。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】図８３
【補正方法】変更
【補正内容】
【図８３】実施例２３に係る論理回路の等価回路図であ
る。
【手続補正３２】
【補正対象書類名】図面
【補正対象項目名】図６９
【補正方法】変更
【補正内容】
【図６９】
【手続補正３３】
【補正対象書類名】図面
【補正対象項目名】図７２
【補正方法】変更
【補正内容】
【図７２】
【手続補正３４】
【補正対象書類名】図面
【補正対象項目名】図７４
【補正方法】変更
【補正内容】
【図７４】
【手続補正３５】
【補正対象書類名】図面
【補正対象項目名】図７５
【補正方法】変更
【補正内容】
【図７５】
【手続補正３６】
【補正対象書類名】図面
【補正対象項目名】図７７
【補正方法】変更
【補正内容】
【図７７】
【手続補正３７】
【補正対象書類名】図面
【補正対象項目名】図７８
【補正方法】変更
【補正内容】
【図７８】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｅ (72)発明者 栗山 祐忠 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 (72)発明者 前川 繁登 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 多数のキャリアの流れを、ゲートに加え
    る電圧によって制御する半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、ソース／ドレイン領域
    の一方になる第１導電型の第１の導電層と、 前記基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面を有
    するゲート電極と、 前記ゲート電極を覆うように、前記第１の層間絶縁膜の
    上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記第１の導
    電層の表面の一部を露出させるためのコンタクトホール
    と、 前記コンタクトホールの側壁面を被覆するゲート絶縁膜
    と、 前記コンタクトホール中であって、前記第１の導電層の
    表面に接触するように、該第１の導電層の表面から前記
    ゲート電極の下面の高さまで形成された第１導電型の第
    １の半導体層と、 前記コンタクトホール中であって、前記第１の半導体層
    の表面に接触するように、該第１の半導体層の表面から
    前記ゲート電極の上面の高さまで形成されたチャネル半
    導体層と、 前記チャネル半導体層の表面に接触するように、該チャ
    ネル半導体層の上に設けられ、ソース／ドレイン領域の
    他方になる第１導電型の第２の半導体層と、 を備えた半導体装置。
  2. 【請求項２】 前記チャネル半導体層は、前記基板に対
    して垂直上方向に延びる円柱であり、 前記円柱の半径は、最大空乏層幅またはそれ以下にされ
    ている、請求項１に記載の半導体装置。
  3. 【請求項３】 前記チャネル半導体層は前記半導体基板
    に対して垂直上方向に延びる、その断面形状が多角形の
    多角柱であり、 前記多角形に内接する最も大きな内接円の半径は、最大
    空乏層幅またはそれ以下にされている、請求項１に記載
    の半導体装置。
  4. 【請求項４】 前記第２の半導体層を覆うように前記基
    板の上に設けられた第３の層間絶縁膜と、 前記第３の層間絶縁膜中に設けられ、前記第２の半導体
    層の表面の一部を露出させるための接続孔と、 前記接続孔を通って前記第２の導電層に接続された電極
    と、を備え、 前記チャネル半導体層の径は、前記接続孔の孔径と同じ
    かまたはそれ以下にされている、請求項１に記載の半導
    体装置。
  5. 【請求項５】 多数のキャリアの流れを、ゲートに加え
    る電圧によって制御する半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、ソース／ドレイン領域
    の一方になる第１導電型の第１の導電層と、 前記基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面を有
    するゲート電極と、 前記ゲート電極を覆うように、前記第１の層間絶縁膜の
    上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記第１の導
    電層の表面の一部を露出させるためのコンタクトホール
    と、 前記コンタクトホールの側壁面を被覆するゲート絶縁膜
    と、 前記第１の導電層と接触し、かつ前記コンタクトホール
    の側壁面を前記ゲート絶縁膜を介在させて連続的に被覆
    するように設けられ、該コンタクトホール部分において
    凹部を有するシリコン薄膜と、 前記シリコン薄膜の凹部内に埋込まれるように前記基板
    の上に設けられた絶縁膜と、を備え、 前記シリコン薄膜は、前記ゲート電極に取囲まれた部分
    に位置する筒状のチャネル部と、前記チャネル部を上下
    から挟むソース領域とドレイン領域との３つの部分に区
    分されており、 前記チャネル部における前記シリコン薄膜の膜厚は、最
    大空乏層幅またはそれ以下にされている、半導体装置。
  6. 【請求項６】 前記チャネル部の上端面は、前記ゲート
    電極の上面よりも高くされている、請求項５に記載の半
    導体装置。
  7. 【請求項７】 多数のキャリアの流れを、ゲートに加え
    る電圧によって制御する半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、ソース／ドレイン領域
    の一方になる第１導電型の第１の導電層と、 前記基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面を有
    するゲート電極と、 前記ゲート電極を覆うように、前記第１の層間絶縁膜の
    上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記第１の導
    電層の表面の一部を露出させるためのコンタクトホール
    と、 前記コンタクトホールの側壁面を被覆する第１のゲート
    絶縁膜と、 前記第１の導電層と接触し、かつ前記コンタクトホール
    の内壁面を前記第１のゲート絶縁膜を介在させて連続的
    に被覆するように設けられ、かつ、該コンタクトホール
    部分においてその底面の位置が前記第１のゲート電極の
    下面の高さ以下にある凹部を有するシリコン薄膜と、を
    備え、 前記シリコン薄膜は、前記第１のゲート電極に取囲まれ
    た部分に位置する筒状のチャネル部と、前記チャネル部
    を上下から挟むソース領域とドレイン領域との３つの部
    分に区分されており、 前記チャネル部における前記シリコン薄膜の膜厚は、最
    大空乏層幅またはそれ以下にされており、 当該装置は、さらに、 前記シリコン薄膜の前記凹部を被覆するように前記基板
    の上に設けられた第２のゲート絶縁膜と、 前記シリコン薄膜の前記凹部に埋込まれ、前記第２のゲ
    ート絶縁膜を介在させて、前記チャネル部と対向する第
    ２のゲート電極と、を備えた、半導体装置。
  8. 【請求項８】 ビット線とワード線の交点に設けられた
    ストレージノード、キャパシタ絶縁膜およびセルプレー
    ト電極からなるキャパシタに、ゲートトランジスタによ
    って、情報を記憶させる半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、かつ第１導電型不純物
    が注入され、ソース／ドレイン領域の一方になり、かつ
    前記ビット線にもなる第１導電型の第１の不純物拡散層
    と、 前記基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面を有
    するゲート電極と、 前記ゲート電極を覆うように、前記第１の層間絶縁膜の
    上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記第１の不
    純物拡散層の表面の一部を露出させるためのコンタクト
    ホールと、 前記コンタクトホールの側壁面を被覆するゲート絶縁膜
    と、 前記コンタクトホール中であって、前記第１の不純物拡
    散層の表面に接触するように、該第１の不純物拡散層の
    表面から前記ゲート電極の下面の高さまで形成された第
    １導電型の第１の半導体層と、 前記コンタクトホール中であって、前記第１の半導体層
    の表面に接触するように、該第１の半導体層の表面から
    前記ゲート電極の上面の高さまで形成されたチャネル半
    導体層と、 前記チャネル半導体層の表面に接触するように該チャネ
    ル半導体層の上に設けられ、ソース／ドレイン領域の他
    方になり、かつ前記ストレージノードにもなる第１導電
    型の第２の導電層と、 前記第２の導電層の上に設けられたキャパシタ絶縁膜
    と、 前記キャパシタ絶縁膜を、介在させて、前記ストレージ
    ノードの上に設けられたセルプレート電極と、 を備えた半導体装置。
  9. 【請求項９】 ビット線とワード線の交点に設けられた
    ストレージノード、キャパシタ絶縁膜およびセルプレー
    ト電極からなるキャパシタに、ゲートトランジスタによ
    って、情報を記憶させる半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、ソース／ドレイン領域
    の一方になる第１導電型の第１の導電層と、 前記基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面とを
    有するゲート電極と、 前記ゲート電極を覆うように、前記第１の層間絶縁膜の
    上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記第１の導
    電層の表面の一部を露出させるためのコンタクトホール
    と、 前記コンタクトホールの側壁面を被覆するゲート絶縁膜
    と、 前記第１の導電層と接触し、かつ前記コンタクトホール
    の側壁面を前記ゲート絶縁膜を介在させて連続的に被覆
    するように設けられ、かつ、該コンタクトホール内にお
    いて、その底面の位置が前記ゲート電極の下面の高さ以
    下にある凹部を有するシリコン薄膜と、を備え、 前記シリコン薄膜は、前記ゲート電極に取囲まれた部分
    に位置する筒状のチャネル部と、前記チャネル部を上下
    から挟む、下側にあるソース／ドレイン領域の一方と上
    側にあるソース／ドレイン領域の他方との３つの部分に
    区分されており、 前記チャネル部における前記シリコン薄膜の膜厚は最大
    空乏層幅またはそれ以下にされており、 前記ソース／ドレイン領域の他方はストレージノードと
    しても用いられており、 当該装置は、さらに、 前記シリコン薄膜の前記凹部を被覆するように前記基板
    の上に設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて、前記シリコン薄膜
    を覆い、かつ前記シリコン薄膜の凹部を埋めるように、
    前記基板の上に設けられたセルプレート電極と、を備え
    た、半導体装置。
  10. 【請求項１０】 前記凹部内において、前記セルプレー
    ト電極の最下端の位置は、前記ゲート電極の上面の高さ
    以上にされている、請求項９に記載の半導体装置。
  11. 【請求項１１】 ビット線とワード線の交点に設けられ
    たストレージノード、キャパシタ絶縁膜およびセルプレ
    ート電極からなるキャパシタに、ゲートトランジスタに
    よって、情報を記憶させる半導体装置であって、 主表面を有する基板と、 前記基板の主表面中に設けられ、ソース／ドレイン領域
    の一方になる第１導電型の第１の導電層と、 前記基板の上に設けられた第１の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面とを
    有するゲート電極と、 前記ゲート電極を覆うように、前記第１の層間絶縁膜の
    上に設けられた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記第１の導
    電層の表面の一部を露出させるための第１のコンタクト
    ホールと、 前記第１のコンタクトホールの側壁面を被覆するゲート
    絶縁膜と、 前記第１の導電層と接触し、かつ前記第１のコンタクト
    ホールの内壁面を、前記ゲート絶縁膜を介在させて連続
    的に被覆するように設けられ、かつ該第１のコンタクト
    ホール部分において、その底面の位置が前記ゲート電極
    の下面の高さ以下にある凹部を有するシリコン薄膜と、
    を備え、 前記シリコン薄膜は、前記ゲート電極に取囲まれた部分
    に位置する筒状のチャネル部と、該チャネル部を上下か
    ら挟む、下側にあるソース／ドレイン領域の一方と上側
    にあるソース／ドレイン領域の他方との３つの部分に区
    分されており、 前記チャネル部における前記シリコン薄膜の膜厚は、最
    大空乏層幅またはそれ以下にされており、 当該装置は、さらに、 前記シリコン薄膜を覆うように前記基板の上に設けられ
    た第３の層間絶縁膜と、 前記第３の層間絶縁膜中に設けられ、前記ソース／ドレ
    イン領域の他方の表面の一部を露出させるための第２の
    コンタクトホールと、 前記ソース／ドレイン領域の他方に接触するように、か
    つ前記第２のコンタクトホールの内壁面を被覆するよう
    に設けられたストレージノードと、 前記ストレージノードの表面を被覆するように前記基板
    の上に設けられたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜を介在させて前記ストレージノー
    ドと対向するように、かつ、前記第２のコンタクトホー
    ル内を埋めるように前記基板の上に設けられたセルプレ
    ート電極と、を備えた半導体装置。
  12. 【請求項１２】 入力信号と出力信号の極性を反転させ
    る半導体装置であって、 基板と、 前記基板の上に設けられた導電層と、 前記導電層を覆うように前記基板の上に設けられた第１
    の層間絶縁膜と、 前記第１の層間絶縁膜の上に設けられ、上面と下面を有
    するゲート電極と、 前記ゲート電極を覆うように、前記基板の上に設けられ
    た第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記導電層の
    表面のある一部を露出させるための第１のコンタクトホ
    ールと、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記導電層の
    表面の他の一部を露出させるための第２のコンタクトホ
    ールと、 前記第１のコンタクトホールの内壁面を被覆するゲート
    絶縁膜と、 前記第２のコンタクトホールの内壁面を被覆するゲート
    絶縁膜と、 前記第１のコンタクトホール中であって、前記導電層の
    前記ある一部に接触するように、前記導電層の表面から
    前記ゲート電極の下面の高さまで形成され、ソース／ド
    レイン領域の一方になる第１のｐ+ 半導体層と、 前記第１のコンタクトホール中であって、前記ｐ+ 半導
    体層の表面に接触するように、該ｐ+ 半導体層の表面か
    ら前記ゲート電極の上面の高さまで形成されたｎ- 半導
    体層と、 前記ｎ- 半導体層の表面に接触するように、該ｎ- 半導
    体層の上に設けられ、ソース／ドレイン領域の他方にな
    る第２のｐ+ 半導体層と、 前記第２のコンタクトホール中であって、前記導電層の
    前記他の一部に接触するように、該導電層の表面から前
    記ゲート電極の下面の高さまで形成され、ソース／ドレ
    イン領域の一方になる第１のｎ+ 半導体層と、 前記第２のコンタクトホール中であって、前記第１のｎ
    + 半導体層の表面に接触するように、該第１のｎ+ 半導
    体層の表面から前記ゲート電極の上面の高さまで形成さ
    れたｐ- 半導体層と、 前記ｐ- 半導体層の表面に接触するように、該ｐ- 半導
    体層の上に設けられ、ソース／ドレイン領域の他方にな
    る第２のｎ+ 半導体層と、 を備えた半導体装置。
  13. 【請求項１３】 入力信号と出力信号の極性を反転させ
    る半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面中に形成されたフィールド酸化
    膜と、 前記半導体基板の主表面中であって、かつ前記フィール
    ド酸化膜の直下に設けられたｎ+ 不純物拡散層と、 前記フィールド酸化膜の上に設けられ、上面と下面を有
    するゲート電極と、 前記ゲート電極を覆うように前記半導体基板の上に設け
    られた層間絶縁膜と、 前記層間絶縁膜、前記ゲート電極および前記フィールド
    酸化膜を貫通するように設けられ、前記ｎ+ 不純物拡散
    層の表面のある一部を露出させるための第１のコンタク
    トホールと、 前記層間絶縁膜、前記ゲート電極および前記フィールド
    酸化膜を貫通するように設けられ、前記ｎ+ 不純物拡散
    層の表面の他の一部を露出させるための第２のコンタク
    トホールと、 前記第１のコンタクトホールの内壁面を覆うゲート絶縁
    膜と、 前記第２のコンタクトホールの内壁面を覆うゲート絶縁
    膜と、 前記第１のコンタクトホール中であって、前記ｎ+ 不純
    物拡散層の前記ある一部に接触するように設けられた導
    電体膜と、 前記第１のコンタクトホール中であって、前記導電体膜
    と接触するように、該導電体膜の表面から前記ゲート電
    極の下面の高さまで形成され、ソース／ドレイン領域の
    一方になる第１のｐ+ 半導体層と、 前記第１のコンタクトホール中であって、前記第１のｐ
    + 半導体層の表面に接触するように、該第１のｐ+ 半導
    体層の表面から前記ゲート電極の上面の高さまで形成さ
    れたｎ- 半導体層と、 前記ｎ- 半導体層の表面に接触するように、該ｎ- 半導
    体層の上に設けられ、ソース／ドレイン領域の他方にな
    る第２のｐ+ 半導体層と、 前記第２のコンタクトホール中であって、前記ｎ+ 不純
    物拡散層の前記他の一部に接触するように、該ｎ+ 不純
    物拡散層の表面から前記ゲート電極の下面の高さまで形
    成され、ソース／ドレイン領域の一方になる第１のｎ+
    半導体層と、 前記第２のコンタクトホール中であって、前記第１のｎ
    + 半導体層の表面に接触するように、該第１のｎ+ 半導
    体層の表面から前記ゲート電極の上面の高さまで形成さ
    れたｐ- 半導体層と、 前記ｐ- 半導体層の表面に接触するように、該ｐ- 半導
    体層の上に設けられ、ソース／ドレイン領域の他方にな
    る第２のｎ+ 半導体層と、 を備えた半導体装置。
  14. 【請求項１４】 入力信号と出力信号の極性を反転させ
    る半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面中に形成されたフィールド酸化
    膜と、 前記半導体基板の主表面中であって、かつ前記フィール
    ド酸化膜によって互いに離されて形成された、ｐ+ 不純
    物拡散層とｎ+ 不純物拡散層と、 前記半導体基板の上に設けられた第１の層間絶縁膜と、 前記ｐ+ 不純物拡散層および前記ｎ+ 不純物拡散層を覆
    うように前記第１の層間絶縁膜の上に設けられたゲート
    電極と、 前記ゲート電極を覆うように前記半導体基板の上に設け
    られた第２の層間絶縁膜と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記ｐ+ 不純
    物拡散層の表面の一部を露出させるための第１のコンタ
    クトホールと、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通するように設けられ、前記ｎ+ 不純
    物拡散層の表面の一部を露出させるための第２のコンタ
    クトホールと、 前記第１のコンタクトホールの内壁面を被覆するゲート
    絶縁膜と、 前記第２のコンタクトホールの内壁面を被覆するゲート
    絶縁膜と、 前記第１のコンタクトホール中であって、前記ｐ+ 不純
    物拡散層の表面に接触するように、該ｐ+ 不純物拡散層
    の表面から前記ゲート電極の下面の高さまで形成され、
    ソース／ドレイン領域の一方になる第１のｐ+ 半導体層
    と、 前記第１のコンタクトホール中であって、前記第１のｐ
    + 半導体層の表面に接触するように、該第１のｐ+ 半導
    体層の表面から前記ゲート電極の上面の高さまで形成さ
    れたｎ- 半導体層と、 前記ｎ- 半導体層の上に設けられ、ソース／ドレイン領
    域の他方になる第２のｐ+ 半導体層と、 前記第２のコンタクトホール中であって、前記ｎ+ 不純
    物拡散層の表面に接触するように、該ｎ+ 不純物拡散層
    の表面から前記ゲート電極の下面の高さまで形成され、
    ソース／ドレイン領域の一方になる第１のｎ+ 半導体層
    と、 前記第２のコンタクトホール中であって、前記第１のｎ
    + 半導体層の表面に接触するように、該第１のｎ+ 半導
    体層の表面から前記ゲート電極の上面の高さまで形成さ
    れたｐ- 半導体層と、 前記ｐ- 半導体層の表面に接触するように該ｐ- 半導体
    層の上に設けられ、ソース／ドレイン領域の他方になる
    第２のｎ+ 半導体層と、を備え、 前記第２のｐ+ 半導体層の端部と前記第２のｎ+ 半導体
    層の端部は前記フィールド酸化膜の上部分で接触してお
    り、 当該装置は、さらに、前記第２のｐ+ 半導体層の表面お
    よび前記第２のｎ+ 半導体層の表面とを電気的に接続す
    る接続部材、を備えた半導体装置。
  15. 【請求項１５】 第１のトランジスタと第２のトランジ
    スタとの協力により、入力信号と出力信号の極性を反転
    させる半導体装置であって、 基板と、 前記基板の上に設けられたＳｉＯ2 層と、 前記ＳｉＯ2 層の上に設けられ、上面を下面を有する半
    導体層と、 前記半導体層の上に絶縁膜を介在させて設けられた前記
    第１のトランジスタのゲート電極と、 前記半導体層の中に設けられ、かつ前記ゲート電極の両
    側に互いに離されて形成された、前記第１のトランジス
    タの１対のソース／ドレイン領域と、 前記第１のトランジスタのゲート電極から離れた位置に
    設けられ、かつ、前記絶縁膜、前記ソース／ドレイン領
    域の一方および前記ＳｉＯ2 層を貫通するように設けら
    れ、前記基板の表面の一部を露出させるためのコンタク
    トホールと、 前記コンタクトホールの内壁面を被覆する、前記第２の
    トランジスタ用のゲート絶縁膜と、 前記コンタクトホール中であって、前記基板の表面に接
    触するように、該基板の表面から前記半導体層の下面の
    高さまで形成された、前記第２のトランジスタのソース
    ／ドレイン層の一方と、 前記コンタクトホール中であって、前記第２のトランジ
    スタのソース／ドレイン層の一方の表面に接触するよう
    に、該表面から前記半導体層の上面の高さまで形成され
    た、前記第２のトランジスタのチャネル層と、 前記第２のトランジスタのチャネル層の上に、これと接
    触するように設けられた前記第２のトランジスタのソー
    ス／ドレイン層の他方と、 を備えた半導体装置。
  16. 【請求項１６】 第１のトランジスタと第２のトランジ
    スタとの協力により、入力信号と出力信号の極性を反転
    させる半導体装置であって、 基板と、 前記基板の上に設けられた第１の絶縁膜と、 前記第１の絶縁膜の上に設けられ、上面と下面を有す
    る、前記第１のトランジスタのゲート電極と、 前記第１のトランジスタのゲート電極を覆うように前記
    基板の上に設けられた第２の絶縁膜と、 前記第１のトランジスタのゲート電極および前記第２の
    絶縁膜を貫通するように設けられ、前記基板の表面の一
    部を露出させるためのコンタクトホールと、 前記基板の主表面中であって、前記コンタクトホールの
    直下に設けられた、前記第２のトランジスタのソース／
    ドレイン層の一方と、 前記コンタクトホールの内壁面を被覆する、前記第２の
    トランジスタのゲート絶縁膜と、 前記コンタクトホール中であって、前記第２のトランジ
    スタの前記ソース／ドレイン層の一方に接触するよう
    に、該ソース／ドレイン層の一方の表面から前記ゲート
    電極の上面の高さまで形成された、前記第２のトランジ
    スタのチャネル層と、 前記第２のトランジスタのチャネル層の上に、これに接
    触するように設けられた、前記第２のトランジスタのソ
    ース／ドレイン層の他方と、を備えた半導体装置。
  17. 【請求項１７】 ４つのトランジスタの協力により情報
    を記憶する半導体装置であって、 請求項１４に定義されるインバータ回路を２個用いて形
    成したフリップフロップと、 ２個のトランジスと、 を備える半導体装置。
  18. 【請求項１８】 ４つのトランジスタの協力により情報
    を記憶する半導体装置において、 請求項１に定義されたトランジスタをアクセストランジ
    スタに用いたことを特徴とする半導体装置。
  19. 【請求項１９】 ４つのトランジスタの協力により情報
    を記憶する半導体装置において、 アクセストランジスタおよび負荷トランジスタを、それ
    ぞれ請求項１に定義されたトランジスタで形成したこと
    を特徴とする半導体装置。
  20. 【請求項２０】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面中にソース／ドレイン領域の一方になる、
    第１導電型の不純物を含む第１の導電層を形成する工程
    と、 前記基板の上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有するゲー
    ト電極を形成する工程と、 前記ゲート電極を覆うように前記基板の上に第２の層間
    絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜を貫通し、前記第１の導電層の表面に達す
    るコンタクトホールを形成する工程と、 前記コンタクトホールの側壁面をゲート絶縁膜で被覆す
    る工程と、 前記第１の導電層の表面に接触するように、かつ前記コ
    ンタクトホール内を埋込むように、前記基板の上に半導
    体層を形成する工程と、 前記半導体層の表面に、第１導電型の不純物を注入する
    工程と、 前記半導体層の表面に注入された前記不純物を該半導体
    層中に拡散させ、かつ前記第１の導電層から前記半導体
    層中に、前記第１の導電層中に含まれる前記不純物を拡
    散させ、それによって、前記半導体層中に、ソース／ド
    レイン領域の他方と、該ソース／ドレイン領域の他方と
    前記ソース／ドレイン領域の一方との間に挟まれるチャ
    ネル領域を形成する工程と、 を備えた半導体装置の製造方法。
  21. 【請求項２１】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面上にシリコン窒化膜を形成する工程と、 前記シリコン窒化膜越しに、前記基板の主表面に不純物
    を注入し、該基板の主表面中にソース／ドレイン領域の
    一方になる、第１導電型の不純物を含む第１の導電層を
    形成する工程と、 前記シリコン窒化膜を覆うように前記基板の上に第１の
    層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有するゲー
    ト電極を形成する工程と、 前記ゲート電極を覆うように前記基板の上に第２の層間
    絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜中に、これらを貫通し、前記シリコン窒化
    膜の表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの側壁面を酸化し、ゲート絶縁膜
    を形成する工程と、 前記シリコン窒化膜の露出面をエッチングし、前記第１
    の導電層の表面を露出させる工程と、 露出した前記第１の導電層の表面に接触するように、か
    つ前記コンタクトホール内を埋込むように、前記基板の
    上に半導体層を形成する工程と、 前記半導体層の表面に、第１導電型の不純物を注入する
    工程と、 前記半導体層の表面に注入された前記不純物を該半導体
    層中に拡散させ、かつ前記第１の導電層から前記半導体
    層中に、前記第１の導電層中に含まれる前記不純物を拡
    散させ、それによって、前記半導体層中に、ソース／ド
    レイン領域の他方と、該ソース／ドレイン領域の他方と
    前記ソース／ドレイン領域の一方との間に挟まれるチャ
    ネル領域を形成する工程と、 を備えた、半導体装置の製造方法。
  22. 【請求項２２】 前記第２の層間絶縁膜の膜厚を前記第
    １の層間絶縁膜の膜厚よりも大きくして行なう、請求項
    ２１に記載の半導体装置の製造方法。
  23. 【請求項２３】 多数のキャリアの流れを、ゲートに
    加える電圧によって制御する半導体装置の製造方法であ
    って、 基板の主表面中に、ソース／ドレイン電極を外部端子に
    取出すための第１のソース／ドレイン引出電極を形成す
    る工程と、 前記基板の上に第１の層間絶縁膜、ゲート電極および第
    ２の層間絶縁膜を順次堆積する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜中に、これらを貫通し、前記第１のソース
    ／ドレイン引出電極の表面の一部を露出させるためのコ
    ンタクトホールを形成する工程と、 前記コンタクトホールの内壁面をゲート絶縁膜で被覆す
    る工程と、 前記コンタクトホール内に、第１導電型不純物を含む第
    １のエピタキシャルシリコン層、第２導電型不純物を含
    む第２エピタキシャルシリコン層および第１導電型不純
    物を含む第３のエピタキシャルシリコン層を順次形成す
    る行程と，前記第３のエピタキシャルシリコン層の上
    に、第２のソース／ドレイン引出電極を形成する工程
    と、を備えた、半導体装置の製造方法。
  24. 【請求項２４】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面中にソース／ドレイン領域の一方になる、
    第１導電型の不純物を含む第１の導電層を形成する工程
    と、 前記基板の上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有するゲー
    ト電極を形成する工程と、 前記ゲート電極を覆うように前記基板の上に第２の層間
    絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜中に、これらを貫通し、前記第１の導電層
    の表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの側壁面をゲート絶縁膜で被覆す
    る工程と、 前記第１の導電層の表面および、前記コンタクトホール
    の内壁面を、前記ゲート絶縁膜を介在させて、被覆する
    ように、前記基板の上に半導体膜を形成する工程と、 回転イオン注入法により、前記半導体膜の表面に第１導
    電型の不純物を注入する工程と、 前記半導体膜の表面に注入された前記不純物を該半導体
    膜中に拡散させ、かつ前記第１の導電層から前記半導体
    膜中に、前記第１の導電層中に含まれる前記不純物を拡
    散させ、それによって、前記半導体膜中に、ソース／ド
    レイン領域の他方と、該ソース／ドレイン領域の他方と
    前記ソース／ドレイン領域の一方との間に挟まれるチャ
    ネル領域を形成する工程と、 前記半導体膜に接触するように、前記コンタクトホール
    内に絶縁膜を埋込む工程と、を備える、半導体装置の製
    造方法。
  25. 【請求項２５】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面中にソース／ドレイン領域の一方になる、
    第１導電型の不純物を含む第１の導電層を形成する工程
    と、 前記基板の上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有するゲー
    ト電極を形成する工程と、 前記ゲート電極を覆うように前記基板の上に第２の層間
    絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜中に、これらを貫通し、前記第１の導電層
    の表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの側壁面をゲート絶縁膜で被覆す
    る工程と、 前記第１の導電層の表面および前記コンタクトホールの
    内壁面を被覆するように前記基板の上に半導体膜を形成
    する工程と、 前記コンタクトホールの側壁面に、前記半導体膜を介在
    させて、第１の絶縁膜を形成する工程と、 前記第１の絶縁膜をマスクとして、前記基板に対して垂
    直の方向から、前記半導体膜の表面に第１導電型の不純
    物を注入する工程と、 前記半導体膜の表面に注入された前記不純物を該半導体
    膜中に拡散させ、かつ前記第１の導電層から前記半導体
    膜中に、前記第１の導電層中に含まれる前記不純物を拡
    散させ、それによって、前記半導体膜中に、ソース／ド
    レイン領域の他方と、該ソース／ドレイン領域の他方と
    前記ソース／ドレイン領域の一方との間に挟まれるチャ
    ネル領域を形成する工程と、 前記第１の絶縁膜および前記半導体膜に接触するよう
    に、前記コンタクトホール内に第２の絶縁膜を埋込む工
    程と、 を備えた、半導体装置の製造方法。
  26. 【請求項２６】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面中にソース／ドレイン領域の一方になる、
    第１導電型の不純物を含む第１の導電層を形成する工程
    と、 前記基板の上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有するゲー
    ト電極を形成する工程と、 前記ゲート電極を覆うように前記基板の上に第２の層間
    絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜中に、これらを貫通し、前記第１の導電層
    の表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの側壁面をゲート絶縁膜で被覆す
    る工程と、 前記第１の導電層の表面および前記コンタクトホールの
    内壁面を被覆するように前記基板の上に半導体膜を形成
    する工程と、 前記半導体膜に接触するように前記コンタクトホール内
    に絶縁膜を埋込む工程と、 前記半導体膜の表面に第１導電型の不純物を注入する工
    程と、 前記半導体膜の表面に注入された前記不純物を該半導体
    膜中に拡散させ、かつ前記第１の導電層から前記半導体
    膜中に、前記第１の導電層中に含まれる前記不純物を拡
    散させ、それによって、前記半導体膜中に、ソース／ド
    レイン領域の他方と、該ソース／ドレイン領域の他方と
    前記ソース／ドレイン領域との間に挟まれるチャネル領
    域を形成する工程と、 を備えた、半導体装置の製造方法。
  27. 【請求項２７】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面中にソース／ドレイン領域の一方になる、
    第１導電型の不純物を含む第１の導電層を形成する工程
    と、 前記基板の上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有する第１
    のゲート電極を形成する工程と、 前記第１のゲート電極を覆うように前記基板の上に第２
    の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記第１のゲート電極および前
    記第２の層間絶縁膜中に、これらを貫通し、前記第１の
    導電層の表面に達するコンタクトホールを形成する工程
    と、 前記コンタクトホールの側壁面を第１のゲート絶縁膜で
    被覆する工程と、 前記第１の導電層の表面に接触するように、かつ前記コ
    ンタクトホールの内壁面を前記第１のゲート絶縁膜を介
    在させて被覆するように半導体膜を形成する工程と、 前記半導体膜中に、前記第１の導電層に接触するソース
    ／ドレイン領域の一方と、該ソース／ドレイン領域の一
    方に接続されるチャネル領域と、該チャネル領域に接続
    されるソース／ドレイン領域の他方とを形成する工程
    と、 前記半導体膜を介在させて、前記コンタクトホールの内
    壁面を被覆する第２のゲート絶縁膜を、前記基板の上に
    形成する工程と、 前記第２のゲート絶縁膜を介在させて、前記半導体膜に
    対向するように第２のゲート電極を前記コンタクトホー
    ル内に埋込む工程と、を備えた半導体装置の製造方法。
  28. 【請求項２８】 多数のキャリアの流れを、ゲートに加
    える電圧によって制御する半導体装置の製造方法であっ
    て、 基板の主表面中にソース／ドレイン領域の一方になる、
    第１導電型の不純物を含む第１の導電層を形成する工程
    と、 前記基板の上に第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜の上に、上面と下面を有するゲー
    ト電極を形成する工程と、 前記ゲート電極を覆うように前記基板の上に第２の層間
    絶縁膜を形成する工程と、 前記第１の層間絶縁膜、前記ゲート電極および前記第２
    の層間絶縁膜中に、これらを貫通し、前記第１の導電層
    の表面に達するコンタクトホールを形成する工程と、 前記コンタクトホールの側壁面をゲート絶縁膜で被覆す
    る工程と、 前記コンタクトホール内に埋込まれるように半導体層を
    前記基板の上に形成する工程と、 前記半導体層中に、前記第１の導電層に接触する第１導
    電型のソース／ドレイン領域の一方を形成する工程と、 前記半導体層中に、前記ソース／ドレイン領域の一方に
    接続される、第２の導電型のチャネル領域を形成する工
    程と、 前記半導体層中に、前記チャネル領域に接続される、第
    １導電型のソース／ドレイン領域の他方の低濃度領域を
    形成する工程と、 前記半導体層中に、前記低濃度領域に接続される、第１
    導電型のソース／ドレインの他方の高濃度領域を形成す
    る工程と、を備えた半導体装置の製造方法。
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