JP2010129686A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造の半導体装置を提供する。
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。
【選択図】図１
【解決手段】半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、この天面に設けられた凹部をと備えるものである。
【選択図】図１
Description
本発明は、半導体装置とその製造方法に関する。
半導体素子の微細化が進むにつれ、従来のプレーナー型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを、基板に対して垂直に電流が流れる、いわゆる縦型のＭＯＳトランジスタに置き換えようとする試みがある（非特許文献１）。縦型ＭＯＳトランジスタは、ダブルゲート構造やゲート・オール・アラウンド構造を用いることで、ゲートの制御性を高められることや、立体化して高集積化が可能なこと、作製方法によっては微細なゲート長を膜厚で規定でき、ゲート長ばらつきを小さくできることなど、多くの利点を有するが、課題も多い。そのような課題の１つとして、例えば、柱状半導体層の上部へのコンタクト層の作製方法があげられる。
具体的には、柱状半導体層が微細化されて高集積化されると、縦型ＭＯＳトランジスタを構成する柱状半導体層の上部へのコンタクトにおいて、柱状半導体層とコンタクトとの接触面積が減少するため、これまでの方法ではコンタクト抵抗の増加が避けられないことが問題であった。
特許文献１には、柱状半導体層とコンタクトとの接触面積を増加させコンタクト抵抗を低減させる１つの方法として、柱状半導体層の側面の一部を利用する方法が記載されている。
特許文献１には、柱状半導体層とコンタクトとの接触面積を増加させコンタクト抵抗を低減させる１つの方法として、柱状半導体層の側面の一部を利用する方法が記載されている。
また、現在、同じように接触面積を増加させて、その接触面の抵抗を低減させる方法として各種の提案がある（例えば、特許文献２から６参照）。
例えば、特許文献２には、非晶質Ｓｉを選択成長させて、超高真空中で熱処理することで、その上面に半球状の凸凹を作製する方法が記載されている。
特許文献３には、バルクＳｉ単結晶（１００）基板において、（１１１）面が現れる異方性エッチングを行うことにより、基板上に凸凹を作製する方法が記載されている。
特許文献４には、ＳＷＴ（ｓｉｄｅ ｗａｌｌ ｔｒａｎｓｆｅｒ）技術を用いて微細な凸凹を作製する方法が記載されている。
特許文献５には、ポリシリコンからなるゲート電極にリソグラフィを用いてホール（凹面）を形成し、そのホール（凹面）底面と側面をコンタクト層との接触面にする方法が記載されている。また、特許文献５と同様な構造が特許文献６に記載されている。
特開２００７−１２３４１５号公報
特開２０００−２３２２２３号公報
特開平１０−２０９４２８号公報
特開平９−６９６２２号公報
特開２００７-０５９８７０号公報
特開２００３−１４２６８３号公報
応用物理学会誌第７５巻第９号、ｐｐ．１１１５−１１１９（２００６）
例えば、特許文献２には、非晶質Ｓｉを選択成長させて、超高真空中で熱処理することで、その上面に半球状の凸凹を作製する方法が記載されている。
特許文献３には、バルクＳｉ単結晶（１００）基板において、（１１１）面が現れる異方性エッチングを行うことにより、基板上に凸凹を作製する方法が記載されている。
特許文献４には、ＳＷＴ（ｓｉｄｅ ｗａｌｌ ｔｒａｎｓｆｅｒ）技術を用いて微細な凸凹を作製する方法が記載されている。
特許文献５には、ポリシリコンからなるゲート電極にリソグラフィを用いてホール（凹面）を形成し、そのホール（凹面）底面と側面をコンタクト層との接触面にする方法が記載されている。また、特許文献５と同様な構造が特許文献６に記載されている。
上述のとおり縦型ＭＯＳトランジスタにおいて柱状半導体層が微細化されて高集積化されると、柱状半導体層とコンタクト層との接触面積が減少するため、コンタクト抵抗の増加が避けられないことが問題であった。
本発明によれば、基板と、
前記基板上に設けられた、半導体柱状部と、
前記半導体柱状部の天面に接するように設けられた、前記半導体柱状部と同径以下のコンタクト柱状部と、を有し、
前記天面に凹部または凸部が設けられたことを特徴とする半導体装置が提供される。
前記基板上に設けられた、半導体柱状部と、
前記半導体柱状部の天面に接するように設けられた、前記半導体柱状部と同径以下のコンタクト柱状部と、を有し、
前記天面に凹部または凸部が設けられたことを特徴とする半導体装置が提供される。
また、本発明によれば、基板上に絶縁層を形成し選択的エッチングにより、前記基板上に達する開口部を形成する工程と、
半導体を前記基板上に形成して、前記開口部の前記半導体上に凹部を形成する工程と、
前記半導体をエッチングして、前記開口部に半導体柱状部を形成するとともに、前記半導体柱状部の天面に前記凹部を形成する工程と、
前記半導体柱状部の前記天面に接するように、前記半導体柱状部と同径以下のコンタクト柱状部を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
半導体を前記基板上に形成して、前記開口部の前記半導体上に凹部を形成する工程と、
前記半導体をエッチングして、前記開口部に半導体柱状部を形成するとともに、前記半導体柱状部の天面に前記凹部を形成する工程と、
前記半導体柱状部の前記天面に接するように、前記半導体柱状部と同径以下のコンタクト柱状部を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
半導体柱状部と同径以下のコンタクト柱状部が、この半導体柱状部の天面に接するように形成されている。さらに、この天面には、凹部または凸部が設けられている。これにより半導体柱状部とコンタクト柱状部との接触面積が増加する。
柱状半導体層が微細化されて高集積化されても、コンタクト抵抗の増加を抑制する構造が実現される。
（第１の実施の形態）
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは構成要素の相対関係を簡単に説明するために便宜的に規定するものである。従って、本発明を実施する製品の製造時や使用時の方向を限定するものではない。
本発明の実施の一形態を図面を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称を使用して詳細な説明は省略する。
なお、本実施の形態では図示するように前後左右上下の方向を規定して説明する。しかし、これは構成要素の相対関係を簡単に説明するために便宜的に規定するものである。従って、本発明を実施する製品の製造時や使用時の方向を限定するものではない。
図１（ａ）は、本発明の第１の実施の形態である半導体装置の上面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ´線に沿った断面図である。
本発明の実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、柱状半導体層３の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、を有し、この天面に凹部が設けられたものである。
図１（ｂ）に示すように、半導体基板１上に柱状半導体層３が形成されるとともに、この柱状半導体層３の天面に凹部が形成されている。さらにこの天面に接するようにコンタクト層７が形成されている。本実施の形態では、この凹部の少なくとも表面はシリサイド化され、柱状半導体層３内にシリサイド層４が形成されていてもよい。そのため、上述の半導体柱状部とは柱状半導体層３とシリサイド層４とを含むものとする。シリサイド層４が形成されている場合には、ここで言う天面とは、半導体柱状部の天面とシリサイド層４の天面も含み、特に半導体柱状部の全ての天面部分がシリサイド化されているときは、シリサイド層４の天面とする。
また上述のとおり、天面に凹部が形成されている。そのため、コンタクト層７はこの凹部に接するに形成されている。
本発明の実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、柱状半導体層３の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、を有し、この天面に凹部が設けられたものである。
図１（ｂ）に示すように、半導体基板１上に柱状半導体層３が形成されるとともに、この柱状半導体層３の天面に凹部が形成されている。さらにこの天面に接するようにコンタクト層７が形成されている。本実施の形態では、この凹部の少なくとも表面はシリサイド化され、柱状半導体層３内にシリサイド層４が形成されていてもよい。そのため、上述の半導体柱状部とは柱状半導体層３とシリサイド層４とを含むものとする。シリサイド層４が形成されている場合には、ここで言う天面とは、半導体柱状部の天面とシリサイド層４の天面も含み、特に半導体柱状部の全ての天面部分がシリサイド化されているときは、シリサイド層４の天面とする。
また上述のとおり、天面に凹部が形成されている。そのため、コンタクト層７はこの凹部に接するに形成されている。
さらに、半導体基板１上に絶縁膜２が形成されている。この絶縁膜２の開口部に柱状半導体層３が埋め込まれている。絶縁膜２の上には、ストッパー絶縁膜５が形成され、さらにストッパー絶縁膜５の上には、層間絶縁膜６が形成されている。この層間絶縁膜６の一部を貫く形で、コンタクト層７層が形成されている。このコンタクト層７は、柱状半導体層３の上部に設けられたシリサイド層４に接触している。
半導体基板１は、単結晶半導体基板もしくは半導体単結晶が表面に設けられた基板である。通常、半導体基板１には単結晶Ｓｉ基板が用いられるが、特に限定されない。半導体基板１としてはＧｅ基板、ＳｉＣ基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＧＯＩ（Ｓｉｌｉｃｏｎ Ｇｅｒｍａｎｉｕｍ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板でもよい。また、半導体基板１としてはＧａＡｓ、ＧａＮ、ＩｎＡｓのような３−５族化合物半導体基板、ＺｎＳｅのような２−４族化合物半導体基板であってもよい。
また半導体基板１の面については、特定の面に限定されない。例えば、単結晶Ｓｉ基板であれば、（１００）面、（１１０）面、（１１１）面など、いずれの面を用いてもよい。また、半導体基板１は、単結晶基板のノッチ（オリフラ）方向にも、ドーピングの種類、濃度にも限定されない。
絶縁膜２としては、特に限定されない。半導体基板１が単結晶Ｓｉ基板であれば、絶縁膜２として、例えばＳｉ酸化膜、Ｓｉ窒化膜、Ｓｉ酸窒化膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などを用いることができる。
また絶縁膜２として、ＳｉＯＣ、ＳｉＯＦのようないわゆるＬｏｗ−Ｋ膜、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜を用いてもよい。また必ずしも、絶縁膜２は単層膜に限定されるものでもなく、任意の絶縁膜の積層膜でもよい。また、絶縁膜２が積層膜の場合には、半導体基板１に対して法線方向に絶縁膜２の膜種が変化してもよく、さらに半導体基板１に対して水平方向に絶縁膜２の膜種が変化してもよい。例えば、柱状半導体層３の一部の周囲のみにおいて、絶縁膜２の膜種が異なっていてもよい。
また絶縁膜２として、ＳｉＯＣ、ＳｉＯＦのようないわゆるＬｏｗ−Ｋ膜、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜を用いてもよい。また必ずしも、絶縁膜２は単層膜に限定されるものでもなく、任意の絶縁膜の積層膜でもよい。また、絶縁膜２が積層膜の場合には、半導体基板１に対して法線方向に絶縁膜２の膜種が変化してもよく、さらに半導体基板１に対して水平方向に絶縁膜２の膜種が変化してもよい。例えば、柱状半導体層３の一部の周囲のみにおいて、絶縁膜２の膜種が異なっていてもよい。
柱状半導体層３は、基本的には、半導体基板１と同じ材料の単結晶である。例えば、半導体基板１が単結晶バルクＳｉ基板であれば、柱状半導体層３は、単結晶Ｓｉであるのが一般的である。しかしながら、柱状半導体層３は、必ずしも単結晶に限定されるものではなく、多結晶半導体や非晶質半導体であってもよい。すなわち、半導体基板１が単結晶Ｓｉ基板である場合に、柱状半導体層３が多結晶Ｓｉや、非晶質Ｓｉであってもよい。また、単結晶、多結晶、非晶質が組み合わされていても、何ら問題はない。
柱状半導体層３の材料については、半導体基板１と同じ材料で、単一の材料であることが基本であるが、この材料は複数の異なる材料の積層膜であってもかまわない、また、半導体基板１に対して水平方向に材料が異なる構成で、柱状半導体層３が構成されていてもよい。また、ドーピングについても、種類や濃度に制限はない。材料やドーピングは、柱状半導体層３が構成の一部となる、電気回路上の部品に応じて選択できる。すなわちＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やダイオードや容量素子や抵抗素子などの実現する機能に応じた材料やドーピングを選択できる。
なお、柱状半導体層３の半導体基板１に対して水平方向の断面形状は、円形である。また、この断面形状は正方形や長方形、楕円であってもよく、またこれらの形状だけに限定されない。
なお、柱状半導体層３の半導体基板１に対して水平方向の断面形状は、円形である。また、この断面形状は正方形や長方形、楕円であってもよく、またこれらの形状だけに限定されない。
柱状半導体層３の上には、シリサイド層４が形成される。柱状半導体層３が化合物半導体の場合には、シリサイド層４は、Ｓｉと金属の合金であるシリサイドではなく、化合物半導体と金属の合金である。このシリサイド層４には、Ｎｉシリサイド、Ｔｉシリサイド、Ｃｏシリサイド、Ｐｄシリサイド、Ｐｔシリサイド、Ｅｒシリサイドなどが用いられるが、これらのシリサイドに限定されるものではない。また、金属合金のシリサイドでもよい。この金属合金シリサイドには、例えばＮｉＰｔシリサイドがある。シリサイド層４は、もともと柱状半導体層３であり、その上部の一部が金属と反応して変化したものである。
本実施の形態の半導体装置は、図１（ｂ）に示されるように、柱状半導体層３、およびシリサイド層４の天面に、凹部を有する。この凹部は、柱状半導体層３の天面とこの天面に接するコンタクト層７との接触面積が増加するように設けられていれば、特に形状は限定されない。また、基板に平行な方向の柱状半導体層３の直径をＷ１としたとき、この凹部は、Ｗ１以下のＷ２の直径を有するものである。以後、直径とは基板に平行な方向の直径を意味するものとする。
さらに、柱状半導体層３の直径のＷ１をリソグラフィで定まる最小加工寸法Ｆとした場合には、この凹部は、最小加工寸法Ｆ以下の直径を有することができる。ここで、本実施の形態の製造方法において、この凹部は、柱状半導体層３の上面に凹部をパターンニングするリソグラフィ工程を用いることなく形成されるものである。
この凹部は、柱状半導体層３の天面から半導体基板１に向かってテーパー状である。平面視において、この凹部の開口部分の形状は、円形、正方形、長方形、および楕円であってもよく、またこれらの形状だけに限定されない。断面視において、この凹部は、凹状であればよく、三角形状や台形形状でもよい。
さらに、柱状半導体層３の直径のＷ１をリソグラフィで定まる最小加工寸法Ｆとした場合には、この凹部は、最小加工寸法Ｆ以下の直径を有することができる。ここで、本実施の形態の製造方法において、この凹部は、柱状半導体層３の上面に凹部をパターンニングするリソグラフィ工程を用いることなく形成されるものである。
この凹部は、柱状半導体層３の天面から半導体基板１に向かってテーパー状である。平面視において、この凹部の開口部分の形状は、円形、正方形、長方形、および楕円であってもよく、またこれらの形状だけに限定されない。断面視において、この凹部は、凹状であればよく、三角形状や台形形状でもよい。
また図１（ｂ）に示されるように、この微細な凹部を有する柱状半導体層３の上にコンタクト層７の下面が接するように形成されている。そして、柱状半導体層３の上部だけではなく、微細な凹部の側面と底面とにコンタクト層７が接する。これにより、柱状半導体層３とコンタクト層７との接触面積が増加し、コンタクト抵抗が低減される。
ストッパー絶縁膜５は、コンタクト層７を形成する際、層間絶縁膜６のエッチングをシリサイド層４の直前で停止させるための絶縁膜である。したがって、層間絶縁膜６のエッチングを行う際、ストッパー絶縁膜５には、層間絶縁膜６とのエッチングの選択比がとれる材料が用いられる。例えば層間絶縁膜６にはＳｉ酸化膜（プラズマ酸化膜）、ストッパー絶縁膜５らはＳｉ窒化膜を用いる。ストッパー絶縁膜５と層間絶縁膜６との材料の組み合わせはこれらに限定されるものではなく、エッチングの選択比がとれればよい。また、層間絶縁膜６は、単層膜に限定されるものではなく、異なる材料、あるいは、異なる製法で成膜された膜を積層した積層膜であってもよい。
コンタクト層７は、金属であればよい。コンタクト層７には、例えばＷ、Ａｌ、Ｃｕ、Ｔｉ、ＴｉＮや、これらの合金またはこれらの任意の組み合わせの積層膜などが用いられる。コンタクト層７は、層間絶縁膜６とストッパー絶縁膜５を貫き、柱状半導体層３上に設けられたシリサイド層４と接触している。
コンタクト層７の上面の断面形状は、図１（ａ）に示すように円形であるが、正方形や長方形、楕円であってもよく、またこれらの形状だけに限定されない。本実施の形態において、上述の凹部で接する部分以外の、コンタクト層７と柱状半導体層３との直径は、同じである。もしくは、コンタクト層７の直径が、柱状半導体層３の直径より小さい。この点が特許文献１との大きな違いである。このため、本実施の形態の半導体装置において、柱状半導体層３が最密配置されるような状況でも、この柱状半導体層３の天面に接するようにコンタクト層７を形成することが可能である。
さらに、柱状半導体層３とコンタクト層７とは同径で、シームレスに形成されてもよい。
さらに、柱状半導体層３とコンタクト層７とは同径で、シームレスに形成されてもよい。
［製法］
次に、図２から図１１を参照して第１の実施の形態の製造方法を説明する。なお、図２から図１１では、（ａ）図は上面図、（ｂ）図は（ａ）図のＡ−Ａ´線に沿った断面図を示す。
本実施の形態の製造方法は、以下の工程を含むものである。
(ｉ)基板(半導体基板１)上に絶縁層を形成し選択的エッチングにより、半導体基板１に達する開口部８を形成する工程。
(ｉｉ)半導体を半導体基板１上に形成して、開口部８の該半導体上に凹部を形成する工程。
(ｉｉｉ)該半導体をエッチングして、開口部８に半導体柱状部(柱状半導体層３)を形成するとともに、柱状半導体層３の天面に凹部を形成する工程。
(ｉｉｉｉ)柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する工程。
次に、図２から図１１を参照して第１の実施の形態の製造方法を説明する。なお、図２から図１１では、（ａ）図は上面図、（ｂ）図は（ａ）図のＡ−Ａ´線に沿った断面図を示す。
本実施の形態の製造方法は、以下の工程を含むものである。
(ｉ)基板(半導体基板１)上に絶縁層を形成し選択的エッチングにより、半導体基板１に達する開口部８を形成する工程。
(ｉｉ)半導体を半導体基板１上に形成して、開口部８の該半導体上に凹部を形成する工程。
(ｉｉｉ)該半導体をエッチングして、開口部８に半導体柱状部(柱状半導体層３)を形成するとともに、柱状半導体層３の天面に凹部を形成する工程。
(ｉｉｉｉ)柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する工程。
[工程(ｉ)]
最初に、図２に示すように、半導体基板１としてバルクＳｉ（１００）単結晶基板を用意する。続いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法もしくは減圧ＣＶＤ法を用いて、この基板上に絶縁膜２としてＳｉ酸化膜を成膜する。
次に、リソグラフィ技術を行いて、開口部８を形成する予定の領域にレジストパターンを形成する。このレジストをマスクにして、絶縁膜２のＳｉ酸化膜をドライエッチングして、半導体基板１のバルクＳｉ（１００）単結晶基板に達する開口部８を形成する。この際、Ｓｉ酸化膜のエッチングレートがＳｉに対して十分大きなエッチング条件で、エッチングを行う。
最初に、図２に示すように、半導体基板１としてバルクＳｉ（１００）単結晶基板を用意する。続いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法もしくは減圧ＣＶＤ法を用いて、この基板上に絶縁膜２としてＳｉ酸化膜を成膜する。
次に、リソグラフィ技術を行いて、開口部８を形成する予定の領域にレジストパターンを形成する。このレジストをマスクにして、絶縁膜２のＳｉ酸化膜をドライエッチングして、半導体基板１のバルクＳｉ（１００）単結晶基板に達する開口部８を形成する。この際、Ｓｉ酸化膜のエッチングレートがＳｉに対して十分大きなエッチング条件で、エッチングを行う。
その後、レジストを剥離すると、図３に示される半導体基板１の構造が得られる。後工程で、この開口部８には柱状半導体層３が埋め込まれる。
柱状半導体層３を最密に配置する場合は、本実施の形態のリソグラフィ工程において、開口部８をリソグラフィで規定される最小パターンとし、かつ隣り合うパターンの間隔もリソグラフィで規定される最小間隔とする。以下の本明細書では、図面を見やすくするため、柱状半導体層３が１つだけ形成される場合を図示すが、最密に配置された柱状半導体層３も同様なプロセスで形成される。
柱状半導体層３を最密に配置する場合は、本実施の形態のリソグラフィ工程において、開口部８をリソグラフィで規定される最小パターンとし、かつ隣り合うパターンの間隔もリソグラフィで規定される最小間隔とする。以下の本明細書では、図面を見やすくするため、柱状半導体層３が１つだけ形成される場合を図示すが、最密に配置された柱状半導体層３も同様なプロセスで形成される。
[工程(ｉｉ)]
その後、半導体を半導体基板１上に形成して、開口部８の該半導体上に凹部を形成する。半導体を半導体基板１上に形成する方法は、開口部８の該半導体上に凹部が形成される限り、特に限定されない。例えば、図４に示すように、非晶質Ｓｉ９を、減圧ＣＶＤ法または、ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤ法で成膜し、開口部８を非晶質Ｓｉ９で充填する。これにより、非晶質Ｓｉ９がコンフォーマルに成膜された際に、開口部８上方付近に非晶質Ｓｉ９の凹部が自然形成される。特許文献３では、非晶質Ｓｉの選択成長を用いるが、本実施の形態では、非晶質Ｓｉ９の成膜は、非選択成長である。そのため、絶縁膜２のＳｉ酸化膜上にも、非晶質Ｓｉ９が形成される。
その後、半導体を半導体基板１上に形成して、開口部８の該半導体上に凹部を形成する。半導体を半導体基板１上に形成する方法は、開口部８の該半導体上に凹部が形成される限り、特に限定されない。例えば、図４に示すように、非晶質Ｓｉ９を、減圧ＣＶＤ法または、ＵＨＶ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ）−ＣＶＤ法で成膜し、開口部８を非晶質Ｓｉ９で充填する。これにより、非晶質Ｓｉ９がコンフォーマルに成膜された際に、開口部８上方付近に非晶質Ｓｉ９の凹部が自然形成される。特許文献３では、非晶質Ｓｉの選択成長を用いるが、本実施の形態では、非晶質Ｓｉ９の成膜は、非選択成長である。そのため、絶縁膜２のＳｉ酸化膜上にも、非晶質Ｓｉ９が形成される。
本実施の形態では、非晶質Ｓｉ９がコンフォーマルに成膜された際に、開口部８上方付近に自然形成される非晶質Ｓｉ９の凹部を利用する。この凹部は、非晶質Ｓｉ９を厚く成膜すると、その深さが次第に浅くなる。そのため、本実施の形態の半導体装置には、ほぼ平坦な面である凹部は不適である。そこで、非晶質Ｓｉ９の凹部を自然形成するための、本実施の形態の半導体装置に適した上述の非晶質Ｓｉ９の膜厚は、半導体基板１に平行な方向の開口部８の直径をＷ１としたとき、例えばＷ１以下の膜厚である。さらには、非選択成長のＣＶＤ法により、非晶質Ｓｉ９は、開口部８の底面と側面に沿って、コンフォーマルに成膜される。そのため、開口部８を非晶質Ｓｉ９で充填するためには、開口部８の直径をＷ１としたとき、例えば１／２Ｗ１以上の膜厚の非晶質Ｓｉ９を成膜する。
[工程(ｉｉｉ)]
次に、図５に示すように、非晶質Ｓｉ９をドライエッチングし、絶縁膜２のＳｉ酸化膜上に設けられた非晶質Ｓｉ９を除去する。この際、非晶質Ｓｉ９のエッチングレートがＳｉ酸化膜に対して十分大きなエッチング条件で、エッチングを行う。これにより、非晶質Ｓｉ９の凹部はその形状を維持したままエッチングされる。また、エッチング後は、図５のように、絶縁膜２のＳｉ酸化膜の鋳型の中に、非晶質Ｓｉ９は埋め込まれた形状となる。
次に、図５に示すように、非晶質Ｓｉ９をドライエッチングし、絶縁膜２のＳｉ酸化膜上に設けられた非晶質Ｓｉ９を除去する。この際、非晶質Ｓｉ９のエッチングレートがＳｉ酸化膜に対して十分大きなエッチング条件で、エッチングを行う。これにより、非晶質Ｓｉ９の凹部はその形状を維持したままエッチングされる。また、エッチング後は、図５のように、絶縁膜２のＳｉ酸化膜の鋳型の中に、非晶質Ｓｉ９は埋め込まれた形状となる。
この後、図６に示すように、例えば窒素雰囲気下、約温度５７０度で非晶質Ｓｉ９を熱処理し、非晶質Ｓｉ９を固相エピタキシャル成長させ、単結晶Ｓｉの柱状半導体層３を形成させる。この固相エピタキシャル成長の際にも、凹部はその形状を維持されるため、固相エピタキシャル成長後は、単結晶Ｓｉの凹部となる。これにより上述の凹部を有する半導体柱状部（柱状半導体層３）が形成される。その後、単結晶Ｓｉの柱状半導体層３の上部にシリサイド層４を形成する。例えば、シリサイド層４としてＮｉシリサイドを形成する(図７)。このようにして、基板に平行な方向の半導体基板１の直径をＷ１としたとき、半導体基板１に平行な方向の凹部直径は、Ｗ１以下のＷ２とすることができる。
さらに、工程(ｉ)において、本実施の形態の半導体装置を製造するときのリソグラフィで定まる最小加工寸法をＦとしたとき、最小加工寸法Ｆ以下の直径を有する凹部を形成することができる。例えば、開口部８の直径のＷ１をリソグラフィで定まる最小加工寸法Ｆとすることができる。
さらに、工程(ｉ)において、本実施の形態の半導体装置を製造するときのリソグラフィで定まる最小加工寸法をＦとしたとき、最小加工寸法Ｆ以下の直径を有する凹部を形成することができる。例えば、開口部８の直径のＷ１をリソグラフィで定まる最小加工寸法Ｆとすることができる。
以上のように本実施形態の方法では、柱状半導体層３の上面に凹部をパターンニングするリソグラフィ工程を行うことなく、柱状半導体層３の天面に開口部８の直径Ｗ１より微細な凹部を形成することができる。そのため柱状半導体層３の直径がリソグラフィの解像度と同じであった場合には、柱状半導体層３の天面に、リソグラフィの解像度より微細な凹部を形成することができる。
また、本実施形態の方法では、柱状半導体層３の天面の中心に必ず１個の凹部を形成できる。これにより、凹部の数は、同一基板上に設けられたすべての柱状半導体層３において、同じ数（１個）となる。そのため、同一基板上に設けられた複数の柱状半導体層３において、その直径が１００ｎｍ以下になっても、特許文献２の方法に比べて、コンタクト抵抗のばらつきを小さくすることができる。
また、本実施形態の方法では、柱状半導体層３の天面の中心に必ず１個の凹部を形成できる。これにより、凹部の数は、同一基板上に設けられたすべての柱状半導体層３において、同じ数（１個）となる。そのため、同一基板上に設けられた複数の柱状半導体層３において、その直径が１００ｎｍ以下になっても、特許文献２の方法に比べて、コンタクト抵抗のばらつきを小さくすることができる。
図８に示すように、シリサイド層４を形成後、減圧ＣＶＤ法により、ストッパー絶縁膜５としてＳｉ窒化膜を成膜する。さらにプラズマＣＶＤ法により層間絶縁膜６としてＳｉ酸化膜を成膜する。その後、ＣＭＰ（Ｃｅｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、層間絶縁膜６のＳｉ酸化膜の表面を平坦化する。これにより、図９のような構造が得られる。
[工程(ｉｉｉｉ)]
ここで、リソグラフィ技術により、開口部１０を形成する予定の領域にレジストパターンを形成する。本実施の形態では、この開口部１０に相当するレジストパターンと開口部８を形成したときのレジストパターンとの大きさを同じにする。リソグラフィ後、このレジストをマスクに、層間絶縁膜６のＳｉ酸化膜をドライエッチングして、ストッパー絶縁膜５のＳｉ窒化膜に達する開口部１０を形成する。この際、Ｓｉ酸化膜のエッチングレートがＳｉ窒化膜に対して十分大きなエッチング条件で、エッチングを行う。その後、レジストを剥離すると、図１０のような形状となる。
それから、ストッパー絶縁膜５のＳｉ窒化膜をドライエッチングする。この際、Ｓｉ窒化膜のエッチングレートがシリサイドに対して十分大きなエッチング条件で、エッチングを行う。シリサイド層４上のストッパー絶縁膜５のＳｉ窒化膜が除去されると、図１１のような構造が得られる。
ここで、リソグラフィ技術により、開口部１０を形成する予定の領域にレジストパターンを形成する。本実施の形態では、この開口部１０に相当するレジストパターンと開口部８を形成したときのレジストパターンとの大きさを同じにする。リソグラフィ後、このレジストをマスクに、層間絶縁膜６のＳｉ酸化膜をドライエッチングして、ストッパー絶縁膜５のＳｉ窒化膜に達する開口部１０を形成する。この際、Ｓｉ酸化膜のエッチングレートがＳｉ窒化膜に対して十分大きなエッチング条件で、エッチングを行う。その後、レジストを剥離すると、図１０のような形状となる。
それから、ストッパー絶縁膜５のＳｉ窒化膜をドライエッチングする。この際、Ｓｉ窒化膜のエッチングレートがシリサイドに対して十分大きなエッチング条件で、エッチングを行う。シリサイド層４上のストッパー絶縁膜５のＳｉ窒化膜が除去されると、図１１のような構造が得られる。
この後、金属を開口部１０に埋め込んで、コンタクト層７を形成する。具体的には、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤ法によりＷを埋め込んで、ＣＭＰを行う。このようにして、柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する。そして、図１に示す半導体装置が得られる。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
本実施の形態の効果について説明する。以上のように、本実施の形態の製造方法では、開口部８に非晶質Ｓｉ９をコンフォーマルに成膜させたときに自然形成される凹部を用いるので、柱状半導体層３の上面に凹部をパターンニングするリソグラフィ工程を行うことなく、開口部８の直径Ｗ１より微細な凹部を形成することができる。そのため、柱状半導体層３の直径がリソグラフィの解像度と同じであった場合にも、柱状半導体層３の天面に、この微細な凹部を形成することができる。この点が、柱状半導体層の上面に、リソグラフィを用いて、微細な凹凸を作製しなければならない特許文献３から６の製造方法に比べて優れている。また、非晶質Ｓｉの選択成長でなく、非選択成長を用いるので、結晶成長技術としても容易であり、量産に適している。さらに、柱状半導体層３の上面に、必ず同じ数の凹部ができるので、コンタクト抵抗のばらつきは、半球状のＳｉの数がばらつく特許文献２の製造方法よりも小さくなる。これらの点が、特許文献２の製造方法よりも優れている。
具体的には、上記特許文献１に記載された半導体装置には、以下の問題がある。
コンタクトが柱状半導体層の側面の一部に形成されるため、柱状半導体層とコンタクトとの接触面積が増加して、コンタクト抵抗は減少するものの、コンタクト径が柱状半導体層の直径より大きくなる。このため、柱状半導体層を最密に配置することができないという問題がる。
特許文献１において、柱状半導体層が、リソグラフィで定まる最小加工寸法Ｆ（＞０）の直径をもち、間隔Ｆで（柱状半導体層の中心距離は２Ｆで）一面に配置されている状況を考える（本明細書では、この状況を単に、柱状半導体層が最密配置されている状況と言う。）。このとき、特許文献１の方法を用いると、コンタクト径はＦ＋α（α＞０）となり、隣り合うコンタクトの間隔はＦ−α＜Ｆとなり、最小加工寸法Ｆ未満となる。このため、リソグラフィを行ってコンタクトを作製することはできない。実際にコンタクトが作製できるようにするためには、柱状半導体層間の間隔をＦからＦ＋αに広げる必要がある。こうすれば、隣り合うコンタクトの間隔はＦとなるので、リソグラフィを行ってコンタクトが作製可能となる。すなわち、特許文献１の方法では、コンタクト径が柱状半導体層の直径より大きくなるため、柱状半導体層を最密に配置できないことが問題であった。
コンタクトが柱状半導体層の側面の一部に形成されるため、柱状半導体層とコンタクトとの接触面積が増加して、コンタクト抵抗は減少するものの、コンタクト径が柱状半導体層の直径より大きくなる。このため、柱状半導体層を最密に配置することができないという問題がる。
特許文献１において、柱状半導体層が、リソグラフィで定まる最小加工寸法Ｆ（＞０）の直径をもち、間隔Ｆで（柱状半導体層の中心距離は２Ｆで）一面に配置されている状況を考える（本明細書では、この状況を単に、柱状半導体層が最密配置されている状況と言う。）。このとき、特許文献１の方法を用いると、コンタクト径はＦ＋α（α＞０）となり、隣り合うコンタクトの間隔はＦ−α＜Ｆとなり、最小加工寸法Ｆ未満となる。このため、リソグラフィを行ってコンタクトを作製することはできない。実際にコンタクトが作製できるようにするためには、柱状半導体層間の間隔をＦからＦ＋αに広げる必要がある。こうすれば、隣り合うコンタクトの間隔はＦとなるので、リソグラフィを行ってコンタクトが作製可能となる。すなわち、特許文献１の方法では、コンタクト径が柱状半導体層の直径より大きくなるため、柱状半導体層を最密に配置できないことが問題であった。
これに対し、本実施の形態の半導体装置において、柱状半導体層３が最密配置されるような状況を考えると、柱状半導体層３の半導体基板１に平行な断面形状が円形ならば、コンタクト層７の断面形状も同じ円形であり、かつ、柱状半導体層３とコンタクト層７の直径は同一であり、コンタクト層７の直径は、柱状半導体層３の直径より大きくならない。したがって、コンタクト層７のリソグラフィ工程を行う際にも、柱状半導体層３を形成するリソグラフィ工程と同様に、コンタクト層７を最密配置することができる。すなわち、本実施の形態の半導体装置では、特許文献１の方法と同様にコンタクト抵抗の低減を実現しながらも、特許文献１の半導体装置とは異なり、コンタクト径が柱状半導体層の直径より大きくならないため、柱状半導体層を最密に配置できるようになっている。
また、上述の特許文献２から特許文献６の製造方法を、柱状半導体層に適用しようとしても、以下の問題がある。
特許文献２の製造方法では、非晶質Ｓｉの選択成長を行い、超高真空中で熱処理することで、半径数１０ｎｍ程度の半球状の凸凹を作製するが、局所的に見ると、半球状のＳｉの位置、密度を制御できない。このため、直径１００ｎｍ以下の柱状半導体層の上部コンタクトの作製に適用すると、柱状半導体層の上部に形成される半球状のＳｉの数にばらつきが生じ、これがコンタクト抵抗のばらつきを生じさせる。
以上のように、特許文献２の製造方法では、半球状のＳｉの局所的な位置と密度を制御できないために、直径１００ｎｍ以下の柱状半導体層では、コンタクト抵抗のばらつきが大きくなるという問題があった。
特許文献２の製造方法では、非晶質Ｓｉの選択成長を行い、超高真空中で熱処理することで、半径数１０ｎｍ程度の半球状の凸凹を作製するが、局所的に見ると、半球状のＳｉの位置、密度を制御できない。このため、直径１００ｎｍ以下の柱状半導体層の上部コンタクトの作製に適用すると、柱状半導体層の上部に形成される半球状のＳｉの数にばらつきが生じ、これがコンタクト抵抗のばらつきを生じさせる。
以上のように、特許文献２の製造方法では、半球状のＳｉの局所的な位置と密度を制御できないために、直径１００ｎｍ以下の柱状半導体層では、コンタクト抵抗のばらつきが大きくなるという問題があった。
これに対し、本実施の形態の半導体装置の製造方法では、開口部８に非晶質Ｓｉ９をコンフォーマルに成膜させたときに自然形成される凹部を用いるので、柱状半導体層３の天面の中心に必ず１個の凹部を形成できる。これにより、凹部の数は、同一基板上に設けられた複数の柱状半導体層３のいずれにおいても、同じ数（１個）になる。このことは、柱状半導体層３の直径が１００ｎｍ以下になっても、変わらない。すなわち、本実施の形態の半導体装置の製造方法では、特許文献２の方法と同様にコンタクト抵抗の低減を実現しながらも、特許文献２の方法とは異なり、凸凹の局所的な密度のばらつきが生じないので、特許文献２の方法に比べて、コンタクト抵抗のばらつきを小さくすることができる。
特許文献３から６の半導体装置の製造方法では、いずれも、コンタクトと半導体の接触界面にリソグラフィを行って、凸凹を作製することが前提になっている。すなわち、凸凹を作製するために、リソグラフィ工程が１回増える。リソグラフィ工程が増える影響は、以前はレチクルが比較的安価で問題にならなかったが、微細化が進むにつれレチクルコストが上昇し、柱状半導体の直径が１００ｎｍ以下になるような状況では、製品のコストに極めて大きな影響をおよぼす。
これに対し、本実施の形態の半導体装置の製造方法では、特許文献３から６の半導体装置の製造方法と同様にコンタクト抵抗の低減を実現しながらも、特許文献３から６の方法とは異なり、凸凹を作製するために余分なリソグラフィ工程を必要とせず、開口部８に非晶質Ｓｉ９をコンフォーマルに成膜させたときに自然形成される凹部を用いるので、特許文献３から６の製造方法に比べて、安価に実現できる。
上述のとおり第１の実施の形態では、絶縁膜２上の非晶質Ｓｉ９を除去してから、固相エピタキシャル成長を行った。しかしながら、絶縁膜２上の半導体の除去と固相エピタキシャル成長との順番は、これに限定されるものではない。例えば図４に示す工程の後、固相エピタキシャル成長を行って、その後に絶縁膜２上の半導体を除去してもよい。この場合、除去する半導体としては、固相エピタキシャル成長した単結晶Ｓｉ、固相エピタキシャル成長しなかった非晶質Ｓｉ、および固相エピタキシャル成長の際に多結晶化した多結晶Ｓｉが挙げられる。
また、上述のとおり第１の実施の形態では柱状半導体層３は単結晶Ｓｉである。その他にも本実施の形態では、柱状半導体層３は非晶質Ｓｉ９または多結晶Ｓｉであってもよい。柱状半導体層３が非晶質Ｓｉ９の場合は、上述の工程のうち、図６に示す固相エピタキシャル成長の工程を省略すればよい。柱状半導体層３が多結晶Ｓｉの場合は、図４に示す工程において、非晶質Ｓｉ９の代わりに多結晶Ｓｉを成膜し、同様にして、図６に示す固相エピタキシャル成長の工程を省略すればよい。
なお、本実施の形態の説明では、柱状半導体層３へのコンタクトの形成に説明の重点をおくため、それ以外の点は省略した。通常、柱状半導体層３には、電気回路として何らかの機能を果たす素子（ＦＥＴ、ダイオード、サイリスタ、容量素子、抵抗素子、記憶素子など）が形成されている。したがって、これにあわせて、柱状半導体層３の上部、下部（半導体基板１）、側面などに、イオン注入やその他の方法によって、ドーピングが行われたり、その他の必要な膜が設けられたりする。しかし、本実施の形態の説明では、これらを省略している。なお、柱状半導体層３にＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が形成される場合については、別の実施形態で詳細に説明する。
［第２の実施の形態］
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する
図１２（ａ）は、本発明の第２の実施の形態である半導体装置の上面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ´線に沿った断面図である。また、図１３（ａ）は、本発明の第２の実施の形態である半導体装置の上面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ´線に沿った断面図である。
本発明の第２の実施の形態は、第１の実施の形態が理想的なものであるのに対して、現実の製造方法の完全でない部分の影響により、一部がずれたり、変形したりしたものである。したがって、第２の実施の形態の製造方法は、第１の実施の形態と同じとする。
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する
図１２（ａ）は、本発明の第２の実施の形態である半導体装置の上面図、図１２（ｂ）は、図１２（ａ）のＡ−Ａ´線に沿った断面図である。また、図１３（ａ）は、本発明の第２の実施の形態である半導体装置の上面図、図１３（ｂ）は、図１３（ａ）のＡ−Ａ´線に沿った断面図である。
本発明の第２の実施の形態は、第１の実施の形態が理想的なものであるのに対して、現実の製造方法の完全でない部分の影響により、一部がずれたり、変形したりしたものである。したがって、第２の実施の形態の製造方法は、第１の実施の形態と同じとする。
図１２は、第１の実施の形態の図１０に示すリソグラフィの工程において、リソグラフィの位置ズレにより、コンタクト層７が形成される位置に小さなズレが発生しているものである。このため、図１２の場合、シリサイド４の上面右側の一部とコンタクト層７に接触していない部分が発生する。このような場合でも、コンタクト層７が微細な凹部に接触している限り、柱状半導体層３の上部の微細な凹部がない時と比べると、コンタクトの接触面積は増加しており、コンタクト抵抗は低減される。実用上問題ない範囲まで、コンタクト層７が形成される位置のズレが発生してもよい。なお、コンタクトが微細な凹部に接触しない程度にリソグラフィの位置ズレが大きな場合には、レジストを剥離し、もう一度、図１０に示すリソグラフィの工程をやり直す。
図１３は、第１の実施の形態の図１０に示すリソグラフィ後のエッチング工程において、エッチング形状が垂直にならず、テーパー形状になったものである。このため、コンタクト層７の上面の直径は、柱状半導体層３の直径と同じになっているが、コンタクト層７の下側部分、ストッパー絶縁膜５と同じ高さにある部分の直径は、柱状半導体層３の直径より小さくなっている。このような本実施の形態の場合でも、コンタクト層７が微細な凹部に接触している限り、コンタクトの接触面積が増加し、柱状半導体層３の上部の微細な凹部がない時と比較してコンタクト抵抗は低減される。
このように、現実の製造方法の完全でない部分の影響により、図１２のようにコンタクトが小さな位置ズレをおこしたり、図１３のようにコンタクトの直径が、シリサイド層４の下方でやや小さくなったりしても、柱状半導体層３の上部の微細な凹部がない時と比較すると、本実施の形態のコンタクト抵抗は低減される。ただ、理想的な第１の実施の形態と比較すると、コンタクトの接触面積が若干減少する分、本実施の形態のコンタクト抵抗低減の程度は小さくなる。
このように、現実の製造方法の完全でない部分の影響により、図１２のようにコンタクトが小さな位置ズレをおこしたり、図１３のようにコンタクトの直径が、シリサイド層４の下方でやや小さくなったりしても、柱状半導体層３の上部の微細な凹部がない時と比較すると、本実施の形態のコンタクト抵抗は低減される。ただ、理想的な第１の実施の形態と比較すると、コンタクトの接触面積が若干減少する分、本実施の形態のコンタクト抵抗低減の程度は小さくなる。
［発明の第３の実施の形態］
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する
図１４（ａ）は、本発明の第３の実施の形態である半導体装置の上面図、図１４（ｂ）は、図１４（ａ）のＡ−Ａ´線にそった断面図である。
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する
図１４（ａ）は、本発明の第３の実施の形態である半導体装置の上面図、図１４（ｂ）は、図１４（ａ）のＡ−Ａ´線にそった断面図である。
本発明の第３の実施の形態の半導体装置の構造は、第１の実施の形態の半導体装置の構造とほとんど同じであるが、第１の実施の形態の半導体装置の場合、柱状半導体層３の上部に凹部が形成されていたのに対し、第３の実施の形態の半導体装置の場合、柱状半導体層３の上部に凸部が形成されている点だけが異なっている。
本実施の形態の半導体装置は、基板（半導体基板１）と、半導体基板１上に設けられた、半導体柱状部（柱状半導体層３）と、柱状半導体層３の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部（コンタクト層７）と、を有し、この天面に凸部が設けられたものである。
図１４（ｂ）に示すように、半導体基板１上に柱状半導体層３が形成されるとともに、この柱状半導体層３の天面に凸部が設けられている。さらにこの天面に接するようにコンタクト層７が形成されている。本実施の形態では、この凸部の少なくとも表面はシリサイド化され、柱状半導体層３内にシリサイド層４が形成されていてもよい。そのため、上述の半導体柱状部とは柱状半導体層３とシリサイド層４とを含むものとする。シリサイド層４が形成されている場合には、ここで言う天面とは、半導体柱状部の天面とシリサイド層４の天面も含み、特に半導体柱状部の全ての天面部分がシリサイド化されているときは、シリサイド層４の天面とする。
また上述のとおり、天面に凸部が設けられている。そのため、コンタクト層７はこの凸部に接するに形成されている。
第３の実施の形態の半導体装置の場合でも、柱状半導体層３の天面に設けられた凸部の分、柱状半導体層３とコンタクト層７との接触面積が増加するので、コンタクト抵抗は低減される。
図１４（ｂ）に示すように、半導体基板１上に柱状半導体層３が形成されるとともに、この柱状半導体層３の天面に凸部が設けられている。さらにこの天面に接するようにコンタクト層７が形成されている。本実施の形態では、この凸部の少なくとも表面はシリサイド化され、柱状半導体層３内にシリサイド層４が形成されていてもよい。そのため、上述の半導体柱状部とは柱状半導体層３とシリサイド層４とを含むものとする。シリサイド層４が形成されている場合には、ここで言う天面とは、半導体柱状部の天面とシリサイド層４の天面も含み、特に半導体柱状部の全ての天面部分がシリサイド化されているときは、シリサイド層４の天面とする。
また上述のとおり、天面に凸部が設けられている。そのため、コンタクト層７はこの凸部に接するに形成されている。
第３の実施の形態の半導体装置の場合でも、柱状半導体層３の天面に設けられた凸部の分、柱状半導体層３とコンタクト層７との接触面積が増加するので、コンタクト抵抗は低減される。
以下に、第３の実施の形態の半導体装置の製造方法について説明する。
本実施の形態の製造方法は、以下の工程を含むものである。
(ｉ)基板(半導体基板１)上に絶縁層を形成し選択的エッチングにより、半導体基板１に達する開口部８を形成する工程。
(ｉｉ)半導体基板１に平行な方向の開口部８の直径をＷ１としたとき、１／２Ｗ１以上、Ｗ１以下の膜厚を有する半導体を半導体基板１上に形成して、開口部８の該半導体上に凹部を形成する工程。
(ｉｉｉ)該凹部を形成する工程の後、該凹部にマスク層を形成し、マスク層をマスクにエッチングして、開口部８に半導体柱状部(柱状半導体層３)を形成するとともに、半導体柱状部の天面に凸部を形成する工程。
(ｉｉｉｉ) 柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する工程。
本実施の形態の製造方法は、上述の第１の実施の形態の製造方法の凹部を形成する工程(工程(ｉ)〜(ｉｉ))の後、さらに、工程(ｉｉｉ)、および工程(ｉｉｉｉ)を含むものである。工程(ｉ)〜(ｉｉ)、(ｉｉｉｉ)は、上述の第１の実施の形態の製造方法と同様であるので、以下の本実施の形態の製造方法の説明では、工程(ｉｉｉ)についてより詳しく説明する。
本実施の形態の製造方法は、以下の工程を含むものである。
(ｉ)基板(半導体基板１)上に絶縁層を形成し選択的エッチングにより、半導体基板１に達する開口部８を形成する工程。
(ｉｉ)半導体基板１に平行な方向の開口部８の直径をＷ１としたとき、１／２Ｗ１以上、Ｗ１以下の膜厚を有する半導体を半導体基板１上に形成して、開口部８の該半導体上に凹部を形成する工程。
(ｉｉｉ)該凹部を形成する工程の後、該凹部にマスク層を形成し、マスク層をマスクにエッチングして、開口部８に半導体柱状部(柱状半導体層３)を形成するとともに、半導体柱状部の天面に凸部を形成する工程。
(ｉｉｉｉ) 柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する工程。
本実施の形態の製造方法は、上述の第１の実施の形態の製造方法の凹部を形成する工程(工程(ｉ)〜(ｉｉ))の後、さらに、工程(ｉｉｉ)、および工程(ｉｉｉｉ)を含むものである。工程(ｉ)〜(ｉｉ)、(ｉｉｉｉ)は、上述の第１の実施の形態の製造方法と同様であるので、以下の本実施の形態の製造方法の説明では、工程(ｉｉｉ)についてより詳しく説明する。
[工程(ｉ)〜(ｉｉ)]
第３の実施の形態の半導体装置を製造するには、最初に、第１の実施の形態の半導体装置を製造する際と同様に、図２、図３、図４に示す工程をこの順に行う。すなわち、半導体基板１のバルクＳｉ（１００）単結晶基板に、絶縁膜２のＳｉ酸化膜を成膜し、その後、リソグラフィとドライエッチング、レジスト剥離を行って、半導体基板１のバルクＳｉ（１００）単結晶基板にいたる開口部８を形成し、この開口部８を充填するように、非晶質Ｓｉ９を成膜する。第３の実施の形態でも、第１の実施の形態と同様に、開口部８に非晶質Ｓｉをコンフォーマルに成膜させたときに自然形成される凹部を用いるので、成膜する非晶質Ｓｉ９の膜厚をＷ１としたとき、１／２Ｗ１以上、Ｗ１以下の膜厚とする。
第３の実施の形態の半導体装置を製造するには、最初に、第１の実施の形態の半導体装置を製造する際と同様に、図２、図３、図４に示す工程をこの順に行う。すなわち、半導体基板１のバルクＳｉ（１００）単結晶基板に、絶縁膜２のＳｉ酸化膜を成膜し、その後、リソグラフィとドライエッチング、レジスト剥離を行って、半導体基板１のバルクＳｉ（１００）単結晶基板にいたる開口部８を形成し、この開口部８を充填するように、非晶質Ｓｉ９を成膜する。第３の実施の形態でも、第１の実施の形態と同様に、開口部８に非晶質Ｓｉをコンフォーマルに成膜させたときに自然形成される凹部を用いるので、成膜する非晶質Ｓｉ９の膜厚をＷ１としたとき、１／２Ｗ１以上、Ｗ１以下の膜厚とする。
[工程(ｉｉｉ)]
図４に示す構造が得られた後、第３の実施の形態では、マスク層１１を成膜し、その後、マスク層１１の表面を平坦化することで、図１５に示す構造が得られる。マスク層１１としては、Ｓｉ酸化膜、Ｓｉ窒化膜、レジスト、非晶質カーボン膜、水素シルセスキオキサン（Ｈｙｄｏｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ、ＨＳＱ）などを用いる。もしくはこれらの任意の組み合わせでもよい。例えば、プラズマＣＶＤ法により、マスク層１１としてＳｉ酸化膜を成膜し、その後、ＣＭＰによりＳｉ酸化膜の表面を平坦化する。あるいは、図４に示す構造が得られた後、非晶質Ｓｉ９上にレジストを塗布する。レジストを塗布する場合、通常通り塗布すれば、流動性があるので凹部に充填され、かつ表面が平坦化される。その後、プリベークすれば、図１５に示すようにマスク層１１が形成される。マスク層１１としてＨＳＱを用いる場合も、レジストと同様にしてマスク層１１を形成する。以下では、マスク層１１としてレジストを用いた場合について説明する。
図４に示す構造が得られた後、第３の実施の形態では、マスク層１１を成膜し、その後、マスク層１１の表面を平坦化することで、図１５に示す構造が得られる。マスク層１１としては、Ｓｉ酸化膜、Ｓｉ窒化膜、レジスト、非晶質カーボン膜、水素シルセスキオキサン（Ｈｙｄｏｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ、ＨＳＱ）などを用いる。もしくはこれらの任意の組み合わせでもよい。例えば、プラズマＣＶＤ法により、マスク層１１としてＳｉ酸化膜を成膜し、その後、ＣＭＰによりＳｉ酸化膜の表面を平坦化する。あるいは、図４に示す構造が得られた後、非晶質Ｓｉ９上にレジストを塗布する。レジストを塗布する場合、通常通り塗布すれば、流動性があるので凹部に充填され、かつ表面が平坦化される。その後、プリベークすれば、図１５に示すようにマスク層１１が形成される。マスク層１１としてＨＳＱを用いる場合も、レジストと同様にしてマスク層１１を形成する。以下では、マスク層１１としてレジストを用いた場合について説明する。
その後、図１６に示すように、レジストのエッチングレートがＳｉに対して十分大きなエッチング条件で、マスク層１１のレジストをドライエッチングする。このとき、凹部に充填されたレジスト以外の非晶質Ｓｉ９上のレジストを除去した時点で、エッチングを停止する。このようにして、凹部部分のみに、マスク層１１のレジストを残存させる。
続いて、この凹部部分に残存したマスク層１１のレジストをマスクにして、Ｓｉのエッチングレートがレジストに対して十分大きな条件で、ドライエッチングを行う。このとき、開口部８部分の非晶質Ｓｉ９以外の絶縁膜２上の非晶質Ｓｉ９が除去された時点で、エッチングを停止する。このようにして、図１７に示す構造が得られる。このエッチング後、マスク層１１のレジストを除去すると、図１８に示すように、凸部を上面に有する非晶質Ｓｉ９が開口部８に埋め込まれた形状が得られる。この後、第１の実施の形態の図６に示す工程と同様にて、例えば窒素雰囲気下、温度５７０度で非晶質Ｓｉ９を熱処理し、非晶質Ｓｉ９を固相エピタキシャル成長させ、凸部を上面に有する単結晶Ｓｉの柱状半導体層３を形成させる（図１９）。
本実施の形態の半導体装置は、図１４（ｂ）に示されるように、柱状半導体層３、およびシリサイド層４の天面に、凸部を有する。この凸部は、柱状半導体層３の天面とこの天面に接するコンタクト層７との接触面積が増加するように形成されていれば、特に形状は限定されない。また、基板に平行な方向の柱状半導体層３の直径をＷ１としたとき、この凸部は、Ｗ１以下のＷ２の直径を有するものである。以後、直径とは基板に平行な方向の直径を意味するものとする。
さらに、柱状半導体層３の直径のＷ１をリソグラフィで定まる最小加工寸法Ｆとした場合には、この凸部は、最小加工寸法Ｆ以下の直径を有することができる。ここで、本実施の形態の製造方法において、この凸部は、柱状半導体層３の上面に凸部に相当する領域をパターンニングするリソグラフィ工程を行うことなく形成されるものである。
また、この凸部は、半導体基板１から柱状半導体層３の天面に向かってテーパー状である。
さらに、柱状半導体層３の直径のＷ１をリソグラフィで定まる最小加工寸法Ｆとした場合には、この凸部は、最小加工寸法Ｆ以下の直径を有することができる。ここで、本実施の形態の製造方法において、この凸部は、柱状半導体層３の上面に凸部に相当する領域をパターンニングするリソグラフィ工程を行うことなく形成されるものである。
また、この凸部は、半導体基板１から柱状半導体層３の天面に向かってテーパー状である。
図１４（ｂ）に示されるように、さらにこの凸部の天面には凹部を有するものである。この凹部はＷ２以下の直径を有する。また、この凹部は最小加工寸法Ｆ以下の直径を有することができる。この凹部は、柱状半導体層３の天面から半導体基板１に向かってテーパー状である。平面視において、この凹部の開口部分の形状は、円形、正方形、長方形、および楕円であってもよく、またこれらの、形状だけに限定されない。断面視において、この凹部は、凹状であればよく、三角形状や台形形状でもよい。
以上のように、本実施形態の製造方法でも、柱状半導体層３の上面に凸部に相当する領域をパターンニングするリソグラフィ工程を行うことなく、柱状半導体層３の天面に凸部を形成することができる。
また、柱状半導体層３の天面の中心に１個の凸部を形成できる。これにより、凸部の数は、同一基板上に設けられた複数の柱状半導体層３のいずれにおいても、同じ数（１個）になる。このことは、柱状半導体層３の直径が１００ｎｍ以下になっても、変わらない。すなわち、本実施の形態の半導体装置の製造方法では、特許文献２の半導体装置の製造方法と同様にコンタクト抵抗の低減を実現しながらも、特許文献２の半導体装置の製造方法とは異なり、凸凹の局所的な密度のばらつきが生じないので、特許文献２の半導体装置の製造方法に比べて、コンタクト抵抗のばらつきを小さくすることができる。
また、柱状半導体層３の天面の中心に１個の凸部を形成できる。これにより、凸部の数は、同一基板上に設けられた複数の柱状半導体層３のいずれにおいても、同じ数（１個）になる。このことは、柱状半導体層３の直径が１００ｎｍ以下になっても、変わらない。すなわち、本実施の形態の半導体装置の製造方法では、特許文献２の半導体装置の製造方法と同様にコンタクト抵抗の低減を実現しながらも、特許文献２の半導体装置の製造方法とは異なり、凸凹の局所的な密度のばらつきが生じないので、特許文献２の半導体装置の製造方法に比べて、コンタクト抵抗のばらつきを小さくすることができる。
コンタクト層７の上面の断面形状は、図１４（ａ）に示すように円形であるが、正方形や長方形、楕円であってもよく、またこれらの形状だけに限定されない。本実施の形態において、コンタクト層７と柱状半導体層３との、基板に平行な方向の直径は、同じである。もしくは、コンタクト層７の直径が、柱状半導体層３の直径より小さい。このため、本実施の形態の半導体装置は、柱状半導体層３が最密配置されるような状況でも、第１の実施の形態と同様に対応可能である。さらに、柱状半導体層３とコンタクト層７とは同径で、シームレスに形成されてもよい。
[工程(ｉｉｉｉ)]
図１９に示す工程の後は、第１の実施の形態の図７から図１１に示す同じ工程を行う。その後、金属を開口部１０に埋め込んで、コンタクト層７を形成する。具体的には、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤ法によりＷを埋め込んで、ＣＭＰを行う。このようにして、柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する。そして、図１４に示す第３の実施の形態の半導体装置が得られる。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
図１９に示す工程の後は、第１の実施の形態の図７から図１１に示す同じ工程を行う。その後、金属を開口部１０に埋め込んで、コンタクト層７を形成する。具体的には、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＣＶＤ法によりＷを埋め込んで、ＣＭＰを行う。このようにして、柱状半導体層３の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する。そして、図１４に示す第３の実施の形態の半導体装置が得られる。その後、必要に応じて、従来からの方法で配線層や電極パッドがさらに形成される。
第３の実施の形態の半導体装置は、マスク層１１をマスクとしてエッチングする際の、エッチングの選択比を大きくすることで、より高さのある凸部を形成することができるので、凸部の側面の面積を増加させ、よりコンタクト抵抗を低減させられる。なお、第３の実施の形態の半導体装置の製造方法でも、絶縁膜２上の半導体除去と固相エピタキシャル成長の順番については、第１の実施の形態の製造方法と同様にする。すなわち、図１５から図１９に示したように、絶縁膜２上の半導体除去した後に、固相エピタキシャル成長を行ってもよい。かわりに、図４の工程の後、固相エピタキシャル成長を行い、図１５から図１８の工程を行い、図１９の工程をとばしてもよい。また、第１の実施の形態の製造方法と同様にして、柱状半導体層３として単結晶Ｓｉを多結晶Ｓｉや非晶質Ｓｉに置き換えることも可能である。
［発明の第４の実施の形態］
次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。
図２０（ａ）は、本発明の第４の実施の形態である半導体装置の上面図である。図２０（ｂ）は、図２０（ａ）のＡ−Ａ´線に沿った断面図である。
次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。
図２０（ａ）は、本発明の第４の実施の形態である半導体装置の上面図である。図２０（ｂ）は、図２０（ａ）のＡ−Ａ´線に沿った断面図である。
本発明の第４の実施の形態の半導体装置は、第１の実施の形態の半導体装置において、柱状半導体層３にＭＩＳＦＥＴが設けられたものである。このＭＩＳＦＥＴは、ｎ型またはｐ型のどちらでもよいが、ここでは、ｎ型ＭＩＳＦＥＴを例に以下の説明を行う。
第４の実施の形態の半導体装置は、基板(半導体基板１)上に設けられた半導体柱状部(柱状半導体層３)と、柱状半導体層３の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)と、さらに柱状半導体層３の側面に設けられた絶縁膜(ゲート絶縁膜１６)と、ゲート絶縁膜１６の上部に柱状半導体層３内に設けられた第一の拡散層(ｎ型拡散層１２)と、ゲート絶縁膜１６の下部に柱状半導体層３内に設けられた第二の拡散層(ｎ型拡散層１２)と、柱状半導体層３の側面上にゲート絶縁膜１６を介して設けられたゲート電極１５と、を有し、このゲート絶縁膜１６、第一の拡散層(ｎ型拡散層１２)、第二の拡散層(ｎ型拡散層１２)およびゲート電極１５により電界効果トランジスタを構成したものである。この天面には、凹部または凸部が設けられている。またこのＭＩＳＦＥＴは、ｎ型またはｐ型のどちらでもよい。
第４の実施の形態の半導体装置は、基板(半導体基板１)上に設けられた半導体柱状部(柱状半導体層３)と、柱状半導体層３の天面に接するように設けられた、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)と、さらに柱状半導体層３の側面に設けられた絶縁膜(ゲート絶縁膜１６)と、ゲート絶縁膜１６の上部に柱状半導体層３内に設けられた第一の拡散層(ｎ型拡散層１２)と、ゲート絶縁膜１６の下部に柱状半導体層３内に設けられた第二の拡散層(ｎ型拡散層１２)と、柱状半導体層３の側面上にゲート絶縁膜１６を介して設けられたゲート電極１５と、を有し、このゲート絶縁膜１６、第一の拡散層(ｎ型拡散層１２)、第二の拡散層(ｎ型拡散層１２)およびゲート電極１５により電界効果トランジスタを構成したものである。この天面には、凹部または凸部が設けられている。またこのＭＩＳＦＥＴは、ｎ型またはｐ型のどちらでもよい。
柱状半導体層３の上部のｎ型拡散層１２(第一の拡散層)および下部のｎ型拡散層１２(第二の拡散層)のうち、一方はソース拡散層であり、他方はドレイン拡散層である。この上部のｎ型拡散層１２に上部電極が形成され、下部のｎ型拡散層１２に下部電極が形成されている。また図２０に示すように、半導体基板１に設けられたｎ型拡散層１２が、下部電極のソース拡散層またはドレイン拡散層の一部となっている。また柱状半導体層３の側面の一部にゲート絶縁膜１６が形成されている。さらに、ゲート絶縁膜１６に接してゲート電極１５が形成されている。
この柱状半導体層３の天面には、第１の実施の形態の半導体装置と同様に、凹部が設けられていて、この凹部の表面にシリサイド層４が形成されている。本実施形態において、柱状半導体層３の天面には、第３の実施の形態の半導体装置と同様に、凸部が設けられていてもよい。
この柱状半導体層３の天面には、第１の実施の形態の半導体装置と同様に、凹部が設けられていて、この凹部の表面にシリサイド層４が形成されている。本実施形態において、柱状半導体層３の天面には、第３の実施の形態の半導体装置と同様に、凸部が設けられていてもよい。
また層間絶縁膜６とストッパー絶縁膜５とを貫くコンタクト層７が、この凹部と接するように形成されている。シリサイド層４は、柱状半導体層３の上部だけでなく、ゲート電極１５や半導体基板１にも形成され、それぞれコンタクト層７と接している。柱状半導体層３の側面に接しているＰＳＧ１３は、ＭＩＳＦＥＴのエクステンション層１７を形成するための、ｎ型ドーパントの供給源である。さらに柱状半導体層３の側面とＰＳＧ１３に接しているＮＳＧ１４は、ＭＩＳＦＥＴのオフセットスペーサであり、ゲート電極１５とエクステンション層１７の重なりを調整するものである。
半導体基板１、柱状半導体層３、ストッパー絶縁膜５、層間絶縁膜６については、第１の実施の形態の半導体装置と同様のものが用いられる。
ゲート絶縁膜１６は、Ｓｉ酸化膜、Ｓｉ酸窒化膜が一般的であるが、Ｓｉ窒化膜や、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜でも、これらの積層膜でもよい。ゲート電極１５は、多結晶Ｓｉが一般的であるが、多結晶Ｓｉの代わりに、非晶質ＳｉやポリＳｉＧｅなどの半導体を用いてもよい。またゲート電極１５には、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属や、ＮｉＳｉなどのフルシリサイド、またはこれらの積層構造などを用いてもよい。
ゲート絶縁膜１６は、Ｓｉ酸化膜、Ｓｉ酸窒化膜が一般的であるが、Ｓｉ窒化膜や、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＺｒＯＮ、ＨｆＯＮ、ＨｆＡｌＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＳｉＯＮなどのいわゆるＨｉｇｈ−ｋ膜でも、これらの積層膜でもよい。ゲート電極１５は、多結晶Ｓｉが一般的であるが、多結晶Ｓｉの代わりに、非晶質ＳｉやポリＳｉＧｅなどの半導体を用いてもよい。またゲート電極１５には、ＴａＮ、ＴｉＮ、Ｗ、ＷＮなどの金属や、ＮｉＳｉなどのフルシリサイド、またはこれらの積層構造などを用いてもよい。
次に、第４の実施の形態の半導体装置の製造方法について説明する。
本実施の形態の製造方法は、以下の工程を含むものである。
(ａ)基板(半導体基板１)上に半導体柱状部(柱状半導体層３)を形成する工程。
(ｂ)柱状半導体層３の天面に凹部または凸部を形成する工程。
(ｃ)柱状半導体層３の側面に絶縁膜(ゲート絶縁膜１６)を形成する工程。
(ｄ)ゲート絶縁膜１６の上部で柱状半導体層３内に第一の拡散層(ｎ型拡散層１２)を形成する工程。
(ｅ)ゲート絶縁膜１６の下部で柱状半導体層３内に第二の拡散層(ｎ型拡散層１２)を形成する工程。
(ｆ)柱状半導体層３の側面上にゲート絶縁膜１６を介してゲート電極１５を形成する工程。
(ｇ)上記天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する工程。
本実施の形態の製造方法は、以下の工程を含むものである。
(ａ)基板(半導体基板１)上に半導体柱状部(柱状半導体層３)を形成する工程。
(ｂ)柱状半導体層３の天面に凹部または凸部を形成する工程。
(ｃ)柱状半導体層３の側面に絶縁膜(ゲート絶縁膜１６)を形成する工程。
(ｄ)ゲート絶縁膜１６の上部で柱状半導体層３内に第一の拡散層(ｎ型拡散層１２)を形成する工程。
(ｅ)ゲート絶縁膜１６の下部で柱状半導体層３内に第二の拡散層(ｎ型拡散層１２)を形成する工程。
(ｆ)柱状半導体層３の側面上にゲート絶縁膜１６を介してゲート電極１５を形成する工程。
(ｇ)上記天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する工程。
[工程(ａ)、（ｂ）]
本実施の形態では、半導体基板１、柱状半導体層３、ストッパー絶縁膜５、層間絶縁膜６については、それぞれ順に、ｐ型の単結晶バルクＳｉ（１００）基板、単結晶Ｓｉ、Ｓｉ窒化膜、Ｓｉ酸化膜を用いるものとする。また、ゲート絶縁膜１６はＳｉ酸窒化膜、ゲート電極１５は多結晶Ｓｉを用いるものとする。
本実施の形態では、半導体基板１、柱状半導体層３、ストッパー絶縁膜５、層間絶縁膜６については、それぞれ順に、ｐ型の単結晶バルクＳｉ（１００）基板、単結晶Ｓｉ、Ｓｉ窒化膜、Ｓｉ酸化膜を用いるものとする。また、ゲート絶縁膜１６はＳｉ酸窒化膜、ゲート電極１５は多結晶Ｓｉを用いるものとする。
まず、ＭＩＳＦＥＴの下部電極を形成するために、半導体基板１のｐ型の単結晶バルクＳｉ（１００）基板にｎ型のドーパントをイオン注入する。例えば、１価のＰイオンを注入する。その後、酸素が１％程度混入した窒素雰囲気下で、約１０５０℃で、目的の温度まで一気に昇温して、維持時間０秒で、降温させるスパイクアニールを行う。これにより、イオン注入されたＰを活性化させるとともに、イオン注入された部分のＳｉの結晶状態を非晶質から単結晶に回復させる。その結果、図２１に示すように、半導体基板１の表面にｎ型拡散層１２が形成される。
次に図２２のように、ＰＳＧ１３、ＮＳＧ１４、Ｓｉ窒化膜１８、ＮＳＧ１４、ＰＳＧ１３を順に成膜する。この後、第１の実施の形態と同様に、リソグラフィとドライエッチングを行い、開口部８を形成し、レジストを剥離する。このようにして、図２３に示す構造が得られる。さらに、第１の実施形態と同様に、非晶質Ｓｉ９を成膜し（図２４）、開口部８の外の非晶質Ｓｉ９をドライエッチングで除去する（図２５）。そして、第１の実施形態と同様に、窒素雰囲気下、約５２０℃で、非晶質Ｓｉ９を熱処理し、固相エピタキシャル成長させ、非晶質Ｓｉ９を単結晶Ｓｉの柱状半導体層３に変化させる（図２６）。これにより、柱状半導体層３の天面に凹部が形成される。この後、トランジスタのしきい値電圧調整のため、チャネル注入として、柱状半導体層３全面に１価のボロンをイオン注入する。
[工程(ｃ)から(ｆ)]
さらに、リソグラフィ技術により、レジストをマスクにドライエッチングを行って、上側のＰＳＧ１３、ＮＳＧ１４、Ｓｉ窒化膜１８をパターンニングする。ドライエッチング後は、レジストを剥離する。このようにして、図２７に示す構造が得られる。
さらに、リソグラフィ技術により、レジストをマスクにドライエッチングを行って、上側のＰＳＧ１３、ＮＳＧ１４、Ｓｉ窒化膜１８をパターンニングする。ドライエッチング後は、レジストを剥離する。このようにして、図２７に示す構造が得られる。
続いて、熱りん酸で、Ｓｉ窒化膜１８を除去する（図２８）。Ｓｉ窒化膜１８が除去されると、単結晶Ｓｉの柱状半導体層３の側面が露出する。この露出した側面に、ゲート絶縁膜１６を形成する。例えば、この露出した側面に、最初に熱酸化し、その後、プラズマ窒化を行うことにより、ゲート絶縁膜１６として、酸窒化膜を形成する（図２９）。さらに、ｎ型の多結晶Ｓｉ１９を減圧ＣＶＤ法で成膜し、Ｓｉ窒化膜１８を除去した空間を埋める（図３０）。
次に、この多結晶Ｓｉ１９をエッチングして、上側のＰＳＧ１３と下側のＮＳＧ１４でこのエッチングを停止させる。このとき、上側のＰＳＧ１３とＮＳＧ１４とがマスクになって、Ｓｉ窒化膜１８を除去した空間に埋め込まれたｎ型の多結晶Ｓｉ１９のうちゲート電極１５となる予定の部分は、エッチングされずに残存する。このようにゲート電極１５を形成して、図３１に示す構造が得られる。
この後、上述した上部電極作製のため、１価のＰイオンをイオン注入する。これにより、柱状半導体層３の上面にｎ型ドーパント注入層２０が形成される（図３２）。
その後、イオン注入したドーパントを活性化させるため、また、ＰＳＧ１３から柱状半導体層３にｎ型のドーパントのPを拡散させてエクステンション層１７を形成し、拡散させたPを活性化させるために、スパイクアニールを行う。例えば、わずかに酸素が混入された窒素雰囲気下、約１０５０℃でスパイクアニールを行う（図３３）。
この後、リソグラフィ技術により、レジストをマスクにＰＳＧ１３とＮＳＧ１４のエッチングを行い、半導体基板１に達する開口部２１とゲート電極１５に達する開口部２２を形成し、レジストを除去する。このようにして、図３４に示す構造が得られる。
ここから後の工程は、第１の実施の形態の製造方法における図７から図１２に示される工程と同じである。
まず、図３５に示すように、シリサイド層４を形成する（図３５）。例えば、シリサイド層４として、Ｎｉシリサイドを形成する。第１の実施の形態では、柱状半導体層３の上面のみシリサイド層４が形成されていたが、第４の実施の形態では、開口部２１の底面の半導体基板１や、開口部２２の底面のゲート電極１５にもシリサイド層４が形成される。
シリサイド層４を形成した後、ストッパー絶縁膜５として、Ｓｉ窒化膜１８を成膜する。続いて、層間絶縁膜６として、Ｓｉ酸化膜を成膜し、ＣＭＰで平坦化する。これらの工程の後、図３６に示す構造が得られる。
まず、図３５に示すように、シリサイド層４を形成する（図３５）。例えば、シリサイド層４として、Ｎｉシリサイドを形成する。第１の実施の形態では、柱状半導体層３の上面のみシリサイド層４が形成されていたが、第４の実施の形態では、開口部２１の底面の半導体基板１や、開口部２２の底面のゲート電極１５にもシリサイド層４が形成される。
シリサイド層４を形成した後、ストッパー絶縁膜５として、Ｓｉ窒化膜１８を成膜する。続いて、層間絶縁膜６として、Ｓｉ酸化膜を成膜し、ＣＭＰで平坦化する。これらの工程の後、図３６に示す構造が得られる。
[工程(ｇ)]
最後に、第１の実施の形態の製造方法と同様に、コンタクト層７を形成する。例えば、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＷをＣＶＤ法で埋め込んで、ＣＭＰを行うことにより、このコンタクト層７を形成する。このようにして、柱状半導体層３内のシリサイド層４の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する。
以上のような工程を経て、図２０に示す第４の実施の形態の半導体装置が得られる。
最後に、第１の実施の形態の製造方法と同様に、コンタクト層７を形成する。例えば、ＴｉとＴｉＮをスパッタして熱処理し、その後、ＷをＣＶＤ法で埋め込んで、ＣＭＰを行うことにより、このコンタクト層７を形成する。このようにして、柱状半導体層３内のシリサイド層４の天面に接するように、柱状半導体層３と同径以下のコンタクト柱状部(コンタクト層７)を形成する。
以上のような工程を経て、図２０に示す第４の実施の形態の半導体装置が得られる。
本実施の形態では、第１の実施の形態のように、柱状半導体層３の上面に、凹部を有する場合について説明したが、第３の実施の形態のような、柱状半導体層３の上面に、凸部を有する場合も、同様に製造可能である。この場合、第３の実施の形態に特有な工程が、図２４に示す工程の後に挿入される。
上記の説明では、ｎ型ＭＩＳＦＥＴについて説明したが、同様の工程により、ｐ型ＭＩＳＦＥＴを製造することができる。ｐ型ＭＩＳＦＥＴを製造する場合には、(１)ＰＳＧ１３をＢＳＧに変更する、(２)しきい値電圧調整用のチャネル注入として、ｐ型のドーパントをイオン注入していたのをｎ型のドーパント（Ｐ、Ａｓなど）に変更する、(３)下部電極、上部電極の作製のため、ｎ型のドーパントをイオン注入していたのをｐ型のドーパント（Ｂ、Ｉｎなど）に変更する、(４)ゲート電極１５の作製時、ｎ型の多結晶Ｓｉ１９を成膜したが、これをｐ型の多結晶Ｓｉに変更する。これにより、上述のｐ型ＭＩＳＦＥＴを製造することが可能である。以上により、本実施の形態では、半導体柱状部とコンタクト柱状部とのコンタクト抵抗が低減している優れた半導体装置が得られる。さらに、柱状半導体層３が最密配置されたｎ型ＭＩＳＦＥＴまたはｐ型ＭＩＳＦＥＴを得ることができる。
また、本実施の形態において、同様の工程により、ｎ型トランジスタとｐ型トランジスタとを同一の半導体基板１上に備えた半導体装置を得ることができる。この場合には、(１)下側のＰＳＧ１３を成膜した後、リソグラフィとエッチングを行って、ｐ型ＭＩＳＦＥＴとなる領域のＰＳＧ１３を除去し、レジストを剥離する。その後、ＢＳＧを成膜し、リソグラフィとエッチングを行って、ｎ型ＭＩＳＦＥＴとなる領域のＢＳＧを除去し、レジストを剥離する。(２)上側のＰＳＧ１３を成膜した後、リソグラフィとエッチングを行って、ｐ型ＭＩＳＦＥＴとなる領域のＰＳＧ１３を除去し、レジストを剥離する。その後、ＢＳＧを成膜し、リソグラフィとエッチングを行って、ｎ型ＭＩＳＦＥＴとなる領域のＢＳＧを除去し、レジストを剥離する。(３)しきい値電圧調整用のチャネル注入として、リソグラフィを行ってｎ型ＭＩＳＦＥＴとなる領域にｐ型のドーパントをイオン注入し、レジストを剥離する。その後、リソグラフィを行って、ｐ型ＭＩＳＦＥＴとなる領域にｎ型のドーパントをイオン注入し、レジストを剥離する。(４)図３０の工程でノンドープの多結晶Ｓｉ１９を成膜し、リソグラフィを行ってｎ型ＭＩＳＦＥＴとなる領域にｎ型のドーパントをイオン注入し、さらにレジストを剥離した後、もう一度リソグラフィを行って、ｐ型ＭＩＳＦＥＴとなる領域にｐ型のドーパントをイオン注入し、レジストを剥離する。さらにこの後スパイクアニールを行い、多結晶Ｓｉ１９に注入されたドーパントを拡散させ、ゲート絶縁膜１６近傍まで移動させる、(５) (４)の工程により、図３２に相当する工程、図３３に相当する工程も同時に行われるので、これらの工程を省略する。以上のような変更を行うことにより、ｎ型トランジスタとｐ型トランジスタとを同一の半導体基板１上に備えた半導体装置を得ることができる。
また、本実施の形態において、同様の工程により、ｎ型トランジスタとｐ型トランジスタとを同一の半導体基板１上に備えた半導体装置を得ることができる。この場合には、(１)下側のＰＳＧ１３を成膜した後、リソグラフィとエッチングを行って、ｐ型ＭＩＳＦＥＴとなる領域のＰＳＧ１３を除去し、レジストを剥離する。その後、ＢＳＧを成膜し、リソグラフィとエッチングを行って、ｎ型ＭＩＳＦＥＴとなる領域のＢＳＧを除去し、レジストを剥離する。(２)上側のＰＳＧ１３を成膜した後、リソグラフィとエッチングを行って、ｐ型ＭＩＳＦＥＴとなる領域のＰＳＧ１３を除去し、レジストを剥離する。その後、ＢＳＧを成膜し、リソグラフィとエッチングを行って、ｎ型ＭＩＳＦＥＴとなる領域のＢＳＧを除去し、レジストを剥離する。(３)しきい値電圧調整用のチャネル注入として、リソグラフィを行ってｎ型ＭＩＳＦＥＴとなる領域にｐ型のドーパントをイオン注入し、レジストを剥離する。その後、リソグラフィを行って、ｐ型ＭＩＳＦＥＴとなる領域にｎ型のドーパントをイオン注入し、レジストを剥離する。(４)図３０の工程でノンドープの多結晶Ｓｉ１９を成膜し、リソグラフィを行ってｎ型ＭＩＳＦＥＴとなる領域にｎ型のドーパントをイオン注入し、さらにレジストを剥離した後、もう一度リソグラフィを行って、ｐ型ＭＩＳＦＥＴとなる領域にｐ型のドーパントをイオン注入し、レジストを剥離する。さらにこの後スパイクアニールを行い、多結晶Ｓｉ１９に注入されたドーパントを拡散させ、ゲート絶縁膜１６近傍まで移動させる、(５) (４)の工程により、図３２に相当する工程、図３３に相当する工程も同時に行われるので、これらの工程を省略する。以上のような変更を行うことにより、ｎ型トランジスタとｐ型トランジスタとを同一の半導体基板１上に備えた半導体装置を得ることができる。
柱状半導体層３には、ＭＩＳＦＥＴだけでなく、ダイオード、サイリスタ、容量素子、抵抗素子、記憶素子などが形成されてもよい。その場合には、第１の実施の形態の製造方法、もしくは第３の実施の形態の製造方法に、柱状半導体層３に形成する素子の製造工程を付加すればよい。
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができる。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
１ 半導体基板
２ 絶縁膜
３ 柱状半導体層
４ シリサイド層
５ ストッパー絶縁膜
６ 層間絶縁膜
７ コンタクト層
８ 開口部
９ 非晶質Ｓｉ
１０ 開口部
１１ マスク層
１２ ｎ型拡散層
１３ ＰＳＧ
１４ ＮＳＧ
１５ ゲート電極
１６ ゲート絶縁膜
１７ エクステンション層
１８ Ｓｉ窒化膜
１９ 多結晶Ｓｉ
２０ ｎ型ドーパント注入層
２１ 開口部
２２ 開口部
２ 絶縁膜
３ 柱状半導体層
４ シリサイド層
５ ストッパー絶縁膜
６ 層間絶縁膜
７ コンタクト層
８ 開口部
９ 非晶質Ｓｉ
１０ 開口部
１１ マスク層
１２ ｎ型拡散層
１３ ＰＳＧ
１４ ＮＳＧ
１５ ゲート電極
１６ ゲート絶縁膜
１７ エクステンション層
１８ Ｓｉ窒化膜
１９ 多結晶Ｓｉ
２０ ｎ型ドーパント注入層
２１ 開口部
２２ 開口部
Claims (20)
- 基板と、
前記基板上に設けられた、半導体柱状部と、
前記半導体柱状部の天面に接するように設けられた、前記半導体柱状部と同径以下のコンタクト柱状部と、を有し、
前記天面に凹部または凸部が設けられたことを特徴とする半導体装置。 - 前記基板に平行な方向の前記半導体柱状部の直径をＷ１としたとき、前記基板に平行な方向の前記凹部または前記凸部の直径は、Ｗ１以下のＷ２であることを特徴とする請求項１に記載の半導体装置。
- 前記天面に、１個の前記凹部または１個の前記凸部が設けられたことを特徴とする１または２に記載の半導体装置。
- 前記凹部または前記凸部の少なくとも表面は、シリサイド化されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
- 前記半導体柱状部と前記コンタクト柱状部との前記基板と平行な方向の断面形状は、円状であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
- 前記半導体柱状部と前記コンタクト柱状部とは同径で、シームレスに形成されたことを特徴とする請求項１から５のいずれかに記載の半導体装置。
- 前記半導体装置を製造するときの最小加工寸法をＦとしたとき、前記基板に平行な方向の前記凹部または前記凸部の直径は、Ｆ以下であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
- 請求項１から７のいずれかに記載の半導体装置であって、
さらに、前記半導体柱状部の側面に設けられた絶縁膜と、
前記絶縁膜の上部に前記半導体柱状部内に設けられた第一の拡散層と、
前記絶縁膜の下部に前記半導体柱状部内に設けられた第二の拡散層と、
前記半導体柱状部の前記側面上に前記絶縁膜を介して設けられたゲート電極と、を有し、
前記絶縁膜、前記第一の拡散層、前記第二の拡散層および前記ゲート電極により電界効果トランジスタを構成したことを特徴とする半導体装置。 - 前記電界効果トランジスタは、ｎ型またはｐ型であることを特徴とする請求項８に記載の半導体装置。
- 前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとは同一の前記基板上に設けられたことを特徴とする請求項９に記載の半導体装置。
- 前記第一の拡散層および前記第二の拡散層の、一方はソース拡散層であり、他方はドレイン拡散層であることを特徴とする請求項８から１０のいずれかに記載の半導体装置。
- 基板上に絶縁層を形成し選択的エッチングにより、前記基板上に達する開口部を形成する工程と、
半導体を前記基板上に形成して、前記開口部の前記半導体上に凹部を形成する工程と、
前記半導体をエッチングして、前記開口部に半導体柱状部を形成するとともに、前記半導体柱状部の天面に前記凹部を形成する工程と、
前記半導体柱状部の前記天面に接するように、前記半導体柱状部と同径以下のコンタクト柱状部を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程の後、前記凹部にマスク層を形成し、前記マスク層をマスクにエッチングして、前記半導体柱状部の前記天面に凸部を形成する工程と、
前記半導体柱状部の前記天面に接するように、前記半導体柱状部と同径以下の前記コンタクト柱状部を形成する工程と、
をさらに含むことを特徴とする請求項１２に記載の半導体装置の製造方法。 - 前記開口部の前記半導体上に前記凹部を形成する工程において、前記基板に平行な方向の前記開口部の直径をＷ１としたとき、Ｗ１以下の膜厚を有する前記半導体を前記基板上に形成することを特徴する請求項１２または１３に記載の半導体装置の製造方法。
- 前記開口部の前記半導体上に前記凹部を形成する工程において、前記基板に平行な方向の前記開口部の直径をＷ１としたとき、１／２Ｗ１以上の膜厚を有する前記半導体を前記基板上に形成することを特徴する請求項１２から１４のいずれかに記載の半導体装置の製造方法。
- 前記基板に平行な方向の前記半導体柱状部の直径をＷ１としたとき、前記基板に平行な方向の前記凹部または前記凸部の直径は、Ｗ１以下のＷ２であることを特徴とする請求項１２から１５のいずれかに記載の半導体装置の製造方法。
- 前記基板に平行な方向の前記凹部または前記凸部の直径は、最小加工寸法Ｆ以下であることを特徴とする請求項１２から１６のいずれかに記載の半導体装置の製造方法。
- 前記絶縁層は、Ｓｉ酸化膜、Ｓｉ窒化膜、Ｓｉ酸窒化膜、ＰＳＧ、ＢＳＧ、およびＮＳＧからなる群から選択される少なくとも一種以上を含むことを特徴とする請求項１２から１７のいずれかに記載の半導体装置の製造方法。
- 前記マスク層は、Ｓｉ酸化膜、Ｓｉ窒化膜、レジスト、非晶質カーボン膜、およびＨＳＱからなる群から選択される少なくとも一種以上を含むことを特徴とする請求項１２から１８のいずれかに記載の半導体装置の製造方法。
- 請求項１２から１９のいずれかに記載の半導体装置の製造方法であって、
前記半導体柱状部の側面に絶縁膜を形成する工程と、
前記絶縁膜の上部に前記半導体柱状部内に第一の拡散層を形成する工程と、
前記絶縁膜の下部に前記半導体柱状部内に第二の拡散層を形成する工程と、
前記半導体柱状部の前記側面上に前記絶縁膜を介してゲート電極を形成する工程と、をさらに含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008301225A JP5376916B2 (ja) | 2008-11-26 | 2008-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010129686A true JP2010129686A (ja) | 2010-06-10 |
| JP5376916B2 JP5376916B2 (ja) | 2013-12-25 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2008301225A Expired - Fee Related JP5376916B2 (ja) | 2008-11-26 | 2008-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5376916B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11127717B2 (en) | 2019-03-04 | 2021-09-21 | Toshiba Memory Corporation | Semiconductor device including memory cell arrays and method of manufacturing the same |
| US11227857B2 (en) | 2019-09-18 | 2022-01-18 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US11257802B2 (en) | 2019-03-01 | 2022-02-22 | Toshiba Memory Corporation | Semiconductor device with bonding pads and method of manufacturing the same |
| US11450611B2 (en) | 2019-09-11 | 2022-09-20 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US11469217B2 (en) | 2020-02-26 | 2022-10-11 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| US11562976B2 (en) | 2020-09-17 | 2023-01-24 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| US11587871B2 (en) | 2018-08-24 | 2023-02-21 | Kioxia Corporation | Semiconductor device and method of manufacturing same |
| US11594514B2 (en) | 2019-08-23 | 2023-02-28 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US11688720B2 (en) | 2019-09-18 | 2023-06-27 | Kioxia Corporation | Semiconductor device and method for manufacturing the same |
| US11737269B2 (en) | 2020-09-18 | 2023-08-22 | Kioxia Corporation | Semiconductor storage device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4718359B2 (ja) | 2005-09-05 | 2011-07-06 | 株式会社神戸製鋼所 | 伸線性と疲労特性に優れた鋼線材およびその製造方法 |
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-
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| US12068299B2 (en) | 2019-03-01 | 2024-08-20 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US11257802B2 (en) | 2019-03-01 | 2022-02-22 | Toshiba Memory Corporation | Semiconductor device with bonding pads and method of manufacturing the same |
| US11127717B2 (en) | 2019-03-04 | 2021-09-21 | Toshiba Memory Corporation | Semiconductor device including memory cell arrays and method of manufacturing the same |
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| US11450611B2 (en) | 2019-09-11 | 2022-09-20 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US11688720B2 (en) | 2019-09-18 | 2023-06-27 | Kioxia Corporation | Semiconductor device and method for manufacturing the same |
| US11227857B2 (en) | 2019-09-18 | 2022-01-18 | Kioxia Corporation | Semiconductor device and method of manufacturing the same |
| US11469217B2 (en) | 2020-02-26 | 2022-10-11 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| US12040314B2 (en) | 2020-02-26 | 2024-07-16 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| US11562976B2 (en) | 2020-09-17 | 2023-01-24 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| US12057422B2 (en) | 2020-09-17 | 2024-08-06 | Kioxia Corporation | Semiconductor device and manufacturing method thereof |
| US11737269B2 (en) | 2020-09-18 | 2023-08-22 | Kioxia Corporation | Semiconductor storage device |
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| Publication number | Publication date |
|---|---|
| JP5376916B2 (ja) | 2013-12-25 |
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| TW202118067A (zh) | 半導體裝置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111028 |
|
| A131 | Notification of reasons for refusal |
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|
| A977 | Report on retrieval |
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| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130917 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |