TW201725615A - 半導體裝置及其製造方法 - Google Patents
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Abstract
在一種製造半導體裝置之方法中,藉由沉積製程在半導體層上形成含有非晶第一材料之第一層。在此第一層上形成含有金屬第二材料之第二層。執行熱製程以形成此非晶第一材料與此金屬第二材料之合金層。
Description
本揭露內容係關於半導體積體電路,且特定而言係關於在磊晶源極/汲極(source/drain;S/D)結構上具有均一且薄的矽化金屬層的半導體裝置及其製造製程。
由於半導體工業已發展至奈米技術製程節點以追求更高裝置密度、更高效能及更低成本的,來自製造及設計問題兩者的挑戰已導致三維設計的發展(例如鰭式場效電晶體(fin field effect transistor;Fin FET))及具有高k(介電常數)材料的金屬閘極結構的使用。金屬閘極結構常常藉由使用閘極替換技術製造,且源極及汲極係藉由使用磊晶生長方法形成。更進一步,在源極及汲極上形成矽化金屬層。
本申請案為一種製造一半導體裝置之方法,該方法包括:藉由一沉積製程在一半導體層上形成含有一非晶第一材料之一第一層。接著,在該第一層上形成含有一金屬第二材料之一第二層,以及執行一熱製程以形成該非晶第一材料與該金屬第二材料之一合金層。
1‧‧‧半導體層
2‧‧‧第一層
3‧‧‧第二層
4‧‧‧第三層
5‧‧‧矽化金屬層
5’‧‧‧矽化金屬層
10‧‧‧基板
10M‧‧‧臺面形狀
15‧‧‧遮罩層
15A‧‧‧襯墊氧化物層
15B‧‧‧氮化矽遮罩層
20‧‧‧鰭式結構
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
42‧‧‧介電層/虛設閘極介電層
44‧‧‧閘極圖案/虛設閘電極
46‧‧‧帽絕緣層
48‧‧‧側壁間隔物
50‧‧‧鰭式遮罩層
60‧‧‧磊晶源極/汲極結構
62‧‧‧非晶第一層
62'‧‧‧非晶第一層
64‧‧‧金屬第二層
64'‧‧‧金屬第二層
66‧‧‧第三層
66'‧‧‧第三層
70‧‧‧矽化金屬層
70'‧‧‧矽化金屬層
80‧‧‧絕緣層
80’‧‧‧絕緣層
90‧‧‧第一層間介電層
90'‧‧‧第一層間介電層
95‧‧‧接觸孔
100‧‧‧接觸插塞
100'‧‧‧接觸插塞
IF1‧‧‧界面
IF2‧‧‧界面
本揭露內容最佳係在結合隨附圖式解讀時自以下詳細描述來理解。應強調,根據工業中之標準實務,各個特徵並非按比例繪製且僅用於說明目的。事實上,出於論述清晰之目的,可任意增加或減小各個特徵之尺寸。
第1A圖至第1D圖顯示根據本揭露內容之一實施例之示例性連續製程流程。
第1E圖至第1G圖顯示根據本揭露內容之比較實例之示例性連續製程流程。
第2圖至第16圖顯示根據本揭露內容之一個實施例的用於製造鰭式FET裝置之各種階段之示例性截面圖。
第17圖至第23圖顯示根據本揭露內容之另一實施例的用於製造鰭式FET裝置之各種階段之示例性截面圖。
應理解,以下揭露內容提供許多不同的實施例或實例用於實施本發明之不同特徵。下文描述元件及佈置之特定實施例或實例以簡化本揭露內容。當然,此等僅為實例且並不意欲為限制性。舉例而言,元件之尺寸不限於所揭露的範圍或值,而可取決於製程條件及/或裝置之所要特性。而且,以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一及第二特徵的實施例,且亦可包括可在插入第一與第二特徵之間形成額外特徵以使得第一及第二特徵可不直接接觸的實施例。可出於簡單及清楚之目的以不同比例任意繪製各種特徵。在隨附圖式中,可出於簡單之目的省略一些層/特徵。
此外,為便於描述,本文可使用空間相對性術語(例如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述圖式中所說明之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了圖式中所描繪之定向外,空間相對性術語意欲包括在使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或其他定向)且因此可同樣地解釋本文所使用之空間相對性描述詞。另外,術語「由……構成」可意謂「包括」或「由……組成」。此外,在以下製造過程中,可能在所描述之操作中/之間存在一或多個額外操作,且操作之次序可能變化。
第1A圖至第1D圖顯示根據本揭露內容之一實施例之用於形成矽化金屬層的示例性連續製程流程。
如第1A圖中所示,藉由沉積製程在半導體層1上形成含有非晶第一材料之第一層2。半導體層1包括矽(Si)、矽鍺(SiGe)、磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiCP)或任何其他適宜的半導體材料。半導體層1大體上為結晶層。用於第一層2之非晶材料包括非晶矽或非晶鍺。在一個實施例中,在半導體層1上形成非晶矽(amorphous Si;a-Si)。在一些實施例中,第一層2之厚度在約1nm至約10nm範圍內,且在其他實施例中在約3nm至約5nm範圍內。
第一層係藉由例如化學氣相沉積(chemical vapor deposition;CVD)、物理氣相沉積(physical vapor
deposition;PVD)、原子層沉積(atomic layer deposition;ALD)或其他適宜的膜層形成方法形成。
非晶第一層2經摻雜有例如硼(用於p型半導體)或磷(用於n型半導體層)。在一些實施例中,摻雜劑之濃度在1×1020cm-3至1×1022cm-3範圍內。除了非晶材料外,而使用多晶材料(例如多晶矽)或微晶材料作為第一層2。
隨後,如第1B圖中所示,在第一層2上形成含有金屬第二材料之第二層3,且在第二層3上形成含有第三材料之第三層4。用於第二層3之金屬材料為鈦(Ti)、鈷(Co)、鎳(Ni)、鎢(W)或鉭(Ta)中之至少一者。在一個實施例中,Ti用於第二層3。兩個或兩個以上金屬材料層可用於第二層3。在一些實施例中,第二層3之厚度在約1nm至約15nm範圍內,且在其他實施例中在約3nm至約10nm範圍內。
在一些實施例中,在第一層2上在形成第二層3之前執行清洗操作。清洗操作包括使用稀釋氫氟酸(dilute HF;DHF)及/或緩衝氫氟酸(buffered HF;BHF)之濕式清洗。在腔室中使用氣體或電漿(NF3及/或NH3)之原位清洗可用於形成第二層之作為清洗操作。
用於第三層4之第三材料包括金屬氮化物,例如氮化鈦(TiN)或氮化鉭(TaN)。在一個實施例中,TiN用於第三層4。在一些實施例中,第三層4之厚度在約1nm至約5nm範圍內,且在其他實施例中在約1nm至約3nm範圍內。第三層為非必須的。
第二及第三層係藉由例如化學氣相沉積(CVD)、物理氣相沉積(PVD)(包括濺射)、原子層沉積(ALD)或其他適宜的薄膜形成方法形成。在一些實施例中,第二及第三層係藉由引入含氮反應性氣體在同一腔室中連續地形成。
在第二及第三層形成之後,執行熱製程(亦即退火)以形成非晶第一材料與金屬第二材料之合金層。當非晶材料為Si時,形成矽化金屬層,且當非晶材料為鍺(Ge)時,形成鍺化金屬層。在一個實施例中,藉由退火操作形成矽化鈦(TiSi)層5。
在一些實施例中,退火操作係在約500℃至約1000℃之溫度下執行。在其他實施例中,退火溫度在約800℃至約1000℃範圍內。執行退火操作約1微秒至約1毫秒之時間段。在其他實施例中,退火時間段為毫秒範圍,例如在約1毫秒至約100毫秒範圍內。退火操作係在惰性氣體環境中執行。
在一些實施例中,矽化金屬(合金)層5之厚度在約1nm至約10nm範圍內,且在其他實施例中在約3nm至約5nm範圍內。
藉由退火操作,第一層2之第一非晶材料(例如,非晶矽(a-Si))實質上完全地耗盡以形成合金層5。為了完全地耗盡第一非晶材料,調節第一層2之厚度及退火條件。舉例而言,第一層2愈厚,退火時間段愈長及/或退火溫度愈高。
在形成矽化金屬(合金)層5之後,藉由使用濕式及/或乾式蝕刻製程選擇性移除第三層4。
在一些實施例中,第二層3(例如,Ti)實質上完全耗盡以便形成矽化金屬層5。然而,在其他實施例中,第二層3(例如,Ti)未完全耗盡且殘留在矽化金屬層5上。在此情況下,當移除第三層4時,亦移除殘留的第二層3。
第1E圖至第1G圖顯示根據本揭露內容之比較實例之示例性連續製程流程。
在比較實例中,非晶層1未在半導體層(例如,Si)上形成,且第二金屬材料層(例如,Ti層)直接在半導體層1上形成,如第1E圖中所示。在第1E圖中,亦形成第三層4(例如,TiN)。
藉由退火操作,形成矽化金屬層5',如第1F圖中所示。此外,移除第三層4,如第1G圖中所示。
在比較實例中,半導體層1與矽化金屬層5'之間的界面IF2變得粗糙且矽化金屬層5'之厚度變化。厚度變化可為平均厚度±1nm至3nm。
作為對比,在第1D圖中,非晶層1比結晶半導體更快地形成為矽化金屬。藉由調節退火條件,矽化金屬層厚度可實質上由非晶層決定。因此,在一些實施例中,半導體層1與矽化金屬層5之間的界面IF1具有更光滑的界面,且矽化金屬層5具有實質上均一的厚度,厚度之厚度變化為自平均厚度±1nm。在其他實施例中,厚度變化為±1.0nm。
第2圖至第16圖顯示根據本揭露內容之一實施例的用於製造鰭式FET裝置之各種階段之示例性截面圖。應理解,可在第2圖至第16圖顯示之製程之前、在其期間及在其之後提供額外操作,且可替代或消除下文描述之操作中之一些以獲得方法之額外實施例。操作/製程之次序可為可互換的。此外,用於第1A圖至第1D圖之配置、結構、操作及/或材料可應用於由第2圖至第16圖所示之製造製程,且可省略詳細描述。
為製造用於鰭式FET裝置之鰭式結構,在基板10上形成遮罩層15。遮罩層15係藉由例如熱氧化製程及/或化學氣相沉積(CVD)製程形成。基板10為例如雜質濃度在約1×1015cm-3至約1×1016cm-3範圍內之p型矽或鍺基板。在其他實施例中,基板為雜質濃度在約1×1015cm-3至約1×1016cm-3範圍內之n型矽或鍺基板。
或者,基板10可包括另一元素半導體,例如鍺;化合物半導體,包括第IV-IV族化合物半導體(例如SiC及SiGe)、第III-V族化合物半導體(例如砷化鎵(GaAs)、磷化鎵(GaP)、氮化鎵(GaN)、磷化銦(InP)、砷化銦(InAs)、銦銻(InSb)、磷砷化鎵(GaAsP)、氮化鋁鎵(AlGaN)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP));或其組合。在一個實施例中,基板10為SOI(絕緣體上矽)基板之矽層。當使用SOI基板時,鰭式結構可自SOI基板之矽層突出或可自SOI基板之絕緣體層突出。在後
一情況下,SOI基板之矽層用於形成鰭式結構。亦可使用非晶基板(例如非晶矽或非晶碳化矽)或絕緣材料(例如氧化矽)作為基板10。基板10可包括已經適當地摻雜有雜質(例如,p型或n型電導率)之各種區域。
在一些實施例中,遮罩層15包括例如襯墊氧化物(例如,氧化矽)層15A及氮化矽遮罩層15B。
襯墊氧化物層15A可藉由使用熱氧化或CVD製程形成。氮化矽遮罩層15B可藉由物理氣相沉積(PVD)(例如濺射方法)、CVD、電漿增強化學氣相沉積(p1asma-enhanced chemical vapor deposition;PECVD)、常壓化學氣相沉積(atmospheric pressure chemical vapor deposition;APCVD)、低壓CVD(low-pressure CVD;LPCVD)、高密度電漿CVD(high density plasma CVD;HDPCVD)、原子層沉積(ALD)及/或其他製程形成。
在一些實施例中,襯墊氧化物層15A之厚度在約2nm至約15nm範圍內,且氮化矽遮罩層15B之厚度在約2nm至約50nm範圍內。進一步在遮罩層上形成遮罩圖案。遮罩圖案為例如藉由微影術操作形成之光阻圖案。
藉由使用遮罩圖案作為蝕刻遮罩,形成襯墊氧化物層及氮化矽遮罩層之硬遮罩圖案15,如第2圖中所示。
隨後,如第3圖中所示,藉由使用硬遮罩圖案15作為蝕刻遮罩,藉由使用乾式蝕刻方法及/或濕式蝕刻方法之溝槽蝕刻將基板10圖案化為鰭式結構20。
在第3圖中,三個鰭式結構20經安置在基板10上。然而,鰭式結構之數目不限於三個。數目可小至一個或為多於三個。另外,可鄰近鰭式結構20之兩側安置一或多個虛設鰭式結構以改良圖案化製程中之圖案保真度。
鰭式結構20可由與基板10相同的材料構成且可自基板10連續地延伸。在此實施例中,鰭式結構係由矽構成。鰭式結構20之矽層可為固有的,或適當地經摻雜有n型雜質或p型雜質。
在一些實施例中,鰭式結構20之寬度W1在約5nm至約40nm範圍內,且在其他實施例中在約7nm至約12nm範圍內。在一些實施例中,兩個鰭式結構之間的間隔S1在約10nm至約50nm範圍內。在一些實施例中,鰭式結構20之高度(沿著Z方向)在約100nm至約300nm範圍內,且在其他實施例中在約50nm至100nm範圍內。
在閘極結構40下方的鰭式結構20之下部(參見第6B圖及第7A圖)可稱為阱區域,且鰭式結構20之上部可稱為通道區域。在閘極結構40下方,阱區域嵌入在隔離絕緣層30中(參見第6B圖及第7A圖),且通道區域自隔離絕緣層30突出。通道區域之下部亦可嵌入在隔離絕緣層30中至約1nm至約5nm之深度。
在一些實施例中,阱區域之高度在約60nm至100nm範圍內,且通道區域之高度在約40nm至60nm範圍內,且在其他實施例中在約38nm至約55nm範圍內。
在一些實施例中,在形成鰭式結構20之後,進一步蝕刻基板10以形成臺面形狀10M,如第4圖中所示。在其他實施例中,首先形成臺面形狀10M,且隨後形成鰭式結構20。在某些其他實施例中不形成臺面形狀。
在形成鰭式結構20及臺面形狀10M之後,在鰭式結構之間的間隔及/或一個鰭式結構與在基板10上形成的另一元件之間的間隔中形成隔離絕緣層30。隔離絕緣層30亦可稱為「淺溝槽隔離(shallow-trench-isolation;STI)」層。用於隔離絕緣層30之絕緣材料可包括一或多個氧化矽、氮化矽、氧氮化矽(SiON)、氧氮碳化矽(SiOCN)、氟矽酸鹽玻璃(fluorine-doped silicate glass;FSG)或低介電係數(low-k)介電材料層。隔離絕緣層係藉由LPCVD(low pressure chemical vapor deposition;LPCVD)、電漿CVD或可流動CVD形成。在可流動CVD中,可沉積可流動介電材料而非氧化矽。正如其名稱所示,可流動介電材料在沉積期間可「流動」而填充具高高寬比之縫隙或間隔。通常,各種化學物質經添加至含矽前驅物以允許沉積薄膜流動。在一些實施例中,添加氫化氮鍵。可流動介電前驅物(尤其是可流動氧化矽前驅物)之實例包括矽酸鹽、矽氧烷、甲基倍半矽氧烷(Methyl Silsesquioxane,MSQ)、氫倍半矽氧烷(Hydrogen Silsesquioxane,HSQ)、MSQ/HSQ、全氫化矽氮烷(Perhydrosilazane,TCPS)、全氫化聚矽氮烷(Perhydropolysilazane,PSZ)、正矽酸四乙酯(Tetraethyl orthosilicate,TEOS)或矽烷基胺類(例如三
矽烷胺(Trisilylamine,TSA))。此等可流動氧化矽材料係在多操作製程中形成。在沉積可流動薄膜之後,其經固化且隨後退火以移除非所要的元素來形成氧化矽。當移除非所要元素時,可流動薄膜密化且收縮。在一些實施例中,進行多個退火製程。可流動薄膜經固化及退火多於一次。可流動薄膜可摻雜有硼及/或磷。
絕緣層30首先以厚層的形式形成以使得鰭式結構嵌入在厚層中,且厚層經凹陷以便使鰭式結構20之上部曝露,如第5圖中所示。在一些實施例中,鰭式結構自隔離絕緣層30之上表面之高度H1在約20nm至約100nm範圍內,且在其他實施例中在約30nm至約50nm範圍內。在使隔離絕緣層30凹陷之後或在其之前,可執行熱製程,例如退火製程以改良隔離絕緣層30之品質。在某些實施例中,熱製程係藉由使用快速熱退火(rapid thermal annealing;RTA)在約900℃至約1050℃範圍內之溫度下在惰性氣體環境(例如N2、Ar或He環境)中持續約1.5秒至約10秒執行。
在形成絕緣層30之後,在鰭式結構20上形成閘極結構40,如第6A圖至第6B圖中所示。第6A圖為平面圖(自上方檢視)且第6B圖為示例性透視圖。第7A圖為沿著第6A圖及第6B圖之線a-a之示例性截面圖,且第7B圖為沿著第6A圖及第6B圖之線b-b之示例性截面圖。第8圖至第16圖亦為對應於第6A圖及第6B圖之線b-b之示例性截面圖。
如第6A圖及第6B圖中所示,閘極結構40在X方向中延伸,而鰭式結構20在Y方向中延伸。
為製造閘極結構40,在隔離絕緣層30及曝露的鰭式結構20上形成介電層及多晶矽層,且隨後執行圖案化操作以便獲得包括由多晶矽構成之閘極圖案44及介電層42之閘極結構。在一些實施例中,藉由使用硬遮罩將多晶矽層圖案化,且硬遮罩以帽絕緣層46之形式保留在閘極圖案44上。硬遮罩(帽絕緣層46)包括一或多個絕緣材料層。在一些實施例中,帽絕緣層46包括在氧化矽層上形成的氮化矽層。在其他實施例中,帽絕緣層46包括在氮化矽層上形成的氧化矽層。用於帽絕緣層46之絕緣材料可藉由CVD、PVD、ALD、電子束蒸發或其他適宜的製程形成。在一些實施例中,介電層42可包括一或多個氧化矽、氮化矽、氧氮化矽或高介電係數(high-k)介電物質層。在一些實施例中,介電層42之厚度在約2nm至約20nm範圍內,且在其他實施例中在約2nm至約10nm範圍內。在一些實施例中,閘極結構之高度H2(參見第7A圖)在約50nm至約400nm範圍內,且在其他實施例中在約100nm至200nm範圍內。
在一些實施例中,使用閘極替換技術。在此情況下,閘極圖案44及介電層42分別為隨後要移除之虛設閘電極及虛設閘極介電層。若使用閘極優先技術,則閘極圖案44及介電層42用作閘電極及閘極介電層。
此外,閘極側壁間隔物48在閘極圖案之兩個側壁上形成。側壁間隔物48包括一或多個絕緣材料層,例如SiO2、SiN、SiON、SiOCN或SiCN,其係藉由CVD、PVD、ALD、電子束蒸發或其他適宜的製程形成。低介電係數介
電材料可用作側壁間隔物。側壁間隔物48係藉由形成絕緣材料之毯覆層及執行各向異性蝕刻形成。在一個實施例中,側壁間隔物層係由基於氮化矽之材料構成,例如SiN、SiON、SiOCN或SiCN。
隨後,如第8圖中所示,鰭式遮罩層50在鰭式結構20上形成。鰭式遮罩層50係由介電材料構成,此介電材料包括基於氮化矽之材料,例如SiN、SiON、SiOCN或SiCN。在一個實施例中,SiN用作鰭式遮罩層50。鰭式遮罩層50係藉由CVD、PVD、ALD、電子束蒸發或其他適宜的製程形成。在一些實施例中,鰭式遮罩層50之厚度在約3nm至約10nm範圍內。在某些實施例中,厚度之變化在約±2nm範圍內。
在一些實施例中,單獨形成用於閘極結構之鰭式遮罩層50及側壁間隔物48。在其他實施例中,同一毯覆層用於鰭式遮罩層50及側壁間隔物48。
在形成鰭式遮罩層50之後,鰭式結構20之上部經凹陷以及設置在自隔離絕緣層突出的鰭式結構之側表面及頂表面上之鰭式遮罩層50之一部分藉由乾式蝕刻及/或濕式蝕刻操作移除。使鰭式結構20之上部向下凹陷(蝕刻)至等於或低於在上表面隔離絕緣層30上之鰭式遮罩層50之上表面的位準,如第9圖中所示。藉由調節蝕刻條件,鰭式遮罩層50保留在鰭式結構之側壁部分及隔離絕緣層30之上表面上,如第9圖中所示。在一些實施例中,保留的鰭式遮罩層50之厚度在約2nm至約10nm範圍內。
隨後,如第10圖中所示,磊晶源極/汲極結構60在凹陷鰭式結構20上形成。磊晶源極/汲極結構60係由一或多個半導體材料層構成,此等層具有與鰭式結構20(通道區域)不同的晶格常數。當鰭式結構係由矽構成時,磊晶源極/汲極結構60包括用於n型通道鰭式FET之SiP、SiC或SiCP及用於p型通道鰭式FET之SiGe或Ge。磊晶源極/汲極結構60係在凹陷鰭式結構之上部上磊晶形成,且因此具有結晶結構。由於用以形成鰭式結構20中之基板之晶體定向(例如,(100)平面),磊晶源極/汲極結構60橫向生長且具有菱形形狀。
可在約600℃至800℃之溫度下在約80托耳至150托耳之壓力下藉由使用含矽氣體(例如矽甲烷(SiH4)、矽乙烷(Si2H6)或二氯矽甲烷(SiCl2H2))、含鍺氣體(例如鍺甲烷(GeH4)、鍺乙烷(Ge2H6)或二氯鍺甲烷(GeCl2H2))、含碳氣體(例如甲烷(CH4)或乙烷(C2H6))及/或摻雜劑氣體(例如磷化氫(PH3))生長源極/汲極磊晶層60。用於n通道FET之源極/汲極結構及用於p型通道FET之源極/汲極結構可藉由獨立的磊晶製程形成。
在形成磊晶源極/汲極結構60之後,在磊晶源極/汲極結構60上形成非晶第一層62(例如非晶矽層),如第11圖中所示。在一些實施例中,非晶層62係在磊晶源極/汲極結構60上選擇性形成且未在鰭式遮罩層50或其他絕緣層上形成。在其他實施例中,形成非晶材料之毯覆層。在一些實
施例中,第一非晶層62之厚度在約1nm至約10nm範圍內,且在其他實施例中在約3nm至約5nm範圍內。
隨後,如第12圖中所示,金屬第二層64在非晶層62上形成,且隨後,第三層66在金屬層64上形成。用於第二層64之金屬材料為Ti、Co、Ni、W或Ta中之至少一者。在一個實施例中,Ti用於第二層64。在一些實施例中,第二金屬層64之厚度在約1nm至約15nm範圍內,且在其他實施例中在約3nm至約10nm範圍內。第三層66係由過渡金屬氮化物(例如TiN或TaN)構成。在一個實施例中,第三層66為TiN。在一些實施例中,第三層66之厚度在約1nm至約5nm範圍內,且在其他實施例中在約1nm至約3nm範圍內。
在形成第二及第三層64、66之後,執行熱操作(退火)以便形成合金層70,如第13圖中所示。當非晶材料為矽時,形成矽化金屬層,且當非晶材料為鍺時,形成鍺化金屬層。在一個實施例中,藉由退火操作形成矽化鈦層70。在一些實施例中,矽化金屬(合金)層70之厚度在約1nm至約10nm範圍內,且在其他實施例中在約3nm至約5nm範圍內。
在此實施例中,由於非晶層62在磊晶源極/汲極結構60上以實質上均一的厚度(變化±1nm或小於1nm)保形地形成,矽化金屬層70亦在磊晶源極/汲極結構60上以實質上均一的厚度(變化±1nm或小於1nm)保形地形成。
隨後,如第14圖中所示,第三層66及第二層(若保留)藉由濕式及/或乾式蝕刻製程經選擇性移除,留下矽化金屬層70。
隨後,如第15圖中所示,形成在後續接觸蝕刻中充當蝕刻終止層之絕緣層80及第一層間介電(interlayer dielectric;ILD)層90。
絕緣層80包括一或多個絕緣材料層,例如SiN、SiON、SiOCN或SiCN。在一個實施例中,SiN用作第一絕緣層80。第一層間介電層90包括一或多個絕緣材料(例如SiO2、SiON或SiOC)或低介電係數介電材料層。在一個實施例中,SiO2用作第一層間介電層90。
隨後,藉由使用微影術操作及蝕刻操作,在絕緣層80及第一層間介電層90中形成接觸孔,且用導電材料填充接觸孔,從而形成接觸插塞100。接觸插塞100可包括任何適宜的金屬(例如Co、W、Ti、Ta、Cu、Al及/或Ni及/或其氮化物)之單層或多層。
在一些實施例中,金屬閘極結構(未顯示)係藉由閘極替換技術形成。在形成矽化金屬層70之後且在形成接觸孔之前,移除虛設閘極結構(虛設閘電極44及虛設閘極介電層42)且其替換為金屬閘極結構(金屬閘極電極及閘極介電層)。
在虛設閘極結構上形成介電層,且執行平坦化操作(例如化學機械研磨(chemical meehanical polishing;CMP)製程或反蝕刻製程)以使虛設閘電極44之
上表面曝露。隨後,藉由適當的蝕刻製程分別移除虛設閘電極44及虛設閘極介電層42以形成閘極開口。在閘極開口中形成包括閘極介電層及金屬閘電極之金屬閘極結構。
可在安置在鰭式結構20之通道層上之界面層(未顯示)上形成閘極介電層。在一些實施例中,界面層可包括厚度為0.2nm至1.5nm之氧化矽或氧化鍺。在其他實施例中,界面層之厚度在約0.5nm至約1.0nm範圍內。
閘極介電層包括一或多個介電材料(例如氧化矽、氮化矽)或高介電係數介電材料、其他適宜的介電材料及/或其組合之層。高介電係數介電材料之實例包括二氧化鉿(HfO2)、矽氧化鉿(HfSiO)、矽氧氮化鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜的高介電係數介電材料及/或其組合。閘極介電層係藉由例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD(high density plasma CVD;HDPCVD)或其他適宜的方法及/或其組合形成。在一些實施例中,閘極介電層之厚度在約1nm至約10nm範圍內,且在其他實施例中在約2nm至約7nm範圍內。
在閘極介電層上形成金屬閘電極。金屬閘電極包括一或多個任何適宜的金屬材料之層,例如鋁、銅、鈦、鉭、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、
鋁鈦、氮化鋁鈦、氮碳化鉭、碳化鉭、氮矽化鉭、金屬合金、其他適宜的材料及/或其組合。
在本揭露內容之某些實施例中,一或多個功函數調節層(未顯示)可插入在閘極介電層與金屬閘電極之間。功函數調節層係由導電材料構成,例如氮化鈦、氮化鉭、碳化鋁鉭、碳化鈦、碳化鉭、鈷、鋁、鋁鈦、鈦鉿、矽化鈦、矽化鉭或碳化鋁矽之單層,或兩種或更多種此等材料之多層。對於n型通道鰭式FET,氮化鉭、碳化鋁鉭、氮化鈦、碳化鈦、鈷、鋁鈦、鈦鉿、矽化鈦及矽化鉭中之一或多者用作功函數調節層,且對於p型通道鰭式FET,碳化鋁鈦、鋁、鋁鈦、氮化鉭、碳化鋁鉭、氮化鈦、碳化鈦及鈷中之一或多者用作功函數調節層。
在沉積用於金屬閘極結構之適當的材料之後,執行平坦化操作,例如CMP。
在形成接觸插塞100之後,執行其他CMOS製程以形成各個特徵,例如額外層間介電層、接觸件/通孔、互連金屬層及鈍化層等。
第17圖至第23圖顯示根據本揭露內容之另一實施方式的用於製造鰭式FET裝置之各種階段之示例性截面圖。應理解,可在第17圖至第23圖顯示之製程之前、在其期間及在其之後提供額外操作,且可替代或消除下文描述之操作中之一些以獲得方法之額外實施例。操作/製程之次序可為可互換的。此外,用於第1A圖至第1D圖及第2圖至
第16圖之配置、結構、操作及/或材料可應用於由第17圖至第23圖所示之製造製程,且可省略詳細描述。
在此實施例中,矽化金屬層係在打開接觸孔之後形成。
在如第10圖中所示形成源極/汲極結構60之後,形成在後續接觸蝕刻中充當蝕刻終止層之類似於絕緣層80之絕緣層80'。
隨後,形成類似於第一層間介電層90之第一層間介電層90'。隨後,藉由使用微影術操作及蝕刻操作,在絕緣層80'及第一層間介電層90'中形成接觸孔95,如第18圖中所示。
隨後,如第19圖中所示,在磊晶源極/汲極結構60上形成非晶第一層62',例如a-Si層,類似於第11圖。如第19圖中所示,選擇性地在磊晶源極/汲極結構60上形成非晶層62'。
類似於第12圖,在非晶層62'上形成金屬第二層64',且隨後,在金屬層64'上形成第三層66',如第20圖中所示。
在形成第二及第三層64'、66'之後,執行熱製程以便形成矽化金屬層(合金層)70',如第21圖中所示,類似於第13圖。
隨後,如第22圖中所示,在接觸孔95中形成導電材料以便形成接觸插塞100'。由於接觸插塞100'係藉由使用CMP製程形成,因此亦移除在層間介電層90'上之第二
及第三層64'、66'。在此實施例中,未在形成矽化金屬層70'之後移除在接觸孔95內之第二及第三層64'及66'。若在形成矽化金屬層70'之後移除第二及第三層64'及66',則所得結構在第23圖中顯示。
在形成接觸插塞100'之後,執行其他CMOS製程以形成各個特徵,例如額外層間介電層、接觸件/通孔、互連金屬層及鈍化層等。
在本揭露內容中,由於在形成合金層(例如,矽化金屬層)時在半導體層與金屬層之間形成非晶層,因此可能製造薄的合金層且精確地控制合金層之厚度。此外,可能獲得在合金層與下層半導體層之間的光滑界面。在具有此合金層之情況下,可進一步減小與合金層之接觸阻力。
應理解,本文中不一定已論述所有優點,對於所有實施例或實例無某一特定優點為必需,且其他實施例或實例可提供不同的優點。
根據本揭露內容之一個態樣,在製造半導體裝置之方法中,在半導體層上沉積含有非晶第一材料之第一層。在第一層上形成含有金屬第二材料之第二層。執行熱製程以形成非晶第一材料與金屬第二材料之合金層。
根據本揭露內容之另一態樣,在製造包括鰭式FET之半導體裝置之方法中,在基板上形成鰭式結構,鰭式結構在平面圖中在第一方向中延伸。在基板上形成隔離絕緣層以使得鰭式結構之下部嵌入在隔離絕緣層中且鰭式結構之上部自隔離絕緣層曝露。使鰭式結構之上部凹陷。在凹陷
鰭式結構上形成磊晶源極/汲極結構。在磊晶源極/汲極結構之至少一部分上形成矽化金屬層。形成矽化金屬層包括以下操作。藉由沉積製程在磊晶源極/汲極結構上形成非晶矽層。在非晶矽層上形成鈦層。在鈦層上形成氮化鈦層。執行熱製程以形成矽鈦層。
根據本揭露內容之另一態樣,半導體裝置包括安置在基板上之隔離絕緣層,及安置在基板上且在平面圖中在第一方向中延伸的鰭式結構。鰭式結構之上部自隔離絕緣層曝露。半導體裝置進一步包括安置在鰭式結構之部件上之閘極結構。閘極結構在與第一方向交叉之第二方向中延伸。半導體裝置進一步包括在鰭式結構之上部上形成之源極/汲極結構,其未由閘極結構覆蓋且自隔離絕緣層曝露。源極/汲極結構之上部包括矽化金屬層。矽化金屬層具有在1nm至10nm範圍內之實質上均一的厚度。
本案係揭露一種製造一半導體裝置之方法,該方法包括:藉由一沉積製程在一半導體層上形成含有一非晶第一材料之一第一層。接著,在該第一層上形成含有一金屬第二材料之一第二層,以及執行一熱製程以形成該非晶第一材料與該金屬第二材料之一合金層。其中該非晶第一材料為非晶矽或非晶鍺。當該非晶第一材料為非晶矽時,該金屬第二材料可以為Ti、Co、Ni、W或Ta中之至少一者。
另外,本案所揭露的半導體裝置製造方法進一步包括在該第二層上形成含有一第三材料之一第三層。接著,在執行該熱製程之後移除該第三層。其中,在該熱製程
之後,該金屬第二材料之一部分保留,以及當移除該第三層時移除該保留的金屬第二材料。該第三材料為一金屬氮化物。
另外,本案所揭露的半導體裝置製造方法進一步包括在該第二層上形成含有一第三材料之一第三層且該非晶第一材料為非晶矽、該金屬第二材料為Ti,以及該第三材料為TiN。
在本申請案的揭露中,該熱製程係在500℃至1000℃之溫度下執行。該熱製程經執行1微秒至1毫秒之時間段。
在本申請案的揭露中,該第一層之一厚度在1nm至10nm範圍內;該合金層具有在1nm至10nm範圍內之實質上均一的厚度。在本申請案的揭露中,係藉由該熱製程,所有該第一非晶材料耗盡以形成該合金層。
在本申請案的揭露中,進一步包括在形成該第二層之前之一清洗製程。
本案亦係揭露一種製造包括一鰭式FET之一半導體裝置之方法,該方法包括在一基板上形成一鰭式結構,該鰭式結構在平面圖中在一第一方向中延伸。接著,在該基板上形成一隔離絕緣層以使得該鰭式結構之一下部嵌入在該隔離絕緣層中且該鰭式結構之一上部自該隔離絕緣層曝露。使該鰭式結構之一上部凹陷並在該凹陷鰭式結構上形成一磊晶源極/汲極結構。至少在該磊晶源極/汲極結構之一部分上形成一矽化金屬層,其中,該形成該矽化金屬層包括藉
由一沉積製程在該磊晶源極/汲極結構上形成一非晶矽層,接著,在該非晶矽層上形成一鈦層,在該鈦層上形成一氮化鈦層,以及執行一熱製程以形成一矽化鈦層。
在前述製造包括一鰭式FET之一半導體裝置之方法中,進一步包括在使該鰭式結構凹陷之前,在該鰭式結構之一部分上形成一虛設閘極結構,該虛設閘極結構包括安置在該虛設閘極圖案與該鰭式結構之該上部之間的一虛設閘電極及一虛設閘極介電層,該虛設閘極結構在平面圖中在與該第一方向交叉的一第二方向中延伸,接著,在形成該矽化金屬層之後,形成一第一層間介電層。在形成該第一層間介電層之後,移除該虛設閘極結構,從而在該層間介電層中形成一閘極空間。然後,在該閘極空間中形成一金屬閘極結構,接著在該金屬閘極結構上形成一第二層間介電層。最後,形成與該磊晶源極/汲極結構之該矽化金屬層接觸之一接觸插塞。
在前述方法中,在形成該矽化鈦層之後且在形成該第一層間介電層之前至少移除該氮化鈦層。
在本案所揭露一種製造包括一鰭式FET之一半導體裝置之方法中,進一步包括在使該鰭式結構凹陷之前,在該鰭式結構之一部分上形成一虛設閘極結構,該虛設閘極結構包括安置在該虛設閘極圖案及該鰭式結構之該上部之間的一虛設閘電極及一虛設閘極介電層,該虛設閘極結構在平面圖中在與該第一方向交叉的一第二方向中延伸;接著,在形成該磊晶源極/汲極結構之後且在形成該矽化金屬層之
前,形成一第一層間介電層;然後,在形成該第一層間介電層之後,移除該虛設閘極結構,從而在該層間介電層中形成一閘極空間,在該閘極空間中形成一金屬閘極結構,在該金屬閘極結構上形成一第二層間介電層。在打開該第一及第二層間介電層以使該磊晶源極/汲極層之一部分曝露;以及形成與該磊晶源極/汲極結構之該矽化金屬層接觸之一接觸插塞,其中該矽化金屬層係在該打開該第一及第二層間介電層之後形成。
本案亦所揭露一種半導體裝置,包括安置在一基板上之一隔離絕緣層,安置在該基板上且在平面圖中在一第一方向中延伸之一鰭式結構,該鰭式結構之一上部自該隔離絕緣層曝露,安置在該鰭式結構之部分上之一閘極結構,該閘極結構在與該第一方向交叉之一第二方向中延伸;以及在該等鰭式結構之該上部上形成之一源極/汲極結構,其未由該閘極結構覆蓋且自該隔離絕緣層曝露,其中該源極/汲極結構之一上部包括一矽化金屬層,以及該矽化金屬層具有在1nm至10nm範圍內之一實質上均一的厚度。其中該矽化金屬層包括矽化鈦。
前述內容概述若干實施例或實例之特徵以使得熟習此項技術者可較佳地理解本揭露內容之態樣。熟習此項技術者應理解,其可容易地使用本揭露內容作為設計或修改其他製程及結構之基礎用於進行本文中所介紹之實施例或實例之相同的目的及/或達成相同的優點。熟習此項技術者應同時意識到,此等等效構造不偏離本揭露內容之精神及範
疇,且其可在本文中進行各種變化、替代及修飾而不偏離本揭露內容之精神及範疇。
1‧‧‧半導體層
5‧‧‧矽化金屬層
IF1‧‧‧界面
Claims (1)
- 一種製造一半導體裝置之方法,該方法包括:藉由一沉積製程在一半導體層上形成含有一非晶第一材料之一第一層;在該第一層上形成含有一金屬第二材料之一第二層;及執行一熱製程以形成該非晶第一材料與該金屬第二材料之一合金層。
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