CN113394107A - 一种提高FinFET器件性能的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 27
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 25
- 238000000137 annealing Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 57
- 238000005530 etching Methods 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000005280 amorphization Methods 0.000 abstract description 8
- 238000002347 injection Methods 0.000 abstract description 4
- 239000007924 injection Substances 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
本发明提供一种提高FinFET器件性能的方法，Fin结构的顶部设有外延结构，在外延结构表面覆盖一层非晶硅外延层；在栅结构之间的空间填充覆盖非晶硅外延层的金属硅化物；对金属硅化物进行退火。本发明在不进行预非晶化注入的前提下，增加非晶硅外延层以均匀化金属硅化物，从而不会产生传统工艺中由于预非晶化的注入导致Fin结构上的外延结构损伤的问题，能够提高器件性能，另一方面由于非晶硅外延层在退火过程中被完全消耗，从而不会引起接触电阻的升高。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种提高FinFET器件性能的方法。
背景技术
在FinFET器件的制造过程中，为了形成均匀的硅化物，在金属沉积之前进行预非晶化注入(Pre-Amorphization Implant，PAI)，在预非晶化注入过程中，不仅在外延层表面产生损伤，而且在外延层一定深度的部分产生损伤，这将释放外延应力，进而降低器件性能。
因此，需要提出一种新的方法使得如何在形成均匀的金属硅化物的前提下，能够改善器件性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种提高FinFET器件性能的方法，用于解决现有技术中在FinFET器件的制造过程中，在形成均匀的金属硅化物的前提下，如何改善器件性能的问题。
为实现上述目的及其他相关目的，本发明提供一种提高FinFET器件性能的方法，至少包括：
步骤一、提供FinFET器件结构，所述Fin器件结构至少包括：嵌于基底内部纵向间隔排列的多个Fin结构，所述Fin结构的顶部在所述基底上表面，所述Fin结构的长度方向沿与所述纵向垂直的横向；形成于所述Fin结构上横向间隔排列的多个栅结构，所述栅结构的长度方向沿所述纵向；所述Fin结构的顶部设有外延结构，并且所述外延结构位于所述栅结构之间被暴露的所述Fin结构顶部；所述外延结构上覆盖有刻蚀停止层；所述栅结构之间填充有覆盖所述Fin结构上所述刻蚀停止层的层间介质层；
步骤二、刻蚀去除所述层间介质层，将所述外延结构上的所述刻蚀停止层暴露出；
步骤三、去除所述刻蚀停止层，将所述外延结构暴露出；
步骤四、在所述外延结构表面覆盖一层非晶硅外延层；
步骤五、在所述栅结构之间的空间填充覆盖所述非晶硅外延层的金属硅化物；
步骤六、对所述金属硅化物进行退火。
优选地，步骤一中在所述基底内部的所述Fin结构之间填充有STI区。
优选地，步骤一中的所述外延结构为SiP或SiGe。
优选地，步骤一中的所述层间介质层为氧化层。
优选地，步骤五中填充所述金属硅化物的方法为沉积法。
优选地，步骤五中沉积的所述金属硅化物的厚度为2～6nm。
优选地，步骤六中对所述金属硅化物进行退火的过程中，所述非晶硅外延层被消耗。
如上所述，本发明的提高FinFET器件性能的方法，具有以下有益效果：本发明在不进行预非晶化注入的前提下，增加非晶硅外延层以均匀化金属硅化物，从而不会产生传统工艺中由于预非晶化的注入导致Fin结构上的外延结构损伤的问题，能够提高器件性能，另一方面由于非晶硅外延层在退火过程中被完全消耗，从而不会引起接触电阻的升高。
附图说明
图1显示为本发明的提高FinFET器件性能的方法流程图；
图2显示为本发明中的FinFET器件结构示意图；
图3显示为本发明中去除刻蚀停止层后外延结构被暴露的结构示意图；
图4显示为本发明中在外延结构上覆盖非晶硅外延层后的结构示意图；
图5显示为本发明中在非晶硅外延层上覆盖金属硅化物后的结构示意图；
图6显示为本发明中对金属硅化物退火后的结构示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种提高FinFET器件性能的方法，如图1所示，图1显示为本发明的提高FinFET器件性能的方法流程图，该方法至少包括以下步骤：
步骤一、提供FinFET器件结构，所述Fin器件结构至少包括：嵌于基底内部纵向间隔排列的多个Fin结构，所述Fin结构的顶部在所述基底上表面，所述Fin结构的长度方向沿与所述纵向垂直的横向；形成于所述Fin结构上横向间隔排列的多个栅结构，所述栅结构的长度方向沿所述纵向；所述Fin结构的顶部设有外延结构，并且所述外延结构位于所述栅结构之间被暴露的所述Fin结构顶部；所述外延结构上覆盖有刻蚀停止层；所述栅结构之间填充有覆盖所述Fin结构上所述刻蚀停止层的层间介质层；
如图2所示，图2显示为本发明中的FinFET器件结构示意图，该步骤一中的所述Fin器件结构在本实施例中至少包括：嵌于基底内部纵向间隔排列的多个Fin结构，所述Fin结构的顶部在所述基底上表面，所述Fin结构的长度方向沿与所述纵向垂直的横向；所述Fin结构01的顶部在所述基底A的上表面处，并且所述相互间隔排列的所述多个Fin结构01的排列方向为纵向(Y方向)；本发明中的所述Fin结构为长条形状，其长度所在方向沿着横向(X方向)。
本发明进一步地，本实施例的步骤一中在所述基底内部的所述Fin结构01之间填充有STI区02。
形成于所述Fin结构01上横向间隔排列的多个栅结构03，所述栅结构03的长度方向沿所述纵向(Y方向)；所述Fin结构01的顶部设有外延结构04，并且所述外延结构位于所述栅结构之间被暴露的所述Fin结构01顶部；所述外延结构04上覆盖有刻蚀停止层(CESL)05；所述栅结构03之间填充有覆盖所述Fin结构01上所述刻蚀停止层的层间介质层ILD(图2中未示出)。
本发明进一步地，本实施例的步骤一中的所述外延结构04为SiP或SiGe。
本发明进一步地，本实施例的步骤一中的所述层间介质层ILD为氧化层。
步骤二、刻蚀去除所述层间介质层，将所述外延结构上的所述刻蚀停止层暴露出；如图2所示，该步骤二中刻蚀去除所述层间介质层ILD，由于所述刻蚀停止层(CESL)被所述层间介质层覆盖，当所述层间介质层被去除后，所述刻蚀停止层被暴露出。
步骤三、去除所述刻蚀停止层，将所述外延结构暴露出；如图3所示，图3显示为本发明中去除刻蚀停止层后外延结构被暴露的结构示意图，由于所述外延结构04被所述刻蚀停止层(CESL)覆盖，因此当所述刻蚀停止层(CESL)被去除后，位于所述Fin结构顶部的所述外延结构04被暴露出来。
步骤四、在所述外延结构表面覆盖一层非晶硅外延层；如图4所示，图4显示为本发明中在外延结构上覆盖非晶硅外延层后的结构示意图。该步骤四中在所述外延结构04的上表面(不包括侧向表面，图4为剖面图，实际上所述外延结构位于所述栅结构之间的空隙，其侧面直接与所述栅结构接触而没有被暴露)覆盖一层非晶硅外延层(a-Si epitaxy)06。
步骤五、在所述栅结构之间的空间填充覆盖所述非晶硅外延层的金属硅化物；如图5所示，图5显示为本发明中在非晶硅外延层上覆盖金属硅化物后的结构示意图。由于所述外延结构位于所述栅结构之间的空间，而所述非晶硅外延层位于所述外延结构上，因此，该步骤五覆盖的所述金属硅化物07位于所述非晶硅外延层上。
本发明进一步地，本实施例的步骤五中填充所述金属硅化物07的方法为沉积法。
本发明进一步地，本实施例的步骤五中沉积的所述金属硅化物07的厚度为2～6nm。
步骤六、对所述金属硅化物进行退火。如图6所示，图6显示为本发明中对金属硅化物退火后的结构示意图。
本发明进一步地，本实施例的步骤六中对所述金属硅化物07进行退火的过程中，所述非晶硅外延层被消耗。所述非晶硅外延层被消耗而形成为氧化硅08。
综上所述，本发明在不进行预非晶化注入的前提下，增加非晶硅外延层以均匀化金属硅化物，从而不会产生传统工艺中由于预非晶化的注入导致Fin结构上的外延结构损伤的问题，能够提高器件性能，另一方面由于非晶硅外延层在退火过程中被完全消耗，从而不会引起接触电阻的升高。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (7)
1.一种提高FinFET器件性能的方法，其特征在于，至少包括：
步骤一、提供FinFET器件结构，所述Fin器件结构至少包括：嵌于基底内部纵向间隔排列的多个Fin结构，所述Fin结构的顶部在所述基底上表面，所述Fin结构的长度方向沿与所述纵向垂直的横向；形成于所述Fin结构上横向间隔排列的多个栅结构，所述栅结构的长度方向沿所述纵向；所述Fin结构的顶部设有外延结构，并且所述外延结构位于所述栅结构之间被暴露的所述Fin结构顶部；所述外延结构上覆盖有刻蚀停止层；所述栅结构之间填充有覆盖所述Fin结构上所述刻蚀停止层的层间介质层；
步骤二、刻蚀去除所述层间介质层，将所述外延结构上的所述刻蚀停止层暴露出；
步骤三、去除所述刻蚀停止层，将所述外延结构暴露出；
步骤四、在所述外延结构表面覆盖一层非晶硅外延层；
步骤五、在所述栅结构之间的空间填充覆盖所述非晶硅外延层的金属硅化物；
步骤六、对所述金属硅化物进行退火。
2.根据权利要求1所述的提高FinFET器件性能的方法，其特征在于：步骤一中在所述基底内部的所述Fin结构之间填充有STI区。
3.根据权利要求1所述的提高FinFET器件性能的方法，其特征在于：步骤一中的所述外延结构为SiP或SiGe。
4.根据权利要求1所述的提高FinFET器件性能的方法，其特征在于：步骤一中的所述层间介质层为氧化层。
5.根据权利要求1所述的提高FinFET器件性能的方法，其特征在于：步骤五中填充所述金属硅化物的方法为沉积法。
6.根据权利要求1所述的提高FinFET器件性能的方法，其特征在于：步骤五中沉积的所述金属硅化物的厚度为2～6nm。
7.根据权利要求1所述的提高FinFET器件性能的方法，其特征在于：步骤六中对所述金属硅化物进行退火的过程中，所述非晶硅外延层被消耗。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110597485.7A CN113394107A (zh) | 2021-05-31 | 2021-05-31 | 一种提高FinFET器件性能的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110597485.7A CN113394107A (zh) | 2021-05-31 | 2021-05-31 | 一种提高FinFET器件性能的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113394107A true CN113394107A (zh) | 2021-09-14 |
Family
ID=77619476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110597485.7A Pending CN113394107A (zh) | 2021-05-31 | 2021-05-31 | 一种提高FinFET器件性能的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113394107A (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046098A (en) * | 1998-02-23 | 2000-04-04 | Micron Technology, Inc. | Process of forming metal silicide interconnects |
| CN101345260A (zh) * | 2007-07-09 | 2009-01-14 | 台湾积体电路制造股份有限公司 | 半导体结构 |
| CN106971939A (zh) * | 2016-01-14 | 2017-07-21 | 台湾积体电路制造股份有限公司 | 制造一半导体装置的方法 |
-
2021
- 2021-05-31 CN CN202110597485.7A patent/CN113394107A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6046098A (en) * | 1998-02-23 | 2000-04-04 | Micron Technology, Inc. | Process of forming metal silicide interconnects |
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| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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