CN113782439A - 一种FinFET结构中的Fin形貌设计方法 - Google Patents
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Abstract
本发明提供一种FinFET结构中的Fin形貌设计方法，位于基底上的多个Fin结构，Fin结构及其上的缓冲层、硬掩膜层构成叠层；叠层侧壁覆盖第一侧墙；沉积有机分布层并刻蚀至将Fin结构侧壁的一部分暴露；继续沉积有机分布层，将Fin结构的部分包裹；在叠层侧壁形成第二侧墙；将有机分布层全部去除，与有机分布层接触的Fin结构侧壁部分被暴露；利用FCVD法沉积氧化层并退火，暴露出的Fin结构在退火过程中由于被氧化其宽度变窄；刻蚀去除硬掩膜层、缓冲层及第二侧墙。本发明通过FCVD将用作NMOS和PMOS的Fin结构中的部分氧化以减小其宽度，得到宽度变窄的抗穿通区域，针对该部分抗穿通区域可以使用更少的掺杂或不使用掺杂。通过缩小抗穿通区域的宽度，可以获得更好的短沟道效应。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种FinFET结构中的Fin形貌设计方法。
背景技术
随着MOS规模的不断扩大，FinFET(鳍式晶体管)器件成为了CMOS的进一步技术拓展，FinFET器件结构的主要优点是其优越的静电完整性，它在很大程度上依赖于沟道形貌，图1a显示为现有技术中的FinFET结构示意图，其中FIN(鳍式部分)被金属栅极(MG)包裹在FIN顶部的深度H以下，FIN下部有更大的穿透风险，特别是当源漏沟道越深、掺杂浓度越高时。
目前APT(抗穿通)掺杂注入后，存在损伤问题，FIN的顶部掺杂浓度极低，载流子的迁移率较高，对FIN器件性能较好；FIN结构的底部掺杂较高，且掺杂体向上扩散到沟道的能力较差，不利于载流子迁移率的提高。
如图1b和图1c所示，图1b显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；图1c显示为FIN底部APT掺杂分布示意图，由此可见，FIN高度(HFIN)和宽度(WFIN)，APT掺杂峰位和尾部的参数是研究的关键。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FinFET结构中的Fin形貌设计方法，用于解决现有技术中在FinFET结构的制程中，不能同时满足FIN底部的沟道中高迁移率和FIN底部抗穿透风险的问题。
为实现上述目的及其他相关目的，本发明提供一种FinFET结构中的Fin形貌设计方法，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层；
步骤二、沉积覆盖所述叠层及其上所述第一侧墙、所述硅基底上表面的有机分布层；之后沿所述叠层的侧壁刻蚀所述有机分布层以及所述第一侧墙至将所述Fin结构的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底上仍剩余所述有机分布层；
步骤三、在剩余的所述有机分布层上继续沉积有机分布层，使其将所述Fin结构的一部分包裹；之后在所述有机分布层上方的所述Fin结构部分、所述缓冲层以及所述硬掩膜层的侧壁形成第二侧墙；
步骤四、将所述有机分布层全部去除，与所述有机分布层直接接触的所述Fin结构的侧壁部分被暴露；
步骤五、利用FCVD的方法沉积一层氧化层，所述氧化层覆盖被暴露出的所述Fin结构部分，之后进行退火处理，暴露出的所述Fin结构在退火过程中由于被氧化其宽度变窄；
步骤六、刻蚀去除所述硬掩膜层、缓冲层以及第二侧墙。
优选地，步骤二中在所述叠层的侧壁形成所述第一侧墙的方法包括：在所述硅基底上沉积覆盖所述叠层的第一材料；之后刻蚀所述第一材料使所述叠层中的所述硬掩膜层的顶部暴露，并且使所述硅基底上表面暴露，在所述叠层的侧壁保留所述第一材料，形成所述第一侧墙。
优选地，步骤一中的所述缓冲层为二氧化硅。
优选地，步骤一中的所述硬掩膜层为氮化硅。
优选地，步骤五中由于被氧化而宽度变窄的所述Fin结构部分为抗穿通区域。
优选地，步骤六中刻蚀去除所述硬掩膜层、缓冲层以及第二侧墙的同时，所述抗穿通区域上方的所述氧化层被去除。
优选地，步骤一的所述叠层中，包括用作NMOS和用作PMOS的所述叠层。
如上所述，本发明的FinFET结构中的Fin形貌设计方法，具有以下有益效果：本发明通过FCVD将用作NMOS和PMOS的Fin结构中的部分氧化以减小其宽度，得到宽度变窄的抗穿通区域，因此针对该部分抗穿通区域可以使用更少的掺杂或不使用掺杂。通过缩小抗穿通区域的宽度，可以获得更好的短沟道效应。
附图说明
图1a显示为现有技术中的FinFET结构示意图；
图1b显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；
图1c显示为FIN底部APT掺杂分布示意图；
图2显示为本发明中在叠层侧壁形成第一侧墙后的结构示意图；
图3显示为本发明中刻蚀有机分布层和第一侧墙后形成的结构示意图；
图4显示为本发明中在Fin结构上形成第二侧墙后的结构示意图；
图5显示为本发明中去除有机分布层后暴露一部分Fin结构侧壁的示意图；
图6显示为本发明中沉积氧化层后的结构示意图；
图7显示为本发明中刻蚀去除硬掩膜层、缓冲层及第二侧墙后的结构示意图；
图8显示为本发明中FinFET结构中的Fin形貌设计方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种FinFET结构中的Fin形貌设计方法，如图8所示，图8显示为本发明中FinFET结构中的Fin形貌设计方法流程图，该方法至少包括以下步骤：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层；所述叠层的侧壁覆盖有第一侧墙；
如图2所示，图2显示为本发明中在叠层侧壁形成第一侧墙后的结构示意图。步骤一中在所述基底01上刻蚀形成多个Fin结构02，所述Fin结构上形成有缓冲层03；所述缓冲层03上形成有硬掩膜层04；所述Fin结构02、缓冲层03以及硬掩膜层04构成叠层，本发明进一步地，本实施例的步骤一的所述叠层中，包括用作NMOS和用作PMOS的所述叠层。其中用作NMOS的所述叠层为第一结构；用作PMOS的所述叠层为第二结构。图2中示例性给出了位于左边的一个所述叠层为第一结构，位于中间和右边的两个所述叠层为第二结构。该步骤一中在所述叠层的侧壁形成所述第一侧墙05。
本发明进一步地，本实施例的步骤二中在所述叠层的侧壁形成所述第一侧墙的方法包括：在所述硅基底01上沉积覆盖所述叠层的第一材料；之后刻蚀所述第一材料使所述叠层中的所述硬掩膜层04的顶部暴露，并且使所述硅基底01上表面暴露，在所述叠层的侧壁保留所述第一材料，形成所述第一侧墙05。
本发明进一步地，本实施例的步骤一中的所述缓冲层为二氧化硅。
本发明进一步地，本实施例的步骤一中的所述硬掩膜层为氮化硅。
步骤二、沉积覆盖所述叠层及其上所述第一侧墙、所述硅基底上表面的有机分布层；之后沿所述叠层的侧壁刻蚀所述有机分布层以及所述第一侧墙至将所述Fin结构的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底上仍剩余所述有机分布层；如图3所示，图3显示为本发明中刻蚀有机分布层和第一侧墙后形成的结构示意图。该步骤二中沉积覆盖所述叠层及其上所述第一侧墙05、所述硅基底01上表面的有机分布层06；之后沿所述叠层的侧壁刻蚀所述有机分布层06以及所述第一侧墙05至将所述Fin结构02的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底01上仍剩余所述有机分布层06。也就是说，刻蚀所述有机分布层和所述第一侧墙后，所述第一、第二结构的所述Fin结构的上部分被露出，其底部仍然被所述第一侧墙和所述有机分布层包裹。
步骤三、在剩余的所述有机分布层上继续沉积有机分布层，使其将所述Fin结构的一部分包裹；之后在所述有机分布层上方的所述Fin结构部分、所述缓冲层以及所述硬掩膜层的侧壁形成第二侧墙；如图4所示，图4显示为本发明中在Fin结构上形成第二侧墙后的结构示意图。该步骤四中在剩余的所述有机分布层06上继续沉积有机分布层，使其将所述Fin结构的部分包裹(如图4所示，被包裹部分位于所述第一侧墙上方的部分，而所述Fin结构未被所述有机分布层包裹的上端部分则被所述第二侧墙包裹)；之后在所述有机分布层上方的所述Fin结构02的部分、所述缓冲层03以及所述硬掩膜层04的侧壁形成第二侧墙07。
步骤四、将所述有机分布层全部去除，与所述有机分布层直接接触的所述Fin结构的侧壁部分被暴露；如图5所示，图5显示为本发明中去除有机分布层后暴露一部分Fin结构侧壁的示意图。该步骤四将图4中的所述有机分布层06全部去除，与所述有机分布层06直接接触的所述Fin结构的侧壁部分(被所述有机分布层直接包裹的Fin结构的侧壁)被暴露。
步骤五、利用FCVD的方法沉积一层氧化层，所述氧化层覆盖被暴露出的所述Fin结构部分，之后进行退火处理，暴露出的所述Fin结构在退火过程中由于被氧化其宽度变窄；如图6所示，图6显示为本发明中沉积氧化层后的结构示意图。该步骤五中利用FCVD的方法沉积一层氧化层08，所述氧化层08覆盖被暴露出的所述Fin结构部分，之后进行退火处理，暴露出的所述Fin结构在退火过程中由于被氧化其宽度变窄。
本发明进一步地，本实施例的步骤五中由于被氧化而宽度变窄的所述Fin结构部分为抗穿通区域。本发明的步骤五中沉积的所述氧化层同时覆盖所述叠层和所述第二侧墙。
本发明进一步地，本实施例的步骤五中的宽度变窄的所述抗穿通区域用以获得更好的短沟道效应。
步骤六、刻蚀去除所述硬掩膜层、缓冲层以及第二侧墙。如图7所示，图7显示为本发明中刻蚀去除硬掩膜层、缓冲层及第二侧墙后的结构示意图。该步骤六中刻蚀去除所述硬掩膜层04、缓冲层03以及第二侧墙07。
本发明进一步地，本实施例的步骤六中刻蚀去除所述硬掩膜层、缓冲层以及第二侧墙的同时，所述抗穿通区域(APT)上方的所述氧化层08被去除。
综上所述，本发明通过FCVD将用作NMOS和PMOS的Fin结构中的部分氧化以减小其宽度，得到宽度变窄的抗穿通区域，因此针对该部分抗穿通区域可以使用更少的掺杂或不使用掺杂。通过缩小抗穿通区域的宽度，可以获得更好的短沟道效应。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (8)
1.一种FinFET结构中的Fin形貌设计方法，其特征在于，至少包括：
步骤一、提供基底，在所述基底上刻蚀形成多个Fin结构，所述Fin结构上形成有缓冲层；所述缓冲层上形成有硬掩膜层；所述Fin结构、缓冲层以及硬掩膜层构成叠层；所述叠层的侧壁覆盖有第一侧墙；
步骤二、沉积覆盖所述叠层及其上所述第一侧墙、所述硅基底上表面的有机分布层；之后沿所述叠层的侧壁刻蚀所述有机分布层以及所述第一侧墙至将所述Fin结构的侧壁部分暴露为止；所述Fin结构的底部仍保留一部分所述第一侧墙；所述硅基底上仍剩余所述有机分布层；
步骤三、在剩余的所述有机分布层上继续沉积有机分布层，使其将所述Fin结构的一部分包裹；之后在所述有机分布层上方的所述Fin结构部分、所述缓冲层以及所述硬掩膜层的侧壁形成第二侧墙；
步骤四、将所述有机分布层全部去除，与所述有机分布层直接接触的所述Fin结构的侧壁部分被暴露；
步骤五、利用FCVD的方法沉积一层氧化层，所述氧化层覆盖被暴露出的所述Fin结构部分，之后进行退火处理，暴露出的所述Fin结构在退火过程中由于被氧化其宽度变窄；
步骤六、刻蚀去除所述硬掩膜层、缓冲层以及第二侧墙。
2.根据权利要求1所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤一中在所述叠层的侧壁形成所述第一侧墙的方法包括：在所述硅基底上沉积覆盖所述叠层的第一材料；之后刻蚀所述第一材料使所述叠层中的所述硬掩膜层的顶部暴露，并且使所述硅基底上表面暴露，在所述叠层的侧壁保留所述第一材料，形成所述第一侧墙。
3.根据权利要求1所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤一中的所述缓冲层为二氧化硅。
4.根据权利要求1所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤一中的所述硬掩膜层为氮化硅。
5.根据权利要求1所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤五中由于被氧化而宽度变窄的所述Fin结构部分为抗穿通区域。
6.根据权利要求1所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤六中刻蚀去除所述硬掩膜层、缓冲层以及第二侧墙的同时，所述抗穿通区域上方的所述氧化层被去除。
7.根据权利要求1所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤一的所述叠层中，包括用作NMOS和用作PMOS的所述叠层。
8.根据权利要求5所述的FinFET结构中的Fin形貌设计方法，其特征在于：步骤五中的宽度变窄的所述抗穿通区域用以获得更好的短沟道效应。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150102409A1 (en) * | 2013-10-10 | 2015-04-16 | International Business Machines Corporation | Forming isolated fins from a substrate |
| US20180047812A1 (en) * | 2015-07-07 | 2018-02-15 | International Business Machines Corporation | Localized and self-aligned punch through stopper doping for finfet |
| CN107919327A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109087861A (zh) * | 2017-06-14 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US20190157160A1 (en) * | 2017-11-20 | 2019-05-23 | Qualcomm Incorporated | Bulk finfet with self-aligned bottom isolation |
-
2021
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150102409A1 (en) * | 2013-10-10 | 2015-04-16 | International Business Machines Corporation | Forming isolated fins from a substrate |
| US20180047812A1 (en) * | 2015-07-07 | 2018-02-15 | International Business Machines Corporation | Localized and self-aligned punch through stopper doping for finfet |
| CN107919327A (zh) * | 2016-10-10 | 2018-04-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109087861A (zh) * | 2017-06-14 | 2018-12-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US20190157160A1 (en) * | 2017-11-20 | 2019-05-23 | Qualcomm Incorporated | Bulk finfet with self-aligned bottom isolation |
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