CN113571418B - 一种FinFET的超级阱形成方法 - Google Patents

一种FinFET的超级阱形成方法 Download PDF

Info

Publication number
CN113571418B
CN113571418B CN202110597507.XA CN202110597507A CN113571418B CN 113571418 B CN113571418 B CN 113571418B CN 202110597507 A CN202110597507 A CN 202110597507A CN 113571418 B CN113571418 B CN 113571418B
Authority
CN
China
Prior art keywords
ion implantation
silicon substrate
fin
height
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110597507.XA
Other languages
English (en)
Other versions
CN113571418A (zh
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202110597507.XA priority Critical patent/CN113571418B/zh
Priority to US17/491,090 priority patent/US20220384193A1/en
Publication of CN113571418A publication Critical patent/CN113571418A/zh
Application granted granted Critical
Publication of CN113571418B publication Critical patent/CN113571418B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种FinFET的超级阱形成方法，本发明在形成Fin结构前在硅基底内形成深阱以及阱区，在刻蚀形成Fin的一部分后进行调节阈值电压的离子注入，利用离子注入的侧向扩散进入Fin，同时由于硬掩膜层的存在不会给Fin结构顶部带来离子注入损伤；在刻蚀形成Fin的第二部分后进行抗穿通离子注入，并利用离子注入的侧向扩散进入Fin，最终由深阱、阱区以及调节阈值电压的离子注入和抗穿通离子注入形成FinFET的超级阱，可提高载流子的迁移率，提高了器件的性能。

Description

一种FinFET的超级阱形成方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种FinFET的超级阱形成方法。
背景技术
随着MOS规模的不断扩大，FinFET(鳍式晶体管)器件成为了CMOS的进一步技术拓展，FinFET器件结构的主要优点是其优越的静电完整性，它在很大程度上依赖于沟道形貌，图1a显示为现有技术中的FinFET结构示意图，其中FIN(鳍式部分)被金属栅极(MG)包裹在FIN顶部的深度H以下，FIN下部有更大的穿透风险，特别是当源漏沟道越深、掺杂浓度越高时。
目前APT(抗穿通)掺杂注入后，存在损伤问题，FIN的顶部掺杂浓度极低，载流子的迁移率较高，对FIN器件性能较好；FIN结构的底部掺杂较高，且掺杂体向上扩散到沟道的能力较差，不利于载流子迁移率的提高。
如图1b所示，图1b显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；由此可见，FIN高度(HFIN)和宽度(WFIN)，APT掺杂峰位和尾部的参数是研究的关键。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FinFET的超级阱形成方法，用于解决现有技术中在FinFET结构的制程中，不能同时满足FIN底部的沟道中高迁移率和FIN底部抗穿透风险的问题。
为实现上述目的及其他相关目的，本发明提供一种FinFET的超级阱形成方法，该方法至少包括以下步骤：
步骤一、提供硅基底，在所述硅基底上沉积第一氧化层；在所述硅基底中形成N型深阱；
步骤二、在所述N型深阱上方的所述硅基底中形成阱区；
步骤三、所述第一氧化层上表面形成硬掩膜层，并在所述硬掩膜层上形成第二氧化层；
步骤四、刻蚀所述第二氧化层和所述硬掩膜层至所述第一氧化层上表面为止形成多个相互间隔的结构；
步骤五、沿所述结构刻蚀所述第一氧化层和所述硅基底至将所述硅基底露出第一高度为止，形成多个相互间隔的Fin结构；
步骤六、进行用于调节阈值电压的离子注入，在暴露的所述硅基底上表面形成第一离子注入层，所述第一离子注入层同时形成于所述Fin结构在所述第一高度的根部两侧；
步骤七、沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第二高度为止；
步骤八、在暴露的所述硅基底上表面形成第二离子注入层；所述第二离子注入层同时形成于所述Fin结构在所述第二高度的根部两侧；
步骤九、沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第三高度为止；
步骤十、进行退火处理，所述Fin结构中的所述第一、第二离子注入层分别侧向扩散占据所述Fin结构的整个宽度区域；同时所述阱区和所述N型深阱分别在所述硅基底内进行纵向扩散；所述阱区扩散至所述硅基底上表面；
步骤十一、通过FCVD形成第三氧化层，所述第三氧化层填充于所述多个相互间隔的Fin结构之间的区域；
步骤十二、刻蚀所述第三氧化层至露出所述Fin结构中的所述第二离子注入层为止。
优选地，步骤五中所述第一高度为5～20nm。
优选地，步骤六中的所述Fin结构在所述第一高度的根部两侧的所述第一离子注入层各占有所述Fin结构宽度的1/3。
优选地，步骤六中的所述第一离子注入层用于提高所述阈值电压。
优选地，步骤七中的所述Fin结构的第二高度为30～50nm。
优选地，步骤七中所述第二离子注入层为抗穿通离子注入层。
优选地，步骤七中的所述Fin结构在所述第二高度的根部两侧的所述第二离子注入层各占有所述Fin结构宽度的1/3。
优选地，步骤九中所述第三高度为70～150nm。
如上所述，本发明的FinFET的超级阱形成方法，具有以下有益效果：本发明在形成Fin结构前在硅基底内形成深阱以及阱区，在刻蚀形成Fin的一部分后进行调节阈值电压的离子注入，利用离子注入的侧向扩散进入Fin，同时由于硬掩膜层的存在不会给Fin结构顶部带来损耗；在刻蚀形成Fin的第二部分后进行抗穿通离子注入，并利用离子注入的侧向扩散进入Fin，最终由深阱、阱区以及调节阈值电压的离子注入和抗穿通离子注入形成FinFET的超级阱，可提高载流子的迁移率，提高了器件的性能。
附图说明
图1a显示为现有技术中的FinFET结构示意图；
图1b显示为现有技术中FIN结构体区中具有抗穿通(APT)掺杂分布示意图；
图2显示为本发明中硅基底上形成有第一氧化层以及硅基底中形成有N型深阱的结构示意图；
图3显示为本发明中在硅基底中形成阱区的结构示意图；
图4显示为本发明中在第一氧化层上形成硬掩膜层后的结构示意图；
图5显示为本发明中刻蚀第二氧化层和硬掩膜层后的结构示意图；
图6显示为本发明中形成第一高度的Fin结构示意图；
图7显示为本发明中形成第一离子注入层后的结构示意图；
图8显示为本发明中刻蚀硅基底露出第二高度形成Fin结构示意图；
图9显示为本发明中在硅基底表面形成第二离子注入层的结构示意图；
图10显示为本发明中刻蚀硅基底露出第三高度的结构示意图；
图11显示为本发明中退火后离子扩散进入Fin结构中的结构示意图；
图12显示为本发明中通过FCVD形成第三氧化层后的结构示意图；
图13显示为本发明中刻蚀第三氧化层露出第二离子注入层后的结构示意图；
图14显示为本发明中的FinFET的超级阱形成方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图14。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种FinFET的超级阱形成方法，如图14所示，图14显示为本发明中的FinFET的超级阱形成方法流程图，该方法至少包括以下步骤：
步骤一、提供硅基底，在所述硅基底上沉积第一氧化层；在所述硅基底中形成N型深阱；如图2所示，图2显示为本发明中硅基底上形成有第一氧化层以及硅基底中形成有N型深阱的结构示意图。该步骤一在所述硅基底01上沉积第一氧化层03；在所述硅基底01中形成N型深阱02。
步骤二、在所述N型深阱上方的所述硅基底中形成阱区；如图3所示，图3显示为本发明中在硅基底中形成阱区的结构示意图。该步骤二中在所述N型深阱02上方的所述硅基底01中形成阱区04。
步骤三、所述第一氧化层上表面形成硬掩膜层，并在所述硬掩膜层上形成第二氧化层；如图4所示，图4显示为本发明中在第一氧化层上形成硬掩膜层后的结构示意图，该步骤三中所述第一氧化层03上表面形成硬掩膜层05，并在所述硬掩膜层05上形成第二氧化层06。
步骤四、刻蚀所述第二氧化层和所述硬掩膜层至所述第一氧化层上表面为止形成多个相互间隔的结构；如图5所示，图5显示为本发明中刻蚀第二氧化层和硬掩膜层后的结构示意图。
步骤五、沿所述结构刻蚀所述第一氧化层和所述硅基底至将所述硅基底露出第一高度为止，形成多个相互间隔的Fin结构；如图6所示，图6显示为本发明中形成第一高度的Fin结构示意图。该步骤五中沿所述结构(硬掩膜层05和第二氧化层06)刻蚀所述第一氧化层03和所述硅基底至将所述硅基底露出第一高度A为止，形成多个相互间隔的Fin结构。
本发明进一步地，本实施例中的步骤五中所述第一高度A为5～20nm。
步骤六、进行用于调节阈值电压的离子注入，在暴露的所述硅基底上表面形成第一离子注入层，所述第一离子注入层同时形成于所述Fin结构在所述第一高度的根部两侧；如图7所示，图7显示为本发明中形成第一离子注入层后的结构示意图。该步骤六中进行用于调节阈值电压VT的离子注入，在暴露的所述硅基底上表面形成第一离子注入层07，所述第一离子注入层07同时形成于所述Fin结构在所述第一高度A的根部两侧，即所述第一离子注入层被注入进入所述Fin结构中，本发明进一步地，本实施例的步骤六中的所述Fin结构在所述第一高度的根部两侧的所述第一离子注入层各占有所述Fin结构宽度的1/3。
本发明进一步地，本实施例的步骤六中的所述第一离子注入层用于提高所述阈值电压VT。
步骤七、沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第二高度为止；如图8所示，图8显示为本发明中刻蚀硅基底露出第二高度形成Fin结构示意图。该步骤七中沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第二高度B为止。
本发明进一步地，本实施例的步骤七中的所述Fin结构的第二高度B为30～50nm。
本发明进一步地，本实施例的步骤七中所述第二离子注入层为抗穿通(Anti-punch through implant)离子注入层。
本发明进一步地，本实施例的步骤七中的所述Fin结构在所述第二高度B的根部两侧的所述第二离子注入层各占有所述Fin结构宽度的1/3。
步骤八、在暴露的所述硅基底上表面形成第二离子注入层；所述第二离子注入层同时形成于所述Fin结构在所述第二高度的根部两侧；如图9所示，图9显示为本发明中在硅基底表面形成第二离子注入层的结构示意图。该步骤八中在暴露的所述硅基底上表面形成第二离子注入层08；所述第二离子注入层08同时形成于所述Fin结构在所述第二高度B的根部两侧。
步骤九、沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第三高度为止；如图10所示，图10显示为本发明中刻蚀硅基底露出第三高度的结构示意图。该步骤九中沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第三高度C为止。
本发明进一步地，本实施例的步骤九中所述第三高度C为70～150nm。
步骤十、进行退火处理，所述Fin结构中的所述第一、第二离子注入层分别侧向扩散占据所述Fin结构的整个宽度区域；同时所述阱区和所述N型深阱分别在所述硅基底内进行纵向扩散；所述阱区扩散至所述硅基底上表面；如图11所示，图11显示为本发明中退火后离子扩散进入Fin结构中的结构示意图。该步骤十中进行退火处理，所述Fin结构中的所述第一离子注入层07、第二离子注入层08分别侧向扩散占据所述Fin结构的整个宽度区域(即占据同一水平高度的Fin结构的宽度区域)；同时所述阱区04和所述N型深阱02分别在所述硅基底内进行纵向扩散；所述阱区04扩散至所述硅基底上表面。
步骤十一、通过FCVD形成第三氧化层，所述第三氧化层填充于所述多个相互间隔的Fin结构之间的区域；如图12所示，图12显示为本发明中通过FCVD形成第三氧化层后的结构示意图。该步骤十一中通过FCVD形成第三氧化层09，所述第三氧化层09填充于所述多个相互间隔的Fin结构之间的区域。
步骤十二、刻蚀所述第三氧化层至露出所述Fin结构中的所述第二离子注入层为止。如图13所示，图13显示为本发明中刻蚀第三氧化层露出第二离子注入层后的结构示意图，该步骤十二中刻蚀所述第三氧化层09至露出所述Fin结构中的所述第二离子注入层08为止。图13中的Vt doping表示为调节阈值电压的离子注入(掺杂)，Anti-punch throughdoping表示为抗穿通离子掺杂。
综上所述，本发明在形成Fin结构前在硅基底内形成深阱以及阱区，在刻蚀形成Fin的一部分后进行调节阈值电压的离子注入，利用离子注入的侧向扩散进入Fin，同时由于硬掩膜层的存在不会给Fin结构顶部带来损耗；在刻蚀形成Fin的第二部分后进行抗穿通离子注入，并利用离子注入的侧向扩散进入Fin，最终由深阱、阱区以及调节阈值电压的离子注入和抗穿通离子注入形成FinFET的超级阱，可提高载流子的迁移率，提高了器件的性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种FinFET的超级阱形成方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供硅基底，在所述硅基底上沉积第一氧化层；在所述硅基底中形成N型深阱；
步骤二、在所述N型深阱上方的所述硅基底中形成阱区；
步骤三、所述第一氧化层上表面形成硬掩膜层，并在所述硬掩膜层上形成第二氧化层；
步骤四、刻蚀所述第二氧化层和所述硬掩膜层至所述第一氧化层上表面为止形成多个相互间隔的结构；
步骤五、沿所述结构刻蚀所述第一氧化层和所述硅基底至将所述硅基底露出第一高度为止，形成多个相互间隔的Fin结构；
步骤六、进行用于调节阈值电压的离子注入，在暴露的所述硅基底上表面形成第一离子注入层，所述第一离子注入层同时形成于所述Fin结构在所述第一高度的根部两侧；
步骤七、沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第二高度为止；
步骤八、在暴露的所述硅基底上表面形成第二离子注入层；所述第二离子注入层同时形成于所述Fin结构在所述第二高度的根部两侧；
步骤九、沿所述多个相互间隔的Fin结构的侧壁刻蚀所述硅基底至再露出第三高度为止；
步骤十、进行退火处理，所述Fin结构中的所述第一、第二离子注入层分别侧向扩散占据所述Fin结构的整个宽度区域；同时所述阱区和所述N型深阱分别在所述硅基底内进行纵向扩散；所述阱区扩散至所述硅基底上表面；
步骤十一、通过FCVD形成第三氧化层，所述第三氧化层填充于所述多个相互间隔的Fin结构之间的区域；
步骤十二、刻蚀所述第三氧化层至露出所述Fin结构中的所述第二离子注入层为止。
2.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤五中所述第一高度为5～20nm。
3.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤六中的所述Fin结构在所述第一高度的根部两侧的所述第一离子注入层各占有所述Fin结构宽度的1/3。
4.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤六中的所述第一离子注入层用于提高所述阈值电压。
5.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤七中的所述Fin结构的第二高度为30～50nm。
6.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤七中所述第二离子注入层为抗穿通离子注入层。
7.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤七中的所述Fin结构在所述第二高度的根部两侧的所述第二离子注入层各占有所述Fin结构宽度的1/3。
8.根据权利要求1所述的FinFET的超级阱形成方法，其特征在于：步骤九中所述第三高度为70～150nm。
CN202110597507.XA 2021-05-31 2021-05-31 一种FinFET的超级阱形成方法 Active CN113571418B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110597507.XA CN113571418B (zh) 2021-05-31 2021-05-31 一种FinFET的超级阱形成方法
US17/491,090 US20220384193A1 (en) 2021-05-31 2021-09-30 Method for forming finfet super well

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110597507.XA CN113571418B (zh) 2021-05-31 2021-05-31 一种FinFET的超级阱形成方法

Publications (2)

Publication Number Publication Date
CN113571418A CN113571418A (zh) 2021-10-29
CN113571418B true CN113571418B (zh) 2024-03-08

Family

ID=78161559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110597507.XA Active CN113571418B (zh) 2021-05-31 2021-05-31 一种FinFET的超级阱形成方法

Country Status (2)

Country Link
US (1) US20220384193A1 (zh)
CN (1) CN113571418B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097528A (zh) * 2014-05-04 2015-11-25 中国科学院微电子研究所 一种finfet制造方法
CN105702737A (zh) * 2016-02-05 2016-06-22 中国科学院微电子研究所 连接有负电容的多栅FinFET及其制造方法及电子设备
CN106057673A (zh) * 2015-04-03 2016-10-26 汉辰科技股份有限公司 在鳍式场效晶体管中形成击穿中止区域的方法
CN106653692A (zh) * 2015-10-28 2017-05-10 台湾积体电路制造股份有限公司 制作半导体装置的方法
CN106856190A (zh) * 2015-12-09 2017-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN107591328A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109698198A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN112151594A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9748363B2 (en) * 2015-01-28 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9543215B2 (en) * 2015-04-20 2017-01-10 Globalfoundries Inc. Punch-through-stop after partial fin etch
CN106816467B (zh) * 2015-12-01 2019-10-08 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097528A (zh) * 2014-05-04 2015-11-25 中国科学院微电子研究所 一种finfet制造方法
CN106057673A (zh) * 2015-04-03 2016-10-26 汉辰科技股份有限公司 在鳍式场效晶体管中形成击穿中止区域的方法
CN106653692A (zh) * 2015-10-28 2017-05-10 台湾积体电路制造股份有限公司 制作半导体装置的方法
CN106856190A (zh) * 2015-12-09 2017-06-16 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN105702737A (zh) * 2016-02-05 2016-06-22 中国科学院微电子研究所 连接有负电容的多栅FinFET及其制造方法及电子设备
CN107591328A (zh) * 2016-07-07 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109698198A (zh) * 2017-10-23 2019-04-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法
CN112151594A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20220384193A1 (en) 2022-12-01
CN113571418A (zh) 2021-10-29

Similar Documents

Publication Publication Date Title
KR100613294B1 (ko) 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법
KR101792918B1 (ko) Finfet 구조체 및 그 제조 방법
KR100551190B1 (ko) 전계효과트랜지스터및그제조방법
KR100855834B1 (ko) 반도체 소자 및 그 제조 방법
KR20070071111A (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
US20130280871A1 (en) Semiconductor device and method of fabricating the same
CN104425520B (zh) 半导体器件及形成方法
KR100838387B1 (ko) 부동 게이트 메모리 셀
US8013388B2 (en) Semiconductor device and method of manufacturing the same
CN113571418B (zh) 一种FinFET的超级阱形成方法
US20060145200A1 (en) Gate structure of a semiconductor device
KR101129978B1 (ko) 반도체 소자의 제조 방법
CN110176402A (zh) 一种fdsoi pmos浅掺杂离子注入方法
KR100668752B1 (ko) 비대칭접합이온주입을 이용한 반도체 메모리소자의제조방법
TWI527098B (zh) 超級接面功率元件之耐壓終止結構及其製造方法
CN104617140A (zh) 凹入式沟道存取晶体管器件及其制作方法
KR100613355B1 (ko) 모스 전계 효과 트랜지스터 및 그 제조 방법
CN113394106B (zh) 一种FinFET结构的抗穿通掺杂方法
CN107564817B (zh) 一种FinFET器件的制造方法
CN101355036A (zh) 沟道栅半导体器件及其制造方法
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법
CN105845569B (zh) 鳍式场效应晶体管及其形成方法
CN113314417B (zh) 半导体器件及其形成方法
CN111785777B (zh) 高压cmos器件及其制造方法
CN113394104A (zh) FinFET结构中的Fin形貌设计方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant