KR101792918B1 - Finfet 구조체 및 그 제조 방법 - Google Patents

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춘렁 니
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Abstract

본 개시는 복수의 핀(fin), 게이트, 및 제1 도펀트층을 포함하는 FiNFET 구조체를 제공한다. 상기 게이트는 상기 복수의 핀 위에 실질적으로 수직으로 배치되고, 상기 복수의 핀의 측벽의 일부 및 상면의 일부를 커버한다. 상기 제1 도펀트층은 제1 핀의 접합 부분의 측벽과 상면을 커버하며, 상기 제1 핀의 접합 부분에 제1 도전형의 도펀트(dopant)를 제공하도록 구성된다. 상기 접합 부분은 상기 게이트에 인접한다.

Description

FINFET 구조체 및 그 제조 방법{FINFET STRUCTURE AND METHOD FOR MANUFACTURING THEREOF}
본 개시는 FINFET 구조체 및 그 제조 방법에 관한 것이다.
반도체 집적 회로(integrated circuit: IC) 산업은 급성장을 겪고 있다. IC 재료 및 설계에서의 기술적인 진보로 인하여, 각각의 세대가 이전의 세대보다 더 작고 더 복잡한 회로를 갖는 IC 세대들이 도래하고 있다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스의 개수)가 일반적으로 증가되고 있으며, 형상(geometry) 크기(즉, 제조 공정을 이용하여 생산될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하고 있다. 이러한 스케일링 다운(scaling down) 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 절감하여 이익을 제공한다.
이러한 스케일링 다운은 또한 IC 공정 및 제조의 복잡성을 증가시켜왔고, 이러한 진보들이 실현되기 위해서는, IC 공정 및 제조에 있어서 유사한 개발이 요구된다. 예를 들어, FinFET(fin-like field-effect transistor) 등의 3차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. 핀 트랜지스터는 상면 및 대향 측벽과 관련된 채널(핀 채널이라 칭함)을 갖는다. 핀 채널은 상면 및 대향 측벽에 의해 규정된 총 채널 폭을 갖는다. 기존의 FinFET 디바이스 및 FinFET 디바이스의 제조 방법이 일반적으로 그들의 의도된 목적에 부합했다 할지라도, 그들은 모든 면에서 전적으로 만족스럽지는 못하다. 예를 들어, 특히 핀의 단부에서의 핀 폭 및 프로파일의 변화는 FinFET 공정 개발에 있어서 어려움을 야기한다. 이 분야에서의 개선이 요망된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념해야 한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따른 FinFET 구조체의 사시도를 도시한다.
도 2는 본 개시의 일부 실시예에 따른 도 1에 도시된 FinFET 구조체의 AA 선을 따른 단면도를 도시한다.
도 3은 본 개시의 일부 실시예에 따른 도 1에 도시된 FinFET 구조체의 AA 선을 따른 단면도를 도시한다.
도 4는 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다.
도 5는 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다.
도 6은 본 개시의 일부 실시예에 따른 도 1에 도시된 바와 같은 BB 선과 도 5에 도시된 바와 같은 CC 선을 따른 FinFET 구조체의 단면도를 도시한다.
도 7은 본 개시의 일부 실시예에 따른 도 1에 도시된 바와 같은 BB 선과 도 5에 도시된 바와 같은 DD 선을 따른 FinFET 구조체의 단면도를 도시한다.
도 8은 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다.
도 9는 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다.
도 10은 본 개시의 일부 실시예에 따른 도 1에 도시된 바와 같은 BB 선과 도 9에 도시된 바와 같은 EE 선을 따른 FinFET 구조체의 단면도를 도시한다.
도 11은 본 개시의 일부 실시예에 따른 도 1에 도시된 바와 같은 BB 선과 도 9에 도시된 바와 같은 FF 선을 따른 FinFET 구조체의 단면도를 도시한다.
도 12 내지 도 18은 본 개시의 일부 실시예에 따른 FinFET 구조체에 대한 제조 방법에 관하여 도 1의 AA 선을 따른 단편적 단면도를 도시한다.
도 19 내지 도 22는 본 개시의 일부 실시예에 따른 FinFET 구조체에 대한 제조 방법에 관하여 도 1의 AA 선을 따른 단편적 단면도를 도시한다.
도 23 내지 도 29는 본 개시의 일부 실시예에 따른 FinFET 구조체에 대한 제조 방법에 관하여 도 1의 BB 선을 따른 단편적 단면도를 도시한다.
다음의 개시는 제공되는 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하도록 컴포넌트 및 구성의 구체적 예를 아래에 기재한다. 이들 예는 물론 단지 예시적인 것이고 한정하고자 하는 것은 아니다. 예를 들어, 후속의 다음 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간략화 및 명료화를 위한 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "낮은", "위에", "높은" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같이, 하나의 구성요소 또는 특징부의, 또 다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 방위에 더하여, 사용시 또는 동작시 디바이스의 상이한 방위를 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 또는 그 외의 방위로 회전), 여기에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 그에 따라 해석될 수 있다.
반도체 FinFET 구조체에서, 경도핑 드레인(LDD: lightly-doped drain) 영역은 게이트와 드레인 영역 또는 소스 영역 사이의 경계 부근에 형성된다. 비소(arsenic) 또는 인(phosphorous)과 같은 주입 도펀트(dopant)는 핀(fin) 위의 리세스(recess) 형성 이전에 경도핑 드레인 형성에 이용된다. n-형 핀의 LDD 주입 동안, 인접하여 배치된 p-형 핀은 n-형 도펀트가 p-형 핀으로 침투되는 것을 막기 위해 포토레지스트 블록(photoresist block)에 의해 커버된다. 각각의 n-형 핀 내에 형성된 LDD 주입은 기본적으로 포토레지스트 블록의 높이에 의해 제한되고, 이는 주입 섀도잉 효과(implant shadowing effect)를 야기하며, 여기서 제1 주입 각도는 포토레지스트 블록의 높이에 의해 제한된다. 더욱이, 두 개의 인접한 n-형 핀 간 분리, 예를 들어, n-형의 핀의 피치(pitch)는, n-형 핀의 특정 영역이 주입되는 것을 막는 제2 주입 각도를 결정한다. 제1 주입 각도 및 제2 주입 각도는 약 10도 이하일 수 있다. 결과적으로, 주입 섀도잉 효과에 의해 야기되는 LDD 상하단의 불균일한 도펀트 분포(non-uniform LDD top to bottom dopant distribution)가 관찰될 수 있다. 예를 들어, 각각의 핀 LDD 영역의 하단은 상단 핀 LDD보다 약 30% 이하의 도펀트 농도를 받는다.
구체적으로는, 요구되는 도펀트 타입(예를 들어, n-형)을 가지는 핀의 상면, 제1 측벽, 제1 측벽에 대향하는 제2 측벽에서의 도펀트 농도가 크게 상이할 수 있다. 예를 들어, 핀의 상면은 가장 많은 양의 도펀트를 받는 반면, 핀의 바닥 측벽은 상단 대응부보다 상당히 낮은 도펀트를 받을 수 있다. 더욱이, 제1 측벽 및 제2 측벽 부근에서의 환경이 상이하기 때문에, 제1 측벽은 이에 대향하는 제2 측벽보다 더 많은 도펀트를 받을 수 있다. 예를 들어, 반대 도전형의 핀을 커버하는 포토레지스트 블록은 제1 측벽에 바로 인접하여 배치되고, 반면 노출된 핀은 제2 측벽에 인접하게 배치될 수 있다. 따라서 제1 및 제2 측벽에 대한 섀도잉 효과는 상이하다. 따라서, 상면, 제1 측벽 및 제2 측벽에서의 도펀트 농도는 주입 후에 실질적으로 상이할 수 있다. 어닐링 공정(annealing operation)이 도펀트들을 활성화시키고 재분배하기 위해 이어진다 하더라도, 효과는 다소 제한된다.
주입 에너지를 증가시키는 등의 솔루션이 핀의 LDD 영역 내 도펀트들의 불균일한 분포를 해결하기 위해 제안된다. 하지만, 도펀트의 수직 범위(vertical range)뿐만 아니라 도펀트의 수평 범위(lateral range)가 주입 에너지의 증가로 확장될 수 있다. LDD 영역이 채널 영역에 근접하기 때문에, 도펀트의 수평 잠식(lateral encroachment)은 실질적으로 채널 영역에 산란 중심(scattering center)을 생성하고, 이런 이유로 트랜지스터 디바이스의 성능을 저하시킬 수 있다. 핀의 상면, 제1 측벽, 및 제2 측벽에서의 도펀트 농도의 균일성은 디바이스의 Ion 성능에 있어서 중요하다. 핀이 둘러싸인 게이트(wrapped gate)와 접촉하는 채널 영역의 표면에서 전류 밀도가 집중되는 것으로 이해된다. 충분한 도펀트들이 부족한 LDD 영역에서의 핀 표면은 채널을 통해 흐르는 전류에 대해 병목(bottleneck)을 형성한다. 따라서, 상면, 제1 측벽, 제1 측벽에 대향하는 제2 측벽에서 균일한 도펀트 분포를 가지는 핀 위에 LDD 영역을 생성하는 것이 디바이스 성능을 향상시키기 위해 중요하다.
본 개시는 LDD 영역에서 핀의 상면, 제1 측벽, 제2 측벽을 따라 균일한 도펀트 분포를 형성할 수 있는 FinFET 구조체를 제공한다.
본 개시는 또한 LDD 영역에서 핀의 상면, 제1 측벽, 제2 측벽을 따라 균일한 도펀트 분포를 형성할 수 있는 FinFET 구조체를 형성하기 위한 방법을 제공한다.
도 1을 참조하면, 도 1은 FinFET 구조체(10)의 사시도이다. 상기 FinFET 구조체(10)는 절연층(insulating layer), 예를 들어 STI(shallow trench isolation) 위의 일부만을 도시한다. 일부 실시예에서, 반도체 핀(101, 103)은 n-형 핀이고, 이의 하단은 상기 절연층(도 1에 도시되지 않음)까지 이어진다. FinFET 구조체(10)는 핀(101, 103) 위에 실질적으로 수직으로 배치되는 게이트(105)를 더 포함한다. 하지만, 핀과 게이트 사이의 직교성은 여기에 기술된 FinFET 구조체를 수행하기 위한 요건이 아니다. 사선(oblique) 또는 엇갈림(staggered)과 같은 다른 배열이 본 개시의 고려된 범위 내에 있다. 핀(101, 103)은 핀의 길이 방향(longitudinal direction)을 따라 게이트(105)의 측벽(1051, 1053)을 관통한다. 따라서 게이트(105)는 핀(101, 103)의 상면의 일부 및 측벽의 일부를 커버한다. 명료성 목적을 위해, 게이트(105)에 의해 커버되는 핀의 일부는 도 1에 도시되지 않는다. 일부 실시예에서, 게이트(105)에 의해 커버되는 핀의 일부는 핀(103)의 채널 부분이라 칭한다.
계속해서 도 1을 참조하면, 핀(101, 103)의 접합 부분(107)은 게이트(105)에 근접한 핀의 영역으로서 식별될 수 있다. 일부 실시예에서, 접합 부분(107)은 핀의 할로(Halo) 영역 또는 LDD 영역일 수 있다. 핀(103)을 참조하면, 제1 도펀트층(109)은 핀(103)의 상면(103A) 및 측벽(103B) 위에 커버된다. 제1 도펀트층(109)은 인과 같은 n-형 도펀트를 포함하고, 제1 도펀트층(109)에 의해 커버되는 핀의 영역에 n-형 도펀트를 제공하도록 구성될 수 있다. 일부 실시예에서, 제1 도펀트층(109)은 포스포실리케이트 유리(PSG: phosphosilicate glass) 또는 인 도핑 산화물(phosphor-doped oxides)을 포함할 수 있다. 도 1 내 접합 영역(107)은 게이트(105)의 측벽(1051)에 인접한다. 게이트(105)의 맞은편에, 다른 제1 도펀트층(미도시)이 또한 게이트(105)의 측벽(1053)에 인접하여 형성되고, 핀(103)의 상면(103A) 및 측벽(103B)을 커버한다.
계속해서 도 1을 참조하면, 측벽 스페이서(104)는 게이트(105)의 양쪽 측벽(1051, 1053)에 배치된다. 명료성 목적을 위해, 측벽 스페이서(104)가 사시도로 도시되기 때문에, 스페이서(104) 아래에서 커버되는 접합 영역(107)과 제1 도펀트층(109)이 보여질 수 있다. 다른 실시예에서, 제1 도펀트층(109)은 스페이서(104) 아래에서 완전히 커버되지 않을 수 있다.
도 2를 참조하면, 도 2는 도 1에 도시된 FinFET 구조체의 AA 선을 따른 단면도이다. 도 1에서, AA 선을 따라 절개한 단면도는 핀(103)의 접합 부분(107), 제1 도펀트층(109) 및 그 주위의 측벽 스페이서(104)를 노출시킨다. 도 2는 또한 STI와 같은 절연층(200')의 표면 아래 부분을 보여준다. 도 2에 도시된 바와 같이, 핀(101, 103)은 절연층(200')으로부터 밀려나온 부분과 절연층(200')에 의해 둘러싸인 부분을 포함한다. 절연층(200')으로부터 밀려나온 부분만이 제1 도펀트층(109)에 의해 커버된다. 일부 실시예에서, 절연층(200')으로부터 밀려나온 핀(101)의 부분은 약 30nm 내지 약 50nm의 높이를 갖는다. 절연층(200')에 의해 둘러싸인 핀(101)의 부분은 약 60nm 내지 약 80nm의 높이를 갖는다. 핀(101)의 상면(101A) 및 측벽(101B)을 커버하는 제1 도펀트층(109)은 약 2nm 내지 약 8nm의 범위의 두께 T1을 가질 수 있다. 도 2에 도시된 바와 같이 배열된 제1 도펀트층을 가지는 FinFET 구조체는 핀(101)의 상면(101A) 및 측벽(101B)에 가까운 영역에서 균일한 도펀트 분포를 보여준다. 예를 들어, 상단 영역(1011) 및 측벽 영역(1013)에서의 도펀트 농도는 실질적으로 동일하다. 다르게 표현하자면, 상단 영역(1011)과 측벽 영역(1013) 간 도펀트 농도 차이는 약 5% 미만이다.
일부 실시예에서, 이차원 도펀트 농도 매핑(mapping)은 스캐닝확산저항현미경(SSRM: scanning spreading resistance microscopy)에 의해 측정될 수 있다. SSRM은 광범위한 저항 매핑 및 높은 공간 해상도 캐리어 밀도 프로파일링을 제공한다. 측정 수단으로서 SSRM을 이용함으로써, 핀(101, 103)에서의 도펀트 농도 분포가 매핑될 수 있고 상단 영역(1011)과 측벽 영역(1013)에서의 도펀트 농도가 비교될 수 있다.
도 3을 참조하면, 도 3은 도 1에 도시된 FinFET 구조체의 AA 선을 따른 단면도이다. 제1 도펀트층(109)에 더하여, 캐핑층(capping layer)(129)이 그 위에 더 배치된다. 일부 실시예에서, 캐핑층(129)의 두께 T2는 약 5nm 내지 약 10nm의 범위에 있다. 일부 실시예에서, 캐핑층(129)과 측벽 스페이서(104)는 질화규소(SiN)와 같은 동일한 물질들로 구성될 수도 있고 상이한 물질들로 구성될 수도 있으며, 따라서 캐핑층(129)은 측벽 스페이서(104)와 구별될 수 있다. 핀(103)의 접합 영역(107) 위에 제1 도펀트층(109)이 배치되지 않은 종래의 FinFET 구조체에 비해, 본 개시의 상단 영역(1011)과 측벽 하단 영역(1015)에서의 도펀트 농도는, 어닐링 공정 이전에도, 실질적으로 동일하다. 도펀트층이 적용되지 않는 경우, 주입 섀도잉 효과로 인해 감소된 양의 주입(implant)이 측벽 하단(1015)에 도달하고, 이런 이유로 상단 영역(1011)과 측벽 하단 영역(1015) 간 도펀트 농도는 심지어 사후-주입 어닐링(post-implant anneal) 후에도 실질적으로 다르다.
도 4를 참조하면, 도 4는 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다. 4개의 핀의 접합 부분이 도 4의 단면도에 도시된다. 핀(101, 103)은 "제1 핀"("first fin")(100) 또는 "핀의 제1 세트"("first set of fins")라 칭한다. 핀(201, 203)은 "제2 핀"("second fin")(200) 또는 "핀의 제2 세트"("second set of fins")라 칭한다. 일부 실시예에서, 제1 핀(100)과 제2 핀(200)은 도전형(conductive type)에서 상이하다. 예를 들어, 제1 핀(100)은 n-형 핀인 반면, 제2 핀(200)은 p-형 핀이다. 도 4에 도시된 바와 같이, 제1 도펀트층(109)은 제1 핀(100)과 직접 접촉하여 형성되고, 반면에 확산장벽(diffusion barrier)(119)은 제2 핀(200)과 직접 접촉하여 형성되어 제1 도펀트층(109)과 제2 핀(200)을 분리한다. 다르게 표현하자면, 단일층(single layer)이 제1 핀(100) 위에 형성되고, 이중층(bi-layer)이 제2 핀(200) 위에 형성된다. 일부 실시예에서, 이중층은 제1 도펀트층(109)과 확산장벽(119)을 포함한다. 제1 도펀트층(109)의 두께는 약 1nm 내지 약 8nm의 범위에 있다. 확산장벽(119)은 제1 도펀트층(109) 내 n-형 도펀트들이 제2 핀(200)으로 확산되는 것을 막기에 충분한 두께여야 한다. 일부 실시예에서, 확산장벽(119)의 두께는 약 5nm 내지 약 10nm 사이에 있다.
도 5를 참조하면, 도 5는 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다. 도 4와 도 5 간 차이는, 제1 핀(100)의 제1 도펀트층(109)과 제2 핀(200)의 제1 도펀트층(109) 위에 캐핑층(129)이 더 배치된다는 점이다. 일부 실시예에서, 캐핑층(129)과 확산장벽(119)은 동일한 물질로 구성된다. 다른 실시예에서, 캐핑층(129)과 확산장벽(119)은 동일한 물질로 구성되지 않는다. 일부 실시예에서, 캐핑층(129)의 두께와 확산장벽(119)의 두께는 실질적으로 동일하다. 도 5에 도시된 캐핑층(129)은 본 개시에서 후술되는 바와 같이 고온 어닐링 공정 하에서 제1 도펀트층(109)에 안정적인 밀봉(seal)을 제공하기 위한 것이다.
도 6을 참조하면, 도 6은 본 개시의 일부 실시예에 따른 도 1의 BB 선과 도 5의 CC 선을 따른 FinFET 구조체의 단면도를 도시한다. 게이트(105) 및 측벽 스페이서(104)는 제1 핀(103) 위에 위치된다. 도 6에 도시된 점선은 제1 핀(103)을 가로지르는 게이트(105) 및 측벽 스페이서(104)의 숨겨진 윤곽을 나타낸다. 제1 도펀트층(109)과 캐핑층(129)은 제1 핀(103) 위에 배치되고, 게이트(105)의 측벽(1051, 1053)에 인접한다. 도 6에 도시된 바와 같이, 재성장 소스(regrown source)(301)와 재성장 드레인(regrown drain)(303)이 제1 핀(103)에 부분적으로 형성된다. 일부 실시예에서, 재성장 영역의 가장 넓은 부분은 측벽 스페이서(104) 아래에서 침식된다. 다른 실시예에서, 재성장 영역의 가장 넓은 부분은 제1 핀(103)의 접합 부분(107)에서 경도핑 영역 또는 LDD 위에 형성된 삼중층(tri-layer)과 접촉한다.
도 7을 참조하면, 도 7은 본 개시의 일부 실시예에 따른 도 1의 BB 선과 도 5의 DD 선을 따른 FinFET 구조체의 단면도를 도시한다. 게이트(105) 및 측벽 스페이서(104)는 제2 핀(201) 위에 위치된다. 도 7에 도시된 점선은 제2 핀(201)을 가로지르는 게이트(105) 및 측벽 스페이서(104)의 숨겨진 윤곽을 나타낸다. 장벽층(119), 제1 도펀트층(109), 및 캐핑층(129)은 제2 핀(201) 위에 배치되고, 게이트(105)의 측벽(1051, 1053)에 인접한다. 도 7에 도시된 바와 같이, 재성장 소스(301)와 재성장 드레인(303)이 제2 핀(201)에 부분적으로 형성된다. 일부 실시예에서, 재성장 영역의 가장 넓은 부분은 측벽 스페이서(104) 아래에서 침식된다. 다른 실시예에서, 재성장 영역의 가장 넓은 부분은 제2 핀(201)의 접합 부분(107)에서 경도핑 영역 또는 LDD 위에 형성된 삼중층(tri-layer)과 접촉한다.
도 8을 참조하면, 도 8은 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다. 도 8에 도시된 바와 같이, 제2 도펀트층(209)은 제2 핀(200)과 직접 접촉하여 형성되는 반면, 제1 도펀트층(109)은 제1 핀(100)과 직접 접촉하여 형성된다. 일부 실시예에서, 제2 도펀트층(209)은 제1 도펀트층(109)과 반대 타입의 도펀트들을 포함한다. 예를 들어, 제2 도펀트층(209)은 보로실리케이트 유리(BSG: borosilicate glass) 또는 붕소 도핑 실리콘 산화물(boron-doped silicon oxides)을 포함한다. 제2 도펀트층(209)은 제2 핀(200)의 상면(201A) 및 측벽(201B)을 커버한다. 제2 도펀트층(209)은 그 안에 포함된 제2 도펀트들이 제2 핀(200)으로 확산하도록 허용하기 위해 제2 핀(200)과 직접 접촉한다.
계속해서 도 8을 참조하면, 캐핑층(129)과 제2 도펀트층(209)은 제1 핀(100) 위의 제1 도펀트층(109) 위에 순차적으로 더 배치된다. 다르게 표현하자면, 삼중층이 제1 핀(100) 위에 형성되고, 단일층이 제2 핀(200) 위에 형성된다. 제2 도펀트층(209)의 두께는 약 1nm 내지 약 8nm의 범위에 있고, 제1 도펀트층(209)의 두께와 유사하다. 도 8에 도시된 바와 같이, SSRM 측정에 따르면, 제2 핀(200)의 상단 영역(2011)과 바닥 측벽(2015)에서의 제2 도펀트 농도는 실질적으로 동일하다. 즉, 제2 핀(200)의 상단 영역(2011)과 측벽(2013)에서의 제2 도펀트 농도 간 차이는 약 5% 미만이다. 유사하게, 제1 핀(100)의 상단 영역(1011)과 바닥 측벽(1015)에서의 제1 도펀트 농도는 실질적으로 동일하다. 즉, 제1 핀(100)의 상단 영역(1011)과 측벽(1013)에서의 제1 도펀트 농도 간 차이는 약 5% 미만이다.
도 9를 참조하면, 도 9는 본 개시의 일부 실시예에 따른 FinFET 구조체의 접합 부분의 단면도를 도시한다. 도 8과 도 9 간 차이는 제1 핀(100)의 제2 도펀트층(209)과 제2 핀(200)의 제2 도펀트층(209) 위에 캐핑층(219)이 더 배치된다는 점이다. 도 9에 도시된 캐핑층(219)은 본 개시에서 후술되는 바와 같이 고온 어닐링 공정 하에서 제2 도펀트층(209)에 안정적인 밀봉을 제공하기 위한 것이다.
도 10을 참조하면, 도 10은 본 개시의 일부 실시예에 따른 도 1의 BB 선과 도 9의 EE 선을 따른 FinFET 구조체의 단면도를 도시한다. 게이트(105) 및 측벽 스페이서(104)는 제1 핀(103) 위에 위치된다. 도 10에 도시된 점선은 제1 핀(103)을 가로지르는 게이트(105) 및 측벽 스페이서(104)의 숨겨진 윤곽을 나타낸다. 제1 도펀트층(109), 캐핑층(129), 제2 도펀트층(209), 및 캐핑층(219)은 제1 핀(103) 위에 순차적으로 배치되고, 게이트(105)의 측벽(1051, 1053)에 인접한다.
도 11을 참조하면, 도 11은 본 개시의 일부 실시예에 따른 도 1의 BB 선과 도 9의 FF 선을 따른 FinFET 구조체의 단면도를 도시한다. 게이트(105) 및 측벽 스페이서(104)는 제2 핀(200) 위에 위치된다. 도 11에 도시된 점선은 제2 핀(201)을 가로지르는 게이트(105) 및 측벽 스페이서(104)의 숨겨진 윤곽을 나타낸다. 제2 도펀트층(209) 및 캐핑층(219)은 제2 핀(201) 위에 순차적으로 배치되고, 게이트(105)의 측벽(1051, 1053)에 인접한다. 도 11에 도시된 바와 같이, 재성장 소스(301)와 재성장 드레인(303)이 제2 핀(201)에 부분적으로 형성된다. 일부 실시예에서, 재성장 영역의 가장 넓은 부분은 측벽 스페이서(104) 아래에서 침식된다. 다른 실시예에서, 재성장 영역의 가장 넓은 부분은 제2 핀(201)의 접합 부분(107)에서 경도핑 영역 또는 LDD 위에 형성된 삼중층(tri-layer)과 접촉한다.
도 12 내지 도 18은 본 개시의 일부 실시예에 따른 FinFET 구조체에 대한 제조 방법의 동작들을 도시하는, 도 1의 AA 선을 따른 단편적 단면도를 도시한다. 도 12에서, 복수의 반도체 핀(101, 103, 201, 203)이 당업계에 공지된 포토리소그래피(photolithography) 및 에칭(etching) 기술을 이용하여 형성되고, 절연층(200')을 퇴적하고 상기 반도체 핀의 일부를 노출하기 위해 미리 정해진 높이로 절연층(200')을 에치백(etch back)하는 것이 뒤따른다. 일부 실시예에서, 절연층(200')으로부터 밀려나온 높이 H1과 절연층(200')에 의해 둘러싸인 높이 H2의 비(ratio)는 약 0.3 내지 약 1의 범위에 있다. 핀(101, 103)은 "핀의 제1 세트"("first set of fins")(100)로 표시된다. 핀(201, 203)은 본 개시에서 "핀의 제2 세트"("second set of fins")(200)로 표시된다. 핀의 제1 세트(100)와 핀의 제2 세트(200)는 상이한 도전형의 도펀트(dopant)들을 가질 수 있다.
도 13 및 도 14를 참조하면, 확산장벽(119)은 핀의 제2 세트(200)의 상면(201A) 및 측벽(201B) 위에 형성된다. 도 13에서, 확산장벽(119)의 블랭킷 퇴적(blanket deposition)이 모든 핀을 커버하기 위해 수행되고, 도 14에 도시된 바와 같이, 핀의 제1 세트(100) 위에 배치된 확산장벽(119)의 일부를 제거하기 위해 포토리소그래피 및 에칭 공정이 뒤따른다. 패턴 마스킹층(patterned masking laye)(1400)는 포토레지스트(photoresist)일 수 있다. 일부 실시예에서, 확산장벽(119)은 약 3nm 내지 약 8nm의 두께를 가지는 SiN층일 수 있다. H3PO4계 화합물은 SiN층을 제거하는데 사용될 수 있다. 일부 실시예에서, 바닥 반사 방지 코팅(BARC: bottom anti-reflection coating)이 마스킹층(1400)의 형성 이전에 확산장벽(119) 위에 컨포멀하게 퇴적된다. 일부 실시예에서, 산화물층(oxide layer)(미도시)은, 예를 들어 반도체 칩의 I/O 영역에서, 확산장벽(119)의 퇴적 이전에 핀 위에 퇴적된다. 따라서, 추가적인 공정이 산화물층을 제거하기 위해 핀의 제1 세트(100)가 노출될 때까지 수행된다.
도 15를 참조하면, 도 14에서 마스킹층(1400)의 제거 후에, 제1 타입의 도펀트들, 예를 들어 인(phosphor) 또는 비소(arsenic)와 같은 n-형 도펀트들을 포함하는 제1 도펀트층(109)이 모든 핀 위에 컨포멀하게 퇴적된다. 일부 실시예에서, 원자층 퇴적(ALD: atomic layer deposition)이 제1 도펀트층(109)을 퇴적하기 위해 사용된다. ALD는 퇴적된 층의 원자 레벨 두께 제어(atomic level thickness control)를 달성하기 위해 공정에 사용된다. 일부 실시예에서, 플라즈마 강화 원자층 퇴적(PEALD: plasma-enhanced ALD)은 약 2nm 내지 약 8nm의 두께를 가지는 PSG층을 퇴적하기 위해 사용된다. PSG층은 약 1E22/cm3 또는 그 보다 더 큰 제1 도펀트 농도를 포함할 수 있다. 또한, PEALD는 제1 도펀트 농도가 핀 부근에서 더 크고 위치가 핀으로부터 멀리 이동함에 따라 서서히 감소하는 단계적 제1 도펀트층(109)을 형성하기 위해 사용될 수 있다. 도 15에서, 제1 도펀트층(109)은 핀의 제1 세트(100)의 상면(103A) 및 측벽(103B)과 직접 접촉하는 반면, 확산장벽(119)에 의해 핀의 제2 세트(200)로부터 분리된다.
도 16을 참조하면, 캐핑층(129)은 미리 핀의 제1 세트(100) 위에 퇴적된 제1 도펀트층(109) 위에 선택적으로 퇴적될 수 있다. 일부 실시예에서, 캐핑층(129)은 약 8nm 내지 약 12nm의 두께를 위해 ALD 또는 PEALD에 의해 퇴적될 수 있다. 일부 실시예에서, 캐핑층(129)은 오프셋 측벽 퇴적(offset sidewall deposition) 및 더미 측벽 퇴적(dummy sidewall deposition)을 포함한다. 도 15 및 도 16을 참조하면, 캐핑층(129) 및 제1 도펀트층(109)의 ALD 공정은 단일 공정으로 수행될 수 있다. 일부 실시예에서, 캐핑층은 질화물(nitride) 물질들을 포함한다.
도 17을 참조하면, 어닐링 공정은 제1 도펀트층(109)에서 핀의 제1 세트(100)로 도펀트들을 확산하기 위해 수행된다. 일부 실시예에서, 어닐링 공정은 약 1.5 내지 10초의 기간(duration) 및 약 950℃ 내지 약 1050℃의 온도 하에서의 스파이크 어닐링(spike anneal)을 포함한다. 도 17에 도시된 바와 같이, 핀의 제2 세트(200) 위에 위치되는 제1 도펀트층(109)에서의 도펀트들은 제1 도펀트들이 핀의 제2 세트(200)로 확산되는 것을 막는 확산장벽(119)에 의해 차단된다. 일부 실시예에서, 1초의 기간 및 1000℃에서의 스파이크 어닐링으로, 1E19/cm3보다 높은 도펀트 농도가 이차이온질량분석(SIMS: secondary ion mass spectrometry) 측정에 의해 도펀트층과 핀의 인터페이스 아래 25nm에서 측정될 수 있다. 유사하게, 10초의 기간 및 1000℃에서의 스파이크 어닐링으로, 1E19/cm3보다 높은 도펀트 농도가 상기 인터페이스 아래 60nm에서 측정될 수 있다. 도 16에 형성된 캐핑층(129)은 어닐링 공정 하에서 제1 도펀트층(109)이 휘발되는 것을 방지하기 위한 강력한 실드(shield)로서 사용될 수 있다.
일부 실시예에서, 평균 반도체 핀 폭(width) W는 약 10㎚ 내지 15㎚이고, 스파이크 어닐링 이후 확산 프로파일(diffusion profile)은 반도체 핀의 폭 W를 효과적으로 커버할 수 있으며, 그런 이유로 도 18에 도시된 일 실시예에서와 같이, 핀의 제1 세트(100)의 상단 영역(1011) 및 측벽 영역들(1013)에서의 도펀트 농도는 실질적으로 동일하다. 또한, 핀의 제1 세트(100)의 단면에서의 도펀트 농도는 핀의 제1 세트(100)의 상면(101A) 및 측벽(101B)을 따라 반전된 U 형상 윤곽(미도시)을 나타낸다.
도 18에서, 커버층(300)은 핀의 제1 세트 및 제2 세트 위에 형성될 수 있다. n-형 핀의 접합 부분만이 도핑되도록 의도되는 일부 실시예에서, 커버층(300)은 도 1 내지 도 11에서 전술된 바와 같이 측벽 스페이서일 수 있다. 다른 실시예에서, n-형 핀과 p-형 핀 모두의 접합 부분들이 도핑되도록 의도되면, 커버층(300)은 포토레지스트일 수 있다. 도 19 내지 도 22는 n-형 핀의 도핑 이후 p-형 핀을 더 도핑하기 위한 공정들을 나타낸다. n-형 LDD 도핑 또는 p-형 LDD 도핑은 상술된 공정들 또는 동등한 수단을 사용하여 독립적으로 수행될 수 있는 것으로 이해된다. n-형 LDD 도핑 또는 p-형 LDD 도핑을 수행하는 순서는 본 개시에서 제공되는 제한이 아니다.
도 19에서, 포토레지스트(1900)는 패터닝되고, 확산장벽(119), 제1 도펀트층(109), 캐핑층(129)은 핀의 제2 세트(200)를 노출시키기 위해 적합한 에칭 공정들에 의해 제거된다. 포토레지스트(1900)의 제거 이후, 도 20에서, 도 15에서 전술된 것과 유사한 조건에서 제2 도펀트층(209)이 핀의 제2 세트(200) 위에 퇴적된다. 제2 도펀트층(209)은 붕소(boron)와 같은 제2 타입의 도펀트들을 포함한다. BSG 또는 붕소 도핑 산화물(boron-doped oxides)은 제2 도펀트층(209)을 형성하는데 사용될 수 있다. 일부 실시예에서, 어닐링 공정은 제2 도펀트층(209)의 퇴적 이전 또는 이후에 수행될 수 있다. 도 21에 도시된 바와 같이, 선택적 캐핑층(219)은 도 16에 전술된 바와 같이 제2 도펀트층(209) 위에 형성되고, 어닐링 공정이 뒤따른다. 제2 도펀트층(209) 내 제2 도펀트들과 제1 도펀트층(109) 내 제1 도펀트들이 각각 핀의 제2 세트(200)와 핀의 제1 세트(100)로 확산한다. 도 22에서, 측벽 스페이서(104)는 모든 핀을 커버하기 위해 형성된다. 핀의 제2 세트(200)의 상단 영역(2011) 및 측벽 영역(2013)에서의 제2 도펀트 농도는 실질적으로 동일하다. 동일한 디바이스에서, 핀의 제1 세트(100)의 상단 영역(1011) 및 측벽 영역(1013)에서의 제1 도펀트 농도는 실질적으로 동일하다.
도 23 내지 도 29는 제1 핀(103)의 접합 부분(107) 위의 제1 도펀트층(109)의 형성 후의 공정들을 나타내는, 도 1의 BB 선을 따른 단편적 단면도이다. 도 23에서, 선택적 산화물층(106)은 대체 게이트(replacement gate)(105') 아래 그리고 제1 핀(103) 위에 형성된다. 일부 실시예에서, 선택적 산화물층은 반도체 핀이, 예를 들어 디바이스의 I/O 영역에 형성된 후 블랭킷 퇴적된다. 제1 도펀트층(109) 및 캐핑층(129)이 그 뒤에 접합 부분(107) 및 대체 게이트(105') 위에 컨포멀하게 형성된다. 도 24에서, 측벽 스페이서(104)는 적어도 접합 부분(107)과 제1 도펀트층(109)을 커버하기 위해 형성된다. 다른 유전층(dielectric layer)이 측벽 스페이서(104)를 둘러싸기 위해 더 형성되지만 명료성 목적을 위해 도 24에 도시되지 않는다. 도 25에서, 재성장 소스(301)와 재성장 드레인(303)이 제1 핀(103)에 형성되고, 측벽 스페이서(104)에 인접한다. 일부 실시예에서, 재성장 소스 및 드레인은 제1 핀(103)에 형성된 리세스(미도시)에 적절한 물질들을 퇴적함으로써 형성된다. 제1 핀(103)은 리세스에 에피택셜 물질(epitaxial material)을 퇴적하기 위해 인-함유, 탄소(carbon)-함유, 및 실리콘-함유 소스 증기들의 펄스에 노출된다. 일부 실시예에서, 펄스는 탄소-함유 소스 증기와 실리콘-함유 소스 증기를 더 포함한다. 일부 실시예에서, PH3을 포함하는 인-함유 소스 증기는 약 260 sccm과 약 310 sccm 사이의 유량(flow rate)을 더 갖는다. 일부 실시예에서, 모노메틸실란(MMS: monomethyl silane)을 포함하는 탄소-함유 소스 증기는 약 132 sccm과 약 120 sccm 사이의 유량을 더 갖는다. 일부 실시예에서, SiH4 또는 Si3H8을 포함하는 실리콘-함유 소스 증기는 약 190 sccm의 유량을 갖는다. 일부 실시예에서, 에피택셜 물질은 약 2E21/cm3와 약 5E21/cm3 사이의 인 농도를 가지고, 채널 내에 인장 변형(tensile strain)을 만들어 내도록 구성된다.
도 26에서, 화학적 기계적 연마 공정(chemical mechanical polishing operation)과 같은 평탄화 공정(planarization operation)이 제1 도펀트층(109) 및 측벽 스페이서(104)의 일부를 제거하기 위해 수행되고, 따라서 대체 게이트(105')가 노출된다. 도 27은 에칭 공정, 예를 들어 건식 에칭 공정에 의한 대체 게이트(105')의 제거를 나타낸다. 제1 도펀트층(109)은 건식 에칭 공정 동안 부분적으로 제거될 수 있다. 그 뒤에, 도 28에 도시된 바와 같이 습식 에칭 공정(wet etch operation)이 수행된다. 캐핑층(129)과 나머지 제1 도펀트층(109)은 모두 습식 에칭 공정에서 제거될 수 있다. 산화물층(106)은 적합한 에칭 공정을 이용하여 제거된다.
도 29를 참조하면, 금속 게이트(105)는 대체 게이트(105')의 제거로 발생한 트렌치(trench)를 채우기 위해 다층 퇴적에 의해 형성된다. 일부 실시예에서, 하이-k(high-k) 유전층(106')은 금속 게이트(105)의 퇴적 이전에 형성된다. 금속 게이트의 상면은 평탄화 공정을 더 거친다.
본 개시의 일부 실시예는 복수의 핀, 게이트, 및 제1 도펀트층을 포함하는 FinFET 구조체를 제공한다. 상기 게이트는 상기 복수의 핀 위에 실질적으로 수직으로 배치되며, 상기 복수의 핀의 측벽의 일부 및 상면의 일부를 커버한다. 상기 제1 도펀트층은 제1 핀의 접합 부분의 측벽과 상면을 커버하며, 상기 제1 핀의 접합 부분에 제1 도전형의 도펀트들을 제공하도록 구성된다. 상기 접합 부분은 상기 게이트에 인접한다.
일부 실시예에서, 상기 FinFET 구조체는 상기 접합 부분 위의 상기 제1 도펀트층을 커버하는 측벽 스페이서를 더 포함한다.
일부 실시예에서, 상기 FinFET 구조체는 제2 핀의 접합 부분의 측벽과 상면을 커버하며, 상기 제2 핀의 접합 부분에 제2 도전형의 도펀트들을 제공하도록 구성되는 제2 도펀트층을 더 포함한다.
일부 실시예에서, 상기 FinFET 구조체는 제2 핀의 접합 부분의 측벽과 상면을 커버하는 이중층(bi-layer)을 더 포함한다. 상기 이중층은 제1 도펀트층과 확산장벽층(diffusion barrier layer)을 포함한다.
일부 실시예에서, 상기 제1 도펀트층은 보로실리케이트 유리(BSG: borosilicate glass), 포스포실리케이트 유리(PSG: phosphosilicate glass), 보로포스포실리케이트 유리(BPSG: borophosphosilicate glasses), 또는 이들의 조합을 포함한다.
일부 실시예에서, 상기 제1 핀 내 제1 도펀트 농도는 상기 제1 핀의 측벽과 상면 부근에서 균일하게 분포된다.
일부 실시예에서, 상기 제1 도펀트층의 두께는 약 2nm 내지 약 8nm의 범위에 있다.
본 개시의 일부 실시예는 제1 반도체 핀 및 금속 산화물 반도체(MOS: metal oxide semiconductor) 구조체의 채널을 커버하는 금속 게이트를 포함하는 금속 산화물 반도체 구조체를 제공한다. 상기 제1 반도체 핀은 재성장 영역 및 경도핑 영역을 포함한다. 상기 경도핑 영역은 상기 재성장 영역 및 상기 금속 게이트 사이에 있다. 상기 경도핑 영역의 상면 부근에서의 제1 도펀트 농도는 상기 경도핑 영역의 바닥 측벽 부근에서의 제1 도펀트 농도와 실질적으로 동일하다.
일부 실시예에서, 상기 경도핑 영역의 상면 부근에서의 제1 도펀트 농도와 상기 경도핑 영역의 측벽 부근에서의 제1 도펀트 농도 간 차이는 약 5% 미만이다.
일부 실시예에서, 상기 경도핑 영역의 상면 및 측벽은 제1 도전형의 도펀트를 갖는 상기 경도핑 영역을 제공하도록 구성된 제1 도펀트층에 의해 커버된다.
일부 실시예에서, 상기 도펀트층은 BSG, PSG, BPSG, 또는 이들의 조합을 포함한다.
일부 실시예에서, 상기 제1 도펀트층의 두께는 약 1nm 내지 약 8nm의 범위에 있다.
일부 실시예에서, 금속 산화물 반도체 구조체는 재성장 영역 및 상기 금속 게이트 사이에 경도핑 영역을 갖는 제2 반도체 핀을 더 포함한다. 상기 경도핑 영역의 상면 부근에서의 제2 도펀트 농도는 상기 경도핑 영역의 바닥 측벽 부근에서의 제2 도펀트 농도와 실질적으로 동일하다.
일부 실시예에서, 상기 경도핑 영역의 상면 부근에서의 제2 도펀트 농도와 상기 경도핑 영역의 측벽 부근에서의 제2 도펀트 농도 간 차이는 약 5% 미만이다.
본 개시의 일부 실시예는 (1) 복수의 반도체 핀을 형성하는 단계; (2) 상기 복수의 반도체 핀의 제1 세트의 측벽과 상면 위에 확산장벽을 형성하는 단계; (3) 상기 복수의 반도체 핀의 제2 세트의 측벽과 상면 위에 제1 도펀트층을 형성하는 단계로서, 상기 제1 도펀트층은 제1 도전형의 도펀트들을 포함하는 것인, 상기 제1 도펀트층 형성 단계; 및 (4) 어닐링 공정에 의해 상기 복수의 반도체 핀의 제2 세트에 상기 제1 도전형의 도펀트들을 확산하는 단계를 포함하는 FinFET 구조체의 제조 방법을 제공한다. 상기 상면 부근에서의 상기 제1 도전형의 도펀트들의 도펀트 농도는 상기 복수의 반도체 핀의 제2 세트의 바닥 측벽 부근에서의 상기 제1 도전형의 도펀트들의 도펀트 농도와 실질적으로 동일하도록 제어된다.
일부 실시예에서, 상기 제1 도펀트층 형성 단계는, ALD 공정에 의해 약 3nm 내지 약 5nm의 범위의 두께를 가지는 도핑된 산화물층을 형성하는 단계를 포함한다.
일부 실시예에서, 캐핑층 형성 단계는, ALD 공정에 의해 약 8nm 내지 약 12nm의 범위의 두께를 가지는 질화물층을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 어닐링 공정은 약 950℃ 내지 약 1050℃의 온도 범위에서 약 1.5 내지 약 10초의 기간을 포함한다.
일부 실시예에서, 상기 방법은 에칭 공정에 의해 상기 복수의 반도체 핀의 제1 세트로부터 상기 확산장벽층을 제거하는 단계를 더 포함한다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 이점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 인식해야 한다.

Claims (10)

  1. FinFET 구조체에 있어서,
    복수의 핀(fin);
    상기 복수의 핀 위에 직교하여 배치되고, 상기 복수의 핀의 측벽의 일부 및 상면의 일부를 커버하는 게이트; 및
    제1 핀의 접합 부분의 측벽과 상면을 커버하고, 상기 제1 핀의 접합 부분에 제1 도전형의 도펀트(dopant)를 제공하도록 구성되는 제1 도펀트층으로서, 상기 접합 부분은 상기 게이트에 인접한 것인, 상기 제1 도펀트층; 및
    상기 제1 도펀트층의 일 단부를 커버하는 측벽 스페이서(sidewall spacer)
    를 포함하는 FinFET 구조체.
  2. 제1항에 있어서, 상기 측벽 스페이서는 상기 접합 부분 위의 상기 제1 도펀트층을 커버하는 FinFET 구조체.
  3. 제1항에 있어서, 제2 핀의 접합 부분의 측벽과 상면을 커버하고, 상기 제2 핀의 접합 부분에 제2 도전형의 도펀트를 제공하도록 구성되는 제2 도펀트층을 더 포함하는 FinFET 구조체.
  4. 제1항에 있어서, 제2 핀의 접합 부분의 측벽과 상면을 커버하는 이중층(bi-layer)을 더 포함하며,
    상기 이중층은 제1 도펀트층과 확산장벽층(diffusion barrier layer)을 포함하는 것인 FinFET 구조체.
  5. 제1항에 있어서, 상기 제1 도펀트층은 보로실리케이트 유리(BSG: borosilicate glass), 포스포실리케이트 유리(PSG: phosphosilicate glass), 보로포스포실리케이트 유리(BPSG: borophosphosilicate glasses), 또는 이들의 조합을 포함하는 것인 FinFET 구조체.
  6. 제1항에 있어서, 상기 제1 핀 내의 제1 도펀트 농도는 상기 제1 핀의 측벽과 상면 부근에서 균일하게 분포되는 것인 FinFET 구조체.
  7. FinFET 구조체의 제조 방법에 있어서,
    복수의 반도체 핀(fin)을 형성하는 단계;
    상기 복수의 반도체 핀의 제1 세트의 측벽과 상면 위에 확산장벽(diffusion barrier)을 형성하는 단계;
    상기 복수의 반도체 핀의 제2 세트의 측벽과 상면 위에 제1 도펀트층을 형성하는 단계로서, 상기 제1 도펀트층은 제1 도전형의 도펀트를 포함하는 것인 상기 제1 도펀트층 형성 단계;
    어닐링 공정에 의해 상기 복수의 반도체 핀의 제2 세트에 상기 제1 도전형의 도펀트를 확산하는 단계; 및
    상기 제1 도펀트층의 일 단부를 커버하는 측벽 스페이서를 형성하는 단계
    를 포함하며,
    상기 복수의 반도체 핀의 제2 세트의 상면 부근에서의 상기 제1 도전형의 도펀트의 도펀트 농도는 상기 복수의 반도체 핀의 제2 세트의 바닥 측벽 부근에서의 상기 제1 도전형의 도펀트의 도펀트 농도와 동일하도록 제어되는 것인 FinFET 구조체의 제조 방법.
  8. 제7항에 있어서, 상기 어닐링 공정 이전에 상기 제1 도펀트층 위에 캐핑층을 형성하는 단계를 더 포함하는 것인 FinFET 구조체의 제조 방법.
  9. 제7항에 있어서, 상기 제1 도펀트층 형성 단계는 원자층 퇴적(Atomic Layer Deposition; ALD) 공정에 의해 3nm 내지 5nm 범위의 두께를 갖는 도핑된 산화물층을 형성하는 단계를 포함하는 것인 FinFET 구조체의 제조 방법.
  10. 제7항에 있어서, 에칭 공정에 의해 상기 복수의 반도체 핀의 제1 세트로부터 상기 확산장벽을 제거하는 단계를 더 포함하는 FinFET 구조체의 제조 방법.
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