JPH08181220A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08181220A JPH08181220A JP6318402A JP31840294A JPH08181220A JP H08181220 A JPH08181220 A JP H08181220A JP 6318402 A JP6318402 A JP 6318402A JP 31840294 A JP31840294 A JP 31840294A JP H08181220 A JPH08181220 A JP H08181220A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】同一半導体基板上の同一配線中にｎ型ゲートと
ｐ型ゲートを形成する場合の製造コストを低減する。 【構成】半導体基板１１上に絶縁膜１２を形成し、ポリ
シリコン膜１３を堆積する。その後、全面にＢＳＧ膜１
４を堆積し、ｐ型ゲート形成予定領域以外のＢＳＧ膜１
４をエッチングする。その後、ＢＳＧ膜１４とフォトレ
ジスト１５をマスクとしてｎ型ゲート形成予定領域のみ
にＰをイオン注入する。その後、フォトレジスト１５を
除去し、熱処理により、ＢＳＧ膜１４からその直下のポ
リシリコン膜１３中へＢを固相拡散させ、ｐ型ゲート１
３１を形成する。この時、同時に、イオン注入により導
入されたＰが電気的に活性化し、ｎ型ゲート１３２が形
成される。次に、残ったＢＳＧ膜１４を全て除去する。
ｐ型ゲートを形成する場合の製造コストを低減する。 【構成】半導体基板１１上に絶縁膜１２を形成し、ポリ
シリコン膜１３を堆積する。その後、全面にＢＳＧ膜１
４を堆積し、ｐ型ゲート形成予定領域以外のＢＳＧ膜１
４をエッチングする。その後、ＢＳＧ膜１４とフォトレ
ジスト１５をマスクとしてｎ型ゲート形成予定領域のみ
にＰをイオン注入する。その後、フォトレジスト１５を
除去し、熱処理により、ＢＳＧ膜１４からその直下のポ
リシリコン膜１３中へＢを固相拡散させ、ｐ型ゲート１
３１を形成する。この時、同時に、イオン注入により導
入されたＰが電気的に活性化し、ｎ型ゲート１３２が形
成される。次に、残ったＢＳＧ膜１４を全て除去する。
Description
【０００１】
【産業上の利用分野】本発明は、同一半導体基板上の配
線中にｎ型領域とｐ型領域を有する半導体装置の製造方
法に関する。
線中にｎ型領域とｐ型領域を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】図７に相補型ＭＯＳ（ＣＭＯＳ）インバ
ータの回路を示す。このＣＭＯＳインバータにおいて、
ｎチャネルＭＯＳとｐチャネルＭＯＳのゲートは互いに
接続され、このゲートにＡｌ配線を介して電圧Ｖｉｎが
印加される。ここで、ｎ型ゲートとｐ型ゲートを用いて
ＣＭＯＳ回路を構成する場合、ｎチャネルＭＯＳにはｎ
型ゲートを用い、ｐチャネルＭＯＳにはｐ型ゲートを用
いており、ゲート配線中でｎ型領域とｐ型領域が隣接す
る部分が存在する。
ータの回路を示す。このＣＭＯＳインバータにおいて、
ｎチャネルＭＯＳとｐチャネルＭＯＳのゲートは互いに
接続され、このゲートにＡｌ配線を介して電圧Ｖｉｎが
印加される。ここで、ｎ型ゲートとｐ型ゲートを用いて
ＣＭＯＳ回路を構成する場合、ｎチャネルＭＯＳにはｎ
型ゲートを用い、ｐチャネルＭＯＳにはｐ型ゲートを用
いており、ゲート配線中でｎ型領域とｐ型領域が隣接す
る部分が存在する。
【０００３】そこで、同一半導体基板上の配線中にｎ型
領域とｐ型領域を隣接して形成する場合、ｎ+ 型ポリシ
リコンゲート（以下ｎ型ゲートと略す）とｐ+ 型ポリシ
リコンゲート（以下ｐ型ゲートと略す）に、燐（Ｐ、リ
ン）をポリシリコン上からｎ型ゲート領域にイオン注入
し、ほう素（Ｂ、ボロン）をｐ型領域にイオン注入し、
ｎ型ゲートとｐ型ゲートを製造するようにしたものがあ
る。
領域とｐ型領域を隣接して形成する場合、ｎ+ 型ポリシ
リコンゲート（以下ｎ型ゲートと略す）とｐ+ 型ポリシ
リコンゲート（以下ｐ型ゲートと略す）に、燐（Ｐ、リ
ン）をポリシリコン上からｎ型ゲート領域にイオン注入
し、ほう素（Ｂ、ボロン）をｐ型領域にイオン注入し、
ｎ型ゲートとｐ型ゲートを製造するようにしたものがあ
る。
【０００４】しかし、ｎ型ゲート形成予定領域のみにＰ
をイオン注入するためのマスク及びフォト工程（フォト
レジスト塗布後、前記マスクを用いて露光し、現像する
工程）とｐ型形成予定領域のみにＢをイオン注入するた
めのマスク及びフォト工程が必要であるため、マスク合
わせズレによりｎ型領域とｐ型領域とが互いに重なり合
ったり、逆にいずれの領域でもないデッドゾーンが形成
されてしまうという問題がある。
をイオン注入するためのマスク及びフォト工程（フォト
レジスト塗布後、前記マスクを用いて露光し、現像する
工程）とｐ型形成予定領域のみにＢをイオン注入するた
めのマスク及びフォト工程が必要であるため、マスク合
わせズレによりｎ型領域とｐ型領域とが互いに重なり合
ったり、逆にいずれの領域でもないデッドゾーンが形成
されてしまうという問題がある。
【０００５】また、ｐ型ゲート形成時にＢイオン注入を
用いるためにゲート酸化膜やＭＯＳ型電界効果トランジ
スタ（ＭＯＳＦＥＴ）のチャネル領域へＢが突き抜け、
ゲート酸化膜の信頼性低下やＭＯＳＦＥＴのしきい値電
圧Ｖth変動を引き起こすという問題もある。そこで、こ
れらの問題を解決するものが、特公平６−３８４８３号
公報に記載されている。このものの製造方法を以下説明
する。
用いるためにゲート酸化膜やＭＯＳ型電界効果トランジ
スタ（ＭＯＳＦＥＴ）のチャネル領域へＢが突き抜け、
ゲート酸化膜の信頼性低下やＭＯＳＦＥＴのしきい値電
圧Ｖth変動を引き起こすという問題もある。そこで、こ
れらの問題を解決するものが、特公平６−３８４８３号
公報に記載されている。このものの製造方法を以下説明
する。
【０００６】まず、図８（ａ）に示す如く、半導体基板
２１上に絶縁膜２２を形成し、図８（ｂ）に示す如く、
ＬＰＣＶＤ（減圧ＣＶＤ）法によりポリシリコン膜２３
を成膜する。その後、全面にＡｓＳＧ（ｎ型不純物とし
てＡｓを含む硅化ガラス）膜２４を堆積した後、フォト
工程によりｎ型ゲート形成予定領域のみにフォトレジス
トを残し、ＨＦ系薬品或いは反応性イオンエッチング法
により、上記ｎ型ゲート予定領域以外のＡｓＳＧ膜２４
を除去する。
２１上に絶縁膜２２を形成し、図８（ｂ）に示す如く、
ＬＰＣＶＤ（減圧ＣＶＤ）法によりポリシリコン膜２３
を成膜する。その後、全面にＡｓＳＧ（ｎ型不純物とし
てＡｓを含む硅化ガラス）膜２４を堆積した後、フォト
工程によりｎ型ゲート形成予定領域のみにフォトレジス
トを残し、ＨＦ系薬品或いは反応性イオンエッチング法
により、上記ｎ型ゲート予定領域以外のＡｓＳＧ膜２４
を除去する。
【０００７】次に、９００〜１０００°Ｃの熱処理によ
り、ＡｓＳＧ膜２４からその直下のポリシリコン膜２３
中へＡｓを固相拡散させ、ｎ型化されたポリシリコン層
２３２を形成する（図８（ｃ））。その後、図８（ｄ）
に示す如く、全面に金属ボロン膜２５を５０〜１００Å
蒸着し、８００〜８５０°Ｃで真空アニールすることに
より、ＡｓＳＧ膜２４をマスクとして金属ボロン膜２５
からポリシリコン膜２３中へボロンを固相拡散し、ｐ型
化されたポリシリコン膜２３１を形成する。
り、ＡｓＳＧ膜２４からその直下のポリシリコン膜２３
中へＡｓを固相拡散させ、ｎ型化されたポリシリコン層
２３２を形成する（図８（ｃ））。その後、図８（ｄ）
に示す如く、全面に金属ボロン膜２５を５０〜１００Å
蒸着し、８００〜８５０°Ｃで真空アニールすることに
より、ＡｓＳＧ膜２４をマスクとして金属ボロン膜２５
からポリシリコン膜２３中へボロンを固相拡散し、ｐ型
化されたポリシリコン膜２３１を形成する。
【０００８】次に、エッチングのため、６００°Ｃで水
蒸気アニール（水蒸気の熱処理）することにより、未反
応のボロン層をＢＳＧ（ｐ型不純物としてＢを含む硅化
ガラス）２５１化し（図８（ｅ））、ポリシリコン膜２
３１、２３２上のガラス層２４、２５１を全てＨＦ系薬
品により除去する（図８（ｆ））。上記の方法により製
造されたｎ型ゲートとｐ型ゲートを有する半導体装置
は、Ｐイオン注入とＢイオン注入を用いていないため、
上記したマスク合わせズレによる問題およびＭＯＳＦＥ
Ｔのしきい値電圧Ｖthの変動といった問題を解決するこ
とができる。
蒸気アニール（水蒸気の熱処理）することにより、未反
応のボロン層をＢＳＧ（ｐ型不純物としてＢを含む硅化
ガラス）２５１化し（図８（ｅ））、ポリシリコン膜２
３１、２３２上のガラス層２４、２５１を全てＨＦ系薬
品により除去する（図８（ｆ））。上記の方法により製
造されたｎ型ゲートとｐ型ゲートを有する半導体装置
は、Ｐイオン注入とＢイオン注入を用いていないため、
上記したマスク合わせズレによる問題およびＭＯＳＦＥ
Ｔのしきい値電圧Ｖthの変動といった問題を解決するこ
とができる。
【０００９】
【発明が解決しようとする課題】しかし、上記公報に示
す製造方法は、金属ボロン膜を用いているため、製造工
程が複雑であり、またその製造のために専用の装置が必
要であるという問題がある。具体的には、 １）Ａｓを固相拡散させる熱処理とＢを固相拡散する熱
処理と未反応の金属ボロンをＢＳＧ化する熱処理が必要
で、計３回の熱処理が必要である。これは通常のイオン
注入による製造方法に比べると３回も余分に熱処理が必
要であり製造工程を複雑にしている。
す製造方法は、金属ボロン膜を用いているため、製造工
程が複雑であり、またその製造のために専用の装置が必
要であるという問題がある。具体的には、 １）Ａｓを固相拡散させる熱処理とＢを固相拡散する熱
処理と未反応の金属ボロンをＢＳＧ化する熱処理が必要
で、計３回の熱処理が必要である。これは通常のイオン
注入による製造方法に比べると３回も余分に熱処理が必
要であり製造工程を複雑にしている。
【００１０】２）金属ボロン膜を蒸着し、８００〜８５
０°Ｃで真空アニールするためにはこの工程専用の真空
蒸着装置が必要である。通常の半導体装置製造工程では
薄膜を堆積後、そのまま真空中でアニールするような工
程はないので、従来から用いられている成膜装置を転用
することはできない。 ３）未反応の金属ボロン膜を６００°Ｃで水蒸気アニー
ルしてＢＳＧ化するためにはこの工程専用の熱処理炉が
必要である。この炉を他の工程に使おうとしてもボロン
の混入の恐れがあり、他の工程と兼用できない。
０°Ｃで真空アニールするためにはこの工程専用の真空
蒸着装置が必要である。通常の半導体装置製造工程では
薄膜を堆積後、そのまま真空中でアニールするような工
程はないので、従来から用いられている成膜装置を転用
することはできない。 ３）未反応の金属ボロン膜を６００°Ｃで水蒸気アニー
ルしてＢＳＧ化するためにはこの工程専用の熱処理炉が
必要である。この炉を他の工程に使おうとしてもボロン
の混入の恐れがあり、他の工程と兼用できない。
【００１１】本発明は上記問題に鑑みたもので、同一半
導体基板上の配線中にｎ型領域とｐ型領域を形成する方
法において、従来のイオン注入による製造方法の問題を
解決するとともに、上記のような金属ボロン膜の形成を
なくして上記のものよりも簡単に製造することができる
ようにすることを目的とする。
導体基板上の配線中にｎ型領域とｐ型領域を形成する方
法において、従来のイオン注入による製造方法の問題を
解決するとともに、上記のような金属ボロン膜の形成を
なくして上記のものよりも簡単に製造することができる
ようにすることを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明においては、同一半導体基板
（１１）上の配線中にｎ型領域（１３２）とｐ型領域
（１３１）とを有する半導体装置の製造方法において、
前記半導体基板（１１）上に絶縁膜（１２）を介してシ
リコン膜（１３）を堆積する工程と、前記シリコン膜
（１３）上にｐ型不純物を含む硅化ガラス（１４）を全
面に堆積する工程と、前記シリコン膜（１３）でｐ型に
する領域のみに前記硅化ガラス（１４）を残す工程と、
この工程後、前記シリコン膜（１３）でｎ型にする領域
のみに前記硅化ガラス（１４）をマスクとして前記シリ
コン膜（１３）中にｎ型不純物を導入し、かつ前記硅化
ガラス（１４）直下の前記シリコン膜（１３）中にｐ型
不純物を固相拡散する工程と、前記シリコン膜（１３）
上に残った前記硅化ガラス（１４）を除去する工程とを
備えたことを特徴としている。
め、請求項１に記載の発明においては、同一半導体基板
（１１）上の配線中にｎ型領域（１３２）とｐ型領域
（１３１）とを有する半導体装置の製造方法において、
前記半導体基板（１１）上に絶縁膜（１２）を介してシ
リコン膜（１３）を堆積する工程と、前記シリコン膜
（１３）上にｐ型不純物を含む硅化ガラス（１４）を全
面に堆積する工程と、前記シリコン膜（１３）でｐ型に
する領域のみに前記硅化ガラス（１４）を残す工程と、
この工程後、前記シリコン膜（１３）でｎ型にする領域
のみに前記硅化ガラス（１４）をマスクとして前記シリ
コン膜（１３）中にｎ型不純物を導入し、かつ前記硅化
ガラス（１４）直下の前記シリコン膜（１３）中にｐ型
不純物を固相拡散する工程と、前記シリコン膜（１３）
上に残った前記硅化ガラス（１４）を除去する工程とを
備えたことを特徴としている。
【００１３】請求項２に記載の発明では、請求項１に記
載の発明において、前記ｎ型不純物を導入し、かつｐ型
不純物を固相拡散する工程は、前記硅化ガラス（１４）
をマスクとしてｎ型不純物をイオン注入する工程を含む
ことを特徴としている。請求項３に記載の発明では、請
求項１に記載の発明において、前記ｎ型不純物を導入
し、かつｐ型不純物を固相拡散する工程は、前記シリコ
ン膜（１３）上に前記ｐ型にする領域のみに残した硅化
ガラス（１４）をマスクとしてｎ型不純物を含む硅化ガ
ラス（１７）を全面に堆積する工程と、前記ｐ型にする
領域のみに残した硅化ガラス（１４）直下の前記シリコ
ン膜（１３）中にｐ型不純物を、さらにｎ型にする領域
で前記シリコン膜（１３）と接している前記硅化ガラス
（１７）直下の前記シリコン膜（１３）中にｎ型不純物
を同時に固相拡散する工程とを含むことを特徴としてい
る。
載の発明において、前記ｎ型不純物を導入し、かつｐ型
不純物を固相拡散する工程は、前記硅化ガラス（１４）
をマスクとしてｎ型不純物をイオン注入する工程を含む
ことを特徴としている。請求項３に記載の発明では、請
求項１に記載の発明において、前記ｎ型不純物を導入
し、かつｐ型不純物を固相拡散する工程は、前記シリコ
ン膜（１３）上に前記ｐ型にする領域のみに残した硅化
ガラス（１４）をマスクとしてｎ型不純物を含む硅化ガ
ラス（１７）を全面に堆積する工程と、前記ｐ型にする
領域のみに残した硅化ガラス（１４）直下の前記シリコ
ン膜（１３）中にｐ型不純物を、さらにｎ型にする領域
で前記シリコン膜（１３）と接している前記硅化ガラス
（１７）直下の前記シリコン膜（１３）中にｎ型不純物
を同時に固相拡散する工程とを含むことを特徴としてい
る。
【００１４】請求項４に記載の発明では請求項１に記載
の発明において、前記ｎ型不純物を導入し、かつｐ型不
純物を固相拡散する工程は、前記シリコン膜（１３）で
ｎ型にする領域のみに前記硅化ガラス（１４）をマスク
として前記シリコン膜（１３）中にｎ型不純物を熱処理
により拡散し、同時にｐ型不純物を固相拡散する工程を
含むことを特徴としている。
の発明において、前記ｎ型不純物を導入し、かつｐ型不
純物を固相拡散する工程は、前記シリコン膜（１３）で
ｎ型にする領域のみに前記硅化ガラス（１４）をマスク
として前記シリコン膜（１３）中にｎ型不純物を熱処理
により拡散し、同時にｐ型不純物を固相拡散する工程を
含むことを特徴としている。
【００１５】請求項５に記載の発明においては、同一半
導体基板（１１）上の配線中にｎ型領域（１３２）とｐ
型領域（１３１）とを有する半導体装置の製造方法にお
いて、前記半導体基板（１１）上に絶縁膜（１２）を介
してシリコン膜（１３）を堆積する工程と、前記シリコ
ン膜（１３）上にｎ型不純物を含む硅化ガラス（１７）
を全面に堆積する工程と、前記シリコン膜（１３）でｎ
型にする領域のみに前記硅化ガラス（１７）を残す工程
と、前記シリコン膜（１３）上に前記ｎ型不純物を含む
硅化ガラス（１７）をマスクとしてｐ型不純物を含む硅
化ガラス（１４）を全面に堆積する工程と、前記ｎ型に
する領域のみに残した硅化ガラス（１７）直下の前記シ
リコン膜（１３）中にｎ型不純物を、さらにｐ型にする
領域で前記シリコン膜（１３）と接している前記硅化ガ
ラス（１４）直下の前記シリコン膜（１３）中にｐ型不
純物を同時に固相拡散する工程と、前記シリコン膜（１
３）上に残った前記ｎ型不純物を含む硅化ガラス（１
７）および前記ｐ型不純物を含む硅化ガラス（１４）を
除去する工程とを備えたことを特徴としている。
導体基板（１１）上の配線中にｎ型領域（１３２）とｐ
型領域（１３１）とを有する半導体装置の製造方法にお
いて、前記半導体基板（１１）上に絶縁膜（１２）を介
してシリコン膜（１３）を堆積する工程と、前記シリコ
ン膜（１３）上にｎ型不純物を含む硅化ガラス（１７）
を全面に堆積する工程と、前記シリコン膜（１３）でｎ
型にする領域のみに前記硅化ガラス（１７）を残す工程
と、前記シリコン膜（１３）上に前記ｎ型不純物を含む
硅化ガラス（１７）をマスクとしてｐ型不純物を含む硅
化ガラス（１４）を全面に堆積する工程と、前記ｎ型に
する領域のみに残した硅化ガラス（１７）直下の前記シ
リコン膜（１３）中にｎ型不純物を、さらにｐ型にする
領域で前記シリコン膜（１３）と接している前記硅化ガ
ラス（１４）直下の前記シリコン膜（１３）中にｐ型不
純物を同時に固相拡散する工程と、前記シリコン膜（１
３）上に残った前記ｎ型不純物を含む硅化ガラス（１
７）および前記ｐ型不純物を含む硅化ガラス（１４）を
除去する工程とを備えたことを特徴としている。
【００１６】請求項６に記載の発明では、請求項１乃至
５のいずれか１つに記載の発明において、前記ｐ型不純
物を含む硅化ガラス（１４）を全面に堆積する工程の後
に、前記ｐ型不純物を含む硅化ガラス（１４）上にｐ型
不純物を含まない硅化ガラス（１６）を堆積する工程を
有することを特徴としている。請求項７に記載の発明で
は、請求項６に記載の発明において、前記ｐ型不純物を
含まない硅化ガラス（１６）を堆積する工程は、その硅
化ガラス（１６）の膜厚を２００Å以上として堆積する
工程であることを特徴としている。
５のいずれか１つに記載の発明において、前記ｐ型不純
物を含む硅化ガラス（１４）を全面に堆積する工程の後
に、前記ｐ型不純物を含む硅化ガラス（１４）上にｐ型
不純物を含まない硅化ガラス（１６）を堆積する工程を
有することを特徴としている。請求項７に記載の発明で
は、請求項６に記載の発明において、前記ｐ型不純物を
含まない硅化ガラス（１６）を堆積する工程は、その硅
化ガラス（１６）の膜厚を２００Å以上として堆積する
工程であることを特徴としている。
【００１７】請求項８に記載の発明においては、同一半
導体基板（１１）上の配線中にｎ型領域（１３２）とｐ
型領域（１３１）とを有する半導体装置の製造方法にお
いて、前記半導体基板（１１）上に絶縁膜（１２）を介
してシリコン膜（１３）を堆積する工程と、前記シリコ
ン膜（１３）上にｐ型不純物を含む硅化ガラス（１４）
をｐ型形成領域に形成する工程と、前記シリコン膜（１
３）上で前記ｐ型不純物を含む硅化ガラス（１４）と隣
接してｎ型不純物を含む硅化ガラス（１７）をｎ型形成
領域に形成する工程と、熱処理により、前記ｐ型不純物
を含む硅化ガラス（１４）直下の前記シリコン膜（１
３）中にｐ型不純物を、さらに前記ｎ型不純物を含む硅
化ガラス（１７）直下の前記シリコン膜（１３）中にｎ
型不純物を同時に固相拡散する工程とを備えたことを特
徴としている。
導体基板（１１）上の配線中にｎ型領域（１３２）とｐ
型領域（１３１）とを有する半導体装置の製造方法にお
いて、前記半導体基板（１１）上に絶縁膜（１２）を介
してシリコン膜（１３）を堆積する工程と、前記シリコ
ン膜（１３）上にｐ型不純物を含む硅化ガラス（１４）
をｐ型形成領域に形成する工程と、前記シリコン膜（１
３）上で前記ｐ型不純物を含む硅化ガラス（１４）と隣
接してｎ型不純物を含む硅化ガラス（１７）をｎ型形成
領域に形成する工程と、熱処理により、前記ｐ型不純物
を含む硅化ガラス（１４）直下の前記シリコン膜（１
３）中にｐ型不純物を、さらに前記ｎ型不純物を含む硅
化ガラス（１７）直下の前記シリコン膜（１３）中にｎ
型不純物を同時に固相拡散する工程とを備えたことを特
徴としている。
【００１８】請求項９に記載の発明では、請求項１乃至
８のいずれか１つに記載の発明において、前記半導体基
板（１１）上に絶縁膜（１２）を介して堆積されるシリ
コン膜（１３）は、多結晶シリコン膜、アモルファスシ
リコン膜、又はこれらが混在するシリコン膜であること
を特徴としている。なお、上記各手段のカッコ内の符号
は、後述する実施例記載の具体的手段との対応関係を示
すものである。
８のいずれか１つに記載の発明において、前記半導体基
板（１１）上に絶縁膜（１２）を介して堆積されるシリ
コン膜（１３）は、多結晶シリコン膜、アモルファスシ
リコン膜、又はこれらが混在するシリコン膜であること
を特徴としている。なお、上記各手段のカッコ内の符号
は、後述する実施例記載の具体的手段との対応関係を示
すものである。
【００１９】
【発明の作用効果】請求項１乃至４に記載の発明によれ
ば、半導体基板上に絶縁膜を介してシリコン膜を堆積
し、シリコン膜上にｐ型不純物を含む硅化ガラスを全面
に堆積する。そして、シリコン膜でｐ型にする領域のみ
に硅化ガラスを残し、この後、ｎ型にする領域のみに硅
化ガラスをマスクとしてシリコン膜中にｎ型不純物を導
入し、かつｐ型にする領域のみに残した硅化ガラス直下
のシリコン膜中にｐ型不純物を固相拡散するようにして
いる。
ば、半導体基板上に絶縁膜を介してシリコン膜を堆積
し、シリコン膜上にｐ型不純物を含む硅化ガラスを全面
に堆積する。そして、シリコン膜でｐ型にする領域のみ
に硅化ガラスを残し、この後、ｎ型にする領域のみに硅
化ガラスをマスクとしてシリコン膜中にｎ型不純物を導
入し、かつｐ型にする領域のみに残した硅化ガラス直下
のシリコン膜中にｐ型不純物を固相拡散するようにして
いる。
【００２０】従って、ｐ型不純物を含む硅化ガラスを用
いてシリコン膜中にｐ型不純物を固相拡散にて導入する
ようにしているから、従来のイオン注入によるマスク合
わせズレといった問題を解決することができるととも
に、図８に示したような金属ボロン膜の形成なくして製
造することができ、その製造方法をより簡単にすること
ができる。
いてシリコン膜中にｐ型不純物を固相拡散にて導入する
ようにしているから、従来のイオン注入によるマスク合
わせズレといった問題を解決することができるととも
に、図８に示したような金属ボロン膜の形成なくして製
造することができ、その製造方法をより簡単にすること
ができる。
【００２１】請求項５、８に記載の発明によれば、ｎ型
不純物を含む硅化ガラスおよびｐ型不純物を含む硅化ガ
ラスにより、ｎ型不純物およびｐ型不純物をシリコン膜
中に同時に固相拡散するようにしている。従って、ｎ型
不純物とｐ型不純物の同時固相拡散を用いて、上記と同
様な効果を奏することができる。
不純物を含む硅化ガラスおよびｐ型不純物を含む硅化ガ
ラスにより、ｎ型不純物およびｐ型不純物をシリコン膜
中に同時に固相拡散するようにしている。従って、ｎ型
不純物とｐ型不純物の同時固相拡散を用いて、上記と同
様な効果を奏することができる。
【００２２】請求項６、７に記載の発明によれば、ｐ型
不純物を含む硅化ガラスを全面に堆積する工程の後に、
ｐ型不純物を含む硅化ガラス上にｐ型不純物を含まない
硅化ガラスを堆積する工程を付加している。従って、ｐ
型不純物を含む硅化ガラスからのｐ型不純物の外ほう拡
散を阻止することができ、ｐ型不純物を含む硅化ガラス
のｐ型不純物濃度が時間的に安定するため、製造工程の
再現性を向上させることができる。
不純物を含む硅化ガラスを全面に堆積する工程の後に、
ｐ型不純物を含む硅化ガラス上にｐ型不純物を含まない
硅化ガラスを堆積する工程を付加している。従って、ｐ
型不純物を含む硅化ガラスからのｐ型不純物の外ほう拡
散を阻止することができ、ｐ型不純物を含む硅化ガラス
のｐ型不純物濃度が時間的に安定するため、製造工程の
再現性を向上させることができる。
【００２３】
【実施例】以下、本発明を図に示す実施例について説明
する。 （第１実施例）図１に、本発明の第１実施例にかかる製
造方法を示す。まず、図１（ａ）に示すように、半導体
基板１１上に絶縁膜（ゲート酸化膜又はフィールド酸化
膜（ＬＯＣＯＳ酸化膜））１２を形成し、ＣＶＤ（化学
気相成長）法によりポリシリコン膜１３を３７００Å堆
積する。
する。 （第１実施例）図１に、本発明の第１実施例にかかる製
造方法を示す。まず、図１（ａ）に示すように、半導体
基板１１上に絶縁膜（ゲート酸化膜又はフィールド酸化
膜（ＬＯＣＯＳ酸化膜））１２を形成し、ＣＶＤ（化学
気相成長）法によりポリシリコン膜１３を３７００Å堆
積する。
【００２４】その後、全面にＢＳＧ膜（ｐ型不純物を含
む硅化ガラス）１４を堆積する（図１（ｂ））。この時
に堆積するＢＳＧ膜１４のＢ不純物濃度は１％以上、望
ましくは６％以上で、ＢＳＧ膜１４の膜厚は１０００Å
より厚い、望ましくは１０００〜１００００Åである。
次に、フォト工程によりｐ型ゲート形成予定領域のみに
フォトレジスト１５を残し、ＨＦ系の薬品或いは反応性
イオンエッチング法によりｐ型ゲート形成予定領域以外
のＢＳＧ膜１４をエッチングする（図１（ｃ））。
む硅化ガラス）１４を堆積する（図１（ｂ））。この時
に堆積するＢＳＧ膜１４のＢ不純物濃度は１％以上、望
ましくは６％以上で、ＢＳＧ膜１４の膜厚は１０００Å
より厚い、望ましくは１０００〜１００００Åである。
次に、フォト工程によりｐ型ゲート形成予定領域のみに
フォトレジスト１５を残し、ＨＦ系の薬品或いは反応性
イオンエッチング法によりｐ型ゲート形成予定領域以外
のＢＳＧ膜１４をエッチングする（図１（ｃ））。
【００２５】その後、Ｐを６０ＫｅＶのエネルギーで、
総注入量１. ０×１０16／ｃｍ2 でイオン注入する。こ
の時、ＰはＢＳＧ膜１４とフォトレジスト１５をマスク
としてｎ型ゲート形成予定領域のみに注入される。その
後、フォトレジスト１５を除去し、８００〜１０００°
Ｃの熱処理により、ＢＳＧ膜１４からその直下のポリシ
リコン膜１３中へＢを固相拡散させ、ｐ型ゲート１３１
を形成する。この時、同時にイオン注入により導入され
たＰは電気的に活性化し、ｎ型ゲート１３２が形成され
る（図１（ｄ））。
総注入量１. ０×１０16／ｃｍ2 でイオン注入する。こ
の時、ＰはＢＳＧ膜１４とフォトレジスト１５をマスク
としてｎ型ゲート形成予定領域のみに注入される。その
後、フォトレジスト１５を除去し、８００〜１０００°
Ｃの熱処理により、ＢＳＧ膜１４からその直下のポリシ
リコン膜１３中へＢを固相拡散させ、ｐ型ゲート１３１
を形成する。この時、同時にイオン注入により導入され
たＰは電気的に活性化し、ｎ型ゲート１３２が形成され
る（図１（ｄ））。
【００２６】次に、残ったＢＳＧ膜１４を全てＨＦ系の
薬品で除去する（図１（ｅ））。その後は、周知の方法
であるポリサイド形成工程又はサリサイド形成工程を含
むＭＯＳＦＥＴ形成工程へと続き、最終的に同一基板上
にｎ型ゲートとｐ型ゲートを有する相補型ＭＯＳＦＥＴ
を完成させる。ここで、ＢＳＧ膜１４の膜厚により形成
されるｐ型ゲート１３１のシート抵抗がどのようになる
かの実験結果を表１に示す。
薬品で除去する（図１（ｅ））。その後は、周知の方法
であるポリサイド形成工程又はサリサイド形成工程を含
むＭＯＳＦＥＴ形成工程へと続き、最終的に同一基板上
にｎ型ゲートとｐ型ゲートを有する相補型ＭＯＳＦＥＴ
を完成させる。ここで、ＢＳＧ膜１４の膜厚により形成
されるｐ型ゲート１３１のシート抵抗がどのようになる
かの実験結果を表１に示す。
【００２７】実験は次に述べる手順に従って行った。半
導体基板１１上に絶縁膜１２を膜厚１６０Åで形成し、
次にポリシリコン膜１３を膜厚３７００Åで成膜した。
その後、Ｂ濃度７％のＢＳＧ膜１４を成膜して、ポリシ
リコン膜１３中へのＢの固相拡散の熱処理として９００
°Ｃ、１０分を行った後、ＢＳＧ膜１４をＨＦ液で除去
し、ｐ型のポリシリコン膜のシート抵抗を測定した。
導体基板１１上に絶縁膜１２を膜厚１６０Åで形成し、
次にポリシリコン膜１３を膜厚３７００Åで成膜した。
その後、Ｂ濃度７％のＢＳＧ膜１４を成膜して、ポリシ
リコン膜１３中へのＢの固相拡散の熱処理として９００
°Ｃ、１０分を行った後、ＢＳＧ膜１４をＨＦ液で除去
し、ｐ型のポリシリコン膜のシート抵抗を測定した。
【００２８】実験水準１−ＡのＢＳＧ膜１４の膜厚は４
５００Åで、実験水準１−ＢのＢＳＧ膜１４の膜厚は１
０００Åである。表１に示したように水準１−Ａではｐ
型ゲート１３１のシート抵抗は１５５Ω／□であり、実
用上充分に低抵抗化されているが、水準１−Ｂでは９８
３Ω／□であり、実用上使用できない。従って、ＢＳＧ
膜１４は１０００Åより厚い膜が必要である。
５００Åで、実験水準１−ＢのＢＳＧ膜１４の膜厚は１
０００Åである。表１に示したように水準１−Ａではｐ
型ゲート１３１のシート抵抗は１５５Ω／□であり、実
用上充分に低抵抗化されているが、水準１−Ｂでは９８
３Ω／□であり、実用上使用できない。従って、ＢＳＧ
膜１４は１０００Åより厚い膜が必要である。
【００２９】
【表１】 上述した方法によれば、ｐ型ゲート領域１３１に対して
ｎ型領域１３２がセルフアライン（自己整合）で形成で
き、またＢイオン注入を用いていないので従来のイオン
注入による製造方法での問題を解決している。また、従
来のイオン注入による製造方法に比べてマスクを１枚と
フォト工程を１回低減しており、製造工程を簡略化して
いる。
ｎ型領域１３２がセルフアライン（自己整合）で形成で
き、またＢイオン注入を用いていないので従来のイオン
注入による製造方法での問題を解決している。また、従
来のイオン注入による製造方法に比べてマスクを１枚と
フォト工程を１回低減しており、製造工程を簡略化して
いる。
【００３０】さらに、特公平６−３８４８３号公報に示
すものと比べて、１）熱処理が１回で済む、２）ＢＳＧ
膜１４を全面に堆積する工程は、従来から用いられてい
る成膜装置（層間絶縁膜を成膜する装置）を流用でき
る、３）ｐ型不純物を固相拡散する工程は、従来から用
いられている熱処理炉（リフロー炉）を流用できるた
め、製造方法がより簡単で、従来から用いられている装
置を流用することで専用の装置が不要であり、結果とし
て従来より製造コストを低減することができる。 （第２実施例）図２に、第２実施例の製造方法を示す。
すものと比べて、１）熱処理が１回で済む、２）ＢＳＧ
膜１４を全面に堆積する工程は、従来から用いられてい
る成膜装置（層間絶縁膜を成膜する装置）を流用でき
る、３）ｐ型不純物を固相拡散する工程は、従来から用
いられている熱処理炉（リフロー炉）を流用できるた
め、製造方法がより簡単で、従来から用いられている装
置を流用することで専用の装置が不要であり、結果とし
て従来より製造コストを低減することができる。 （第２実施例）図２に、第２実施例の製造方法を示す。
【００３１】まず、図２（ａ）に示すように、半導体基
板１１上に絶縁膜１２を形成し、ＣＶＤ法によりポリシ
リコン膜１３を３７００Å堆積する。その後、全面にＢ
ＳＧ膜１４を堆積した後、同じ成膜装置内で連続してＴ
ＥＯＳ膜（ｐ型不純物を含まない硅化ガラス）１６を全
面に堆積する（図２（ｂ））。この時に堆積するＢＳＧ
膜１４のＢ不純物濃度は１％以上、望ましくは６％以上
である。また、ＴＥＯＳ膜１６の膜厚は望ましくは２０
０Å以上である。
板１１上に絶縁膜１２を形成し、ＣＶＤ法によりポリシ
リコン膜１３を３７００Å堆積する。その後、全面にＢ
ＳＧ膜１４を堆積した後、同じ成膜装置内で連続してＴ
ＥＯＳ膜（ｐ型不純物を含まない硅化ガラス）１６を全
面に堆積する（図２（ｂ））。この時に堆積するＢＳＧ
膜１４のＢ不純物濃度は１％以上、望ましくは６％以上
である。また、ＴＥＯＳ膜１６の膜厚は望ましくは２０
０Å以上である。
【００３２】次に、フォト工程によりｐ型ゲート形成予
定領域のみにフォトレジスト１５を残し、ＨＦ系の薬品
或いは反応性イオンエッチング法によりｐ型ゲート形成
予定領域以外のＢＳＧ膜１４とＴＥＯＳ膜１６を連続的
にエッチングする（図２（ｃ））。その後、Ｐを６０Ｋ
ｅＶのエネルギーで、総注入量１. ０×１０16／ｃｍ2
でイオン注入する。この時、ＰはＢＳＧ膜１４、ＴＥＯ
Ｓ膜１６及びフォトレジスト１５をマスクとしてｎ型ゲ
ート形成予定領域のみに注入される。
定領域のみにフォトレジスト１５を残し、ＨＦ系の薬品
或いは反応性イオンエッチング法によりｐ型ゲート形成
予定領域以外のＢＳＧ膜１４とＴＥＯＳ膜１６を連続的
にエッチングする（図２（ｃ））。その後、Ｐを６０Ｋ
ｅＶのエネルギーで、総注入量１. ０×１０16／ｃｍ2
でイオン注入する。この時、ＰはＢＳＧ膜１４、ＴＥＯ
Ｓ膜１６及びフォトレジスト１５をマスクとしてｎ型ゲ
ート形成予定領域のみに注入される。
【００３３】その後、フォトレジスト１５を除去し、８
００〜１０００°Ｃの熱処理により、ＢＳＧ膜１４から
その直下のポリシリコン膜１３中へＢを固相拡散させ、
ｐ型ゲート１３１を形成する。この時、同時にイオン注
入により導入されたＰは電気的に活性化し、ｎ型ゲート
１３２が形成される（図２（ｄ））。次に、残ったＢＳ
Ｇ膜１４及びＴＥＯＳ膜１６を全てＨＦ系の薬品で除去
する（図２（ｅ））。
００〜１０００°Ｃの熱処理により、ＢＳＧ膜１４から
その直下のポリシリコン膜１３中へＢを固相拡散させ、
ｐ型ゲート１３１を形成する。この時、同時にイオン注
入により導入されたＰは電気的に活性化し、ｎ型ゲート
１３２が形成される（図２（ｄ））。次に、残ったＢＳ
Ｇ膜１４及びＴＥＯＳ膜１６を全てＨＦ系の薬品で除去
する（図２（ｅ））。
【００３４】その後は、第１実施例と同様に、相補型Ｍ
ＯＳＦＥＴを完成させる。ここで、ＴＥＯＳ膜１６はＢ
ＳＧ膜１４からのＢの外ほう拡散を抑止する。この抑制
効果の実験結果を図３に示す。実験は次に述べる手順に
従って行った。半導体基板１１上にＢ濃度７. ５％のＢ
ＳＧ膜１４を４５００Å成膜後、同一装置内でＴＥＯＳ
膜１６をそれぞれ０、２００、４００、７００、１００
０Å成膜した。この試料のＢ濃度をＴＥＯＳ膜１６上か
ら多層膜Ｘ線装置によって測定した。ＴＥＯＳ膜１６が
厚くなると見かけ上ＢＳＧ膜１４のＢ濃度が低下する
が、そのＢ濃度の時間変化を測定すればＢＳＧ膜１４中
のＢ濃度の時間変化がわかる。
ＯＳＦＥＴを完成させる。ここで、ＴＥＯＳ膜１６はＢ
ＳＧ膜１４からのＢの外ほう拡散を抑止する。この抑制
効果の実験結果を図３に示す。実験は次に述べる手順に
従って行った。半導体基板１１上にＢ濃度７. ５％のＢ
ＳＧ膜１４を４５００Å成膜後、同一装置内でＴＥＯＳ
膜１６をそれぞれ０、２００、４００、７００、１００
０Å成膜した。この試料のＢ濃度をＴＥＯＳ膜１６上か
ら多層膜Ｘ線装置によって測定した。ＴＥＯＳ膜１６が
厚くなると見かけ上ＢＳＧ膜１４のＢ濃度が低下する
が、そのＢ濃度の時間変化を測定すればＢＳＧ膜１４中
のＢ濃度の時間変化がわかる。
【００３５】図３からＴＥＯＳ膜１６が２００Å以上あ
ればＢ濃度の時間変化はなく、ＢＳＧ膜１４からのＢの
外ほう拡散をＴＥＯＳ膜１６が充分阻止しているといえ
る。このためＴＥＯＳ膜１６の膜厚は２００Å以上必要
である。上述した方法によれば、第１実施例の効果を保
ちつつ、さらにＴＥＯＳ膜１６の存在により、ＢＳＧ膜
１４のＢ不純物濃度は時間的に安定になり、製造工程の
再現性が向上する。 （第３実施例）図４に、第３実施例の製造方法を示す。
ればＢ濃度の時間変化はなく、ＢＳＧ膜１４からのＢの
外ほう拡散をＴＥＯＳ膜１６が充分阻止しているといえ
る。このためＴＥＯＳ膜１６の膜厚は２００Å以上必要
である。上述した方法によれば、第１実施例の効果を保
ちつつ、さらにＴＥＯＳ膜１６の存在により、ＢＳＧ膜
１４のＢ不純物濃度は時間的に安定になり、製造工程の
再現性が向上する。 （第３実施例）図４に、第３実施例の製造方法を示す。
【００３６】図４（ａ）までの工程は、第２実施例にお
ける図２（ｃ）までの工程と同じである。すなわち、図
４（ａ）までの工程にて、図に示すように、半導体基板
１１上に、絶縁膜１２、ポリシリコン膜１３、ＢＳＧ膜
１４、ＴＥＯＳ膜１６、フォトレジスト１５を形成す
る。
ける図２（ｃ）までの工程と同じである。すなわち、図
４（ａ）までの工程にて、図に示すように、半導体基板
１１上に、絶縁膜１２、ポリシリコン膜１３、ＢＳＧ膜
１４、ＴＥＯＳ膜１６、フォトレジスト１５を形成す
る。
【００３７】この後、フォトレジスト１５を除去し、Ｐ
ＳＧ膜（ｎ型不純物を含む硅化ガラス）１７をＢＳＧ膜
１４とＴＥＯＳ膜１６をマスクとして全面に堆積する
（図４（ｂ））。次に、８００〜１０００°Ｃの熱処理
により、ＢＳＧ膜１４からその直下のポリシリコン膜１
３中へＢを、ＰＳＧ膜１７からその直下のポリシリコン
膜１３中にＰを固相拡散させ、ｐ型ゲート１３１及びｎ
型ゲート１３２を形成する（図４（ｃ））。
ＳＧ膜（ｎ型不純物を含む硅化ガラス）１７をＢＳＧ膜
１４とＴＥＯＳ膜１６をマスクとして全面に堆積する
（図４（ｂ））。次に、８００〜１０００°Ｃの熱処理
により、ＢＳＧ膜１４からその直下のポリシリコン膜１
３中へＢを、ＰＳＧ膜１７からその直下のポリシリコン
膜１３中にＰを固相拡散させ、ｐ型ゲート１３１及びｎ
型ゲート１３２を形成する（図４（ｃ））。
【００３８】次に、残ったＢＳＧ膜１４、ＴＥＯＳ膜１
６及びＰＳＧ膜１７を全てＨＦ系の薬品で除去する（図
４（ｄ））。その後は、第１実施例と同様に、相補型Ｍ
ＯＳＦＥＴを完成させる。上述した方法によれば、第２
実施例の効果を保ちつつ、さらに１回の熱処理にてＢと
Ｐを固相拡散させて製造するようにしているので、全く
イオン注入を使用せずにｎ型ゲートとｐ型ゲートを形成
でき、イオン注入法の本質的問題であるチャネリング現
象を回避できる。 （第４実施例）図５に、第４実施例の製造方法を示す。
６及びＰＳＧ膜１７を全てＨＦ系の薬品で除去する（図
４（ｄ））。その後は、第１実施例と同様に、相補型Ｍ
ＯＳＦＥＴを完成させる。上述した方法によれば、第２
実施例の効果を保ちつつ、さらに１回の熱処理にてＢと
Ｐを固相拡散させて製造するようにしているので、全く
イオン注入を使用せずにｎ型ゲートとｐ型ゲートを形成
でき、イオン注入法の本質的問題であるチャネリング現
象を回避できる。 （第４実施例）図５に、第４実施例の製造方法を示す。
【００３９】まず、図５（ａ）に示すように、半導体基
板１１上に絶縁膜１２を形成し、ＣＶＤ法によりポリシ
リコン膜１３を３７００Å堆積する。次に、全面にＰＳ
Ｇ膜１７を堆積した後、フォト工程によりｎ型ゲート形
成予定領域のみにフォトレジスト１５を残し、ＨＦ系の
薬品或いは反応性イオンエッチング法によりｎ型ゲート
形成予定領域以外のＰＳＧ膜１７をエッチングする（図
５（ｂ））。
板１１上に絶縁膜１２を形成し、ＣＶＤ法によりポリシ
リコン膜１３を３７００Å堆積する。次に、全面にＰＳ
Ｇ膜１７を堆積した後、フォト工程によりｎ型ゲート形
成予定領域のみにフォトレジスト１５を残し、ＨＦ系の
薬品或いは反応性イオンエッチング法によりｎ型ゲート
形成予定領域以外のＰＳＧ膜１７をエッチングする（図
５（ｂ））。
【００４０】その後、フォトレジスト１５を除去し、Ｐ
ＳＧ膜１７をマスクとしてＢＳＧ膜１４を堆積した後、
同じ成膜装置内で連続してＴＥＯＳ膜１６を全面に堆積
する（図５（ｃ））。この時に堆積するＢＳＧ膜１４の
Ｂ不純物濃度は１％以上、望ましくは６％以上である。
また、ＴＥＯＳ膜１６の膜厚は望ましくは２００Å以上
である。
ＳＧ膜１７をマスクとしてＢＳＧ膜１４を堆積した後、
同じ成膜装置内で連続してＴＥＯＳ膜１６を全面に堆積
する（図５（ｃ））。この時に堆積するＢＳＧ膜１４の
Ｂ不純物濃度は１％以上、望ましくは６％以上である。
また、ＴＥＯＳ膜１６の膜厚は望ましくは２００Å以上
である。
【００４１】次に、８００〜１０００°Ｃの熱処理によ
り、ＰＳＧ膜１７からその直下のポリシリコン膜１３中
へＰを、ＢＳＧ膜１４からその直下のポリシリコン膜１
３中にＢを固相拡散させ、ｎ型ゲート１３２及びｐ型ゲ
ート１３１を形成する（図５（ｄ））。次に、残ったＰ
ＳＧ膜１７、ＢＳＧ膜１４及びＴＥＯＳ膜１６を全てＨ
Ｆ系の薬品で除去する（図５（ｅ））。
り、ＰＳＧ膜１７からその直下のポリシリコン膜１３中
へＰを、ＢＳＧ膜１４からその直下のポリシリコン膜１
３中にＢを固相拡散させ、ｎ型ゲート１３２及びｐ型ゲ
ート１３１を形成する（図５（ｄ））。次に、残ったＰ
ＳＧ膜１７、ＢＳＧ膜１４及びＴＥＯＳ膜１６を全てＨ
Ｆ系の薬品で除去する（図５（ｅ））。
【００４２】その後は、第１実施例と同様に、相補型Ｍ
ＯＳＦＥＴを完成させる。上述した方法によれば、第３
実施例と同様、１回の熱処理にてＰとＢを固相拡散させ
て製造するようにしているので、第３実施例と同様な効
果が得られる。 （第５実施例）図６に、第５実施例の製造方法を示す。
ＯＳＦＥＴを完成させる。上述した方法によれば、第３
実施例と同様、１回の熱処理にてＰとＢを固相拡散させ
て製造するようにしているので、第３実施例と同様な効
果が得られる。 （第５実施例）図６に、第５実施例の製造方法を示す。
【００４３】図６（ａ）までの工程は、第２実施例にお
ける図２（ｃ）までの工程と同じである。図６（ａ）の
工程後、フォトレジスト１５を除去して、Ｎ2 、Ｏ2 及
びＰＯＣｌ3 の雰囲気中で８００〜１０００°Ｃで熱処
理する。この時、ＢＳＧ膜１４とＴＥＯＳ膜１６はマス
クとして働き、その熱処理により、ＰはＢＳＧ膜１４と
ＴＥＯＳ膜１６がないｎ型ゲート形成予定領域のみに拡
散し、ｎ型ゲート１３２が形成される。
ける図２（ｃ）までの工程と同じである。図６（ａ）の
工程後、フォトレジスト１５を除去して、Ｎ2 、Ｏ2 及
びＰＯＣｌ3 の雰囲気中で８００〜１０００°Ｃで熱処
理する。この時、ＢＳＧ膜１４とＴＥＯＳ膜１６はマス
クとして働き、その熱処理により、ＰはＢＳＧ膜１４と
ＴＥＯＳ膜１６がないｎ型ゲート形成予定領域のみに拡
散し、ｎ型ゲート１３２が形成される。
【００４４】また、この熱処理中にＢＳＧ膜１４からそ
の直下のポリシリコン膜１３中にＢが固相拡散し、ｐ型
ゲート１３１が形成される（図６（ｂ））。次に、残っ
たＢＳＧ膜１４及びＴＥＯＳ膜１６を全てＨＦ系の薬品
で除去する（図６（ｃ））。その後は、第１実施例と同
様に、相補型ＭＯＳＦＥＴを完成させる。
の直下のポリシリコン膜１３中にＢが固相拡散し、ｐ型
ゲート１３１が形成される（図６（ｂ））。次に、残っ
たＢＳＧ膜１４及びＴＥＯＳ膜１６を全てＨＦ系の薬品
で除去する（図６（ｃ））。その後は、第１実施例と同
様に、相補型ＭＯＳＦＥＴを完成させる。
【００４５】上述した方法によれば、第３実施例の効果
を保ちつつ、さらにＰを拡散する工程とＢを固相拡散す
る工程とを兼ねているため、第３実施例よりさらに製造
工程が簡単となる。具体的には、熱処理回数は同じ１回
であるが、第３実施例にはＰＳＧ膜１４を成膜する工程
があり、この工程がない分、製造コストをより低減でき
る。
を保ちつつ、さらにＰを拡散する工程とＢを固相拡散す
る工程とを兼ねているため、第３実施例よりさらに製造
工程が簡単となる。具体的には、熱処理回数は同じ１回
であるが、第３実施例にはＰＳＧ膜１４を成膜する工程
があり、この工程がない分、製造コストをより低減でき
る。
【００４６】また、ＢＳＧ膜１４上にＴＥＯＳ膜１６が
あることにより、Ｐの熱拡散中においてＢＳＧ膜１４か
ら雰囲気中へのＢの外ほう拡散が阻止できるので、この
熱処理炉をＢで汚染する危険がない。なお、絶縁膜１２
上に形成されるシリコン膜１３は、上記実施例で示した
ポリシリコン膜以外に、アモルファスシリコン膜、ポリ
シリコンとアモルファスシリコンが混在する膜、あるい
は単結晶シリコン膜を用いることができる。
あることにより、Ｐの熱拡散中においてＢＳＧ膜１４か
ら雰囲気中へのＢの外ほう拡散が阻止できるので、この
熱処理炉をＢで汚染する危険がない。なお、絶縁膜１２
上に形成されるシリコン膜１３は、上記実施例で示した
ポリシリコン膜以外に、アモルファスシリコン膜、ポリ
シリコンとアモルファスシリコンが混在する膜、あるい
は単結晶シリコン膜を用いることができる。
【図１】本発明の第１実施例を示す工程図である。
【図２】本発明の第２実施例を示す工程図である。
【図３】ＴＥＯＳ膜の膜厚を変化させた時のＢＳＧ膜中
のＢ濃度の時間変化を測定した実験結果を示すグラフで
ある。
のＢ濃度の時間変化を測定した実験結果を示すグラフで
ある。
【図４】本発明の第３実施例を示す工程図である。
【図５】本発明の第４実施例を示す工程図である。
【図６】本発明の第５実施例を示す工程図である。
【図７】ＣＭＯＳインバータの回路構成を示す回路図で
ある。
ある。
【図８】従来の製造方法を示す工程図である。
１１…半導体基板、１２…絶縁膜、１３…ポリシリコン
膜、１３１…ｐ型ゲート、１３２…ｎ型ゲート、１４…
ＢＳＧ膜、１５…フォトレジスト、１６…ＴＥＯＳ膜、
１７…ＰＳＧ膜。
膜、１３１…ｐ型ゲート、１３２…ｎ型ゲート、１４…
ＢＳＧ膜、１５…フォトレジスト、１６…ＴＥＯＳ膜、
１７…ＰＳＧ膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/225 Ｑ 21/266 Ｈ０１Ｌ 27/08 ３２１ Ｎ (72)発明者 小野田 邦広 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (9)
- 【請求項１】 同一半導体基板上の配線中にｎ型領域と
ｐ型領域とを有する半導体装置の製造方法において、 前記半導体基板上に絶縁膜を介してシリコン膜を堆積す
る工程と、 前記シリコン膜上にｐ型不純物を含む硅化ガラスを全面
に堆積する工程と、 前記シリコン膜でｐ型にする領域のみに前記硅化ガラス
を残す工程と、 この工程後、前記シリコン膜でｎ型にする領域のみに前
記硅化ガラスをマスクとして前記シリコン膜中にｎ型不
純物を導入し、かつ前記硅化ガラス直下の前記シリコン
膜中にｐ型不純物を固相拡散する工程と、 前記シリコン膜上に残った前記硅化ガラスを除去する工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ｎ型不純物を導入し、かつｐ型不純
物を固相拡散する工程は、前記硅化ガラスをマスクとし
てｎ型不純物をイオン注入する工程を含むことを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ｎ型不純物を導入し、かつｐ型不純
物を固相拡散する工程は、 前記シリコン膜上に前記ｐ型にする領域のみに残した硅
化ガラスをマスクとしてｎ型不純物を含む硅化ガラスを
全面に堆積する工程と、 前記ｐ型にする領域のみに残した硅化ガラス直下の前記
シリコン膜中にｐ型不純物を、さらにｎ型にする領域で
前記シリコン膜と接している前記硅化ガラス直下の前記
シリコン膜中にｎ型不純物を同時に固相拡散する工程と
を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記ｎ型不純物を導入し、かつｐ型不純
物を固相拡散する工程は、前記シリコン膜でｎ型にする
領域のみに前記硅化ガラスをマスクとして前記シリコン
膜中にｎ型不純物を熱処理により拡散し、同時にｐ型不
純物を固相拡散する工程を含むことを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項５】 同一半導体基板上の配線中にｎ型領域と
ｐ型領域とを有する半導体装置の製造方法において、 前記半導体基板上に絶縁膜を介してシリコン膜を堆積す
る工程と、 前記シリコン膜上にｎ型不純物を含む硅化ガラスを全面
に堆積する工程と、 前記シリコン膜でｎ型にする領域のみに前記硅化ガラス
を残す工程と、 前記シリコン膜上に前記ｎ型不純物を含む硅化ガラスを
マスクとしてｐ型不純物を含む硅化ガラスを全面に堆積
する工程と、 前記ｎ型にする領域のみに残した硅化ガラス直下の前記
シリコン膜中にｎ型不純物を、さらにｐ型にする領域で
前記シリコン膜と接している前記硅化ガラス直下の前記
シリコン膜中にｐ型不純物を同時に固相拡散する工程
と、 前記シリコン膜上に残った前記ｎ型不純物を含む硅化ガ
ラスおよび前記ｐ型不純物を含む硅化ガラスを除去する
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記ｐ型不純物を含む硅化ガラスを全面
に堆積する工程の後に、前記ｐ型不純物を含む硅化ガラ
ス上にｐ型不純物を含まない硅化ガラスを堆積する工程
を有することを特徴とする請求項１乃至５のいずれか１
つに記載の半導体装置の製造方法。 - 【請求項７】 前記ｐ型不純物を含まない硅化ガラスを
堆積する工程は、その硅化ガラスの膜厚を２００Å以上
として堆積する工程であることを特徴とする請求項６記
載の半導体装置の製造方法。 - 【請求項８】 同一半導体基板上の配線中にｎ型領域と
ｐ型領域とを有する半導体装置の製造方法において、 前記半導体基板上に絶縁膜を介してシリコン膜を堆積す
る工程と、 前記シリコン膜上にｐ型不純物を含む硅化ガラスをｐ型
形成領域に形成する工程と、 前記シリコン膜上で前記ｐ型不純物を含む硅化ガラスと
隣接してｎ型不純物を含む硅化ガラスをｎ型形成領域に
形成する工程と、 熱処理により、前記ｐ型不純物を含む硅化ガラス直下の
前記シリコン膜中にｐ型不純物を、さらに前記ｎ型不純
物を含む硅化ガラス直下の前記シリコン膜中にｎ型不純
物を同時に固相拡散する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項９】 前記半導体基板上に絶縁膜を介して堆積
されるシリコン膜は、多結晶シリコン膜、アモルファス
シリコン膜、又はこれらが混在するシリコン膜であるこ
とを特徴とする請求項１乃至８のいずれか１つに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318402A JPH08181220A (ja) | 1994-12-21 | 1994-12-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318402A JPH08181220A (ja) | 1994-12-21 | 1994-12-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181220A true JPH08181220A (ja) | 1996-07-12 |
Family
ID=18098757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318402A Pending JPH08181220A (ja) | 1994-12-21 | 1994-12-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154703A (ja) * | 1996-11-13 | 1998-06-09 | Applied Materials Inc | 半導体ウェハの高温処理系及び方法 |
| CN105742356A (zh) * | 2014-12-26 | 2016-07-06 | 台湾积体电路制造股份有限公司 | Finfet结构及其制造方法 |
-
1994
- 1994-12-21 JP JP6318402A patent/JPH08181220A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10154703A (ja) * | 1996-11-13 | 1998-06-09 | Applied Materials Inc | 半導体ウェハの高温処理系及び方法 |
| CN105742356A (zh) * | 2014-12-26 | 2016-07-06 | 台湾积体电路制造股份有限公司 | Finfet结构及其制造方法 |
| CN105742356B (zh) * | 2014-12-26 | 2019-06-11 | 台湾积体电路制造股份有限公司 | Finfet结构及其制造方法 |
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