CN106057673A - 在鳍式场效晶体管中形成击穿中止区域的方法 - Google Patents

在鳍式场效晶体管中形成击穿中止区域的方法 Download PDF

Info

Publication number
CN106057673A
CN106057673A CN201610194708.4A CN201610194708A CN106057673A CN 106057673 A CN106057673 A CN 106057673A CN 201610194708 A CN201610194708 A CN 201610194708A CN 106057673 A CN106057673 A CN 106057673A
Authority
CN
China
Prior art keywords
ion
groove
substrate
dose
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610194708.4A
Other languages
English (en)
Inventor
邓念濠
万志民
李静宜
林哲平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HANCHEN TECHNOLOGY Co Ltd
Advanced Ion Beam Technology Inc
Original Assignee
HANCHEN TECHNOLOGY Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HANCHEN TECHNOLOGY Co Ltd filed Critical HANCHEN TECHNOLOGY Co Ltd
Publication of CN106057673A publication Critical patent/CN106057673A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107Substrate region of field-effect devices
    • H01L29/1075Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Semiconductor Memories (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明揭露一种在鳍式场效晶体管中形成击穿中止区域的方法,其中,基板可被蚀刻,以形成一对凹槽,以定义鳍片构造。一部份的第一剂离子可经由每一凹槽的底壁植入基板,以在基板形成一对第一掺杂区域,其中每一第一掺杂区域至少一部份延伸到鳍片构造的一信道区域之下。位于每一凹槽底壁的基板可被蚀刻以增加每一凹槽的深度。蚀刻位于每一凹槽底壁的基板会移除一部份在每一凹槽之下的每一第一掺杂区域。在鳍片构造之下,剩下来的该对第一掺杂区域至少定义出一部份鳍片场效晶体管击穿中止区域。

Description

在鳍式场效晶体管中形成击穿中止区域的方法
技术领域
本发明是关于半导体装置的制造方法,尤其是一种鳍式场效晶体管防击穿构造的制造方法。
背景技术
由于半导体制造业持续在缩小晶体管的尺寸以得到更高的电路密度及性能表现,短信道效应,例如:寄生电阻及闭态漏电流,也就更易于对晶体管的性能造成影响。鳍式场效晶体管(Fin field effect transistor,finFET)是最近开发来在半导体工艺中控制短通道效应的晶体管,例如:双栅晶体管、三栅晶体管、及多栅极晶体管。鳍式场效晶体管具有自基板突出的鳍片。这些鳍片构造的场效晶体管,跟平面构造的场效晶体管相比,具有较少的漏电流路径。再者,鳍片构造产生较长的有效通道宽度,因而增加通态电流且减少短通道效应。
鳍式场效晶体管装置可以在块体半导体基板上形成。在块体半导体基板上形成鳍式场效晶体管存在一个问题:漏电流路径可能会在鳍片底部形成,该处是在栅极的控制范围之外。这些漏电流路径可能导致明显的次临界击穿漏电流(例如短通道漏电效应),并使通道长度无法更进一步的定标。为有效地降低击穿漏电流,可用一离子植入的工艺在鳍片的基部形成一击穿中止区域。一个习知形成击穿中止区域的方法是:在形成鳍片构造前,在基板植入高浓度的杂质离子,较佳地,可将杂质离子植入到一个目标深度,该深度与其后要形成的鳍片构造的基部符合。然而,在剖面上植入离子的浓度分布大致上是一种高斯分布(Gaussian distribution),所以基板表面及目标深度之间会有掺杂的杂质离子浓度的变化,此一现象会造成其后形成的鳍片构造的有效信道区域,不均匀的杂质浓度分布,而这又会在鳍片通道的高度方向,形成不想要的临界电压变化。
发明内容
本发明的目的是在提供一种在鳍式场效晶体管中形成击穿中止区域的方法。在本发明的一实施例,本发明的方法包括:蚀刻一基板以形成一对凹槽,用以定义一鳍片构造;设置一顶盖层于鳍片构造的顶面;植入第一剂离子,使一部份第一剂离子经由每一凹槽的底壁植入基板,以在基板上形成一对第一掺杂区域,其中该对第一掺杂区域可至少部分地在鳍片构造的一信道区域的下延伸;及蚀刻位于每一凹槽底壁的基板,以增加每一凹槽的深度,其中蚀刻位于每一凹槽底壁的基板,会同时移除一部份每一凹槽下的第一掺杂区域,其中鳍片构造下剩下来的一对第一掺杂区域可部份地定义鳍式场效晶体管的击穿中止区域。
附图说明
图1A-1B是在鳍式场效晶体管中形成击穿中止区域的方法的例示性工艺;
图2A-2K是为图1A-1B所述的例示性工艺中各制造步骤的鳍式场效晶体管的剖面示意图;
图3A是依本发明一实施的鳍式场效晶体管剖面示意图,其显示掺杂区域并未延伸到鳍片构造的信道区域之下;
图3B是依本发明一实施的鳍式场效晶体管剖面示意图,其显示一种非预期的掺杂离子分布型态;
图4A是依本发明一实施的鳍式场效晶体管剖面示意图,其显示鳍式场效晶体管具有一离散强化层;
图4B是依本发明一实施的鳍式场效晶体管剖面示意图,其显示形成于具有离散强化层的鳍式场效晶体管的掺杂区域。
具体实施方式
以下的说明是用于让习于此项技术者能了解、制造、及使用本发明的各种实施例。所介绍的各种装置、方法、及应用仅是用来做为范例。根据在此揭露的原则,习于此项技术者当能轻易的对该些实施例进行各种修改及变化,而该些修改及变化并未脱离该些实施例的精神及范围。因此该些实施例仅用于例示本发明,而非用以限制本发明的范围。
以下的说明将使用“第一”、“第二”等序词形容各种组件,然而该些序词仅是用于区分同属一类但不相同的组件,而非用于限制该些组件。例如,第一掺杂区域亦可命名为第二掺杂区域,第二掺杂区域改命名为第一掺杂区域,而不会影响本发明的技术内涵及权利范围。第一掺杂区域及第二掺杂区域均为掺杂区域。在某些实施例,第一掺杂区域及第二掺杂区域为不同的掺杂区域。
以下将介绍本发明一种在鳍式场效晶体管中形成击穿中止区域的例示性工艺。在本发明的一实施例,基板可被蚀刻以形成一对凹槽,用以订一鳍片构造。第一剂离子可被植入以使第一剂离子的一部分通过每一凹槽的底壁而被植入于基板中,藉以形成一对掺杂区域,其中该对掺杂区域至少部分地在鳍片构造的信道区域之下延伸。位于每一凹槽底壁的基板可被蚀刻以增加每一凹槽的深度。蚀刻每一凹槽的底壁可移除每一凹槽下的每一掺杂区域的一部分。在鳍片构造下的每对掺杂区域的剩余部分可至少一部份地定义鳍式场效晶体管的击穿中止区域。
经由形成至少部分延伸到鳍式构造信道区域之下的掺杂区域,在击穿中止区域及信道区域之间会形成一明显的浓度接口。此一浓度接口可在鳍式场效晶体管装置产生预期的电气特性。此外,由于在植入离子后,掺杂区域至少部份地在鳍片构造的信道区域之下延伸,活化退火工艺已足以明显地驱动在鳍片构造之下的植入离子,以形成击穿中止区预,而不需额外的退火工艺。此一特色可以减少植入离子由掺杂区域扩散到信道区域,因而减少鳍片构造中不想要的临界电压变化。
请参照图1A-1B及图2A-2K。图1A-1B是依本发明一实施例的在鳍式场效晶体管200中形成击穿中止区域的工艺100。图2A-2K是依本发明一实施例在各制造步骤的鳍式场效晶体管200的剖面示意图。工艺100将配合附图详述于下。
请参照图2A,在工艺100的步骤102,蚀刻基板202,以形成一对凹槽204,其中该对凹槽204可定义出鳍片构造206,鳍片构造206是位于一对凹槽204之间。凹槽204及鳍片构造206可由习知的半导体工艺制造,例如但不限于:黄光微影、蚀刻、及化学气相沉积等工艺。举例而言,硬屏蔽层(图未示)击顶盖层208可用习知的化学气相沉积工艺沉积于基板202上,接着用黄光微影工艺图案化,然后用蚀刻工艺曝露出部份的基板202。曝露出的基板202再被蚀刻形成一对凹槽204,以定义一鳍片构造206。在基板202被蚀刻形成一对凹槽204之后,顶盖层208可保留在鳍片构造206的顶面207上。在随后的离子植入作业(例如步骤110,112,116),顶盖层208可以防止离子被植入鳍式构造206。如此,离子可经由凹槽204的底壁210选择性地被植入基板202。在某些实施例,在实施步骤110,112或116时,顶盖层208的厚度足以防止离子经由顶盖层208植入鳍片构造206。在某些实施例,顶盖层208的厚度为10-30nm或15-20nm。
鳍片构造206具有宽度212、高度214、及长度(未显示于图中)。长度是垂直于图2A的图面。宽度可被视为鳍片构造206的临界尺寸。鳍片构造206自基板202的表面216延伸而上,而使其长度214几乎垂直于表面216。在某些实施例,宽度212为5-50nm,高度214为15-150nm,长度为20-1200nm。在某些较佳实施例,宽度212为5-15nm,高度214为20-50nm。鳍片构造206具有信道区域、源极区域、及漏极区域,分别分布在长度方向不同位置。在一实施例,信道区域是位于源极区域及漏极区域之间。在图2A至图2K的剖面图是对应于鳍片构造206的信道区域。
基板202及鳍片构造206包含一或多种半导体材料。在某些实施例,基板202或鳍片构造206使用一单晶半导体材料(例如:硅、锗、或砷化镓等)。在某些实施例,基板202或鳍片构造206包含一或多个外延单晶半导体层(例如:硅、锗、锗化硅、砷化镓、磷化铟、砷化铟镓等的外延单晶半导体层)。在某些实施例,基板202及鳍片构造206使用相同的材料(例如单晶硅)。在步骤102中,顶盖层208采用蚀刻速度远低于基板202的材料。在某些实施例,顶盖层208包含一或多个介电层,例如但不限于:氧化硅、掺碳氧化硅、氮化硅、氮氧化硅、非晶碳,或高分子聚合物(如聚亚酰胺)的介电层。
请参照图2B,在工艺100的步骤104,进行第一剂离子植入,使一部份第一剂离子植入鳍片构造206的信道区域。箭头228代表植入第一剂离子。在步骤104的离子植入可视为通道植入。在进行第一剂离子植入时,一部份的第一剂离子会经由顶盖层208,被植入鳍式构造206的信道区域。在某些实施例,植入信道区域的离子浓度为1E17-1E20/cm3。在某些实施例,植入信道区域206的第一剂离子浓度是均匀地分布(例如浓度变化小于3%)。
步骤104可由适当的离子植入工艺实施,例如:离子束植入工艺或等离子体掺杂工艺。第一剂离子可由一剂或多剂植入步骤而植入,其中多剂植入步骤可分别使用不同的平均植入能量及不同的平均植入角度。例如,每一剂使用平均植入能量0.5-15keV及平均植入角度0-10度(相对于中心轴218)。如图2B所示,中心轴218是垂直于基板202的表面216。在某些实施例,在步骤104植入第一剂离子,可以如美国专利申请号No.13/592191“掺杂非平面半导体装置”所述的方法执行,其申请日期为2012年8月22日,且专利的全部内容在此作为参考。
第一剂离子可使用具有某一种导电型态的离子,例如:n型离子,或p型离子。在某些实施例,第一剂离子使用一n型离子以形成一p-通道鳍式场效晶体管装置。在某些实施例,第一剂离子使用一p型离子以形成一n-通道鳍式场效晶体管装置。在某些实施例,p型离子为B+、B2+、或BF2+。在某些实施例,n型离子为As+、As2+、P+、或P2+。
在本实施例,步骤104是在步骤102之前及步骤106之后。然而在某些实施例,步骤104是在步骤102形成凹槽204及鳍片构造206之前。在该些实施例中,第一剂离子植入基板202的一区域,其对应其后在鳍片构造206形成的信道区域。
请参照图2C,在工艺100的步骤106,保护层220沉积在鳍片构造206的侧壁222,及凹槽204的底壁210。保护层220也可沉积在顶盖层208的顶面224。在某些实施例,保护层220是一共形层,在侧壁222及底壁210具有基本上是均匀的厚度。在某些实施例,保护层220与侧壁222及底壁210直接接触。
在随后的离子植入步骤(如步骤110、112或116),保护层220可防止离子植入鳍片构造206,尤其是防止离子从侧壁222植入鳍片构造206。保护层220包含一或多个介电层,例如但不限于:氧化硅、氮化硅、氮氧化硅、非晶碳、或高分子聚合物(如聚亚酰胺)的介电层。在某些实施例,保护层220的厚度为2-8nm。
在本实施,步骤106是在步骤110之前。在某些实施例,步骤106及步骤108是可选择性的。特别地,由于其后的离子植入是以近乎垂直的植入角度实施(例如:相对于中心轴218为0-15度、0-10度、0-5度、或0-3度),顶盖层208已足以防止离子植入鳍式构造206。在那些实施例中,步骤106及步骤108可以不实施。
请参照图2D,在工艺100的步骤108,蚀刻保护层220,以曝露出每一凹槽204的底壁210。在某些实施例,在步骤108蚀刻保护层220之后,保护层220保留在鳍片构造206的侧壁222。例如,各向异性蚀刻工艺被用来移除盖住凹槽204的底壁210的保护层220,但使盖住侧壁222的保护层220近乎未被蚀刻。留下来的保护层220几乎盖住整个侧壁222。在其后的离子植入工艺(如步骤110、112、或116),离子会穿过曝露的凹槽204的底壁210,而植入基板202,而在侧壁222的保护层220则阻挡离子植入鳍片构造206之内。
请参照图2E,在工艺100的步骤110,植入第二剂离子,使一部份的第二剂离子,经由凹槽204底壁210植入基板202,以在基板202形成一对第一掺杂区域230。箭头234代表植入第二剂离子。第一掺杂区域230可形成至少一部份鳍片场效晶体管装置200的击穿中止区域。
此对第一掺杂区域230至少一部份延伸到鳍片构造206的信道区域之下。更特别的是,每一第一掺杂区域230延伸到鳍片构造206的信道区域之下,且在一第一平面209及一第二平面211之间,其中第一平面209与鳍片构造206的侧壁222在同一平面,第二平面211与鳍片构造206的相对侧壁222在同一平面。此对第一掺杂区域230可在鳍片构造206的信道区域之下有各种程度的延伸。在某些实施例,此对第一掺杂区域230在鳍片构造206的信道区域之下延伸,且彼此之间最近的距离小于鳍片构造206的临界尺寸(即宽度212)的一半。在某些实施例,此对第一掺杂区域230在鳍片构造206的信道区域之下延伸,且在鳍片构造206的信道区域之下,此对第一掺杂区域230至少部份重迭。
在某些实施例,至少一部份的此对第一掺杂区域230,在鳍片构造206的信道区域之下延伸,以致在植入第二剂离子(步骤110)之后,在蚀刻基板之前(步骤114),不必使用退火(例如炉退火、快热退火、或激光退火等)来扩散植入离子。因此,在某些实施例,在植入第二剂离子(步骤110)之后,蚀刻位于凹槽204的底壁210上的基板之前(步骤114),此对第一掺杂区域230免于接受退火工艺。
如图2E所示,第一掺杂区域230,自凹槽204的底壁210往基板202内延伸到一目标深度(例如15-30nm)。同时,在鳍片构造206之下,第一掺杂区域230自一凹槽204的底壁210延伸到另一凹槽204的底壁210。在某些实施例,此对第一掺杂区域230与在鳍片构造206基部的中心点232的距离,小于鳍片构造206的临界尺寸(例如宽度2l2)的一半。特别地,在鳍片构造206之下的第一掺杂区域230与鳍片构造206基部的中心点232的距离小于15、10、或5nm。鳍片构造206的基部大致与凹槽204的底壁210成一直线。
植入离子浓度一般接近高斯分布,而第一掺杂区域230则是特指基板202的某些区域,其内的第二剂杂质离子浓度超过一临界浓度。例如,第一掺杂区域230可以定义为基板的某些区域,其内的植入离子浓度至少为1E18/cm3、2E18/cm3、5E18/cm3、或7E18/cm3。在某些实施例,第一掺杂区域230延伸到鳍片构造206的信道区域之下,且在第一平面209及第二平面211之间,具有植入离子浓度至少为1E18/cm3、2E18/cm3、5E18/cm3、或7E18/cm3。第一掺杂区域230的该些临界浓度有利于形成击穿中止区域,其能有效地降低鳍式场效晶体管装置的次临界击穿漏电流。
如上所述,在技术上希望得到一掺杂区域230,至少一部份形成于鳍片构造206的信道区域之下,如此有助于在第一掺杂区域230及鳍片构造206的信道区域之间产生明显的杂质接口。相对地,在图3A所示的鳍式场效晶体管装置300,掺杂区域330并未延伸到鳍片构造306的信道区域之下,也未在鳍片构造306的信道区域之下重迭。技术上并不想要此一种掺杂区域330,此乃因为大的次临界击穿漏电流路径会存在掺杂区域330之间。虽然退火可使在掺杂区域330的杂质离子扩散到鳍片构造306之下及掺杂区域330之间,但退火也同时会使杂质离子垂直扩散到鳍片构造306。图3B显示退火掺杂区域330之后的杂质分布的剖面图。如图所示,退火会使杂质离子从掺杂区域330垂直扩散到鳍片构造306的区域350,并且也会在掺杂区域330及鳍片构造306的信道区域之间(例如区域350)产生渐变浓度梯度,而这又会在信道区域的一部份产生不均匀的离子浓度,此又会造成非预期的临界电压变化。因此技术上希望得到如图2E所示的第一掺杂区域230,其至少一部份延伸到鳍片构造206之下。在某些实施例,技术上希望得到一对第一掺杂区域230,其在鳍片构造206的信道区域之下至少部分重迭。在某些实施例,技术上希望:在形成第一掺杂区域230(步骤110)之后,在蚀刻底壁210的基板202(步骤114)之前,不要对第一掺杂区域230进行退火。
步骤110可由适当的离子植入工艺实施,例如:离子束植入工艺或等离子体掺杂工艺。为了要得到第一掺杂区域230,其至少一部份延伸到鳍片构造206的信道区域之下,植入第二剂离子,其在进入底壁210时具有足够的“横向离散”(lateralstraggle),尤其是大于鳍片构造206临界尺寸的横向离散。一个较大的横向离散可使较大剂量的离子植入鳍片构造206之下。在某些实施例,第二剂离子植入的横向离散大于4或5nm。此种横向离散可经由适当的植入条件得到。例如,当第二剂离子具有有硼离子系列,第二剂离子的剂量为1E13-3E13ions/cm2,平均植入能量为1-4keV。再例如,当第二剂离子具有有磷离子系列,第二剂离子的剂量为1E13-3E13ions/cm2,平均植入能量为1.5-12keV。再例如,当第二剂离子具有有砷离子系列,第二剂离子的剂量为1E13-3E13ions/cm2,平均植入能量为2-20keV。
第二剂离子植入是以近乎垂直的角度进行(例如:相对于中心轴218为0-5度或0-10度)。一个近乎垂直的植入角度可产生足够的横向离散,而使第一掺杂区域230部份重迭。一个近乎垂直的植入角度也可减少植入鳍片构造206的侧壁222的离子,并可增加植入位于凹槽204底壁210的基板202的离子。藉此,第一掺杂区域230的植入离子浓度大于鳍片构造206的植入离子浓度。在某些实施例,第二剂离子以相对于中心轴218的平均植入角度0-5度、0-10度、或0-15度通过底壁210。
第二剂离子可具有与第一剂离子相同的导电型态。在某些实施例,第二剂离子使用一n型离子以形成一p-通道鳍式场效晶体管装置。在某些实施例,第二剂离子使用一p型离子以形成一n-通道鳍式场效晶体管装置。
请参照图2F,在工艺100的步骤112,植入第三剂离子,使一部份的第三剂离子,经由凹槽204底壁210及第一掺杂区域230植入基板202,以在基板202形成一对第二掺杂区域236。箭头240代表植入第三剂离子。第二掺杂区域236可形成至少一部份鳍式场效晶体管装置200的击穿中止区域。第二掺杂区域236是特指基板202的某些区域,其内的第三剂杂质离子浓度超过一临界浓度。例如,第二掺杂区域236可以定义为基板的某些区域,其内的植入离子浓度至少为1E18/cm3、2E18/cm3、5E18/cm3、或7E18/cm3。第二掺杂区域236至少部份与第一掺杂区域230重迭,且至少一部份在第一掺杂区域230之下。每一第二掺杂区域236至少一部份延伸到鳍片构造206的信道区域之下。在某些实施例,此对第二掺杂区域236彼此之间最近的距离小于鳍片构造206的临界尺寸(即宽度212)。在某些实施例,在鳍片构造206的信道区域之下,此对第二掺杂区域236至少部份重迭。
步骤112可由适当的离子植入条件实施。第三剂离子植入是以近乎垂直的植入角度实施(例如:相对于中心轴218为0-5度或0-10度)。在某些实施例,第三剂离子的剂量可大于第二剂离子的剂量。在某些实施例,第三剂离子的平均植入能量可大于第二剂离子的平均植入能量。例如,当第三剂离子具有有硼离子系列,第三剂离子的剂量为1E13-1E15ions/cm2,平均植入能量为2-15keV。再例如,当第三剂离子具有有磷离子系列,第三剂离子的剂量为1E13-1E15ions/cm2,平均植入能量为5-45keV。再例如,当第三剂离子具有有砷离子系列,第三剂离子的剂量为1E13-1E15ions/cm2,平均植入能量为7-80keV。
第三剂离子具与第一剂离子或第二剂离子相同的导电型态。在某些实施例,第三剂离子使用一n型离子以形成一p-通道鳍式场效晶体管装置。在某些实施例,第三剂离子使用一p型离子以形成一n-通道鳍式场效晶体管装置。
在本实施例,步骤112是在步骤114之前。在某些实施例,步骤110及步骤112是在步骤102形成凹槽204及鳍片构造206之后。在步骤102之后进行步骤110及步骤112较为有利,原因是:离子可直接经由底壁210植入基板202,而不是经由鳍片构造206的信道区域。此一做法可在步骤110及112大幅降低植入鳍片构造206的信道区域的离子,并使鳍片构造206的信道区域具有较平均的离子浓度,且在步骤110及步骤112,由于较少的离子穿过鳍片构造206的信道区域,信道区域的晶格损伤较少。藉此,步骤118的退火时间较短。较短的退火时间可减少离子自第一掺杂区域230扩散到鳍片构造206的信道区域。如此可在第一掺杂区域230及鳍片构造206的信道区域之间维持一个明显的杂质接口。经由在步骤102之后实施步骤110及步骤112,离子植入的深度较小,第二剂离子及第三剂离子可使用较小的剂量及较低的植入能量,因而可降低制造成本,及增加产能。
请参照图2G,在工艺100的步骤114,蚀刻在每一凹槽204底壁210的基板202,以增加每一凹槽204的深度。如图2G所示,此一凹槽204的延长部定义出鳍片构造206的延长部238。在某些实施例,凹槽204加深到使延长部238的高度238为20-80nm。延长部238的侧壁几乎对齐各自的侧壁222的保护层220的外表面。某些实施例并未形成保护层(例如步骤106及步骤108并未实施),延长部238的侧壁就几乎对齐各自的鳍片构造206的侧壁222。
蚀刻在每一凹槽204底壁210的基板202,会移除一部份在每凹槽204之下的第一掺杂区域230,同时在每一凹槽之下的第二掺杂区域236也可能会被移除一部份。在鳍片构造206之下,剩下来的部份第一掺杂区域230及/或第二掺杂区域236可用以定义鳍式场效晶体管装置200的击穿中止区域。如图2G所示,剩下来的部份第一掺杂区域230及第二掺杂区域236几乎横跨延长部238的整个高度239。
步骤114可用习知的蚀刻工艺实施。在某些实施例,各向异性的干蚀刻工艺可用来蚀刻基板202,以增加凹槽204的深度,而不会明显地蚀刻到鳍片构造206的侧壁222。在蚀刻基板202时,顶盖层208可做为鳍片构造206对抗蚀刻的硬屏蔽。在蚀刻基板202时,一部份顶盖层308可能也被蚀刻掉。在某些实施例,蚀刻基板202后,顶盖层208的厚度仍足以在其后的离子植入步骤(例如步骤116)有效地阻止离子进入鳍片构造206。在某些实施例,在步骤114蚀刻基板202之后,顶盖层208的厚度至少为15nm、20nm、或30nm。在某些有形成保护层220的实施例,在步骤114蚀刻基板202时,保护层220可保护鳍片构造206的侧壁222,以对抗侧壁222的蚀刻。
请参照图2H,在工艺100的步骤116,植入第四剂离子,使一部份的第四剂离子,经由凹槽204底壁210及第二掺杂区域236植入基板202,以在基板202形成一对第三掺杂区域242。箭头244代表植入第四剂离子。第三掺杂区域242在基板202定义一井区。第三掺杂区域242是特指基板202的某些区域,其内的第四剂杂质离子浓度超过一临界浓度。例如,第三掺杂区域242可以定义为基板的某些区域,其内的植入离子浓度至少为1E18/cm3、2E18/cm3、5E18/cm3、或7E18/cm3。第三掺杂区域242在第二掺杂区域236之下,且至少部份与第二掺杂区域236重迭。每一第三掺杂区域242至少一部份延伸到鳍片构造206的信道区域之下。在某些实施例,此对第三掺杂区域242彼此之间最近的距离小于鳍片构造206的临界尺寸(即宽度212)。在某些实施例,在鳍片构造206的信道区域之下,此对第三掺杂区域242至少部份重迭。
步骤116可由适当的离子植入工艺实施。第四剂离子植入是以近乎垂直的植入角度实施(例如:相对于中心轴218为0-5度、0-10度或0-15度)。在某些实施例,第四剂离子的平均植入能量大于第二剂离子或第三剂离子的平均植入能量。在某些实施例,第四剂离子的剂量大于第二剂离子的剂量或第三剂离子的剂量。例如,当第四剂离子具有硼离子系列,第四剂离子的剂量为1E13-1E16ions/cm2,平均植入能量为1-30keV。再例如,当第四剂离子具有有磷离子系列,第四剂离子的剂量为1E13-1E16ions/cm2,平均植入能量为1.5-100keV。再例如,当第四剂离子具有有砷离子系列,第四剂离子的剂量为1E13-1E16ions/cm2,平均植入能量为2-180keV。
第四剂离子具与第一剂离子,第二剂离子,或第三剂离子相同的导电型态。在某些实施例,第四剂离子使用一n型离子以形成一p-通道鳍式场效晶体管装置。在某些实施例,第四剂离子使用一p型离子以形成一n-通道鳍式场效晶体管装置。
在本实施例,步骤116是在步骤114之后。在步骤114之后进行步骤116较为有利,原因如同上述步骤110及步骤112与步骤102之间的原因。第四剂离子植入使用较低的剂量及较低的植入能量,如此可降低生产成本。由于在步骤114通过第一掺杂区域230及第二掺杂区域236蚀刻基板202以增加凹槽204的深度,在步骤116第四剂离子植入的目标范围仅需5-40nm就足以形成井区。在某些实施例,对植入硼家族,磷家族,及砷家族的离子,第四剂离子仅需分别为1-10keV,1.5-27keV,及2-50keV的平均植入能量,就可达到这样的目标范围。传统上是使用中电流植入机来进行井区植入。然而,在步骤116,要使用上述的平均植入能量,以使用高电流植入机较佳。使用高电流植入机取代中电流植入机可增加产能及降低成本。使用较低植入能量也可减少鳍片构造206的信道区域的植入损伤。在某些实施例,步骤116可在步骤108之后实施。
在工艺100的步骤118,对鳍式场效晶体管装置200进行退火。在某些实施例,步骤118可在步骤114之后实施。在退火中,在鳍片构造206的信道区域,第一掺杂区域230、第二掺杂区域236、及第三掺杂区域242的植入离子会被电性化。在退火时,晶体再成长也会修复在鳍片构造206及基板202的植入损伤(例如:非晶化及晶体损伤)。在退火时,以尽量降低杂质离子的扩散为佳,以保留在鳍片构造206的信道区域及第一掺杂区域230之间的明显的杂质接口。退火可使鳍片构造206的信道区域网杂质浓度均匀化。由于在步骤110、112及116,离子并不经由鳍片构造206的信道区域植入,而是经由凹槽204的底壁210植入,鳍片构造206的植入损伤可降低,且步骤118的退火时间可缩短。在某些实施例,鳍式场效晶体管装置200在800-1000℃的退火时间少于5、2、或1分钟。在某些实施例,快速退火、激光退火、或脉冲激光退火被用来对鳍式场效晶体管装置200进行退火。较短的退火时间可减少离子的扩散,以在鳍片构造206的信道区域及第一掺杂区域230之间,保留一个明显的杂质接口。
请参照图2I,在工艺100的步骤120,在每一凹槽204形成绝缘层248。绝缘层248是指一个浅的凹槽绝缘层。绝缘层248包含一或多个介电层,例如但不限于:氧化硅、低-k氧化硅、多孔隙氧化硅、掺杂氧化硅、氮化硅、或氮氧化硅的介电层。绝缘层248可用习知的半导体工艺形成。在某些实施例,一或多个介电层先沉积并填充凹槽204(例如:使用化学气相沉积工艺或旋转涂布沉积工艺),然后平坦化这些介电层(例如使用化学-机械平坦化工艺),使这些介电层几乎与顶盖层208或保护层220的顶面共平面。然后,回蚀这些介电层(例如使用各向异性干蚀刻工艺),以形成绝缘层248。在某些实施例,一或多个介电层被回蚀,使绝缘层248的顶面246几乎对齐一部份的第一掺杂区域230或一部份的第二掺杂区域236。在图2I所示的实施例,绝缘层248的顶层246对齐一部份的第一掺杂区域230。
请参照图2J,在工艺100的步骤122,移除顶盖层208以曝露出鳍片构造206。在某些实施例,步骤106形成保护层220,而保护层220亦在步骤122被移除。在某些实施例,步骤122可在步骤114之后实施,尤其是在步骤120之后。顶盖层208及保护层220可用习知的蚀刻工艺移除。
请参照图2K,在工艺100的步骤124,在鳍片构造206的信道区域之上形成栅极堆250。栅极堆250包含形成于栅极介电层252之上的栅极电极254。栅极介电层252包括一或多种电绝缘性材料,例如但不限于:氧化硅、高-k介电材料、氧化铪、及氧化钛。栅极电极254包括一或多种导电材料,例如但不限于:掺杂多晶硅、金属元素、金属氮化物、金属硅化物、钛、钽、及钨。
要形成栅极堆250,可先沉积栅极介电层252于鳍片构造206的顶面207及侧壁222;然后再沉积栅极电极254在栅极介电层252上。然后以习知的黄光微影工艺及蚀刻工艺图案化栅极介电层252与门极电极254,以形成栅极堆250。在某些实施例,硬屏蔽层被用来图案化栅极介电层252与门极电极254。
此说明书所述的离子植入工艺(例如步骤104、110、112、及116)可选用适合的离子植入系统,例如由中国台湾新竹的先进离子束科技公司所(Advanced Ion BeamTechnologies Inc.of Hsinchu city,Taiwan)提供的iPulsar或Advanced USJ Enabler system,。其他厂商所提供的适用离子植入系统亦可考虑用来实施该些离子植入工艺。
虽然在图1A及1B,工艺100的步骤102至步骤124以特定的顺序排列,但当理解的是该些步骤也可以不同的顺序实施。例如,步骤112可在步骤110之前或之后实施;步骤104可在步骤102之前或之后实施。同时要注意的是,在某些实施例,工艺100的某些步骤是可选择性的实施或不实施。例如,在某些实施例,步骤106及108可选择性的实施或不实施。再例如,在某些实施例,步骤112及步骤116至124可选择性的实施或不实施。
再者,当理解的是:工艺100可包含其他额外的步骤。例如,在实施植入步骤前(例如步骤110、112或116),工艺100包含沉积离散强化层在鳍式场效晶体管装置的凹槽底壁上。图4A显示离散强化层420沉积在凹槽204底壁211的一鳍式场效晶体管装置200的剖面图。如图所示,离散强化层420连续延伸在凹槽204相对的两侧壁222之间,且有效地盖住每个凹槽204的底壁210。再者,离散强化层420亦可沉积在鳍片构造206的侧壁222及顶盖层208的顶面224。离散强化层420的沉积可在植入第二剂离子之前(步骤110),尤其在步骤102之后且在步骤110之前。在某些有沉积离散强化层420的实施例,可以不沉积保护层220,所以步骤106及108在该些实施例就可不用实施。
在某些实施例,原本在步骤110经由底壁210植入基板202的部份第二剂离子,可经由离散强化层420植入基板202。请参照图4B,原本经由底壁210植入基板202的部份第二剂离子,可经由离散强化层420植入基板202,以在鳍式场效晶体管装置200形成第一掺杂区域230。在该些实施例,离散强化层420用于增加经由底壁210植入基板202的离子的横向离散量。如图4B所示,增加的横向离散量可增加第一掺杂区域230的重迭。如上所述,在植入第二剂离子时,增加离子横向离散量,有利使一部份第一掺杂区域230在鳍片构造206的信道区域之下延伸。再者,在离子植入时,增加横向离散量,亦可使第一掺杂区域230在鳍片构造206的信道区域之下部份重迭,并较为靠近鳍片构造206的基部,而这可让鳍式场效晶体管装置200具有想要的电气特性。较重的离子(例如砷族离子)先天上横向离散量就较小,所以横向离散强化层420对植入较重离子特别有用。藉此,含有较重离子的第二剂离子可被植入形成重迭的第一掺杂区域230,而不需为了产生足够的横向离散量而过度地增加植入剂量或植入能量,而这亦有利于降低成本及增加产能。
在某些实施例,横向离散强化层420的材料密度较基板202高。在某些实施例,横向离散强化层420的平均莫耳质量较基板202高。在某些实施例,横向离散强化层420含有一或多种元素,每种的原子量大于30、68、或75。在某些实施例,横向离散强化层420含有锗。这些较重的元素会产生较大的离子散射。因此,经由横向离散强化层420植入离子会具有较大的横向离散量。
离散强化层420具有一或多个层状构造。在某些实施例,一薄介电层沉积在离散强化层420及基板202的底壁210之间,或沉积在离散强化层420及鳍片构造206的侧壁222之间。在该些实施例,离散强化层420直接接触薄介电层。在某些实施例,离散强化层420直接接触基板202的底壁210。在某些实施例,离散强化层420直接接触基板202的底壁210或鳍片构造206的侧壁222。离散强化层420的制造可经由习知的化学气相沉积,物理气相沉积,或原子层沉积等工艺实施。
在某些实施例,离散强化层420的厚度足以产生足够的横向离散,其能使第一掺杂区域230至少一部份延伸在鳍片构造206的信道区域之下。在某些实施例,离散强化层420的厚度足以产生足够的横向离散,在步骤110其能使第一掺杂区域230至少部份在鳍片构造206之下重迭。然而,沉积太厚的离散强化层420(例如大于3nm或5nm)会过度地增加横向距离,其中横向距离是植入离子需要从底壁210移动到鳍片构造206之下的距离。这是因为离散强化层420会增加鳍片构造206的有效宽度,但会减少每一凹槽204相对侧壁222间的有效距离。于是,在某些实施例,离散强化层420的厚度为0.5-3.0nm。在某些实施例,离散强化层420为共形层,在整个侧壁222及底壁210的表面,离散强化层420实质上具有均匀的厚度。
在某些实施例,于步骤116,原本经由底壁210植入基板202的部份第三剂离子,亦可经由离散强化层420植入基板202。更者,在步骤114,在蚀刻基板202之前,可先移除覆盖凹槽204的底壁210的离散强化层420。剩下的离散强化层420覆盖鳍片构造206的侧壁222及顶盖层208的顶面224;在步骤124,形成栅极堆250之前,剩下的离散强化层420可先移除。
在某些实施例,在步骤112之后,步骤114之前,工艺100更可包含一退火步骤。此一退火步骤是对鳍式场效晶体管装置200进行快速退火,以扩散第一掺杂区域230的杂质离子,并使每对第一掺杂区域230在鳍片构造206的信道区域之下至少部份重迭。藉此,在鳍片构造206的信道区域之下,可形成一连续的击穿中止区域。此一退火步骤的时间必须非常短,以免杂质离子往上扩散到鳍片构造206的信道区域。在某些实施例,一快速退火,激光退火,或脉冲激光退火工艺可用来实施此一退火步骤。在某些实施例,此一退火步骤的时间少于1分钟、45秒或30秒。
本发明的某些实施例已配合所附附图充分介绍于上。依本说明书所揭露的内容,该些实施例的修改或变化对习于此项技术者当属显著而易于达成。是故,该些修改或变化仍将包括于本发明的范围之内。
符号说明:
100 工艺
102、104、106、108、110、112、114、116、118、120、122、124 步骤
200 鳍式场效晶体管装置
202 基板
204 凹槽
206 鳍片构造
207 鳍片构造的顶面
208 顶盖层
209 第一平面
210 凹槽的底壁
211 第二平面
212 鳍片构造宽度
214鳍片构造高度
216 基板的表面
218 中心轴
220 保护层
222 鳍式构造的侧壁
224 顶盖层的顶面
228 第一剂离子
230 第一掺杂区域
232 鳍片构造基部的中心点
234 第二剂离子
236 第二掺杂区域
238 鳍片构造的延长部
239 延长部的高度
240 第三剂离子
242 第三掺杂区域
244 第四剂离子
246 绝缘层的顶面
248 绝缘层
250 栅极堆
252 栅极介电层
254 栅极电极
300 鳍式场效晶体管装置
304 凹槽
306 鳍片构造
310 凹槽的底壁
330 掺杂区域
350 区域
420 离散强化层

Claims (29)

1.一种于鳍式场效晶体管中形成击穿中止区域的方法,其特征在于,包含:
蚀刻一基板以形成一对凹槽,该对凹槽定义一鳍片构造,且其中一顶盖层被设置于该鳍片构造的一顶面上;
植入一第一剂离子,使一部份该第一剂离子经由每一该凹槽的一底壁植入该基板,以在该基板形成一对第一掺杂区域,其中每一该第一掺杂区域至少一部份延伸到该鳍片构造的一信道区域之下;以及
蚀刻位于每一该凹槽的该底壁的该基板,以增加每一该凹槽的深度,其中蚀刻位于每一该凹槽的该底壁的该基板会移除一部份在每一该凹槽的下的每一该第一掺杂区域,其中在该鳍片构造之下,剩下来的该对第一掺杂区域至少定义出部份该击穿中止区域。
2.如权利要求1所述的方法,其特征在于,在蚀刻在位于每一该凹槽的该底壁的该基板之前,不对该对第一掺杂区域进行一退火工艺。
3.如权利要求1所述的方法,其特征在于,该对第一掺杂区域的植入离子浓度至少为1E18/cm3
4.如权利要求1所述的方法,其特征在于,该鳍片构造的一基部的一中心点与该对第一掺杂区域的距离小于该鳍片构造的一临界尺寸。
5.如权利要求1所述的方法,其特征在于,该对第一掺杂区域的一最近距离小于该鳍片构造的一临界尺寸的一半。
6.如权利要求1所述的方法,其特征在于,在该鳍片构造的该信道区域之下,该对第一掺杂区域至少部份重迭。
7.如权利要求1所述的方法,其特征在于,该鳍片构造几乎垂直于该基板的一表面,且其中该第一剂离子的一部分是以相对于垂直该基板的该表面的一轴的平均植入角度0-10度而经由每一该凹槽的该底壁被植入。
8.如权利要求1所述的方法,其特征在于,植入该对第一掺杂区域的该第一剂离子的浓度大于植入该鳍片构造的该第一剂离子的浓度。
9.如权利要求1所述的方法,其特征在于,更包含:
在植入该第一剂离子之前,植入一第二剂离子,使一部份该第二剂离子植入该鳍片构造的该信道区域,其中该第二剂离子的量少于该第一剂离子的量。
10.如权利要求9所述的方法,其特征在于,该第一剂离子及该第二剂离子具有相同的导电型态。
11.如权利要求1所述的方法,其特征在于,更包含:
在植入该第一剂离子之前:
沉积一保护层在该鳍片构造的相对侧壁及每一该凹槽的该底壁;
蚀刻该保护层,以露出每一该凹槽的该底壁,其中在蚀刻该保护层之后,该保护层仍然保留在该鳍片构造的该相对侧壁上。
12.如权利要求11所述的方法,其特征在于,更包含:
在蚀刻位于每一该凹槽的该底壁的该基板之后,移除该保护层。
13.如权利要求1所述的方法,其特征在于,更包含:
在蚀刻位于每一该凹槽的该底壁的该基板之前,植入一第三剂离子,使一部份该第三剂离子,经由每一该凹槽的该底壁及该对第一掺杂区域,植入该基板,以形一对第二掺杂区域,其中:
一部份该对第二掺杂区域是在该对第一掺杂区域之下形成;
每一该第二掺杂区域至少一部份在该鳍片构造的该信道区域之下延伸;以及
蚀刻位于每一该凹槽的底壁的该基板,以移除一部份在每一该凹槽之下的该第二掺杂区域。
14.如权利要求13所述的方法,其特征在于,该对第二掺杂区域的植入离子浓度至少为1E18/cm3
15.如权利要求13所述的方法,其特征在于,该第一剂离子及该第三剂离子具有相同的导电型态。
16.如权利要求1所述的方法,其特征在于,更包含:
在蚀刻位于每一该凹槽的该底壁的该基板之后,植入一第四剂离子,使一部份该第四剂离子经由每一该凹槽的该底壁植入该基板,以形成一对第三掺杂区域,其中该对第三掺杂区域在该基板定义一井区。
17.如权利要求1所述的方法,其特征在于,更包含:
在植入该第一剂离子之前,在每一该凹槽的该底壁上沉积一离散强化层,其中一部份该第一剂离子经由该离散强化层植入该基板,且其中该离散强化层增加植入该基板的该部份第一剂离子的横向离散。
18.如权利要求17所述的方法,其特征在于,该离散强化层的厚度为0.5-3.0nm。
19.如权利要求17所述的方法,其特征在于,该离散强化层的平均莫耳质量大于该基板的平均莫耳质量。
20.如权利要求17所述的方法,其特征在于,该离散强化层包含锗。
21.一种于鳍式场效晶体管中形成击穿中止区域的方法,其特征在于,包含:
蚀刻一基板,以形成一对凹槽,其中该对凹槽定义一鳍片构造,且其中一顶盖层被设置于该鳍片构造的一顶面;
植入一第一剂离子,使一部份该第一剂离子经由每一该凹槽的一底壁植入该基板,以在该基板形成一对第一掺杂区域,其中每一该第一掺杂区域至少一部份延伸到该鳍片构造的一信道区域之下;
植入一第二剂离子,使一部份该第二剂离子经由每一该凹槽的该底壁及该对第一掺杂区域植入该基板,以形成一对第二掺杂区域,其中该对第二掺杂区域至少一部份在该对第一掺杂区域之下;
蚀刻位于每一该凹槽的该底壁的该基板,以增加每一该凹槽的深度,其中蚀刻位于每一该凹槽的该底壁的该基板会移除一部份在每一该凹槽之下的每一该第一掺杂区域,及移除一部份在每一该凹槽之下的每一该第二掺杂区,其中在该鳍片构造的该信道区域之下,剩下来的该对第一掺杂区域及剩下来的该对第二掺杂区至少定义出部份该掺杂区;以及
在蚀刻位于每一该凹槽的该底壁的该基板之后,植入一第三剂离子,使一部份该第三剂离子经由每一该凹槽的该底壁植入该基板,以形成一对第三掺杂区域,其中该对第三掺杂区域至少一部份在该第二掺杂区域之下,且其中该对第三掺杂区域在该基板定义一井区。
22.如权利要求21所述的方法,其特征在于,该对第一掺杂区域、该对第二掺杂区域、及该对第三掺杂区域的植入离子浓度至少为1E18/cm3
23.如权利要求21所述的方法,其特征在于,在该鳍片构造的该信道区域之下,该对第一掺杂区域至少部份重迭。
24.如权利要求21所述的方法,其特征在于,更包含:
在植入该第二剂离子之后及蚀刻该基板之前,对该鳍片场效晶体管装置进行退火,使该对第一掺杂区域在该鳍片构造的该信道区域之下至少部份互相重迭。
25.如权利要求21所述的方法,其特征在于,更包含:
在植入该第三剂离子之后,对该鳍片场效晶体管装置进行退火,以电气活化在该对第一掺杂区域、该对第二掺杂区域、及该对第三掺杂区域的植入离子。
26.一种在鳍式场效晶体管中形成击穿中止区域的方法,其特征在于,包含:
蚀刻一基板,以形成一对凹槽,其中该对凹槽定义一鳍片构造,其中一顶盖层被设置于该鳍片构造的一顶面;
植入一第一剂离子,使一部份该第一剂离子经由每一该凹槽的一底壁植入该基板,以在该基板形成一对第一掺杂区域,其中每一该第一掺杂区域至少一部份延伸到该鳍片构造的一信道区域之下;
蚀刻位于每一该凹槽的该底壁的该基板,以增加每一该凹槽的深度,其中蚀刻位于每一该凹槽的该底壁的该基板会移除一部份在每一该凹槽之下的每一该第一掺杂区域;
在蚀刻位于每一该凹槽的该底壁之下的该基板之后,对该鳍片场效晶体管进行退火,以电气活化在该对第一掺杂区域的植入离子;
形成一绝缘层于每一该凹槽中;
移除该顶盖层;及
在该鳍片构造的该信道区域上形成一栅极堆,其中该栅极堆包括:一栅极介电层、及位于该栅极介电层上的一栅极电极。
27.如权利要求26所述的方法,其特征在于,在蚀刻位于每一该凹槽的该底壁的该基板之前,不对该对第一掺杂区域进行一退火工艺。
28.如权利要求26所述的方法,其特征在于,该对第一掺杂区域的植入离子浓度至少为1E18/cm3
29.如权利要求26所述的方法,其特征在于,在该鳍片构造的该信道区域之下,该对第一掺杂区域至少部份重迭。
CN201610194708.4A 2015-04-03 2016-03-31 在鳍式场效晶体管中形成击穿中止区域的方法 Pending CN106057673A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/678,874 2015-04-03
US14/678,874 US9450078B1 (en) 2015-04-03 2015-04-03 Forming punch-through stopper regions in finFET devices

Publications (1)

Publication Number Publication Date
CN106057673A true CN106057673A (zh) 2016-10-26

Family

ID=56896172

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610194708.4A Pending CN106057673A (zh) 2015-04-03 2016-03-31 在鳍式场效晶体管中形成击穿中止区域的方法

Country Status (4)

Country Link
US (1) US9450078B1 (zh)
KR (1) KR101822267B1 (zh)
CN (1) CN106057673A (zh)
TW (1) TWI591697B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108376645A (zh) * 2017-02-01 2018-08-07 株式会社东芝 半导体装置的制造方法
CN112951920A (zh) * 2021-02-07 2021-06-11 泉芯集成电路制造(济南)有限公司 一种半导体鳍式场效应晶体管结构及其制备方法
CN113571418A (zh) * 2021-05-31 2021-10-29 上海华力集成电路制造有限公司 一种FinFET的超级阱形成方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2995135B1 (fr) * 2012-09-05 2015-12-04 Commissariat Energie Atomique Procede de realisation de transistors fet
CN106158748B (zh) * 2015-04-07 2022-01-18 联华电子股份有限公司 半导体元件及其制作方法
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
US9954107B2 (en) 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
CN106571359B (zh) * 2015-10-10 2019-08-27 中芯国际集成电路制造(北京)有限公司 静电放电保护结构及其形成方法
CN106816467B (zh) * 2015-12-01 2019-10-08 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
US9911740B2 (en) * 2016-07-12 2018-03-06 Globalfoundries Inc. Method, apparatus, and system having super steep retrograde well with engineered dopant profiles
US10629494B2 (en) * 2017-06-26 2020-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10163680B1 (en) 2017-09-19 2018-12-25 Texas Instruments Incorporated Sinker to buried layer connection region for narrow deep trenches
TWI652543B (zh) 2017-09-20 2019-03-01 台灣美日先進光罩股份有限公司 光罩製程方法
US10276692B1 (en) * 2017-11-30 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin diode structure and methods thereof
US10763863B2 (en) 2018-09-28 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device for logic and memory co-optimization
DE102019117897B4 (de) 2018-09-28 2024-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung zur logik- und speicher-co-optimierung sowie schaltung
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures
CN113284851A (zh) 2020-05-08 2021-08-20 台湾积体电路制造股份有限公司 制造半导体器件的方法
US11640987B2 (en) * 2021-02-04 2023-05-02 Applied Materials, Inc. Implant to form vertical FETs with self-aligned drain spacer and junction

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278184B1 (en) * 2011-11-02 2012-10-02 United Microelectronics Corp. Fabrication method of a non-planar transistor
US20150044829A1 (en) * 2013-08-09 2015-02-12 Samsung Electronics Co., Ltd. Methods of Fabricating Semiconductor Devices Having Punch-Through Stopping Regions

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229148B1 (en) 1997-08-11 2001-05-08 Micron Technology, Inc. Ion implantation with programmable energy, angle, and beam current
US7074656B2 (en) 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6867460B1 (en) 2003-11-05 2005-03-15 International Business Machines Corporation FinFET SRAM cell with chevron FinFET logic
US7394078B2 (en) 2005-03-16 2008-07-01 Varian Semiconductor Equipment Associates, Inc. Technique for ion beam angle spread control for advanced applications
US20070084564A1 (en) 2005-10-13 2007-04-19 Varian Semiconductor Equipment Associates, Inc. Conformal doping apparatus and method
EP1892765A1 (en) 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Method for doping a fin-based semiconductor device
US20090004836A1 (en) 2007-06-29 2009-01-01 Varian Semiconductor Equipment Associates, Inc. Plasma doping with enhanced charge neutralization
US9123509B2 (en) 2007-06-29 2015-09-01 Varian Semiconductor Equipment Associates, Inc. Techniques for plasma processing a substrate
US8541267B2 (en) 2008-03-20 2013-09-24 Nxp B.V. FinFET transistor with high-voltage capability and CMOS-compatible method for fabricating the same
US8329055B2 (en) 2008-10-02 2012-12-11 Varian Semiconductor Equipment Associates, Inc. Plasma uniformity control using biased array
JP5424299B2 (ja) 2008-12-16 2014-02-26 国立大学法人東北大学 イオン注入装置、イオン注入方法、及び半導体装置
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8679960B2 (en) 2009-10-14 2014-03-25 Varian Semiconductor Equipment Associates, Inc. Technique for processing a substrate having a non-planar surface
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8513723B2 (en) 2010-01-19 2013-08-20 International Business Machines Corporation Method and structure for forming high performance MOS capacitor along with fully depleted semiconductor on insulator devices on the same chip
US8785286B2 (en) 2010-02-09 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET doping
US20120000421A1 (en) 2010-07-02 2012-01-05 Varian Semicondutor Equipment Associates, Inc. Control apparatus for plasma immersion ion implantation of a dielectric substrate
US20120263887A1 (en) 2011-04-13 2012-10-18 Varian Semiconductor Equipment Associates, Inc. Technique and apparatus for ion-assisted atomic layer deposition
US8420459B1 (en) 2011-10-20 2013-04-16 International Business Machines Corporation Bulk fin-field effect transistors with well defined isolation
US8604548B2 (en) 2011-11-23 2013-12-10 United Microelectronics Corp. Semiconductor device having ESD device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278184B1 (en) * 2011-11-02 2012-10-02 United Microelectronics Corp. Fabrication method of a non-planar transistor
US20150044829A1 (en) * 2013-08-09 2015-02-12 Samsung Electronics Co., Ltd. Methods of Fabricating Semiconductor Devices Having Punch-Through Stopping Regions

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108376645A (zh) * 2017-02-01 2018-08-07 株式会社东芝 半导体装置的制造方法
CN108376645B (zh) * 2017-02-01 2022-02-22 株式会社东芝 半导体装置的制造方法
CN112951920A (zh) * 2021-02-07 2021-06-11 泉芯集成电路制造(济南)有限公司 一种半导体鳍式场效应晶体管结构及其制备方法
CN112951920B (zh) * 2021-02-07 2022-12-30 泉芯集成电路制造(济南)有限公司 一种半导体鳍式场效应晶体管结构及其制备方法
CN113571418A (zh) * 2021-05-31 2021-10-29 上海华力集成电路制造有限公司 一种FinFET的超级阱形成方法
CN113571418B (zh) * 2021-05-31 2024-03-08 上海华力集成电路制造有限公司 一种FinFET的超级阱形成方法

Also Published As

Publication number Publication date
KR101822267B1 (ko) 2018-01-25
US20160293734A1 (en) 2016-10-06
TWI591697B (zh) 2017-07-11
US9450078B1 (en) 2016-09-20
TW201637081A (zh) 2016-10-16
KR20160118982A (ko) 2016-10-12

Similar Documents

Publication Publication Date Title
CN106057673A (zh) 在鳍式场效晶体管中形成击穿中止区域的方法
US20210202523A1 (en) Semiconductor device and method for manufacturing same
US10050126B2 (en) Apparatus and method for power MOS transistor
CN105097555B (zh) FinFET及其制造方法
US9263549B2 (en) Fin-FET transistor with punchthrough barrier and leakage protection regions
CN106098775A (zh) 半导体器件
US8853008B1 (en) Counter-doped low-power FinFET
CN105448990B (zh) Ldmos晶体管及其形成方法
US20140273365A1 (en) Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US8927377B2 (en) Methods for forming FinFETs with self-aligned source/drain
US20140054675A1 (en) Vertical type semiconductor devices and methods of manufacturing the same
US10170473B1 (en) Forming long channel FinFET with short channel vertical FinFET and related integrated circuit
CN103426769B (zh) 半导体器件制造方法
CN106206716B (zh) FinFET结构以及用于制造FinFET结构的方法
US8809171B2 (en) Methods for forming FinFETs having multiple threshold voltages
US9865505B2 (en) Method for reducing N-type FinFET source and drain resistance
CN104037083B (zh) 一种半导体器件的制造方法
US9263585B2 (en) Methods of forming enhanced mobility channel regions on 3D semiconductor devices, and devices comprising same
CN106206692A (zh) N型鳍式场效应晶体管的形成方法
CN105097527B (zh) 一种FinFET制造方法
CN110047754A (zh) 半导体器件及其制造方法
CN106449405B (zh) 半导体结构的形成方法
CN114388439A (zh) FinFET的半导体脊中的均匀植入区域
CN102779849A (zh) 半导体器件和用于制造半导体器件的方法
US20090152670A1 (en) Semiconductor device and method of fabricating the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20161026

WD01 Invention patent application deemed withdrawn after publication