CN114388439A - FinFET的半导体脊中的均匀植入区域 - Google Patents

FinFET的半导体脊中的均匀植入区域 Download PDF

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Abstract

本申请案的实施例涉及FinFET的半导体脊中的均匀植入区域。本发明揭示一种用于制作集成电路(100)的方法。所述方法包括：在衬底(102)的半导体表面上方形成半导体脊(104)，及在所述半导体脊(104)的顶部(210)及侧壁(220、230)上形成植入屏蔽物(410)。相比于在所述半导体脊(104)的所述侧壁(220、230)上，所述植入屏蔽物(410)在所述半导体脊(104)的所述顶部(210)上是至少两倍厚。所述方法进一步包括：将掺杂剂植入到所述半导体脊(104)的所述顶部(210)及所述侧壁(220、230)中。

Description

FinFET的半导体脊中的均匀植入区域
技术领域
此说明涉及半导体装置。更特定来说，但非排他地，此说明涉及用于在(例如，FinFET的)半导体脊中提供大体上均匀植入区域的方法及结构。
背景技术
场效应晶体管(FET)可以多种方式形成以用于集成电路及其它装置的多种目的。FET在一些集成电路中形成为“平面”装置，即，形成为其中传导沟道具有在平行于衬底的主要表面的方向上延伸的宽度及长度的装置。FET可形成于衬底的绝缘体上硅(SOI)层中或块体硅衬底中。
还可制作具有非平面传导沟道的FET。在此类非平面FET中，晶体管沟道的长度或宽度在垂直方向上(即，在垂直于衬底的主要表面的方向上)定向。这些类型的FET具有形成于一或多个沟槽之间的一或多个沟道脊或鳍状物。在通常被称为鳍式场效应晶体管(FinFET)的一个此类型的装置中，传导沟道的宽度在垂直方向上定向，而沟道的长度平行于衬底的主要表面定向。在具有沟道的此定向的情况下，FinFET可经构造以具有比平面FET更大宽度的传导沟道，以便产生比占用相同量的集成电路面积(平行于衬底的主要表面的面积)的平面FET更大的电流驱动。
发明内容
在一个实例中，揭示一种用于制作集成电路的方法。所述方法包括：在衬底的半导体表面上方形成半导体脊，及在所述半导体脊的顶部及侧壁上形成植入屏蔽物。相比于在所述半导体脊的所述侧壁上，所述植入屏蔽物在所述半导体脊的所述顶部上是至少两倍厚。所述方法进一步包括：将掺杂剂植入到所述半导体脊的所述顶部及所述侧壁中。
在另一实例中，揭示一种用于制作包含鳍式场效应晶体管(FinFET)的集成电路的方法。所述方法包括：在半导体衬底上方形成鳍状物，及在所述鳍状物上形成植入屏蔽物，相比于在所述鳍状物的所述侧壁处，所述植入屏蔽物在所述鳍状物的顶部部分处更厚。所述方法进一步包括：植入优先穿透所述鳍状物的所述侧壁上方的所述植入屏蔽物的具有某一导电性类型的第一掺杂剂，及植入优先穿透所述鳍状物的所述顶部部分上方的所述植入屏蔽物的具有所述导电性类型的第二掺杂剂。
在又一实例中，揭示一种集成电路，其包括：半导体鳍状物，其位于衬底上方，其中所述鳍状物具有带有顶部表面及侧表面的经掺杂区域；及所述鳍状物的经掺杂区域，其包含具有相同导电性类型的第一掺杂剂及第二掺杂剂。所述鳍状物的所述顶部表面具有比所述侧表面大的所述第一掺杂剂的浓度，且所述侧表面具有比所述顶部表面大的所述第二掺杂剂的浓度。
附图说明
图1图解说明FinFET装置在其早期制作阶段中的部分的实例的横截面图。
图2是图1的鳍状物的透视图，所述鳍状物经历电介质形成工艺以形成植入屏蔽层。
图3是图2的鳍状物的透视图，所述鳍状物经历后续电介质形成工艺以形成第二植入屏蔽层。
图4图解说明在进行后续电介质形成工艺以形成第二植入屏蔽层之后的图3的鳍状物的横截面图。
图5图解说明在将光致抗蚀剂材料层于鳍状物上方沉积、图案化及显影之后的图4的鳍状物的透视图。
图6图解说明经历第一掺杂剂植入工艺的图5的鳍状物的透视图，在所述第一掺杂剂植入工艺中，束线以第一角度在鳍状物的侧壁及顶部部分上提供掺杂剂。
图7图解说明经历第二掺杂剂植入工艺的图6的鳍状物的透视图，在所述第二掺杂剂植入工艺中，束线以第二角度在鳍状物的与第二侧壁相对的第一侧壁以及顶部部分上提供掺杂剂。
图8图解说明经历第三掺杂剂植入工艺的图7的鳍状物的透视图，在所述第三掺杂剂植入工艺中，束线以第三旋转角度沿着鳍状物的纵向轴线在所述鳍状物的面的前部以及鳍状物的顶部部分上提供掺杂剂。
图9图解说明在移除光致抗蚀剂层以及第一植入屏蔽层及第二植入屏蔽层之后的图8的鳍状物的透视图，其中图例展示跨越鳍状物的横截面在鳍状物的面的不同区域中的掺杂剂浓度。
图10图解说明鳍状物的面的横截面图，其中图例展示鳍状物的横截面的不同区域中的掺杂剂浓度。
图11图解说明图9及图10的鳍状物的透视图，其中浅沟槽隔离被施加到衬底，且鳍状物被划分成源极区域、主体区域、N漂移区域及漏极区域。
图12图解说明具有介电层、四乙氧基硅烷层及光致抗蚀剂层的图11的鳍状物的横截面图。
图13图解说明图12的鳍状物的透视图，其中场镀层形成于鳍状物的漂移区域上。
图14图解说明图13的鳍状物的横截面图，其中栅极电介质及场镀层在鳍状物上方。
图15图解说明图14的鳍状物的横截面图，其中光致抗蚀剂层上覆于在鳍状物上方的栅极电介质及场镀层的部分上。
图16图解说明图15的鳍状物的横截面图，其中栅极区域形成于在鳍状物上方的栅极电介质及场镀层的部分上方。
图17展示图16的鳍状物的透视图，其中栅极区域形成于鳍状物的三个侧上。
具体实施方式
特定场效应晶体管(FET)具有非平面传导沟道。在此类非平面FET中，晶体管沟道的长度或宽度在垂直方向上(即，在垂直于衬底的主要表面的方向上)定向。这些类型的FET具有形成于一或多个沟槽之间的一或多个半导体材料脊。半导体材料脊及沟槽可采用深沟槽隔离、浅沟槽隔离技术、沉积及蚀刻或其它技术来形成。在通常被称为鳍式场效应晶体管(FinFET)的一个此类型的装置中，传导沟道的宽度在垂直方向上定向，而沟道的长度平行于衬底的主要表面定向。在具有沟道的此定向的情况下，FinFET可经构造以具有比平面FET更大宽度的传导沟道，以便产生比占用相同量的集成电路面积(平行于衬底的主要表面的面积)的平面FET更大的电流驱动。
在一个实例中，FinFET的鳍状物包含主体部分及在主体部分与装置的漏极之间的N漂移部分。源极安置于主体部分的与N漂移部分及装置的漏极相对的侧上。N漂移部分促进FinFET的击穿电压的增加。主体部分及N漂移部分两者均掺杂有掺杂植入物以提供晶体管的必要功能性以及所要操作性能。在一个实例中，掺杂工艺利用旋转角度植入或等离子体掺杂。在此情形中，举例来说，植入屏蔽电介质(例如，氧化物)通过均匀地生长或沉积于FinFET的顶部部分及侧壁上而形成。在植入旋转期间，由于鳍状物的顶部上的所递送掺杂剂在旋转角度植入物上方的重叠，因此在鳍状物的顶部处的区域可接纳比在鳍状物的侧壁处的区域更多的掺杂剂。相对于在鳍状物的侧壁处的区域，在鳍状物的顶部处的区域中的经增加掺杂剂可减小FinFET的击穿电压。
因此，本文中所揭示的实例中的至少一些实例针对于在半导体材料脊上形成相比于半导体材料脊的侧壁在半导体材料脊的顶部上具有更大厚度的植入屏蔽层。在植入旋转期间，通过每一植入旋转将少量的掺杂剂植入到半导体材料脊的顶部区域中，使得将大体上均匀量的掺杂剂植入于半导体材料脊的侧壁及顶部部分中的区域中。
举例来说，如果植入屏蔽层在半导体材料脊的顶部部分及侧壁上具有一致厚度，那么在一个实例中，半导体材料脊的顶部部分的区域中的掺杂剂浓度可大于或等于半导体脊的侧壁中的区域中的掺杂剂浓度的4倍。然而，在植入屏蔽层在脊的顶部部分上的厚度相比于在脊的侧壁上的厚度更大的情况下，可通过以下操作而调谐半导体材料脊的顶部部分中的区域中的掺杂剂浓度：植入优先穿透脊的侧壁上方的植入屏蔽物的具有某一导电性类型的第一掺杂剂，且植入优先穿透脊的顶部部分上方的植入屏蔽物的具有所述导电性类型的第二掺杂剂。所述两个植入工艺的净效应是沿着脊的顶部部分及侧壁大体上均匀的净掺杂剂浓度，其中将“大体上均匀”理解为脊的表面处的平均掺杂剂浓度的±50％。
在一个实例中，植入屏蔽层通过一或多种各向异性氧化物形成工艺而形成且可包含一或多种各向同性氧化物形成工艺。举例来说，各向同性氧化物工艺可在半导体材料脊的侧壁及顶部部分两者上大体上均匀地生长氧化物，而各向异性沉积工艺可在半导体材料脊的顶部部分上生长比在半导体材料脊的侧壁上大体上更多的氧化物。在此上下文中，可将大体上均匀理解为意指具有不超过±10％的厚度变化，且可将大体上更多理解为意指在顶部部分上的厚度是侧壁上的厚度的至少约两倍。各向异性沉积工艺与各向同性沉积工艺的组合会在半导体材料脊的顶部上产生相比于在半导体材料脊的侧壁上更厚的植入屏蔽层，所述植入屏蔽层可经调谐以提供遍及半导体材料脊的顶部部分及侧壁的大体上均匀的掺杂剂植入浓度。可在各向异性氧化物工艺之前或之后执行各向同性氧化物工艺。在一个实例中，植入屏蔽层仅通过一或多种各向异性氧化物工艺而形成。
将关于FinFET的鳍状物的n漂移区域的植入掺杂剂来图解说明图1到17及所附论述中的本发明实例。然而，采用植入屏蔽层及旋转植入工艺的所描述技术可用于在FinFET的其它区域(例如源极区域、漏极区域及主体区域)中产生大体上均匀的掺杂剂。另外，除FinFET之外，植入屏蔽层及旋转植入技术还可用于需要在半导体材料脊的一或多个部分中具有大体上均匀的掺杂剂浓度的区域的任何装置中。
图1到17图解说明用于形成FinFET装置的一系列制作工艺。图1图解说明FinFET装置100在其早期制作阶段中的部分的实例的横截面图。尽管为了方便起见而被依序描绘，但所展示的动作中的至少一些动作可以不同次序执行及/或并行执行。另外，一些实施方案可执行所展示的动作中的仅一些动作。图1的FinFET装置包含上覆于衬底102上的大体梯形半导体鳍状物结构104。衬底102可为块体硅、绝缘体上硅(SOI)、硅锗、砷化镓等。在一个实例中，经降低表面场(RESURF)层形成于SOI衬底的氧化物层上。在另一实例中，n型层形成于块体硅衬底中且RESURF层形成于n型层上。可通过以下操作而形成鳍状物104：蚀刻衬底102以形成衬底材料的鳍状物104。
在一些实施方案中，在形成埋入层及/或阱层之后，外延层(例如，单晶硅)生长于衬底上，且外延层经蚀刻以形成鳍状物。尽管为了清晰起见而在本文中参考单个鳍状物，但实际上，可形成任何数目个鳍状物。在图1的实例中，鳍状物104的基底形成于衬底102上且RESURF层106安置于鳍状物104下方。可形成额外埋入结构及/或阱结构。举例来说，可将杂质添加到鳍状物104的硅以调整FinFET的阈值电压或其它参数。在一些实施方案中，n型漂移层可形成于鳍状物104的部分上以改进FinFET中的漏极击穿电压。
图2是图1的鳍状物104的透视图，所述鳍状物经历电介质形成工艺200以在鳍状物104的顶部部分210以及鳍状物104的侧壁220及230上方形成植入屏蔽层(例如，植入屏蔽介电层)。可采用用于形成植入屏蔽层的任何适合技术，例如热氧化、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、高密度等离子体化学气相沉积(HDPCVD)、溅射或旋涂技术。电介质形成工艺200可为在鳍状物104的侧壁220及230以及顶部部分210中大体上类似地沉积或生长电介质的各向同性工艺。在图3中以植入屏蔽层310来图解说明所得结构，所述植入屏蔽层在鳍状物104的侧壁220及230以及顶部部分210两者上具有大体上均匀的厚度。在所图解说明实例中，植入屏蔽层310是覆盖顶部210及侧壁220、230的保形层。
图3是图2的鳍状物104的透视图，所述鳍状物经历后续电介质形成工艺300以形成第二植入屏蔽层400(例如，植入屏蔽层)(图4)，所述第二植入屏蔽层在鳍状物104的顶部部分210上方比在鳍状物104的侧壁220及230上方更厚。可采用用于形成后续植入屏蔽层400的任何适合技术，例如热氧化、LPCVD、PECVD、HDPCVD、溅射或旋涂技术。后续电介质形成工艺300是相对于鳍状物104的侧壁220及230在鳍状物104的顶部部分210上沉积或生长大体上更多的电介质的各向异性工艺。在图4中图解说明所得结构。在所图解说明实例中，植入屏蔽层400是覆盖顶部210及侧壁220、230的保形层。
图4图解说明在进行后续电介质沉积工艺以形成第二植入屏蔽层400之后的图3的鳍状物的横截面图，相比于在鳍状物104的侧壁220及230上，所述第二植入屏蔽层在鳍状物104的顶部部分210上方更厚。在一个实例中，第一植入屏蔽层310与第二植入屏蔽层400的经组合厚度形成植入屏蔽物410，相比于在侧壁220及230处，所述植入屏蔽物在鳍状物104的顶部部分210处更厚。举例来说，植入屏蔽物410在鳍状物104的顶部部分210处具有约30nm到约50nm(例如，40nm)的厚度，而植入屏蔽物410在鳍状物104的侧壁220及230上的厚度是约5nm到约15nm(例如，10nm)。因此，植入屏蔽物410可在顶部部分210处具有是在侧壁220及230上的厚度的约两倍与十倍之间的厚度。在各种实例中，植入屏蔽物410可为或包含半导电材料的氧化物(例如，氧化硅)，或者可为或包含半导电材料的氮化物(例如，氮化硅)。图5图解说明在将光致抗蚀剂层500于鳍状物104上方沉积、图案化及显影使得仅暴露鳍状物104的选定目标区域以用于植入掺杂剂之后的图4的鳍状物104的透视图。
图6图解说明经历第一掺杂剂植入工艺的图5的鳍状物的透视图，在所述第一掺杂剂植入工艺中，离子植入工艺的束线600以第一角度在鳍状物104的侧壁230及顶部部分210上提供掺杂剂。接着旋转鳍状物104以进行后续掺杂剂植入工艺。图7图解说明经历第二掺杂剂植入工艺的图6的鳍状物104的透视图，在所述第二掺杂剂植入工艺中，束线700以第二角度在鳍状物104的与第二侧壁230相对的第一侧壁220以及顶部部分210上提供掺杂剂。接着旋转鳍状物104以进行仍另一后续掺杂剂植入工艺。图8图解说明经历第三掺杂剂植入工艺的图7的鳍状物104的透视图，在所述第三掺杂剂植入工艺中，束线800以第三角度沿着鳍状物104的纵向轴线在所述鳍状物的面810的前部以及鳍状物104的顶部部分210上提供掺杂剂。
虽然在本发明实例中展示三个掺杂剂植入角度，但可基于特定应用及鳍状物104的选定区域中的所要掺杂剂浓度而执行任何数目个旋转掺杂剂植入。举例来说，可执行第四掺杂剂植入工艺，其中将鳍状物104相对于图8的视图旋转180°，使得植入束线以与图8中所展示的角度大约相等但相反的角度指向顶部部分210。相对于束线以不同角度的一系列植入可在本文中被称为旋转植入工艺。如由半导体领域的技术人员所理解，可通过在植入处理期间旋转(扭转)及倾斜支撑衬底102的压板而实施此类角度。由图6到8所描述的植入工艺以及所描述第四掺杂剂植入工艺可被称为4旋转植入。在其它实例中，可使用等离子体掺杂工艺，其中植入角度是相对于平均掺杂剂通量。
如从图6到8可见，鳍状物104的顶部部分210具有来自以不同旋转角度的掺杂剂植入的重叠掺杂区域，而每一侧壁220及230仅接纳以单个旋转角度的掺杂剂。然而，由于相比于在侧壁220及230处，在鳍状物104的顶部部分210处的植入屏蔽物更厚，因此来自以不同旋转角度的掺杂剂植入的遍及鳍状物104的掺杂剂浓度是相对均匀的。接着移除光致抗蚀剂层500、第一植入屏蔽层310及第二植入屏蔽层400以提供图9的所得结构900。
图9图解说明根据一个实例的在移除光致抗蚀剂层以及第一植入屏蔽层及第二植入屏蔽层之后的图8的鳍状物的透视图，其中图例展示跨越鳍状物104的横截面在鳍状物的面的不同区域中作为第一n型掺杂剂的砷的浓度。所图解说明掺杂剂分布可由4旋转植入工艺产生。植入能量可经选择使得砷沿着侧壁220及230更大程度地穿透植入屏蔽层310及400。由于鳍状物104的顶部处的较厚屏蔽材料以及砷离子的相对较大大小而预期此结果。产生此不同穿透的特定植入能量预期取决于植入屏蔽层310及400的特定特性而变化，且可由所属领域的技术人员确定。
可通过第二4旋转植入工艺而植入具有较小离子大小的第二掺杂剂(例如，磷)。尽管沿着鳍状物104的顶部的屏蔽层400的较大厚度，但由于植入束的角度及较小离子大小，因此第二掺杂剂可优先沿着鳍状物104的顶部穿透植入屏蔽层310及400。再次，产生此不同穿透的第二掺杂剂的特定植入能量预期取决于植入屏蔽层310及400的特定特性而变化，且可由所属领域的技术人员确定。磷的浓度的类似图例将展示类似梯度，但在鳍状物的顶部部分上具有比在侧上更大的磷浓度。所述两个植入工艺的净效应是沿着顶部210及侧220、230大体上均匀的净掺杂剂浓度。在此上下文中，将“大体上均匀”理解为鳍状物104的表面处的平均掺杂剂浓度的±50％。尽管使用第一导电性类型(例如，n型)掺杂剂磷及砷来呈现实例，但可类似地使用具有第二导电性类型的掺杂剂(例如，p型掺杂剂，例如硼及镓)来实施掺杂。
鳍状物104包含其中光致抗蚀剂层500保护鳍状物104免受所述系列植入的不接纳任何掺杂剂植入的掩模区域910，以及其中植入掺杂剂的植入区域920。图10图解说明鳍状物的面的横截面图，其中图例展示鳍状物的横截面的不同区域中的掺杂剂浓度。如图9及图10两者中所展示，鳍状物的第一侧壁区域1010、第二侧壁区域1020及顶部部分区域1000中的掺杂剂浓度相对于彼此具有大体上均匀的掺杂剂浓度。
虽然图3到10图解说明在鳍状物的单个区域的顶部部分及侧壁中的区域中形成大体上均匀的掺杂剂浓度，但工艺可用于通过以下操作而选择性地掺杂鳍状物的不同区域：在非选定区域上方采用光致抗蚀剂材料及在多个选定区域中的选定区域处执行一系列不同旋转掺杂剂植入。举例来说，待掺杂的选定区域可包含FinFET的漏极区域、主体区域、N漂移区域及源极区域。植入屏蔽物可遍及每一掺杂区域保持在整个鳍状物上方且一旦植入最终经掺杂区域，便移除所述植入屏蔽物。以此方式，每一经掺杂区域可在鳍状物104的顶部部分210中的区域以及侧壁220及230的区域两者中具有大体上均匀的植入浓度。
图11图解说明在每一晶体管区域已被掺杂之后且在围绕鳍状物104沉积形成于衬底102上的浅沟槽隔离(STI)介电层1100之后的图10的鳍状物104的透视图。STI介电层1100形成包含在衬底102上沉积介电材料(例如二氧化硅)以填充围绕鳍状物104的空间，且将介电材料蚀刻到所要厚度，借此暴露鳍状物104的所要高度。图11展示被分成不同晶体管区域的鳍状物。不同晶体管区域包含源极区域1108、主体区域1104、漂移区域1102及漏极区域1106。漂移区域1102邻近漏极区域1106及主体区域1104。主体区域1104邻近源极区域1108及漂移区域1102。
介电层1202形成于图11的鳍状物104及STI介电层1100上。在一些实施方案中，介电层1202可为二氧化硅且具有约30nm到约120nm的厚度。在一些实施方案中，一层四乙氧基硅烷(TEOS)1204可沉积于介电层1202上方。接下来，一层光致抗蚀剂1206施加于介电层1202上方。光致抗蚀剂层1206对介电层1202进行图案化以用于在鳍状物104的漂移区域1102上形成场镀层氧化物。对介电层1202进行蚀刻以在鳍状物104的漂移区域1102上形成场镀层氧化物(场镀层氧化物层)。举例来说，在蚀刻之后，从鳍状物104的除漂移区域1102的表面之外的所有表面移除介电层1202。可应用湿法蚀刻来移除介电层1202。
图12展示在蚀刻之后且在移除光致抗蚀剂层1206之前的鳍状物104上的介电层1202、TEOS层1204及光致抗蚀剂层1206的横截面图。通过蚀刻而产生的底切1208形成平滑拐角，相对于增加电场且降低击穿电压的尖锐拐角(例如，90°)，所述平滑拐角增加击穿电压。图13展示FinFET的透视图，其中场镀层电介质1302(场镀层氧化物层)形成于鳍状物104的漂移区域1102上。场镀层电介质1302形成于漂移区域1102的三个侧(侧1304、侧1306及侧1308)上。侧1308与侧1304相对。
接下来，一层介电材料(栅极介电层1402)形成于鳍状物104上。此层介电材料可为二氧化硅。图14展示形成于鳍状物104上的栅极介电层1402及场镀层电介质1302的横截面图。栅极介电层1402与场镀层电介质1302邻近并啮合。如图15中所展示，导电层1502(例如多晶硅)沉积于鳍状物104的栅极介电层1402上，以及鳍状物104的场镀层电介质1302的至少一部分上。一层光致抗蚀剂1504施加于导电层1502上方。光致抗蚀剂层1504对导电层1502进行图案化以用于在鳍状物104的主体区域1104上形成栅极区域并在所述鳍状物的漂移区域1102的部分上形成场板。图15展示施加到鳍状物104的导电层1502及光致抗蚀剂层1504的横截面图。
在图15的结构上对导电层1502执行蚀刻工艺以在鳍状物104的主体区域1104上形成栅极区域并在所述鳍状物的漂移区域1102的部分上形成场板。图16展示通过蚀刻导电层1502而形成于鳍状物104的主体区域1104上的栅极电极1602A及在所述鳍状物的漂移区域1102的部分上的场板1602B的横截面图。图17展示形成于鳍状物104上的栅极电极1602A及场板1602B的透视图。虽然未展示，但可对图17的结构执行后段(BEOL)处理。举例来说，将金属端子及/或布线迹线添加到源极区域1108、漏极区域1106及栅极电极1602A以提供栅极电极1602A上的栅极触点(未展示)、漏极区域1106上的漏极触点(未展示)及源极区域1108上的源极触点(未展示)。
出于简化解释的目的，贯穿本公开采用术语“上覆”、“上覆的”、“下伏”及“下伏的”(及派生词)来表示沿选定定向的两个邻近表面的相对位置。另外，贯穿本公开所采用的术语“顶部”及“底部”表示沿选定定向的对置表面。类似地，术语“上部”及“下部”表示沿选定定向的相对位置。实际上，贯穿本公开所使用的实例表示一个选定定向。然而，在所描述实例中，选定定向是任意的且其它定向在本公开的范围内是可能的(例如，倒置、旋转90度等)。
上文已描述本发明的实例。当然，出于描述本发明的目的而描述每个可想到的组件或方法组合是不可能的，但所属领域的技术人员将认识到，本发明的许多其它组合及排列是可能的。因此，本发明打算囊括属于包含所附权利要求书的此申请案的范围内的所有此类变更、修改及变化。

Claims (20)

1.一种用于制作集成电路的方法，所述方法包括：
在衬底的半导体表面上方形成半导体脊；
在所述半导体脊的顶部及侧壁上形成植入屏蔽物，相比于在所述半导体脊的所述侧壁上，所述植入屏蔽物在所述半导体脊的所述顶部上是至少两倍厚；及
将掺杂剂植入到所述半导体脊的所述顶部及所述侧壁中。
2.根据权利要求1所述的方法，其中植入所述掺杂剂包含植入具有某一导电性类型及第一离子大小的第一掺杂剂，以及植入具有相同导电性类型及第二离子大小的第二掺杂剂。
3.根据权利要求2所述的方法，其中所述第一掺杂剂是磷且所述第二掺杂剂是砷。
4.根据权利要求2所述的方法，其中具有所述导电性类型的掺杂剂的净浓度在鳍状物的所述顶部与所述鳍状物的所述侧壁之间变化不超过±50％。
5.根据权利要求1所述的方法，其中植入所述掺杂剂包含以与所述半导体脊的纵向轴线对准的方向植入掺杂剂。
6.根据权利要求1所述的方法，其中所述半导体脊是鳍式场效应晶体管FinFET的鳍状物。
7.根据权利要求6所述的方法，其中将所述掺杂剂植入到所述FinFET的N漂移部分中。
8.根据权利要求1所述的方法，其中所述在所述半导体脊的所述顶部及所述侧壁上形成植入屏蔽物包括执行各向异性介电热氧化或沉积工艺。
9.根据权利要求8所述的方法，其中所述在所述半导体脊的所述顶部及所述侧壁上形成植入屏蔽物进一步包括执行各向同性介电热氧化或沉积工艺。
10.根据权利要求1所述的方法，其进一步包括：
在所述半导体表面上方形成介电层，所述介电层覆盖所述半导体脊的所述侧壁的下部部分且暴露所述半导体脊的所述顶部。
11.一种用于制作包含鳍式场效应晶体管FinFET的集成电路的方法，所述方法包括：
在半导体衬底上方形成鳍状物；
在所述鳍状物上形成植入屏蔽物，相比于在所述鳍状物的所述侧壁上，所述植入屏蔽物在所述鳍状物的顶部部分处更厚；
植入优先穿透所述鳍状物的所述侧壁上方的所述植入屏蔽物的具有某一导电性类型的第一掺杂剂；及
植入优先穿透所述鳍状物的所述顶部部分上方的所述植入屏蔽物的具有所述导电性类型的第二掺杂剂。
12.根据权利要求11所述的方法，其中将所述第一掺杂剂及所述第二掺杂剂植入到所述FinFET的漂移部分中。
13.根据权利要求11所述的方法，其中形成所述植入屏蔽物包含执行各向同性介电热氧化或沉积工艺及执行各向异性介电热氧化或沉积工艺。
14.根据权利要求11所述的方法，其进一步包括：
移除所述植入屏蔽物；
在所述半导体脊的主体区域及漂移区域上方形成氧化物层；
在所述主体区域上方形成多晶硅栅极电极并在所述漂移区域上方形成场板。
15.根据权利要求14所述的方法，其中所述漂移区域是N型漂移区域。
16.根据权利要求11所述的方法，其中所述第一掺杂剂是砷且所述第二掺杂剂是磷。
17.一种集成电路，其包括：
半导体鳍状物，其位于衬底上方，所述鳍状物具有带有顶部表面及侧表面的经掺杂区域；及
所述鳍状物的经掺杂区域，其包含具有相同导电性类型的第一掺杂剂及第二掺杂剂，所述鳍状物的所述顶部表面具有比所述侧表面大的所述第一掺杂剂的浓度，且所述侧表面具有比所述顶部表面大的所述第二掺杂剂的浓度。
18.根据权利要求17所述的集成电路，其中所述经掺杂区域是FinFET的漂移区域。
19.根据权利要求17所述的集成电路，其中所述第一掺杂剂是磷且所述第二掺杂剂是砷。
20.根据权利要求17所述的集成电路，其中具有所述相同导电性类型的掺杂剂的净浓度在所述鳍状物的所述顶部表面与所述鳍状物的所述侧表面之间变化不超过±50％。
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