KR101655622B1 - Finfet 웰 도핑을 위한 메커니즘을 포함하는 반도체 디바이스 구조물 및 그 제조방법 - Google Patents

Finfet 웰 도핑을 위한 메커니즘을 포함하는 반도체 디바이스 구조물 및 그 제조방법 Download PDF

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Abstract

본 개시물에 설명된 finFET 디바이스들의 웰들을 도핑하기 위한 메커니즘들의 실시예들은 웰 영역들을 도핑하기 위하여 도핑된 필름들을 성막하는 것을 이용한다. 메커니즘들은 도핑된 웰 영역들 옆에 채널 영역들 내의 낮은 도펀트 농도를 유지하는 것을 가능하게 한다. 결과적으로, 트랜지스터 성능은 크게 향상될 수 있다. 메커니즘은 트랜지스터들에 대한 격리 구조물들을 형성하기 이전에 도핑된 필름들을 성막하는 것을 수반한다. 도핑된 필름들 내의 도펀트들은 핀들 근처의 웰 영역들을 도핑하는데 사용된다. 격리 구조물들은 유동성 유전체 재료로 채워지며, 유동성 유전체 재료는 마이크로파 어닐링의 사용으로 실리콘 산화물로 변환된다. 마이크로파 어닐링은 도펀트 확산을 야기하지 않고 유동성 유전체 재료의 실리콘 산화물로의 변환을 가능하게 한다. 부가적인 웰 주입들이 딥 웰들을 형성하기 위하여 수행될 수 있다. 마이크로파 어닐링(들)은 기판 및 핀들 내의 결함들을 어닐링하는데 사용될 수 있다.

Description

FINFET 웰 도핑을 위한 메커니즘 {MECHANISM FOR FINFET WELL DOPING}
본 출원은 다음의 공동 계류 중이며 공동으로 양도된 "Mechanism for Forming a Trench Structure"라는 제목으로 2013년 10월 4일자로 출원된 미국 특허출원 일련번호 14/046,384(관리번호 TSM13-0875) 및 "Mechanism for Forming a Trench Structure"라는 제목으로 2013년 10월 10일자로 출원된 미국 가특허출원 일련번호 61/889,376(관리번호 TSM13-0415)에 관련된다. 상기 언급된 특허출원들 모두는 그들 전체가 인용에 의해 본원에 포함된다.
반도체 집적 회로(IC) 산업은 급속한 성장을 경험하고 있다. 이 성장 과정에 걸쳐, 디바이스들의 기능적 밀도는 일반적으로 증가되고 있으나, 디바이스 피쳐 사이즈 또는 기하학적 구조는 감소되고 있다. 이러한 스케일링 다운 프로세스는 일반적으로 제조 효율을 증가시키고, 비용을 낮추고 및/또는 성능을 향상시킴으로써 이익을 제공한다. 그러한 스케일링 다운은 또한 IC들의 프로세싱 및 제조의 복잡성을 증가시켜왔는데, IC 제조에서 유사한 개발들이 실현되도록 이러한 진보들이 요구되기 때문이다.
유사하게, IC들로부터의 기하학적 구조의 축소 및 증가된 성능에 대한 요구가 멀티-게이트 디바이스들의 도입을 초래하였다. 이들 멀티-게이트 디바이스들은 소위 멀티-게이트 핀형 전계-효과 트랜지스터들(또한 finFET으로 지칭됨)을 포함하는데, 이는 채널이 기판으로부터 연장되는 "핀" 상에 형성되기 때문이다. FinFET 디바이스들은 채널 영역을 포함하는 핀의 상단 및/또는 측면들 상에 게이트를 제공하면서 디바이스의 게이트 폭을 축소시키는 것을 허용할 수 있다.
몇몇 실시예들에서, 반도체 기판 상에 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 상기 반도체 기판으로부터 연장되는 복수의 핀들을 형성하는 단계, 및 복수의 핀들의 제1 그룹을 커버하기 위하여 제1 타입의 도펀트들로 도핑된 제1 도핑된 필름을 성막하는 단계를 포함한다. 방법은 복수의 핀들의 제2 그룹을 커버하기 위하여 제2 타입의 도펀트들로 도핑된 제2 도핑된 필름을 성막하는 단계를 더 포함한다. 방법은 복수의 핀들의 하부 부분들 사이에 하부 부분들을 둘러싸는 격리 구조물들을 형성하는 단계를 더 포함하며, 복수의 핀들의 상부 부분들은 제1 도핑된 필름 또는 제2 도핑된 필름에 의하여 커버되지 않는다. 또한, 방법은 복수의 핀들의 제1 그룹과 복수의 핀들의 제1 그룹 근처의 기판 영역 내에 제1 타입의 웰(well)을 형성하도록 제1 도핑된 필름 내에 제1 도펀트들을 확산시키기 위하여, 그리고 제2 도핑된 필름에 의해 커버되는 복수의 핀들의 제2 그룹 내에 제2 타입의 웰을 형성하도록 제2 도핑된 필름 내에 상기 제2 도펀트들을 확산시키기 위하여 도펀트 확산 프로세스를 수행하는 단계를 포함한다.
몇몇 다른 실시예들에서, 반도체 기판 상에 반도체 디바이스를 형성하는 방법이 제공된다. 방법은 반도체 기판을 에칭함으로써 복수의 핀들을 형성하는 단계, 및 복수의 핀들의 제1 그룹을 커버하기 위하여 제1 타입의 도펀트들로 도핑된 제1 도핑된 필름을 성막하는 단계를 포함한다. 방법은 또한 복수의 핀들의 제2 그룹을 커버하기 위하여 제2 타입의 도펀트들로 도핑된 제2 도핑된 필름을 성막하는 단계, 및 복수의 핀들을 격리시키기 위해 격리 구조물들을 형성하는 단계를 포함한다. 격리 구조물들은 복수의 핀들의 하부 부분들 사이에서 하부 부분들을 둘러싸고, 복수의 핀들의 상부 부분들은 제1 도핑된 필름 또는 제2 도핑된 필름에 의하여 커버되지 않는다. 방법은 복수의 핀들의 제1 그룹 및 복수의 핀들의 제1 그룹 근처의 기판 영역 내에 제1 타입의 웰을 형성하도록 제1 도핑된 필름 내에 제1 도펀트들을 확산시키기 위하여, 그리고 제2 도핑된 필름에 의하여 커버되는 복수의 핀들의 제2 그룹 내에 제2 타입의 웰을 형성하도록 제2 도핑된 필름 내에 제2 도펀트들을 확산시키기 위하여 도펀트 확산 프로세스를 수행하는 단계를 더 포함한다. 또한, 방법은 마이크로파 어닐링을 수행하는 단계를 포함한다.
또 다른 몇몇 실시예들에서, 반도체 디바이스 구조물이 제공된다. 반도체 디바이스 구조물은 핀형 전계 효과 트랜지스터(fin field-effect-transistor, finFET) 영역을 갖는 기판, 및 핀 구조물 위에 형성되는 게이트 구조물을 포함한다. 핀 구조물은 결정형 실리콘-함유 재료를 포함하고, 핀 구조물의 일부는 이웃하는 격리 구조물들 위로 돌출된다. 반도체 디바이스 구조물은 또한 핀 구조물 내의 채널 영역을 포함하고, 채널 영역은 게이트 구조물에 의하여 둘러싸이고, 채널 영역은 5E16 원자/cm3 내지 5E17 원자/cm3 범위의 도펀트 농도를 갖는다. 반도체 디바이스 구조물은 채널 영역 아래에 있고 채널 영역 옆에 있는 웰 영역을 더 포함하며, 웰 영역은 1E18 원자/cm3 내지 6E18 원자/cm3 범위의 도펀트 농도를 갖는다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 피쳐들은 실척대로 도시되지 않는다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1a는 몇몇 실시예들에 따른 반도체 디바이스 구조물의 실시예의 투시도이다.
도 1b는 몇몇 실시예들에 따른 도 1a의 트랜지스터 영역의 상면도를 도시한다.
도 1c는 몇몇 실시예들에 따른 도 1a의 반도체 디바이스 구조물의 단면도를 도시한다.
도 2는 2007년에 Bar Van Zeghbroeck에 의하여 발행된 전자 및 정공에 대한 이동도 대 기판 도핑(또는 도펀트) 농도의 개략도를 도시한다.
도 3a-3p는 몇몇 실시예들에 따른 finFET 구조물을 형성하기 위한 순차적 프로세스의 단면도들을 예시한다.
도 4a는 몇몇 실시예들에 따른 표면 근처의 SiONH 네트워크(I) 및 트렌치의 저부 근처의 다른 SiONH 네트워크(II)를 도시한다.
도 4b는 몇몇 실시예들에 따른 낮은 저온 열 어닐링 이후의 SiOH+SiO 네트워크(III)를 도시한다.
도 4c는 몇몇 실시예들에 따른 마이크로파 어닐링(microwave anneal, MWA) 이후의 SiO 네트워크(IV)를 도시한다.
하기의 설명은 발명의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 어레인지먼트(arrangement)들의 특정 예들이 본 개시물을 간략화하기 위해 하기에 설명된다. 물론 이들은 단지 예이며, 제한하는 것으로 의도되지 않는다. 또한, 뒤따르는 설명에서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은 제1 및 제2 피쳐들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 끼어들어 형성될 수 있는 실시예들을 포함할 수 있어, 제1 및 제2 피쳐들은 직접 접촉하지 않을 수도 있다. 다양한 피쳐들은 명료성 및 간략화를 위해 상이한 스케일들로 임의적으로 도시될 수 있다. 부가적으로, 본 개시물은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 그 자체로 다양한 실시예들 간의 관계를 진술하지 않는다. 본 기술분야의 당업자들은 본 명세서에 구체적으로 설명되지 않더라도, 본 개시물의 원리들을 구현하는 다양한 등가물들을 변경할 수 있을 것임을 이해한다.
본 개시물은 finFET 디바이스들로서 본 명세서에서 지칭되는 핀-형 멀티-게이트 트랜지스터들 또는 멀티-게이트 트랜지스터들의 형태의 실시예들을 나타낸다는 것에 또한 유의한다. 그러한 디바이스는 p-형 금속 산화물 반도체 finFET 디바이스 또는 n-형 금속 산화물 반도체 finFET 디바이스를 포함할 수 있다. finFET 디바이스는 듀얼-게이트 디바이스, 트리-게이트 디바이스 및/또는 다른 구성들일 수 있다. finFET 디바이스들은 마이크로프로세서, 메모리 디바이스와 같은 IC 및/또는 다른 IC에 포함될 수 있다. 본 기술분야의 당업자는 본 개시물의 양상들로부터 이익을 얻을 수 있는 반도체 디바이스들의 다른 실시예들을 구현할 수 있다.
도 1a는 몇몇 실시예들에 따른 반도체 디바이스 구조물(100)의 실시예의 투시도를 예시한다. 반도체 디바이스 구조물(100)은 finFET 타입 구조물들을 포함한다. 반도체 디바이스 구조물(100)은 기판(102), 복수의 핀들(104), 복수의 격리 구조물들(106) 및 각각의 핀들(104) 상에 배치된 게이트 구조물(108)을 포함한다. 격리 구조물들(106)은 얕은 트렌치 격리(shallow trench isolation, STI) 구조물들로서 또한 지칭될 수 있다. 게이트 구조물(108)은 게이트 유전체 층(115), 게이트 전극 층(117) 및/또는 하나 이상의 부가적인 층들을 포함할 수 있다. 하드 마스크 층(120)은 게이트 전극 층(117) 위에 있다. 하드 마스크 층(120)은 예컨대 에칭에 의해 게이트 구조물(108)을 패터닝하는데 사용된다. 몇몇 실시예들에서, 하드 마스크 층(120)은 유전체 재료, 예컨대 실리콘 산화물로 이루어진다. 도 1a의 투시도는 게이트 구조물(108)의 패터닝(또는 형성) 프로세스 이후에 취해진다. 도 1a는 단 하나의 게이트 구조물(108)만을 보여준다. 도 1a에 도시된 게이트 구조물(108)과 유사하고 그와 평행한 부가적인 게이트 구조물(들)미도시)이 존재할 수 있다.
복수의 핀들(104) 각각은 소스 영역(110S) 및 드레인 영역(110D)을 포함하고, 소스 또는 드레인 피쳐들은 핀(104) 내에, 핀(104) 상에 및/또는 핀(104)을 둘러싸고 형성된다. 핀(104)의 채널 영역(112)은 게이트 구조물(108) 아래 놓인다. 핀(104)의 채널 영역(112)은 도 1a에 도시된 바와 같이 길이(게이트 길이)(L) 및 폭(게이트 폭)(W)을 갖는다 . 몇몇 실시예들에서, 길이(게이트 길이)(L)는 약 10 nm 내지 약 30 nm의 범위이다. 몇몇 실시예들에서, 폭(게이트 폭)(W)은 약 10 nm 내지 약 20 nm의 범위이다. 핀(104)의 상부로부터 게이트 구조물(108)의 상부까지 측정된 게이트 구조물(108)의 높이(게이트 높이)(HG)는 몇몇 실시예들에서 약 50 nm 내지 약 80 nm의 범위이다. 격리 구조물(106)의 표면으로부터 핀(104)의 상부까지 측정된 핀(104)의 높이(핀 높이)(HF)는 몇몇 실시예들에서 약 25 nm 내지 약 35 nm의 범위이다.
기판(20)은 실리콘 기판일 수 있다. 대안적으로, 기판(20)은 게르마늄과 같은 다른 단원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 인티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수 있다. 실시예에서, 기판(20)은 절연체 상 반도체(semiconductor on insulator, SOI)이다.
격리 구조물들(106)은 유전체 재료로 이루어지며, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG), 로우-k 유전체 재료 및/또는 다른 적절한 절연 재료로 형성될 수 있다. 격리 구조물들(106)은 얕은 트렌치 격리(STI) 피쳐들일 수 있다. 실시예에서, 격리 구조물들은 STI 피쳐들이며, 기판(20)의 트렌치들을 에칭함으로써 형성된다. 트렌치들은 절연 재료로 채워지고, 그 후 화학 기계적 연마(chemical mechanical polish, CMP)가 후속될 수 있다. 격리 구조물들(106) 및/또는 핀 구조물(104)에 대한 다른 제조 기법들이 가능하다. 격리 구조물들(106)은 예를 들어, 하나 이사의 라이너 층들을 갖는 다층 구조물을 포함할 수 있다.
핀 구조물들(104)은 하나 이상의 디바이스들이 형성되는 활성 영역을 제공할 수 있다. 실시예에서, 트랜지스터 디바이스의 채널 영역 (112)이 핀(104) 내에 형성된다. 핀(104)은 실리콘 또는 게르마늄과 같은 다른 단원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 인티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수 있다. 핀들(104)은 포토리소그래피 및 에칭 프로세스들을 포함하는 적절한 프로세스들을 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판 위에 놓이는(예를 들어, 실리콘 층 상의) 포토레지스트 층(레지스트)를 형성하는 단계, 패턴에 레지스트를 노출시키는 단계, 노출 후 베이크 프로세스들을 수행하는 단계, 및 레지스트를 포함하는 마스킹 엘리먼트를 형성하도록 레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 엘리먼트는 그 후 기판의 영역들을 보호하는데 사용될 수 있는 한편, 에칭 프로세스는 격리 구조물들(106) 내로 레시스들을 형성하여, 돌출되는 핀들을 남긴다. 리세스들은 반응성 이온 에칭(reactive ion etch, RIE) 및/또는 다른 적절한 프로세스들을 사용하여 에칭될 수 있다. 기판(20) 상에 핀들(104)을 형성하기 위한 방법들의 여러 다른 실시예들이 적절할 수 있다.
게이트 구조물(108)은 게이트 유전체 층(115), 게이트 전극 층(117) 및/또는 하나 이상의 부가적인 층들을 포함할 수 있다. 실시예에서, 게이트 구조물(108)은 금속 게이트 구조물을 형성하는데 사용되는 교체 게이트 프로세스에서 형성되는 것과 같은 희생 게이트 구조물이다. 실시예에서, 게이트 구조물(108)은 (게이트 전극 층(117)으로서) 폴리실리콘 층을 포함한다.
게이트 구조물(108)의 게이트 유전체 층(115)은 실리콘 이산화물을 포함할 수 있다. 실리콘 산화물은 적절한 산화 및/또는 성막 방법들에 의하여 형성될 수 있다. 대안적으로, 게이트 구조물(108)의 게이트 유전체 층은 하프늄 산화물(HfO2)과 같은 하이-k 유전체 층을 포함할 수 있다. 대안적으로, 하이-k 유전체 층은 선택적으로 TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합물들, 또는 다른 적절한 재료와 같은 다른 하이-k 유전체들을 포함할 수 있다. 하이-k 유전체 층은 원자 층 증착(atomic layer deposition, ALD) 및/또는 다른 적절한 방법들에 의하여 형성될 수 있다.
실시예에서, 게이트 구조물(108)은 금속 게이트 구조물일 수 있다. 금속 게이트 구조물은 계면(interfacial) 층(들), 게이트 유전체 층(들), 일함수 층(들), 충전 금속 층(들), 및/또는 금속 게이트 구조물에 대한 다른 적절한 재료들을 포함할 수 있다. 다른 실시예들에서, 금속 게이트 구조물(108)은 캡핑 층들, 에칭 스탑 층들 및/또는 다른 적절한 재료들을 더 포함할 수 있다. 계면 층은 유전체 재료, 예컨대 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 계면 유전체 층은 화학적 산화, 열적 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD) 및/또는 다른 적절한 형성 프로세스에 의하여 형성될 수 있다.
게이트 구조물(108) 내에 포함될 수 있는 예시적인 p-형 일함수 금속들은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p-형 일함수 재료들, 또는 이들의 조합들을 포함한다. 게이트 구조물(108) 내에 포함될 수 있는 예시적인 n-형 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n-형 일함수 재료들, 또는 이들의 조합들을 포함한다. 일함수 값은 일함수 층의 재료 조성과 연관되고, 따라서 제1 일함수 층의 재료는 개별적 영역 내에 형성될 디바이스에서 원하는 임계 전압(Vt)이 달성되도록 그 일함수 값을 튜닝하게끔 선택된다. 일함수 층(들)은 CVD, 물리 기상 증착(PVD) 및/또는 다른 적절한 프로세스에 의하여 성막될 수 있다. 충전 금속 층은 Al, W 또는 Cu 및/또는 다른 적절한 재료들을 포함할 수 있다. 충전 금속은 CVD, PVD, 도금 및/또는 다른 적절한 프로세스들에 의하여 형성될 수 있다. 충전 금속은 일함수 금속 층(들) 위에 성막될 수 있고, 그에 의해 더미 게이트 구조물의 제거에 의하여 형성되는 개구들 또는 트렌치들의 나머지 부분 내를 충전한다.
상기 설명된 반도체 디바이스 구조물(100)은 핀들(104) 및 게이트 구조물(108)을 포함한다. 반도체 디바이스 구조물(100)은 구조물(100)을 이용하는 트랜지스터의 저농도 도핑된 드레인(lightly doped drain, LDD) 영역들 및 도핑된 소스/드레인 영역들과 같은 다양한 피쳐들을 형성하기 위하여 부가적인 프로세싱을 필요로 한다. LDD 영역들은 채널 영역 옆에 있고, 스페이서들 아래에 있다. LDD 영역이라는 용어는 소스 및 드레인 영역들 모두의 옆에 저농도 도핑된 영역들을 설명하는데 사용된다.
도 1b는 몇몇 실시예들에 따른, 격리 구조물(106)의 상부면(118)과 동일 레벨의 표면 상에서 취해진, 도 1a의 핀들(104) 중 하나로 형성된 트랜지스터 영역(150)의 상면도를 도시한다. 트랜지스터 영역(150)은 도핑된 소스 영역(110S') 및 도핑된 드레인 영역(110D')을 포함하고, 이들은 각각 표면(118)에서 도 1a의 도핑된 소스 영역들(110S) 및 도핑된 드레인 영역(110D)와 동일한 단면들을 갖는다.
트랜지스터 영역(150)은 또한 채널 영역(112)을 포함하며, 이는 도 1a에 도시된 바와 같이 핀(104)의 일부이고, 3 면들 상에 게이트 구조물(108)에 의하여 둘러싸인다. 채널 영역(112)은 길이(게이트 길이)(L) 및 폭(게이트 폭)(W)을 갖는다. 트랜지스터 영역(150)은 또한 게이트 유전체 층(115) 및 게이트 전극 층(117)을 포함한다. 도 1b는 소스 영역(110S)과 채널 영역(112) 사이에 그리고 드레인 영역(110D)과 채널 영역(112) 사이에 LDD 영역들(113)을 도시한다. LDD 영역들(113)은 폭(W) 및 길이(LS)를 가지며, 이는 스페이서들(111)의 폭에 의하여 정의된다. 몇몇 실시예들에서, LS는 약 5 nm 내지 약 10 nm의 범위이다. 도 1b는 점선에 의하여 다른 게이트 구조물(108)을 보여준다. 이러한 다른 게이트 구조물(108)은 게이트 구조물(108)과 유사하고 평행한 것으로 상기 설명되었으며, 도 1a에 도시되지 않는다.
도 1c는 몇몇 실시예들에 따른, 도 1a에 예시된 컷(131)에 따르는 반도체 디바이스 구조물의 단면도를 도시한다. 도 1c는 2개의 이웃한 게이트 구조물들(108)을 보여준다. 상기 언급된 바와 같이, 도 1a에 도시된 게이트 구조물(108)과 유사하고 평생한 부가적인 게이트 구조물(들)이 존재할 수 있다. 각각의 게이트 구조물(108)에서, 채널 영역(112)이 존재한다. 도 1c에 도시된 바와 같이, 채널 영역들(112)은 격리 구조물들(106) 위의 핀들(104)의 부분들(또는 노출된 핀 섹션들) 및 격리 구조물들(106)의 약간 확장된 하부면들(121)을 포함한다. 노출된 핀 섹션들 아래의 채널 영역들(112)의 에지들은 몇몇 실시예들에 따른, 더블 점선들(122)에 의해 표시된다. 채널 영역들(112) 아래의 영역은 (기판(20)의 점선 경계선(124)에 의하여 마킹된) 웰 영역(123)이다. 도 1c에 도시된 바와 같이, 웰 영역(123)은 채널 영역들(112) 바로 아래에 있고, 핀들(104)의 채널 영역들(112) 아래의 영역들을 포함한다. 웰 영역(123)은 기판(20)의 핀들(104) 아래 영역으로 연장된다.
n-형 전계 효과(NFET) 트랜지스터에 대해, 웰 영역(123)은 채널 영역(112), 소스 영역(110S) 및 드레인 영역(110D)을 갖는 PN 접합부를 형성하기 위하여 p-형 도펀트들로 도핑되어야 한다. 유사하게, p-형 FET(또는 PFET)에 대해, 웰 영역(123)은 n-형 도펀트들로 도핑되어야 한다.
진보된 반도체 디바이스들에 대해, 높은 이동도를 갖도록 채널 영역들(112) 내에서 이동하는 전자들 및 정공들을 갖는 것이 바람직하다. 전자들 및 정공들의 이동도를 향상시키기 위해, 채널 영역들(112)의 도펀트 농도는 낮게 유지될 필요가 있다. 도 2는 2007년에 Bar Van Zeghbroeck에 의하여 발행된 전자 및 정공에 대한 이동도 대 기판 도핑(또는 도펀트) 농도의 개략도를 도시한다. 도면은 도펀트 농도의 감소와 함께 전자들 및 정공들의 이동도가 증가하는 것을 보여준다. 이동도의 증가는 도펀트 농도가 약 1018 원자/cm3에서 약 1016 원자/cm3로 감소할 때 매우 현저하다(전자에 대해 약 6배 그리고 정공에 대해 약 3배). 시뮬레이션 결과들은 채널 영역들(112)의 도펀트 농도들을 약 1018 원자/cm3에서 약 1016 원자/cm3으로 낮춤으로써, Ion(온 전류(on current)) 이득이 FET에 대해 약 5% 내지 약 10%의 범위로 증가할 수 있음을 보여주며, 이는 매우 현저하다.
그러나 FET들에 대한 소스 영역들 및 드레인 영역들을 갖는 PN 접합부들을 형성하기 위하여, 웰 영역들(123)은 채널 영역(112)과 같은 채널 영역들보다 현저히 더 높은 충분한 양(또는 농도)의 도펀트들을 가질 필요가 있다.
웰 도핑은 도펀트들의 주입에 의해 달성될 수 있다. 그러나 채널 영역(112)은 웰 영역(123) 바로 옆에 있다. 웰 영역(123)이 주입에 의해 도핑된다면, 채널 영역(112)의 일부 부분을 이웃한 웰 영역(123)으로부터 주입된 도펀트들의 후방 산란(back scattering) 효과로 인하여 낮은 도펀트 농도를 갖도록 유지하는 것에 도전해봄직 하다. 그러나 영역(112)과 같은 채널 영역에 이웃한 웰 영역, 예컨대 영역(123)을 도핑하기 위한 대안적인 메커니즘들을 갖는 것이 바람직하다.
도 3a-3p는 몇몇 실시예들에 따른 finFET 구조물(100')을 형성하기 위한 순찾거 프로세스의 단면도들을 예시한다. 도 3a는 몇몇 실시예들에 따른 기판(20) 위에 형성된 다수의 핀들(104)을 보여준다. 기판(20)은 실리콘 기판일 수 있다. 대안적으로, 기판(20)은, 게르마늄과 같은 다른 단원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 인티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함하는 합금 반도체; 또는 이들의 조합물들을 포함할 수 있다. 실시예에서, 기판(20)은 절연체 상 반도체(SOI)이며, 단지 반도체 부분만이 도 3a-3p에 보여진다.
핀들(104)은 산화물 층(21) 및 하드 마스크 층(22)을 기판(20) 위에 성막함으로써 형성된다. 하드 마스크 층(22)은 먼저 포토리소그래피로 포토레지스트 층(미도시)을 패터닝하고, 그 후 에칭 프로세스를 이용해 보호되지 않은 하드 마스크 층(22)을 에칭함으로써 패터닝된다. 몇몇 실시예들에서, 하드 마스크 층(22)은 SiN 또는 SiON에 의해 만들어진다. 산화물 층(21)은 기판(20)과 하드 마스크 층(22) 사이의 버퍼 층이다. 몇몇 실시예들에서, 산화물 층(21)의 두께는 약 3 nm 내지 약 10 nm의 범위이다. 몇몇 실시예들에서, 하드 마스크 층(22)의 두께는 약 20 nm 내지 약 50 nm의 범위이다. 하드 마스크 층(22)이 패터닝된 이후에, 핀들(104)을 형성하기 위하여 패터닝된 하드 마스크 층(22)에 의해 커버되지 않는 기판 재료를 제거하기 위해 에칭 프로세스가 수행된다. 도 3a의 핀들(104)은 동일한 폭들을 가질 수도 있고 갖지 않을 수도 있다. 몇몇 실시예들에서, 핀들(104)의 폭(W)은 약 6 nm 내지 약 15 nm의 범위이다. 몇몇 실시예들에서, 핀들(104)의 높이(D)는 약 28 nm 내지 약 45 nm의 범위이다.
핀들(104)이 형성된 이후, p-형 도펀트 층(26)은 몇몇 실시예들에 따라 도 3b에 도시된 바와 같이, 핀들(104)을 커버하기 위해 기판(20) 위에 성막된다. P-형 도펀트 층(26)은 붕소(B) 등과 같은 p-형 도펀트들을 포함한다. 몇몇 실시예들에서, p-형 도펀트 층(26)은 붕소-도핑된 실리콘 유리(BSG(boron-doped silicon glass) 또는 붕소-도핑된 실리콘 산화물)로 이루어진다. p-형 도펀트는 도펀트 소스로서 작용할 것이고, n-형 전계-효과 트랜지스터(NFET) 아래에 p-웰을 도핑하기 위하여 도펀트들을 제공할 것이다. 몇몇 실시예들에서, p-형 도펀트 농도는 약 1E19 원자/cm3 내지 약 5E20 원자/cm3의 범위이다. 몇몇 실시예들에서, p-형 도펀트 층(26)의 두께는 약 1nm 내지 약 10nm의 범위이다. 몇몇 실시예들에서, p-형 도펀트 층(26)은 화학 기상 증착(CVD) 프로세스, 플라즈마-강화 CVD(PECVD) 프로세스, 또는 원자 층 증착(ALD) 프로세스에 의하여 성막된다. 다른 적용가능한 프로세스들이 또한 사용될 수 있다.
몇몇 실시예들에서, p-형 도펀트 층(26) 위에 보호 층(27)이 형성된다. 보호 층은 p-형 도펀트 층(26)의 두께, 품질 및 도펀트 농도를 유지하기 위하여 후속 프로세싱 동안 p-형 도펀트 층(26)을 보호한다. 몇몇 실시예들에서, 보호 층(27)은 SiN 또는 SiON로 만들어진다. 몇몇 실시예들에서, 보호 층(27)의 두께는 약 2 nm 내지 약 7 nm의 범위이다. 몇몇 실시예들에서, 보호 층(27)은 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 CVD(PECVD) 프로세스에 의하여 성막된다. 다른 적용가능한 프로세스들이 또한 사용될 수 있다.
몇몇 실시예들에 따라, 도 3c에 도시된 바와 같이, p-형 도펀트 층(26) 및 보호 층(27)이 성막된 이후, 포토레지스트 층(28)이 성막되고 패터닝되어, NFET 영역(110)을 커버하고 p-형 FET (PFET) 영역(120)을 노출시킨다. 도 3c에 도시된 바와 같이, 노출된 PFET 영역(120)은 다수의 핀들(104)을 포함한다. PFET 영역(120) 위의 포토레지스트가 제거된 이후, PFET 영역(120)의 보호 층(27) 및 p-형 도펀트 층(26)은 하나 이상의 에칭 프로세스들에 의하여 제거된다. PFET 영역(120)의 이들 2개 층들을 제거하는데 사용되는 하나 이상의 에칭 프로세스들은 하나 이상의 습식 프로세스들, 하나 이상의 건식 프로세스(들) 또는 건식 프로세스와 습식 프로세스의 조합을 포함할 수 있다.
PFET 영역(120)의 보호 층(27) 및 p-형 도펀트 층(26)의 제거에 후속하여, 잔여 포토레지스트 층(28)이 제거된다. 몇몇 실시예들에 따라, 도 3d에 도시된 바와 같이, n-형 도펀트 층(29)이 기판(20) 위의 구조물들 및 표면을 커버하기 위하여 성막된다. n-형 도펀트 층(29)은 n-형 도펀트들, 예컨대 인(P), 비소(As) 등을 포함한다. 몇몇 실시예들에서, n-형 도펀트 층(29)은 인-도핑된 실리콘 유리(phosphorus-doped silicon glass, PSG)로 이루어진다. n-형 도펀트는 도펀트 소스로서 역할을 할 것이고, p-형 전계-효과 트랜지스터(PFET) 아래에 n-웰을 도핑하기 위한 도펀트들을 제공할 것이다. 몇몇 실시예들에서, n-형 도펀트 농도는 약 1E19 원자/cm3 내지 약 5E20 원자/cm3의 범위이다. 몇몇 실시예들에서, n-형 도펀트 층(29)의 두께는 약 1nm 내지 약 10 nm의 범위이다. 몇몇 실시예들에서, n-형 도펀트 층(29)은 화학 기상 증착(CVD) 프로세스, 플라즈마-강화 CVD(PECVD) 프로세스, 또는 원자 층 증착(ALD) 프로세스에 의하여 성막된다. 다른 적용가능한 프로세스들이 또한 사용될 수 있다.
몇몇 실시예들에 따라, 도 3e에 도시된 바와 같이, n-형 도펀트 층(29)이 성막된 이후, 포토레지스트 층(30)은 성막되고 패터닝되어, PFET 영역(120)을 커버하고 NFET 영역(110)을 노출시킨다. 노출된 NFET 영역(110)은 n-형 층(26) 위에 형성된 p-형 층(29) 및 보호 층(27)을 갖는다. 몇몇 실시예들에 따라, 도 3f에 도시된 바와 같이 노출된 NFET 영역(110)의 p-형 층(29) 및 보호 층(27)이 하나 이상의 에칭 프로세스들에 의하여 제거된다. 노출된 NFET 영역(110)의 p-형 층(29) 및 보호 층(27)을 제거하는데 사용되는 에칭 프로세스(들)는 하나 이상의 습식 프로세스들, 하나 이상의 건식 프로세스(들) 또는 건식 프로세스와 습식 프로세스의 조합을 포함할 수 있다. 그 후에 포토레지스트 층(30)이 제거된다. 도 3f는 NFET 영역(110)의 표면 위에 형성된 p-형 도펀트 층(26)을 보여준다. p-형 도펀트 층(26)은 영역(110)의 (NFET들에 대한) 핀들(104N)의 표면(또는 표면들)을 커버한다. 도 3f는 또한 PFET 영역(120)의 표면 위에 형성된 n-형 도펀트 층(29)을 보여준다. n-형 도펀트 층(29)은 영역(120)의 (PFET들에 대한) 핀들(104P의 표면(또는 표면들)을 커버한다. 도 3f에 도시된 바와 같이, 핀들(104) 사이에 트렌치들(300)이 존재한다. 핀들(104N 및 104P)은 핀들(104)의 일부분들이다.
그 후에, 핀들(104) 사이의 트렌치들(300)은 격리 구조물들(또는 STI 구조물들)(106)을 형성하기 위하여 채워진다. 트랜지스터 사이즈들이 감소함에 따라, 트랜지스터들을 형성하는 것과 연관된 다양한 피쳐들의 사이즈들은 또한 감소한다. 피쳐 사이즈 감소는 격리 구조물들(106)의 증가된 종횡비들을 초래한다. 격리 구조물들(또는 STI 구조물들)(106)의 종횡비는 트렌치(300)의 높이를 트렌치(300)의 폭으로 나눔으로써 정의된다. 더 낮은 종횡비들을 갖는 STI들을 채우는데 사용되는 기법들은 높은 종횡비들을 갖는 진보된 기술들의 STI들을 적절히 채우는데 사용될 수 없다. 다수의 화학 기상 증착(CVD) 프로세스들에서, 기판의 표면 상에 직접 실리콘 산화물을 형성하기 위하여 실리콘-함유 프리커서들 및 산소-함유 가스과 함께 플라즈마가 사용된다. 이들 플라즈마-기반 CVD 프로세스들은 성막 직후의 실리콘 산화물을 형성한다; 그러나 그들은 높은 종횡비들을 갖는 구조물들에 대해 불충분하게 채운다.
채움을 향상시키기 위한 하나의 대안은 종래의 증착 직후의 실리콘 산화물 대신에 유동성(flowable) 유전체 재료들을 사용하는 것과 관련된다. 그들의 이름이 제안하는 바와 같이, 유동성 유전체 재료들은 갭 내의 공동(void)들을 채우기 위해 성막 동안 "유동"할 수 있다. 대개, 성막된 막이 유동하도록 허용하기 위하여 다양한 케미스트리들이 실리콘-함유 프리커서들에 부가된다. 몇몇 실시예들에서, 질소 수소화물 결합(bond)들이 부가된다. 유동성 유전체 프리커서들, 특히 유동성 실리콘 산화물 프리커서들의 예들은, 실리케이트, 실록산, MSQ(methyl SilsesQuioxane), HSQ(hydrogen SisesQuioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 실릴-아민, 예컨대 TSA(trisilylamine)를 포함한다. 이들 유동성 실리콘 산화물 재료들은 다중-동작 프로세스에서 형성된다. 유동성 필름이 성막된 이후, 이것은 실리콘 산화물을 형성하기 위하여 원치 않는 엘리먼트(들), 예컨대 솔벤트(solvent)를 제거하기 위하여 경화되고 어닐링된다. 원치 않는 엘리먼트(들)이 제거되는 경우, 유동성 필름은 치밀화되고, 수축된다. 몇몇 실시예들에서, 다수의 어닐링 프로세스들이 수행된다. 경화 및 어닐링은 트렌치 벽들의 산화를 초래하고, 격리 영역들을 넓힐 수 있다. 뿐만 아니라, 유동성 필름은 경화되고, 약 1000 ℃ 내지 약 1200 ℃의 범위와 같이 고온에서 두번 이상 어닐링된다.
도 3g를 참고하여, 유동성 유전체 재료는 트렌치들(300)을 과도하게 채우고, 핀 구조물을 커버하여, 유동성 유전체 층(315)을 형성한다. 몇몇 실시예들에서, 실리콘 산화물 라이너(미도시)는 성막되어, 유동성 유전체 층(315)의 성막 이전에, 구조물들의 표면들을 라이닝(line)한다.
유동성 유전체 층(315)은 스핀 온 유전체(spin on dielectric, SOD) 형성 프로세스를 사용함으로써, 또는 라디컬-컴포넌트(radical-component) CVD와 같은 화학 기상 증착(CVD) 프로세스에 의해 유동성 유전체를 성막함으로써 형성된다. 유동성 실리콘 산화물 프리커서들의 예들은, 실리케이트, 실록산, MSQ(methyl SilsesQuioxane), HSQ(hydrogen SisesQuioxane), MSQ/HSQ, TCPS(perhydrosilazane), PSZ(perhydro-polysilazane), TEOS(tetraethyl orthosilicate), 또는 SA(silyl-amine)를 포함한다.
몇몇 실시예들에서, 유동성 유전체 층(315)은 다른 프리커서, 예컨대 플라즈마에 의해 생성된 "라디칼-질소" 프리커서와 반응시키기 위하여 실리콘-함유 프리커서를 사용함으로써 성막된다. 몇몇 실시예들에서, 실리콘-함유 프리커서는 무-탄소이고, 실릴-아민들, 예컨대 H2N(SiH3), HN(SiH3)2, N(SiH3)3 또는 이들의 조합물을 포함한다. 실릴-아민들은 캐리어 가스들, 반응성 가스들 또는 양자 모두로서 역할할 수 있는 부갖거인 가스들과 혼합될 수 있다. 부가적인 가스들의 예들은 특히 H2, N2, NH3, He 및 Ar를 포함할 수 있다. 실릴-아민들은 또한 다른 무-탄소 실리콘-함유 가스(들), 예컨대 실란(SiH4) 및 디실란(Si2H6), 수소(예를 들어 H2), 및/또는 질소(예를 들어 N2, NH3)와 혼합될 수 있다.
질소는 라디칼 프리커서 및 실리콘-함유 프리커서 중 하나 또는 양자 모두에 포함될 수 있다. 질소가 라디칼 프리커서에 존재하는 경우, 이것은 라디칼-질소 프리커서로서 지칭될 수 있다. 라디칼-질소 프리커서는 또한 아르곤, 헬륨 등과 같은 캐리어 가스가 동반될 수 있다. 산소는 이 기법으로 성막된 유동성 유전체 층(315)을 형성하기 위하여 라디컬-질소 프리커서 내의 산소 함유량을 조정하도록 (O2 및/또는 O3) 형태의) 원격 플라즈마 영역 내로 동시에 전달될 수 있다.
유동성 유전체 층(315)의 성막은 기판 온도가 비교적 저온에서 유지되면서 진행될 수 있다. 몇몇 실시예들에서, 유동성 유전체 층(315)은 성막 동안 기판을 냉각시킴으로써 유지되는 저온에서 기판 표면 상에 성막된다. 몇몇 실시예들에서, 약 -40 ℃ 내지 약 200 ℃ 범위의 온도에서 성막이 수행된다. 몇몇 실시예들에서, 약 100 ℃ 미만의 온도에서 성막이 수행된다. 몇몇 실시예들에서, 이 특정 유전체 필름은 Alectrona? 시스템(캘리포니아주 산타클라라의 Applied Materials 사에 의해 공급됨)에 의하여 형성될 수 있다. 상기 언급된 라디칼-컴포넌트 CVD 프로세스에 의하여 유동성 유전체 층(315)을 성막하는 예시적인 세부사항들은 미국 특허 제8,318,584호에 설명된다.
증착-직후 유동성 유전체 층(315)은 좁고 깊은 갭들을 채울 수 있고, 트렌치들(300) 내의 공동들 및 불연속성을 방지한다. 증착-직후 유동성 유전체 층(315)은 SIONH의 유동성 네트워크를 포함한다. 몇몇 실시예들에서, (핀들(104), 산화물 층(21), 하드 마스크 층(22) 및 p-형 도펀트 층(26) 또는 n-형 도펀트 층(29) 중 하나를 포함하는) 핀 구조물들 위의 유동성 유전체 층(315)의 두께는 약 1000 Å 내지 약 3000 Å의 범위이다.
유동성 유전체 층(315)이 성막된 이후, 증착-직후 유동성 유전체 층(315) 상에 인-시튜(in-situ) 경화 프로세스가 수행된다. 인-시튜는 경화 프로세스가 유동성 유전체 층(315)을 성막하기 위한 프로세스 챔버 내에서 수행됨을 의미한다. 몇몇 실시예들에서, 경화 프로세스는 상이한 챔버(또는 엑스-시튜(ex-situ))에서 수행된다. 몇몇 실시예들에서, 경화 프로세스는 O3(오존) 또는 스팀과 함께 작동된다.
도 4a는 몇몇 실시예들에 따른, 표면 근처의 SiONH 네트워크(I) 및 트렌치(300) 근처의 SiONH 네트워크(II)를 보여준다. 표면 근처의 SiONH 네트워크는 하부 근처의 SiONH 네트워크보다 더 많은 산소(또는 O)를 함유한다.
몇몇 실시예들에서, 주입 프로세스는 산소-소스가 표면에서 떨어진 SiONH 네트워크에 도달하기 위한 경로들을 생성하기 위하여 수행된다. 주입된 엘리먼트(들)는 H, He, Si, O 또는 N을 포함할 수 있다. 주입 프로세스는 경화된 유동성 유전체 층(315)의 표면 부분에 미세한(minute) 경로들(또는 채널들)을 생성한다. 경로들은 후속 열적 어닐링의 산소-소스가 트렌치들(300)의 하부 근처에 SIONH에 도달하도록 허용한다.
몇몇 실시예들에 따라 도 3g에 도시된 바와 같이, 경화 프로세스 및 아마도 주입 프로세스들 이후에, SiONH 네트워크를 SiOH+SiO 네트워크로 변환하기 위하여 저온 열적 어닐링(320)이 수행된다. 몇몇 실시예들에 따라, 저온 열적 어닐링(320) 이후의 SiOH+SiO 네트워크(III)가 도 4b에 도시된다. 몇몇 실시예들에서, 저온 열적 어닐링(320)은 약 200 ℃ 내지 약 400 ℃ 범위의 온도에서 수행될 수 있다. 이것은 약 1000 ℃ 이상에서 발생하는, STI의 유전체 층에 대한 알려진 열적 어닐링과 구분하기 위하여 "저온" 열적 어닐링으로 불린다. 열적 어닐링(320)의 낮은 프로세스 온도는 산화물 층으로의 상부면의 금속한 변환을 야기하지 않고, 유동성 유전체 층(315)의 하부 부분으로 산소 소스가 침투하기에 충분한 시간을 제공한다. 또한, 저온 열적 어닐링(320)의 어닐링 온도는 도펀트 확산을 야기하지 않는다.
스팀(H2O) 또는 H2O2와 같은 산소 소스는 SiONH 네트워크의 SiOH+SiO 네트워크로의 변환을 보조하기 위하여 제공될 수 있다. 비교적 낮은 프로세스 온도로 인하여, 산소 소스는 표면으로부터 떨어진 층의 부분에 도달하기 위하여 유동성 유전체 층(315)에 침투하기에 충분한 시간을 갖는다. 몇몇 실시예들에서, 저온 어닐링 프로세스(320)는 퍼니스(furnace)에서 수행된다. 몇몇 실시예들에서, 프로세스 지속시간은 약 30 분 내지 약 1 시간 범위이고, 온도는 약 500 ℃ 내지 약 600 ℃ 범위이다.
몇몇 실시예들에 따라, 도 3h에 도시된 바와 같이, 상기 설명된 스팀 열적 어닐링 프로세스 이후에, SiOH 및 SiO 네트워크를 SiO(또는 SiO2) 네트워크로 변환하기 위하여 (스팀이 없는) "건식" 열적 어닐링 프로세스(330)가 수행된다. 몇몇 실시예들에 따라, MWA(330) 이후에 SiO 네트워크(IV)가 도 4c에 도시된다. 건식 열적 어닐링 프로세스(330) 동안, 스팀은 사용되지 않는다. 몇몇 실시예들에서, N2와 같은 불활성 가스가 건식 열적 어닐링 프로세스(330) 동안 사용된다. 높은 어닐링 온도는 진보된 채널 재료들에 대한 채널 에피택셜 완화 또는 전위(dislocation)(예를 들어, 진보된 SiGe에 대해 750 ℃ 초과)를 초래하고 및/또는 진보된 디바이스 제조를 위해 원치 않는 도펀트 확산(약 750 ℃ 초과)을 초래할 수 있다. 그러한 문제들을 방지하기 위해, 어닐링 온도(들)는 아마도 완충제로, 제한들을 낮게 유지시킬 필요가 있다.
몇몇 실싱PEmf에 따라, n-형 및 p-형 도펀트들 모두에 대해 더 낮은 도펀트 확산 온도들 미만의 어닐링 온도를 이용하여 어닐링 목적을 달성하기 위해, 마이크로파 어닐링(microwave annealing, MWA) 프로세스(330)가 사용된다. MWA 프로세스(330)는 경화된 유동성 유전체 층(315) 내에서 결함들(또는 댕글링 결합들)과 함께 SiONH 네트워크 내의 쌍극자들, 특히 SiOH 결합들의 쌍극자들을 이용하여, SiOH+SiO 네트워크를 SiO 네트워크로 변환하도록 유동성 유전체 층(315)의 어닐링 온도를 국소적으로 증가시킨다.
도 4b에서 상기 도시된 바와 같이, 유동성 유전체 층(315)은 필름 전반을 통해 SiOH+SiO 네트워크를 포함한다. 필름 전반에 걸친(표면으로부터 하부까지) SiOH 결합들의 쌍극자들은 유동성 유전체 층(315)의 온도를 증가시키기위해 사용될 수 있다. 마이크로파는 유동성 유전체 층(315)를 통해 침투할 수 있기 때문에, 이것은 쌍극자들과 효율적으로 반응하고, 유동성 유전체 층(315)의 하부 부분들을 포함하는 전체 유동성 유전체 층(315)을 어닐링할 수 있다. 결과적으로, MWA 프로세스(330)는 전체 유동성 유전체 층(315)을 어닐링하는데 있어 효율적일 수 있다.
MWA는 몇몇 분극 메커니즘들에 의존할 수 있다. 여기 설명된 유동성 유전체 층(315)의 어닐링에 대해, MWA 프로세스(330)는 유동성 유전체 층(315)의 쌍극자 분극에 의존한다. 유동성 유전체 층(315)을 둘러싸거나 유동성 유전체 층(315) 아래에 있는 다양한 층들/구조물들은 유동성 유전체 층(315)만큼 강한 극성들을 갖는 쌍극자들을 갖지 않는다. 결과적으로, 유동성 유전체 층(315)의 온도는 다른 층들 또는 구조물들보다 높게 상승될 수 있다. 예를 들어, 기판(50)의 온도가 약 500 ℃일 때, 유동성 유전체 층(315)의 온도는 약 1000 ℃ 이상일 수 있다.
MWA(330) 프로세스는 약 1000 ℃ 이상과 같이, 유동성 유전체 층(315)의 온도를 어닐링하기 위해 그 온도를 증가시키도록 유동성 유전체 층(315)의 쌍극자 분극을 완전히 이용하기 위하여 최적화될 수 있다. 몇몇 실시예에서, 마이크로파의 주파수는 약 2 내지 약 10 GHz의 범위이다. 몇몇 실시예에서, 마이크로파의 주파수는 약 5 내지 약 6 GHz의 범위이다. 몇몇 실시예들에서, MWA(330) 프로브들의 전력은 약 3000 와트 내지 약 9000 와트의 범위이다. 기판(20)의 온도는 약 400 ℃ 내지 약 600 ℃의 범위이다. MWA(330)의 지속기간은 약 30 초 내지 약 1200 초의 범위이다. 설명된 어닐링 온도 범위 하에서, p-형 도펀트 층(26)으로부터 핀들(104N)로의 또는 n-형 도펀트 층(29)로부터 핀들(104P)로의 도펀트 확산의 위험성은 존재하지 않는다. 따라서, 상기 설명된 프로세스 조건들을 이용한 MWA(330)에 의한 어닐링은 무확산 어닐링으로 불린다.
트렌치들을 채우기 위하여 유동성 유전체 층을 형성하는 부가적인 세부사항들은 "Mechanism for Forming a Trench Structure"라는 제목으로 2013년 10월 10일자로 출원된 미국 가특허출원 제61/889,376호(관리 번호 TSM13-0415)에 설명되며, 이는 그 전체가 인용에 의해 본 명세서에 포함된다.
몇몇 실시예들에 따라, 도 3i에 도시된 바와 같이, MWA(330)에 이어 화학 기계적 연마(CMP)와 같은 평탄화 프로세스(335)가 핀 구조물 위의 어닐링된 유동성 유전체 층(315)을 제거하기 위하여 수행된다. 하드 마스크 층(22)은 CMP 프로세스 동안 연마 스탑 층으로서 사용되고, 이것은 CMP 프로세스의 끝에 제거될 수 있다. 몇몇 실시예들에 따라, 도 3j에 도시된 바와 같이, 평탄화 프로세스 이후에, 핀들(104) 사이의 유동성 유전체 층(315)을 핀들(104)의 상부면들 아래로(또는 리세스로) 에칭하여 리세스들(316)을 형성하기 위하여 하나 이상의 에칭 프로세스들(338)이 수행된다. 에칭 프로세스(들)는 핀들(104N)의 노출된 부분들 옆에 p-형 도펀트 층(26) 및 핀들(104P)의 노출된 부분들 옆에 n-형 도펀트 층(29)을 또한 제거한다. 몇몇 실시예들에 따라, 도 3j에 도시된 바와 같이, 에칭 프로세스(들)는 핀들(104)(104N 및 104P 포함) 위에 잔여 하드 마스크 층(22) 및 산화물 층(21)을 추가로 제거한다. 하나 이상의 에칭 프로세스들은 적어도 습식 에칭, 건식 에칭 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예들에서, 도 3k에 도시된 바와 같이, 에칭 프로세스(들)가 완료된 이후, 유동성 유전체 층(315)을 추가로 어닐링하기 위하여 다른 MWA(340)가 수행될 수 있다. MWA(340) 프로세스 조건은 상기 설명된 MWA(330) 프로세스와 유사하다. 몇몇 실시예들에서, 이러한 제2 MWA 프로세스 동작은 생략된다. 몇몇 실시예들에서, CMP 이전의 MWA(330) 프로세스는 생략되고, CMP 이후에 MWA(340) 프로세스가 수행된다.
그 후, 몇몇 실시예들에 따라, 도 3l에 도시된 바와 같이 도펀트 확산 프로세스(350)가 수행된다. 도펀트 확산 프로세스(350)는 도펀트 층(26)의 p-형 도펀트들을 이웃 핀들(104N)로 확산시키고, 또한 도펀트 층(29)의 n-형 도펀트들을 이웃 핀들(104P)로 확산시킨다. 도펀트 확산 프로세스(350)는 급속 열 어닐링(rapid thermal annealing, RTA) 프로세스 또는 다른 적용가능한 프로세스들, 예컨대 레이저 어닐링 프로세스, 플래시 프로세스, 또는 MWA 프로세스일 수 있다. 몇몇 실시예들에서, RTA 프로세스가 사용된다면, 온도는 약 900 ℃ 내지 약 1000 ℃의 범위이다. 몇몇 실시예들에서, RTA 프로세스의 지속기간은 약 1 초 내지 약 10 초이다. 몇몇 실시예들에서, 레이저 어닐링이 사용된다면, 레이저 어닐링 온도는 약 1100 ℃를 초과하며, 지속기간은 약 200 ㎲ 내지 약 400 ㎲의 범위이다. 몇몇 실시예들에서, 플래시 어닐링이 사용된다면, 플래시 어닐링 온도는 약 1100 ℃를 초과하며, 지속기간은 약 0.2 ms 내지 약 3 ms의 범위이다.
MWA는 또한 도펀트 확산 프로세스(350)에 대하여 사용될 수 있다. MWA(350) 프로세스는 핀들(104) 내로 확산된 도펀트들의 원자 분극(atomic polarization) 및 계면 분극(interfacial polarization)에 의존할 것이다. 원자 분극 및 계면 분극은 p-형 도펀트 층(26), n-형 도펀트 층(29) 및 핀들(104)의 온도를 주변의 구조물들 및 재료들보다 더 높도록 증가시킬 것이다. 몇몇 실시예들에서, 마이크로파의 주파수는 약 2GHz 내지 약 10GHz의 범위이다. 몇몇 실시예들에서, 마이크로파의 주파수는 약 5GHz 내지 약 6GHz의 범위이다. 몇몇 실시예들에서, MWA(350) 프로브들의 전력은 약 3000 와트 내지 약 9000 와트의 범위이다. 기판(20)의 온도는 약 400 ℃ 내지 약 600 ℃의 범위이다. MWA(350)의 프로세스 지속기간은 약 100 초 내지 약 1200 초의 범위이다.
도 3l은 몇몇 실시예들에 따른 도펀트 확산 프로세스(350) 이후의 핀들(104P) 근처의 더블 점선들에 의해 표시된 n-웰(318) 및 핀들(104N) 근처의 점선에 의해 표시된 p-웰(317)을 보여준다. 도 3l에 도시된 바와 같이, 도펀트들은 노출된 핀들(104)로부터 떨어진다. 몇몇 실시예들에서, (경계선(317) 내의) p-웰의 농도는 약 1E18 원자/cm3 내지 약 6E18 원자/cm3의 범위이다. 몇몇 실시예들에서, (경계선(318) 내의) n-웰의 농도는 약 1E18 원자/cm3 내지 약 6E18 원자/cm3의 범위이다. 몇몇 실시예들에서, p-웰(317) 및 n-웰(318)은 핀들(104) 아래에 기판(20)에서 중첩된다. p-웰(317)은 트렌치(300)의 표면 아래에 깊이(D1)를 갖는다. 몇몇 실시예들에서, 깊이(D1)는 약 80 nm 내지 약 200 nm의 범위이다. n-웰(318)은 트렌치(300)의 표면 아래에 깊이(D2)를 갖는다. 몇몇 실시예들에서, 깊이(D2)는 약 80 nm 내지 약 150 nm의 범위이다.
p-형 도펀트 층(26) 및 n-형 도펀트 층(29) 양자 모두는 유전체 필름들로 만들어진다. 그들은 핀들(104) 사이에 형성된 격리 구조물들(106)의 일부가 된다. 격리 구조물(106) 각각은 p-형 도펀트 층(26), n-형 도펀트 층(29), 또는 p-형 도펀트 층(26)과 n-형 도펀트 층(29) 모두를 포함한다.
몇몇 디바이스들은 딥(deep) 웰들을 요구한다. 몇몇 실시예들에 따라, 도 3m에 도시된 바와 같이 딥 p-웰(319)은 p-웰(317) 및 n-웰(318)이 주입 프로세스(360)에 의해 형성된 이후에 형성된다. PFET 영역들은 포토레지스트 층(210)에 의하여 커버된다. 몇몇 실시예들에서, 웰 주입(360)은 p-웰(317)아래 영역들 타겟팅하여 수행된다. 몇몇 실시예들에서, p-형 도펀트들은 약 25K eV 내지 약 35K eV 범위의 에너지 레벨에서 주입된다. 몇몇 실시예들에서, p-형 도펀트들의 도펀트 농도는 약 1E13 원자/cm3 내지 약 6E13 원자/cm3의 범위이다. 몇몇 실시예들에서, p-웰(319)의 깊이는 핀(104N)의 상부면으로부터 약 1000 Å 내지 약 2000 Å의 범위이다. 몇몇 실시예들에서, 주입 프로세스(360')에 의해 다른 딥 p-웰(320)이 딥 p-웰(319) 아래에 형성된다. 몇몇 실시예들에서, p-형 도펀트들은 약 80K eV 내지 약 90K eV 범위의 에너지 레벨에서 주입된다. 몇몇 실시예들에서, p-형 도펀트들의 도펀트 농도는 약 1E13 원자/cm3 내지 약 6E13 원자/cm3의 범위이다.
몇몇 실시예들에 따라, 도 3n에 도시된 바와 같이, 그 후에 주입 프로세스(370)에 의해 딥 n-웰(321)이 형성된다. NFET 영역은 포토레지스트 층(220)에 의하여 커버된다. 몇몇 실시예들에서, 웰 주입(370)은 n-웰(318) 아래 영역을 타겟팅하여 수행된다. 몇몇 실시예들에서, n-형 도펀트들은 약 90K eV 내지 약 110K eV 범위의 에너지 레벨에서 주입된다. 몇몇 실시예들에서, n-형 도펀트들의 도펀트 농도는 약 1E13 원자/cm3 내지 약 6E13 원자/cm3의 범위이다. 몇몇 실시예들에서, n-웰(321)의 깊이는 핀(104P)의 상부면으로부터 약 1000 Å 내지 약 2000 Å의 범위이다. 몇몇 실시예들에서, 주입 프로세스(370')에 의하여 딥 n-웰(321) 아래에 다른 딥 n-웰(322)이 형성된다. 몇몇 실시예들에서, n-형 도펀트들은 약 160K eV 내지 약 200K eV의 에너지 레벨에서 주입된다. 몇몇 실시예들에서, p-형 도펀트들의 도펀트 농도는 약 5E12 원자/cm3 내지 약 6E13 원자/cm3의 범위이다.
몇몇 실시예들에 따라, 도 3o에 도시된 바와 같이, 웰 주입(360), 웰 주입(370) 또는 둘의 조합이 수행된 이후, 격리 구조물들(106)의 형성으로 인해 발생된 (핀들(104)을 포함하는) 기판(20)의 결함들을 보수하기 위하여 MWA 어닐링(380)이 수행된다. 상기 언급된 바와 같이, MWA는 가열을 위해 다수의 분극 메커니즘들을 이용한다. 기판(20) 내의 결함들은 원자 분극 및 계면 분극을 야기할 수 있으며, 이는 MW 가열 메커니즘들로서 사용될 수 있다. 종래의 퍼니스 또는 급속 열 어닐링을 위해, 결함 감소를 위한 어닐링 온도느 약 900 ℃ 내지 약 1200 ℃의 범위이다. MWA(380)는 국소적 가열을 가능하게 한다. 결함 위치 근처의 온도는 주변 구조물들 및/또는 재료들보다 더 빠른 속도로 MW에 의하여 가열될 수 있다. 몇몇 실시예들에서, 마이크로파의 주파수는 약 2GHz 내지 약 10GHz의 범위이다. 몇몇 실시예들에서, 마이크로파의 주파수는 약 5GHz 내지 약 6GHz의 범위이다. 몇몇 실시예들에서, MWA(380) 프로브들의 전력은 약 3000 와트 내지 약 9000 와트의 범위이다. 기판(20)의 온도는 약 400 ℃ 내지 약 600 ℃의 범위이다. MWA(380)의 지속기간은 약 100 초 내지 약 1200 초의 범위이다. MWA를 사용함으로써, 어닐링의 결과로서 도펀트 확산에 대한 우려가 해결된다.
몇몇 실시예들에 따라, 도 3p에 도시된 바와 같이, MWA(380) 이후, 기판(20)의 잔여 결함들을 보수하기 위하여 MWA(390)가 수행된다. 그러나 MWA(390)는 선택적이다. 이것은 MWA(380)가 모든 결함들을 어닐링해내지 못한 경우에만 필요하다. 몇몇 실시예들에서, 마이크로파의 주파수는 약 2GHz 내지 약 10GHz의 범위이다. 몇몇 실시예들에서, 마이크로파의 주파수는 약 5GHz 내지 약 6GHz의 범위이다. 몇몇 실시예들에서, MWA(380) 프로브들의 전력은 약 3000 와트 내지 약 9000 와트의 범위이다. 기판(20)의 온도는 약 400 ℃ 내지 약 600 ℃의 범위이다. MWA(380)의 지속기간은 약 100 초 내지 약 1200 초의 범위이다. 어닐링 프로세스(들) 이후에, 기판(20) 상에 디바이스들 및 구조물드의 형성을 완료하기 위하여 부가적인 프로세스 시퀀스들이 수행된다.
상기 설명된 p-웰 및 n-웰을 도핑하기 위한 메커니즘의 실시예들은 n-형 도펀트 층(29)을 형성하기 이전에 p-형 도펀트 층(26)을 형성한다. 그러나 p-형 도펀트 층(26) 및 n-형 도펀트 층(29)의 형성 시퀀스는 반전될 수 있다. N-형 도펀트 층(29)가 먼저 형성될 수 있고, p-형 층(26)이 뒤이어 형성되어, 상기 논의된 유사한 프로세싱 시퀀스들에 후속하여 도펀트 소스들을 제공한다.
상기 설명된 finFET 디바이스들의 웰들을 도핑하기 위한 메커니즘들의 실시예들은 웰 영역들을 도핑하기 위하여 도핑된 필름들을 성막하는 것을 이용한다. 메커니즘들은 도핑된 웰 영역들 옆에 채널 영역들 내의 낮은 도펀트 농도를 유지하는 것을 가능하게 한다. 결과적으로, 트랜지스터 성능은 크게 향상될 수 있다. 메커니즘은 트랜지스터들에 대한 격리 구조물들을 형성하기 이전에 도핑된 필름들을 성막하는 것을 수반한다. 도핑된 필름들 내의 도펀트들은 핀들 근처의 웰 영역들을 도핑하는데 사용된다. 격리 구조물들은 유동성 유전체 재료로 채워지며, 유동성 유전체 재료는 마이크로파 어닐링의 사용으로 실리콘 산화물로 변환된다. 마이크로파 어닐링은 도펀트 확산을 야기하지 않고 유동성 유전체 재료의 실리콘 산화물로의 변환을 가능하게 한다. 부가적인 웰 주입들이 딥 웰들을 형성하기 위하여 수행될 수 있다. 마이크로파 어닐링(들)은 기판 및 핀들 내의 결함들을 어닐링하는데 사용될 수 있다.
본 명세서에 개시된 상이한 실시예들은 상이한 개시내용을 제공하고, 그들이 본 개시물의 진의 및 범위를 벗어나지 않고 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것이 이해될 것이다. 예를 들어, 본 명세서에 개시된 실시예들은 핀 영역 내의 인장 응력(tensile stress)의 형성을 설명한다. 그러나 다른 실시예들은 핀 영역 위에 놓이는 관련 응력 층(예를 들어, 응력-전달 층)을 제공함으로써, 핀 영역 내에 압축 응력을 형성하는 것을 포함할 수 있다. 압축 응력 생성 필름들의 예들은 금속 질화물 구성들을 포함할 수 있다.

Claims (10)

  1. 반도체 기판 상에 반도체 디바이스를 형성하는 방법에 있어서,
    상기 반도체 기판으로부터 연장되는 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들의 제1 그룹을 커버하기 위하여 제1 타입의 도펀트들로 도핑된 제1 도핑된 필름을 성막하는 단계;
    상기 복수의 핀들의 제2 그룹을 커버하기 위하여 제2 타입의 도펀트들로 도핑된 제2 도핑된 필름을 성막하는 단계;
    상기 복수의 핀들의 하부 부분들 사이에 상기 하부 부분들을 둘러싸는 격리 구조물들을 형성하는 단계 ― 상기 복수의 핀들의 상부 부분들은 상기 제1 도핑된 필름 또는 상기 제2 도핑된 필름에 의하여 커버되지 않음 ― ; 및
    상기 복수의 핀들의 제1 그룹과 상기 복수의 핀들의 제1 그룹 근처의 기판 영역 내에 제1 타입의 웰(well)을 형성하도록 상기 제1 도핑된 필름 내에 상기 제1 타입의 도펀트들을 확산시키기 위하여, 그리고 상기 제2 도핑된 필름에 의해 커버되는 상기 복수의 핀들의 제2 그룹 내에 제2 타입의 웰을 형성하도록 상기 제2 도핑된 필름 내에 상기 제2 타입의 도펀트들을 확산시키기 위하여 도펀트 확산 프로세스를 수행하는 단계
    를 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  2. 제1항에 있어서, 상기 격리 구조물들을 형성하는 단계는,
    상기 복수의 핀들 사이에 상기 복수의 핀들을 둘러싸는 공간들을 채우기 위해 유전체 재료를 성막하는 단계;
    상기 유전체 재료를 경화시키는 단계;
    상기 유전체 재료 상에 스팀 어닐링(steam anneal)을 수행하는 단계;
    상기 유전체 재료를 실리콘 산화물로 변환하기 위하여 제1 어닐링을 수행하는 단계;
    상기 복수의 핀들 위에서 상기 유전체 재료를 제거하기 위하여 평탄화 프로세스를 수행하는 단계; 및
    상기 복수의 핀들의 상부면들 아래로 상기 유전체 재료를 리세싱하기 위하여, 그리고 상기 유전체 재료 위에 있고 상기 복수의 핀들의 제1 그룹을 커버하는 상기 제1 도핑된 필름을 제거하기 위하여, 그리고 상기 유전체 재료 위에 있고 상기 복수의 핀들의 제2 그룹을 커버하는 상기 제2 도핑된 필름을 제거하기 위하여, 하나 이상의 에칭 프로세스들을 수행하는 단계
    를 더 포함하는 것인, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  3. 제1항에 있어서,
    상기 기판 내의 그리고 상기 복수의 핀들 내의 결함들을 감소시키기 위하여 제2 어닐링을 수행하는 단계를 더 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    딥 웰 주입(deep well implant)을 수행하는 단계를 더 포함하며, 딥 웰은 상기 제1 타입의 웰 또는 상기 제2 타입의 웰 아래에 형성되는 것인, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  5. 제4항에 있어서,
    다른 딥 웰 주입을 수행하는 단계를 더 포함하며, 다른 딥 웰은 상기 제1 타입의 웰 또는 상기 제2 타입의 웰 중 어느 하나와 상기 딥 웰 사이에 형성되는 것인, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  6. 제3항에 있어서,
    상기 기판 내의 그리고 상기 복수의 핀들 내의 잔여 결함들을 감소시키기 위하여 제3 어닐링을 수행하는 단계를 더 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  7. 반도체 기판 상에 반도체 디바이스를 형성하는 방법에 있어서,
    상기 반도체 기판을 에칭함으로써, 복수의 핀들을 형성하는 단계;
    상기 복수의 핀들의 제1 그룹을 커버하기 위하여 제1 타입의 도펀트들로 도핑된 제1 도핑된 필름을 성막하는 단계;
    상기 복수의 핀들의 제2 그룹을 커버하기 위하여 제2 타입의 도펀트들로 도핑된 제2 도핑된 필름을 성막하는 단계;
    상기 복수의 핀들을 격리시키기 위해 격리 구조물들을 형성하는 단계 ― 상기 격리 구조물들은 상기 복수의 핀들의 하부 부분들 사이에서 상기 하부 부분들을 둘러싸고, 상기 복수의 핀들의 상부 부분들은 상기 제1 도핑된 필름 또는 상기 제2 도핑된 필름에 의하여 커버되지 않음 ― ;
    상기 복수의 핀들의 제1 그룹 및 상기 복수의 핀들의 제1 그룹 근처의 기판 영역 내에 제1 타입의 웰을 형성하도록 상기 제1 도핑된 필름 내에 상기 제1 타입의 도펀트들을 확산시키기 위하여, 그리고 상기 제2 도핑된 필름에 의하여 커버되는 상기 복수의 핀들의 제2 그룹 내에 제2 타입의 웰을 형성하도록 상기 제2 도핑된 필름 내에 상기 제2 타입의 도펀트들을 확산시키기 위하여 도펀트 확산 프로세스를 수행하는 단계; 및
    마이크로파 어닐링을 수행하는 단계
    를 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  8. 제7항에 있어서, 상기 격리 구조물들을 형성하는 단계는,
    상기 복수의 핀들 사이에서 상기 복수의 핀들을 둘러싸는 공간들을 채우기 위해 유동성(flowable) 유전체 재료를 성막하는 단계;
    상기 유동성 유전체 재료를 경화시키는 단계;
    상기 유동성 유전체 재료 상에 스팀 어닐링을 수행하는 단계;
    상기 유동성 유전체 재료를 실리콘 산화물로 변환하기 위하여 제1 마이크로파 어닐링을 수행하는 단계;
    상기 복수의 핀들 위에 상기 유동성 유전체 재료를 제거하기 위하여 평탄화 프로세스를 수행하는 단계; 및
    상기 복수의 핀들의 상부면들 아래로 상기 유동성 유전체 재료를 리세스하기 위하여, 그리고 상기 유동성 유전체 재료 위에 있고 상기 복수의 핀들의 제1 그룹을 커버하는 상기 제1 도핑된 필름을 제거하기 위하여, 그리고 상기 유동성 유전체 재료 위에 있고 상기 복수의 핀들의 제2 그룹들을 커버하는 상기 제2 도핑된 필름을 제거하기 위하여, 하나 이상의 에칭 프로세스들을 수행하는 단계
    를 더 포함하는, 반도체 기판 상에 반도체 디바이스를 형성하는 방법.
  9. 반도체 디바이스 구조물에 있어서,
    핀형 전계 효과 트랜지스터(fin field-effect-transistor, finFET) 영역을 갖는 기판 ― 상기 finFET 영역은 상기 기판으로부터 연장되는 복수의 핀들을 포함하고, 상기 복수의 핀들은 상기 복수의 핀들의 제1 그룹과 상기 복수의 핀들의 제2 그룹을 포함함 ― ;
    제1 타입의 도펀트들로 도핑되고, 상기 복수의 핀들의 제1 그룹의 하부 부분들을 커버하도록 형성된 제1 도핑된 필름;
    제2 타입의 도펀트들로 도핑되고, 상기 복수의 핀들의 제2 그룹의 하부 부분들을 커버하도록 형성된 제2 도핑된 필름 ― 상기 복수의 핀들의 상부 부분들은 상기 제1 도핑된 필름 또는 상기 제2 도핑된 필름에 의해 커버되지 않음 ― ;
    상기 복수의 핀들 중 적어도 하나의 핀 위에 형성되는 게이트 구조물 ― 상기 복수의 핀들 중 적어도 하나의 핀은 결정형 실리콘-함유 재료를 포함하고, 상기 복수의 핀들 중 적어도 하나의 핀의 일부는 이웃하는 격리 구조물들 위로 돌출됨 ― ;
    상기 복수의 핀들 중 적어도 하나의 핀 내의 채널 영역 ― 상기 채널 영역은 상기 게이트 구조물에 의하여 둘러싸이고, 상기 채널 영역은 5E16 원자/cm3 내지 5E17 원자/cm3 범위의 도펀트 농도를 가짐 ― ; 및
    상기 채널 영역 아래에 있고 상기 채널 영역 옆에 있는 웰 영역 ― 상기 웰 영역은 1E18 원자/cm3 내지 6E18 원자/cm3 범위의 도펀트 농도를 가짐 ―
    을 포함하는, 반도체 디바이스 구조물.
  10. 제9항에 있어서,
    상기 격리 구조물들은 상기 제1 도핑된 필름 또는 상기 제2 도핑된 필름으로 라이닝되고(lined with), 상기 제1 도핑된 필름 또는 상기 제2 도핑된 필름 중 적어도 하나는 도핑된 실리콘 글라스 필름이고, 상기 도핑된 실리콘 글라스 필름의 도펀트들은 상기 웰 영역의 도펀트들과 동일한 타입인 것인, 반도체 디바이스 구조물.
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