CN106910715B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，包括：在半导体衬底表面上形成有第一鳍片和第二鳍片；在半导体衬底的表面上以及第一鳍片和第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层；去除第一区域内的第一衬垫层和第一外延层；在与第一区域对应的半导体衬底的表面上和第一鳍片暴露的表面上依次形成掺杂第二导电类型掺杂杂质的第二外延层和盖帽层；在半导体衬底的表面上形成牺牲层；去除牺牲层上方的盖帽层、第二外延层、第一衬垫层和第一外延层；去除牺牲层，进行退火处理，去除第一衬垫层和盖帽层；在半导体衬底的表面上形成浅沟槽隔离结构。本发明的方法，避免了离子注入对鳍片造成的损伤，提高了器件的性能。

Description

一种半导体器件及其制造方法
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
现有技术中有很多方法用来提高半导体器件的性能，例如在半导体器件制备过程中形成超陡倒退阱(Super Steep Retrograde Well，简称SSRW)，通过离子注入形成隔离深阱和抗本体击穿(Anti-Punch Trough，简称APT)离子注入等。
对于P阱，超陡倒退阱的形成非常困难，主要是由于硼损失很难控制尤其是容易发生氧化增强(Oxidation Enhanced Diffusion，简称OED)效应的氧化阶段，例如，衬垫层生长，STI退火阶段和之后的栅氧形成环节，在上述阶段中，掺杂杂质硼很容易扩散进入氧化物中，而造成B损失。而为了很好的控制短沟道效应，尝试在FinFET器件的沟道中重掺杂大剂量的In或BF2。然而如此大剂量的掺杂导致窄鳍片的严重损伤，即使借助离子注入之后的退火处理也很难修复对鳍片造成的损伤，而受到损伤的鳍片显著降低了载流子的迁移率并使得掺杂杂质失活(de-activation)。
另外，目前比较普遍使用的工艺制程是，深阱隔离注入在鳍片形成之前进行，抗本体击穿(Anti-Punch Trough，简称APT)离子注入在鳍片形成之后进行，在鳍片形成之后进行抗本体击穿离子注入有利于控制掺杂杂质的损失，但是大量的注入离子也会导致鳍片的损伤，鳍片上具有大量损伤点，观察发现在鳍片的顶部损伤尤其严重。
因此，有必要提出一种新的半导体器件的制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一提供一种半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，与所述第一区域对应的所述半导体衬底表面上形成有第一鳍片，与所述第二区域对应的所述半导体衬底表面上形成有第二鳍片；
步骤S2：在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层；
步骤S3：去除与所述第一区域对应的所述半导体衬底表面上和所述第一鳍片表面上的所述第一衬垫层和所述第一外延层；
步骤S4：在与所述第一区域对应的所述半导体衬底的表面上和所述第一鳍片暴露的表面上依次形成掺杂第二导电类型掺杂杂质的第二外延层和盖帽层；
步骤S5：在所述半导体衬底的表面上形成牺牲层，其中所述牺牲层的顶面低于所述第一鳍片和所述第二鳍片的顶面；
步骤S6：去除所述牺牲层上方暴露的所述第一鳍片上的所述盖帽层和所述第二外延层以及所述第二鳍片上的所述第一衬垫层和所述第一外延层；
步骤S7：去除所述牺牲层，并进行退火处理，以使所述第一外延层中的所述第一导电类型掺杂杂质和所述第二外延层中的所述第二导电类型掺杂杂质分别向所述第二鳍片和所述第一鳍片内扩散以形成沟道停止层；
步骤S8：去除所述第一外延层上的所述第一衬垫层以及所述第二外延层上的所述盖帽层；
步骤S9：在所述半导体衬底的表面上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶面低于所述第一鳍片和所述第二鳍片的顶面。
进一步，所述牺牲层的厚度与所述浅沟槽隔离结构的厚度相等。
进一步，所述牺牲层的材料包括有机分布层和底部抗反射层。
进一步，所述第一衬垫层和所述盖帽层的材料均为氧化物。
本发明实施例二提供一种半导体器件的制造方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，与所述第一区域对应的所述半导体衬底表面上形成有第一鳍片，与所述第二区域对应的所述半导体衬底表面上形成有第二鳍片；
步骤S2：在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层；
步骤S3：去除与所述第一区域对应的所述半导体衬底表面上和所述第一鳍片表面上的所述第一衬垫层和所述第一外延层；
步骤S4：在与所述第一区域对应的所述半导体衬底的表面上和所述第一鳍片的暴露的表面上形成掺杂第二导电类型掺杂杂质的第二外延层；
步骤S5：在所述半导体衬底的表面上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶面低于所述第一鳍片和所述第二鳍片的顶面；
步骤S6：去除所述浅沟槽隔离结构上方暴露的所述第一外延层和所述第二外延层；
步骤S7：进行退火处理，以使所述第一外延层中的所述第一导电类型掺杂杂质和所述第二外延层中的所述第二导电类型掺杂杂质分别向所述第二鳍片和所述第一鳍片内扩散以形成沟道停止层。
进一步，所述第一区域为NMOS区域，所述第一区域为PMOS区域，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一区域为PMOS区域，所述第一区域为NMOS区域，所述第一导电类型为P型，所述第二导电类型为N型。
进一步，在所述步骤S1中，对应所述第一区域的所述半导体衬底中形成有第二导电类型的第一阱，对应所述第二区域内的所述半导体衬底中形成有第一导电类型的第二阱。
进一步，形成所述第二导电类型的第一阱和第一导电类型的第二阱的方法包括以下步骤：
在所述半导体衬底的表面上形成保护层；
在对应所述第二区域的所述保护层的表面上形成图案化的第一光刻胶层；
以所述第一光刻胶层为掩膜进行第一离子注入，以在对应所述第一区域的所述半导体衬底中形成第二导电类型的第一阱；
去除所述第一光刻胶层；
在对应所述第一区域的所述保护层的表面上形成图案化的第二光刻胶层；
以所述第二光刻胶层为掩膜进行第二离子注入，以在对应所述第二区域的所述半导体衬底中形成第一导电类型的第二阱；
去除所述第二光刻胶层。
进一步，在所述步骤S1中，形成所述第一鳍片和所述第二鳍片的方法包括以下步骤：
在所述半导体衬底的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片和所述第二鳍片的图案；
以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底，以形成所述第一鳍片和所述第二鳍片。
进一步，形成所述浅沟槽隔离结构的方法包括以下步骤：
形成覆盖所述半导体衬底表面和所述第一鳍片和所述第二鳍片的隔离材料层；
平坦化所述隔离材料层，停止于所述第一鳍片和所述第二鳍片的顶面上；
回蚀刻所述隔离材料层，以形成所述浅沟槽隔离结构。
进一步，在所述步骤S1和所述步骤S2之间还包括以下步骤：
形成覆盖所述第一鳍片和所述第二鳍片的表面的第二衬垫层，以修复所述第一鳍片和所述第二鳍片的损伤并使所述第一鳍片和所述第二鳍片的表面光滑；
去除所述第二衬垫层。
进一步，所述第二衬垫层为原位蒸气产生氧化物衬垫层。
进一步，所述第一外延层和所述第二外延层的材料为硅外延层。
进一步，在所述步骤S6中，采用TMAH刻蚀去除所述第一外延层和所述第二外延层。
本发明实施例三提供一种采用前述实施例中所述的方法制作获得半导体器件。
综上所述，本发明的方法与传统的外延固体源掺杂技术相比节省了一道掩膜，且本发明的方法有利于STI的间隙填充，由于鳍片底部部分的盖帽氧化物层的移除以及在浅沟槽隔离结构进行沉积前鳍片顶部部分的外延层的移除。另外，本发明的制造方法不需要使用沟道停止离子注入制程，因此避免了离子注入对鳍片造成损伤问题的出现，进一步提高了器件的性能，另外，根据本发明的制造方法对鳍片进行掺杂，鳍片的顶部部分未被掺杂，而鳍片的底部被掺杂的部分被浅沟槽隔离结构包围，因此通过本发明的方法制作的半导体器件具有更高的载流子迁移率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A至图1O为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图；
图3A至图3M为本发明的另一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图1A至图1O和图2来描述本发明的一个实施例提出的一种半导体器件的制造方法。其中，1A至图1O为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图2为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
示例性地，本发明的一个实施例的半导体器件的制造方法，包括如下步骤：
首先，执行步骤S201，提供半导体衬底100，所述半导体衬底100包括第一区域和第二区域，与所述第一区域对应的所述半导体衬底100表面上形成有第一鳍片102n，与所述第二区域对应的所述半导体衬底100表面上形成有第二鳍片102p，如图1C所示。
具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，在对应所述第一区域的所述半导体衬底中形成有第二导电类型的第一阱，对应所述第二区域内的所述半导体衬底中形成有第一导电类型的第二阱。
其中，所述第一区域为NMOS区域，所述第一区域为PMOS区域，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一区域为PMOS区域，所述第一区域为NMOS区域，所述第一导电类型为P型，所述第二导电类型为N型。
可采用本领域技术人员熟知的任何方法形成所述第一阱和所述第二阱，示例性地，当第一区域为NMOS区，第二区域为PMOS区，所述第一导电类型为N型，所述第二导电类型为P型，形成所述第一阱和所述第二阱的方法包括步骤：
如图1A所示，提供半导体衬底100，在所述半导体衬底100的表面上形成保护层11，本实施例中保护层11的材料较佳地为氧化硅，可采用化学气相沉积、热氧化等方法形成，该保护层11可防止后续的光刻胶层直接接触半导体衬底，同时还可防止之后离子注入形成阱区时对半导体衬底表面的轰击损伤的产生。
接着，在对应PMOS区的所述保护层11的表面上形成图案化的第一光刻胶层101p；以所述第一光刻胶层101p为掩膜进行第一离子注入，以在对应NMOS区的所述半导体衬底100中形成P型阱(未示出)；去除所述第一光刻胶层。
如图1B所示，在对应NMOS区的所述保护层11的表面上形成图案化的第二光刻胶层101n；以所述第二光刻胶层101n为掩膜进行第二离子注入，以在对应PMOS区的所述半导体衬底100中形成N型阱(未示出)；去除所述第二光刻胶层101n。
当第一光刻胶层101p覆盖PMOS区域，露出NMOS区域对NMOS区域进行离子掺杂注入，掺杂杂质可以是磷、砷等，剂量为1e13～5e15原子/cm2；当第二光刻胶层101p覆盖NMOS区域露出PMOS区域，对PMOS区域进行离子掺杂注入，掺杂杂质可以是硼、BF2等，剂量可以为1e13～3e15原子/cm2。当然，还可以先对PMOS区进行离子注入形成N型阱区，再对NMOS区进行离子注入形成P型阱区。
在一个示例中，如图1C所示，形成所述第一鳍片102n和所述第二鳍片102p的方法包括以下步骤：
在所述半导体衬底100的表面形成图案化的掩膜层103，所述图案化的掩膜层103定义有所述第一鳍片102n和所述第二鳍片102p的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层103为掩膜，依次刻蚀所述保护层11和半导体衬底100，以形成所述第一鳍片102n和所述第二鳍片102p。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，掩模层包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，本实施中，掩膜层103为硬掩膜材料氮化硅，硬掩膜材料还可以为氮化硅材料层与其他适合的膜层的叠层等。
可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
需要注意的是，上述形成所述第一鳍片102n和所述第二鳍片102p的方法仅仅是示例性的，并不局限于上述方法。
在上述刻蚀过程中，还可能对所述第一鳍片102n和所述第二鳍片102p造成损伤，因此可选择性地进行对第一鳍片102n和第二鳍片102p的修复步骤。
在一个示例中，如图1D所示，形成覆盖所述第一鳍片102n和所述第二鳍片102p的表面的衬垫层104，以修复所述第一鳍片102n和所述第二鳍片102p的损伤并使所述第一鳍片102n和所述第二鳍片102p的表面光滑。
衬垫层104可以包括数种衬垫材料的任何一种，包括但不限于：氧化硅衬垫材料和氮化硅衬垫材料，衬垫层较佳地包括所述衬垫层104为原位蒸气产生(In-situ SteamGeneration，简称ISSG)氧化物衬垫层。如图1E所示，去除所述衬垫层104。利用ISSG氧化技术，在第一鳍片和第二鳍片暴露的表面上生长的一层氧化物衬垫层，该衬垫层的形成消耗了第一鳍片和第二鳍片表面的部分硅材料，去除衬垫层后，鳍片表面的损伤也同时被修复，并还可使得鳍片的表面更加光滑。
接着，执行步骤S202，在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层。
示例性地，如图1F所示，在半导体衬底的表面100上以及所述第一鳍片102n和所述第二鳍片102p暴露的表面上形成掺杂第一导电类型掺杂杂质的第一外延层105。
所述第一外延层105的材料可以为掺杂第一导电类型掺杂杂质的任何半导体材料，例如，所述半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，较佳地所述第一导电类型掺杂杂质的第一外延层105为P/As元素原位掺杂的硅外延层。
示例性地，在第一鳍片102n和第二鳍片102p的顶面上形成有保护层11和硬掩膜层103，因此使得第一外延层只选择性地生长于半导体衬底的表面100上以及第一鳍片102n和第二鳍片102p的表面上。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
以沉积P/As元素原位掺杂的硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。氯原子可与沉积在二氧化硅或氮化硅中的硅起化学反应并且产生可从反应室予以抽出的气态反应产物，而包括结晶硅在内的物质沉积于半导体衬底100暴露的表面上和第一鳍片102n和第二鳍片102p的表面上，而没有或很少有半导体材料沉积在掩膜层103及保护层11上。可在沉积工艺期间通过供应如磷化氢(PH3)或砷化氢(AsH3)等掺杂物质使硅外延层105包括如磷(P)或砷(As)或其组合等的n型掺杂杂质。
其中，所述第一外延层105的厚度范围可以为1～5nm，例如1nm、2nm、3nm、4nm、5nm，本实施例中，第一外延层105的厚度为2nm。上述厚度范围和数值仅是示例性地，根据实际工艺制程要求还可进行适当调整。
之后，如图1G所示，沉积形成第一衬垫层106覆盖所述第一外延层105以及硬掩膜层103。示例性地，所述第一衬底层106的厚度范围可以为1～10nm。所述第一衬底层106的材料可以为氧化物，较佳地为氧化硅等。其也可以为其他的材料层例如氮化物、氮氧化物等，可采用化学气相沉积、原子层沉积等方法形成。
接着，执行步骤S203，去除与所述第一区域对应的所述半导体衬底表面上和所述第一鳍片表面上的所述第一衬垫层和所述第一外延层。
示例性地，如图1H所示，可首先采用掩膜层107覆盖PMOS区域，仅暴露NMOS区域，再去除NMOS区域对应的所述半导体衬底100表面上和所述第一鳍片102n表面上的所述第一衬垫层106和所述第一外延层105。该掩膜层107可采用任何适合的掩膜材料，较佳地为光刻胶材料。
可采用任何适合的刻蚀方法，例如干法刻蚀或者湿法刻蚀去除所述第一衬垫层106和所述第一外延层105。
接着，执行步骤S204，在与所述第一区域对应的所述半导体衬底的表面上和所述第一鳍片的暴露的表面上依次形成掺杂第二导电类型掺杂杂质的第二外延层和盖帽层。
如图1I所示，在与所述NMOS对应的所述半导体衬底100的表面上和所述第一鳍片102n的暴露的表面上形成掺杂第二导电类型掺杂杂质的第二外延层108。
所述第二外延层108的材料可以为掺杂第二导电类型掺杂杂质的任何半导体材料，例如，所述半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，较佳地所述第二导电类型掺杂杂质的第二外延层108为B元素原位掺杂的硅外延层。
示例性地，在第一鳍片102n的顶面上形成有保护层11和硬掩膜层103，因此使得第二外延层108只选择性地生长于半导体衬底100的表面上以及第一鳍片102n的表面上。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
以沉积硼元素原位掺杂的硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。氯原子可与沉积在二氧化硅或氮化硅中的硅起化学反应并且产生可从反应室予以抽出的气态反应产物，而包括结晶硅在内的物质沉积于半导体衬底100暴露的表面上和第一鳍片102n的表面上，而没有或很少有半导体材料沉积在硬掩膜层103上，以及覆盖PMOS区的第一衬垫层106的表面上。可在沉积工艺期间通过提供如硼、二氟化硼(BF2)及/或乙硼烷(B2H6)等掺杂物质以使硅外延层108包括如硼之类的P型掺杂杂质。
其中，所述第二外延层108的厚度范围可以为1～5nm，例如1nm、2nm、3nm、4nm、5nm，本实施例中，第二外延层108的厚度为2nm。上述厚度范围和数值仅是示例性地，根据实际工艺制程要求还可进行适当调整。
接着，沉积形成盖帽层109，以覆盖所述NMOS区域对应的半导体衬底100的表面和所述硬掩膜层103以及第二外延层108。该盖帽层109的材料较佳地为氧化物，例如氧化硅等。其也可以为其他的材料层例如氮化物、氮氧化物等，可采用化学气相沉积等方法形成。
进一步地，该盖帽层109还可以进一步覆盖位于所述第二区域内的所述第一衬垫层106。
接着，执行步骤S205，在所述半导体衬底的表面上形成牺牲层，其中所述牺牲层的顶面低于所述第一鳍片和所述第二鳍片的顶面。
如图1J所示，在所述半导体衬底100的表面上形成牺牲层110，其中所述牺牲层110的顶面低于所述第一鳍片102n和所述第二鳍片102p的顶面。
示例性地，所述牺牲层110的厚度可近似的等于之后步骤中预定形成的浅沟槽隔离结构的厚度，也可略低于其厚度。其中，所述牺牲层110的材料包括有机分布层((OrganicDistribution Layer,简称ODL)和底部抗反射层(BARC)。可通过涂布的方式形成所述牺牲层110。
接着，执行步骤S206，去除所述牺牲层上方暴露的所述第一鳍片上的所述盖帽层和所述第二外延层以及所述第二鳍片上的所述第一衬垫层和所述第一外延层。
如图1K所述，去除所述牺牲层110上方暴露的所述第一鳍片101n上的所述盖帽层109和所述第二外延层108以及所述第二鳍片上的所述第一衬垫层106和所述第一外延层105。可采用本领域技术人员熟悉的任何方法去除上述膜层，例如干法刻蚀或者湿法刻蚀等方法。在一个示例中，当盖帽层109和第一衬垫层106的材料为氧化硅时，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))，其具有对氧化硅的高选择比。示例性地，当所述第一外延层和所述第二外延层的材料为硅外延层时，可采用TMAH溶液刻蚀去除。
进一步地，当所述第一衬垫层106上也形成有盖帽层109时，也应将牺牲层110上方的第一衬垫层106上的盖帽层109去除。
接着，执行步骤S207，去除所述牺牲层，并进行退火处理，以使所述第一外延层中的所述第一导电类型掺杂杂质和所述第二外延层中的所述第二导电类型掺杂杂质分别向所述第二鳍片和所述第一鳍片内扩散以形成沟道停止层；
如图1L所示，去除牺牲层110，可采用本领域技术人员熟知的任何方法进行该步骤，例如湿法刻蚀或干法刻蚀等，其中刻蚀工艺具有对牺牲层110的高选择性。
继续参考图1L，和进行退火处理，以使所述第一外延层105中的所述第一导电类型掺杂杂质和所述第二外延层108中的所述第二导电类型掺杂杂质分别向所述第二鳍片102p和所述第一鳍片102n内扩散以形成沟道停止层。因此，在被第一外延层105包围的部分所述第二鳍片102p的表面形成了具有第一导电类型的沟道停止层(未示出)，以及在被第二外延层108包围的部分所述第一鳍片102的表面形成有具有第二导电类型的沟道停止层(未示出)。
退火处理在惰性气氛下进行，所述惰性气氛可为干燥氮气、氦气或氩气等。退火处理可为热退火处理，如快速热退火，其中是以来自灯或雷射的辐射对半导体衬底及其上的各种膜层结构予以照射。对辐射的吸收可使半导体衬底及其上的各种膜层结构的温度升高，进而激活掺杂杂质，使其向鳍片内扩散。本实施例中，较佳地，使用快速热退火进行退火处理，其中退火温度范围可以为800～1200℃，时间可以为2～10s。
在其它具体实施例中，可在烘箱内进行退火处理。退火处理可于大约550℃至大约700℃的温度范围进行，并且可于大约15分钟至大约45分钟的时间范围进行。
由于第一外延层105和第二外延层108只包围了鳍片的底部，退火只会使得掺杂杂质进入鳍片的底部，而未被第一外延层105和第二外延层108包围的鳍片的顶部部分则并不会有掺杂杂质扩散进入，因此提高了器件中载流子的迁移率。
接着，执行步骤S208，去除所述第一外延层上的所述第一衬垫层以及所述第二外延层上的所述盖帽层。
如图1M所示，去除所述第一外延层105上的所述第一衬垫层106以及所述第二外延层108上的所述盖帽层109。示例性地，当第一衬垫层106和所述盖帽层109为氧化物时，既可以采用干法刻蚀也可以采用湿法刻蚀移除氧化物层。干法刻蚀能够采用基于氟化碳气体的各向异性刻蚀法。湿法刻蚀能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxideetchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
进一步地，也应将第一衬底层106上的盖帽层109去除。
接着，进行步骤S209，在所述半导体衬底的表面上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶面低于所述第一鳍片和所述第二鳍片的顶面。
在一个示例中，形成浅沟槽隔离结构的步骤包括：
首先，如图1N所示，形成覆盖所述半导体衬底100表面和所述第一鳍片102n和所述第二鳍片102p的隔离材料层111a。所述隔离材料层111a的材料可以包括氧化硅、氮化硅、氮氧化硅等。可采用本领域技术人员熟知的任何隔离材料层111a的沉积方法形成，例如，化学气相沉积方法或等离子增强化学气相沉积等方法。本实施例中，较佳地采用FCVD工艺沉积覆盖所述半导体衬底100表面和所述第一鳍片102n和所述第二鳍片102p的隔离材料层111a，并之后进行退火处理，所述退火处理可采用湿法退火或干法退火，也可单独或两者结合使用，也可结合其他退火技术来退火该隔离材料层，包括等离子体退火、紫外光退火、电子束退火及/或微波退火等。干法退火的惰性气氛可为干燥氮气、氦气或氩气等。其中，退火温度小于等于600℃，例如，400～600℃，或者其它能提高可流动介电材料质量的温度均可适用于本发明。
并平坦化所述隔离材料层111a，停止于所述所述第一鳍片102n和所述第二鳍片102p的顶面上。当所述第一鳍片102n和所述第二鳍片102p上形成有掩膜层103时，可使该平坦化停止于掩膜层103内。可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
接着，如图1O所示，回蚀刻所述隔离材料层111a，以形成所述浅沟槽隔离结构111，并去除掩膜层103和保护层11。所述回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。掩膜层103和保护层11的去除方法可根据其材质选择适合的方法，在此不作赘述。其中剩余的第一外延层105和第二外延层108的顶层高度近似等于或者低于浅沟槽隔离结构111的顶面，使其被浅沟槽隔离结构111所包围。
至此，完成了本发明实施例的半导体器件的制造工艺的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述第一鳍片和所述第二鳍片上形成栅极结构，包括热氧化生长栅极介电层等步骤，以及制作FinFET器件的其他常规步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
综上所述，本发明的方法与传统的外延固体源掺杂技术相比节省了一道掩膜，且本发明的方法有利于STI的间隙填充，由于鳍片底部部分的盖帽氧化物层的移除以及在浅沟槽隔离结构进行沉积前鳍片顶部部分的外延层的移除。另外，本发明的制造方法不需要使用沟道停止离子注入制程，因此避免了离子注入对鳍片造成损伤问题的出现，进一步提高了器件的性能，另外，根据本发明的制造方法对鳍片进行掺杂，鳍片的顶部部分未被掺杂，而鳍片的底部被掺杂的部分被浅沟槽隔离结构包围，因此通过本发明的方法制作的半导体器件具有更高的载流子迁移率。
实施例二
本发明另外还提供一种半导体器件的制作方法，具体参考图3A至图3M和图4，其中，图3A至图3M和图4为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为本发明的另一个实施例的一种半导体器件的制造方法的示意性流程图。
示例性地，本发明的一个实施例的半导体器件的制造方法，包括如下步骤：
首先，执行步骤S401，提供半导体衬底300，所述半导体衬底300包括第一区域和第二区域，与所述第一区域对应的所述半导体衬底300表面上形成有第一鳍片302n，与所述第二区域对应的所述半导体衬底300表面上形成有第二鳍片302p，如图3C所示。
具体地，所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在一个示例中，在对应所述第一区域的所述半导体衬底中形成有第二导电类型的第一阱，对应所述第二区域内的所述半导体衬底中形成有第一导电类型的第二阱。
其中，所述第一区域为NMOS区域，所述第一区域为PMOS区域，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一区域为PMOS区域，所述第一区域为NMOS区域，所述第一导电类型为P型，所述第二导电类型为N型。
可采用本领域技术人员熟知的任何方法形成所述第一阱和所述第二阱，示例性地，当第一区域为NMOS区，第二区域为PMOS区，所述第一导电类型为N型，所述第二导电类型为P型，形成所述第一阱和所述第二阱的方法包括步骤：
如图3A所示，提供半导体衬底300，在所述半导体衬底300的表面上形成保护层31，本实施例中保护层31的材料较佳地为氧化硅，可采用化学气相沉积、热氧化等方法形成，该保护层31可防止后续的光刻胶层直接接触半导体衬底，同时还可防止之后离子注入形成阱区时对半导体衬底表面的轰击损伤的产生。
接着，在对应PMOS区的所述保护层31的表面上形成图案化的第一光刻胶层301p；以所述第一光刻胶层301p为掩膜进行第一离子注入，以在对应NMOS区的所述半导体衬底300中形成P型阱(未示出)；去除所述第一光刻胶层。
如图3B所示，在对应NMOS区的所述保护层31的表面上形成图案化的第二光刻胶层301n；以所述第二光刻胶层301n为掩膜进行第二离子注入，以在对应PMOS区的所述半导体衬底300中形成N型阱(未示出)；去除所述第二光刻胶层301n。
当第一光刻胶层301p覆盖PMOS区域，露出NMOS区域对NMOS区域进行离子掺杂注入，掺杂杂质可以是磷、砷等，剂量为1e13～5e15原子/cm2；当第二光刻胶层301p覆盖NMOS区域露出PMOS区域，对PMOS区域进行离子掺杂注入，掺杂杂质可以是硼、BF2等，剂量可以为1e13～3e15原子/cm2。当然，还可以先对PMOS区进行离子注入形成N型阱区，再对NMOS区进行离子注入形成P型阱区。
在一个示例中，如图3C所示，形成所述第一鳍片302n和所述第二鳍片302p的方法包括以下步骤：
在所述半导体衬底300的表面形成图案化的掩膜层303，所述图案化的掩膜层303定义有所述第一鳍片302n和所述第二鳍片302p的图案，包括鳍片的宽度、长度以及位置等；以所述图案化的掩膜层303为掩膜，依次刻蚀所述保护层31和半导体衬底300，以形成所述第一鳍片302n和所述第二鳍片302p。掩模层通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。本实施例中，掩模层包括硬掩模材料。所述硬掩膜材料可以为本领域技术人员熟知的可以作为硬掩膜的材料，较佳地，本实施中，掩膜层303为硬掩膜材料氮化硅，硬掩膜材料还可以为氮化硅材料层与其他适合的膜层的叠层等。
可采用干法刻蚀或者湿法刻蚀等方法进行上述刻蚀，其中，干刻蚀工艺可以为反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。也可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
需要注意的是，上述形成所述第一鳍片302n和所述第二鳍片302p的方法仅仅是示例性的，并不局限于上述方法。
在上述刻蚀过程中，还可能对所述第一鳍片302n和所述第二鳍片302p造成损伤，因此可选择性地进行对第一鳍片302n和第二鳍片302p的修复步骤。
在一个示例中，如图3D所示，形成覆盖所述第一鳍片302n和所述第二鳍片302p的表面的衬垫层304，以修复所述第一鳍片302n和所述第二鳍片302p的损伤并使所述第一鳍片302n和所述第二鳍片302p的表面光滑。
衬垫层304可以包括数种衬垫材料的任何一种，包括但不限于：氧化硅衬垫材料和氮化硅衬垫材料，衬垫层较佳地包括所述衬垫层304为原位蒸气产生(In-situ SteamGeneration，简称ISSG)氧化物衬垫层。如图3E所示，去除所述衬垫层304。利用ISSG氧化技术，在第一鳍片302n和第二鳍片302p暴露的表面上生长的一层氧化物衬垫层304，如图3D所示，在所述第一鳍片和第二鳍片的顶面上形成有保护层31和硬掩膜层303时，该衬垫层304的形成消耗了第一鳍片302n和第二鳍片302p暴露的表面上的部分硅材料，去除衬垫层后，鳍片表面的损伤也同时被修复，并还可使得鳍片的表面更加光滑。
接着，执行步骤S402，在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层。
示例性地，如图3F所示，在半导体衬底的表面300上以及所述第一鳍片302n和所述第二鳍片302p暴露的表面上形成掺杂第一导电类型掺杂杂质的第一外延层305。
所述第一外延层305的材料可以为掺杂第一导电类型掺杂杂质的任何半导体材料，例如，所述半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，较佳地所述第一导电类型掺杂杂质的第一外延层305为P/As元素原位掺杂的硅外延层。
示例性地，在第一鳍片302n和第二鳍片302p的顶面上形成有保护层31和硬掩膜层303，因此使得第一外延层只选择性地生长于半导体衬底的表面300上以及第一鳍片302n和第二鳍片302p的表面上。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
以沉积P/As元素原位掺杂的硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。氯原子可与沉积在二氧化硅或氮化硅中的硅起化学反应并且产生可从反应室予以抽出的气态反应产物，而包括结晶硅在内的物质沉积于半导体衬底300暴露的表面上和第一鳍片302n和第二鳍片302p的表面上，而没有或很少有半导体材料沉积在掩膜层303及保护层31上。可在沉积工艺期间通过供应如磷化氢(PH3)或砷化氢(AsH3)等掺杂物质使硅外延层305包括如磷(P)或砷(As)或其组合等的n型掺杂杂质。
其中，所述第一外延层305的厚度范围可以为1～5nm，例如1nm、2nm、3nm、4nm、5nm，本实施例中，第一外延层305的厚度为2nm。上述厚度范围和数值仅是示例性地，根据实际工艺制程要求还可进行适当调整。
之后，如图3G所示，沉积形成第一衬垫层306覆盖所述第一外延层305以及硬掩膜层303。示例性地，所述第一衬底层306的厚度范围可以为1～10nm。所述第一衬底层306的材料可以为氧化物，较佳地为氧化硅等。其也可以为其他的材料层例如氮化物、氮氧化物等，可采用化学气相沉积、原子层沉积等方法形成。
接着，执行步骤S403，去除与所述第一区域对应的所述半导体衬底表面上和所述第一鳍片表面上的所述第一衬垫层和所述第一外延层。
示例性地，如图3H所示，可首先采用掩膜层307覆盖PMOS区域，仅暴露NMOS区域，再去除NMOS区域对应的所述半导体衬底300表面上和所述第一鳍片302n表面上的所述第一衬垫层306和所述第一外延层305。该掩膜层307可采用任何适合的掩膜材料，较佳地为光刻胶材料。
可采用任何适合的刻蚀方法，例如干法刻蚀或者湿法刻蚀去除所述第一衬垫层306和所述第一外延层305。
接着，执行步骤S404，在与所述第一区域对应的所述半导体衬底的表面上和所述第一鳍片的暴露的表面上依次形成掺杂第二导电类型掺杂杂质的第二外延层。
如图3I所示，在与所述NMOS对应的所述半导体衬底300的表面上和所述第一鳍片302n的暴露的表面上形成掺杂第二导电类型掺杂杂质的第二外延层308。
所述第二外延层308的材料可以为掺杂第二导电类型掺杂杂质的任何半导体材料，例如，所述半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，较佳地所述第二导电类型掺杂杂质的第二外延层308为B元素原位掺杂的硅外延层。
示例性地，在第一鳍片302n的顶面上形成有保护层31和硬掩膜层303，因此使得第二外延层308只选择性地生长于半导体衬底300的表面上以及第一鳍片302n的表面上。
选择性外延生长可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。所述选择性外延生长可以在UHV/CVD反应腔中进行。所述选择性外延生长是在压强为1～100托且温度为500～1000摄氏度的工艺条件下进行的。
以沉积硼元素原位掺杂的硅外延层为例，沉积工艺可为化学气相沉积或等离子体增强化学气相沉积(PECVD)，其中使用的是如SiCl4、SiHCl3或SiH2Cl2等包括氯的反应气体及/或其中使用的是例如HCl等包括氯还有如SiH4或Si2H6等包括硅的化合物。氯原子可与沉积在二氧化硅或氮化硅中的硅起化学反应并且产生可从反应室予以抽出的气态反应产物，而包括结晶硅在内的物质沉积于半导体衬底100暴露的表面上和第一鳍片302n的表面上，而没有或很少有半导体材料沉积在硬掩膜层303上，以及覆盖PMOS区的第一衬垫层306的表面上。可在沉积工艺期间通过提供如硼、二氟化硼(BF2)及/或乙硼烷(B2H6)等掺杂物质以使硅外延层308包括如硼之类的P型掺杂杂质。
其中，所述第二外延层308的厚度范围可以为1～5nm，例如1nm、2nm、3nm、4nm、5nm，本实施例中，第二外延层308的厚度为2nm。上述厚度范围和数值仅是示例性地，根据实际工艺制程要求还可进行适当调整。
接着，执行步骤S405，在所述半导体衬底的表面上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶面低于所述第一鳍片和所述第二鳍片的顶面。
在一个示例中，形成浅沟槽隔离结构的步骤包括：
首先，如图3J所示，形成覆盖所述半导体衬底300表面和所述第一鳍片302n和所述第二鳍片302p的隔离材料层309a。所述隔离材料层309a的材料可以包括氧化硅、氮化硅、氮氧化硅等。可采用本领域技术人员熟知的任何隔离材料层309a的沉积方法形成，例如，化学气相沉积方法或等离子增强化学气相沉积等方法。本实施例中，较佳地采用FCVD工艺沉积覆盖所述半导体衬底300表面和所述第一鳍片302n和所述第二鳍片302p的隔离材料层309a，并之后进行退火处理，所述退火处理可采用湿法退火或干法退火，也可单独或两者结合使用，也可结合其他退火技术来退火该隔离材料层，包括等离子体退火、紫外光退火、电子束退火及/或微波退火等。干法退火的惰性气氛可为干燥氮气、氦气或氩气等。其中，退火温度小于等于600℃，例如，400～600℃，或者其它能提高可流动介电材料质量的温度均可适用于本发明。
如图3K所示，并平坦化所述隔离材料层309a，停止于所述所述第一鳍片302n和所述第二鳍片302p的顶面上。当所述第一鳍片302n和所述第二鳍片302p上形成有掩膜层303时，可使该平坦化停止于掩膜层303内。可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
接着，如图3L所示，回蚀刻所述隔离材料层309a，以形成所述浅沟槽隔离结构309，并去除掩膜层303和保护层31。所述回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。掩膜层303和保护层31的去除方法可根据其材质选择适合的方法，在此不作赘述。其中剩余的第一外延层305和第二外延层308的顶层高度近似等于或者低于浅沟槽隔离结构309的顶面，使其被浅沟槽隔离结构309所包围。
值得注意的是，前述步骤中的第一衬垫层306剩余的位于所述第二鳍片302p底部的部分可用作浅沟槽隔离结构309的部分。
接着，执行步骤S406，去除所述浅沟槽隔离结构上方暴露的所述第一外延层和所述第二外延层。
具体地，如图3M所示，可采用本领域技术人员熟知的任何方法去除所述第一外延层305和所述第二外延层308，例如干法刻蚀或者湿法刻蚀等。本实施例中，较佳地使用TMAH溶液刻蚀所述第一外延层305和所述第二外延层308，TMAH溶液对于硅外延层具有极低的刻蚀速率，以避免刻蚀速率过快对于鳍片的表面造成损伤。
接着，执行步骤S407，进行退火处理，以使所述第一外延层中的所述第一导电类型掺杂杂质和所述第二外延层中的所述第二导电类型掺杂杂质分别向所述第二鳍片和所述第一鳍片内扩散以形成沟道停止层。
进行退火处理，以使所述第一外延层305中的所述第一导电类型掺杂杂质和所述第二外延层308中的所述第二导电类型掺杂杂质分别向所述第二鳍片302p和所述第一鳍片302n内扩散以形成沟道停止层。因此，在被第一外延层305包围的部分所述第二鳍片302p的表面形成了具有第一导电类型的沟道停止层(未示出)，以及在被第二外延层308包围的部分所述第一鳍片302的表面形成有具有第二导电类型的沟道停止层(未示出)。
退火处理在惰性气氛下进行，所述惰性气氛可为干燥氮气、氦气或氩气等。退火处理可为热退火处理，如快速热退火，其中是以来自灯或雷射的辐射对半导体衬底及其上的各种膜层结构予以照射。对辐射的吸收可使半导体衬底及其上的各种膜层结构的温度升高，进而激活掺杂杂质，使其向鳍片内扩散。本实施例中，较佳地，使用快速热退火进行退火处理，其中退火温度范围可以为800～1200℃，时间可以为2～10s。
在其它具体实施例中，可在烘箱内进行退火处理。退火处理可于大约550℃至大约700℃的温度范围进行，并且可于大约15分钟至大约45分钟的时间范围进行。
由于第一外延层305和第二外延层308只包围了鳍片的底部，退火只会使得掺杂杂质进入鳍片的底部，而未被第一外延层305和第二外延层308包围的鳍片的顶部部分则并不会有掺杂杂质扩散进入，因此提高了器件中载流子的迁移率。
至此，完成了本发明实施例的半导体器件的制造工艺的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述第一鳍片和所述第二鳍片上形成栅极结构，包括热氧化生长栅极介电层等步骤，以及制作FinFET器件的其他常规步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
综上所述，本发明的制造方法不需要使用沟道停止离子注入制程，因此避免了离子注入对鳍片造成损伤问题的出现，进一步提高了器件的性能，另外，根据本发明的制造方法对鳍片进行掺杂，鳍片的顶部部分未被掺杂，而鳍片的底部被掺杂的部分被浅沟槽隔离结构包围，因此通过本发明的方法制作的半导体器件具有更高的载流子迁移率。
实施例三
本实施例中还提供一种采用实施例一中的制造方法获得的半导体器件，或者，采用实施例二中的制造方法获得的半导体器件，该半导体器件可以为FinFET器件。
以下参考图3M对本发明的半导体器件进行详细描述。
本发明的半导体器件包括：半导体衬底300，所述半导体衬底300包括第一区域和第二区域，对应所述第一区域的所述半导体衬底中形成有第二导电类型的第一阱，对应所述第二区域内的所述半导体衬底中形成有第一导电类型的第二阱，与所述第一区域对应的所述半导体衬底表面上形成有第一鳍片302n，与所述第二区域对应的所述半导体衬底表面上形成有第二鳍片302p。
所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。示例性地，当第一区域为NMOS区，第二区域为PMOS区，所述第一导电类型为N型，所述第二导电类型为P型。
还包括位于所述半导体衬底表面上的浅沟槽隔离结构309，所述浅沟槽隔离结构309的顶面低于所述第一鳍片302n和所述第二鳍片302p的顶面。浅沟槽隔离结构309的材料可以包括氧化硅、氮化硅、氮氧化硅等。可采用本领域技术人员熟知的任何的方法形成浅沟槽隔离结构309。
如图3M所示，还包括所述第一鳍片302n和所述浅沟槽隔离结构309之间的外延层308，以及被所述外延层308包围的部分所述第一鳍片302n的表面形成有具有第二导电类型的沟道停止层(未示出)，该外延层308进一步延伸到第一区域对应的所述半导体衬底300的表面和所述浅沟槽隔离结构309之间。所述外延层308的材料可以为包括第二导电类型掺杂杂质的任何半导体材料，例如，所述半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。示例性地，所述外延层308为包括B元素的硅外延层，具有第二导电类型的沟道停止层为B元素掺杂的P型沟道停止层。或者外延层308中的P型掺杂杂质已经全部扩散进入鳍片，而使得外延层308已经不被掺杂。
如图3M所示，还包括位于所述第二鳍片302p和所述浅沟槽隔离结构309之间的外延层305，以及被所述外延层305包围的部分所述第二鳍片302p的表面形成有具有第一导电类型的沟道停止层(未示出)。所述外延层305还可以进一步延伸到对应所述第二区域的所述半导体衬底300的表面和所述浅沟槽隔离结构309之间。所述外延层305的材料可以为包括第一导电类型掺杂杂质的任何半导体材料，例如，所述半导体材料可以为Si、SiGe、Ge或者例如砷化镓之类的III-V族材料。本实施例中，较佳地包括第一导电类型掺杂杂质的外延层305为P/As元素原位掺杂的硅外延层，则对应的所述具有第一导电类型的沟道停止层为N型沟道停止层。或者，P/As元素已经全部扩散进入第二鳍片302p，而使得硅外延层为未掺杂的外延层305。其中，所述外延层305的厚度范围可以为1～5nm，例如1nm、2nm、3nm、4nm、5nm，本实施例中，外延层305的厚度为2nm。上述厚度范围和数值仅是示例性地，根据实际工艺制程要求还可进行适当调整。
上述内容中，所述第一区域为NMOS区域，所述第一区域为PMOS区域，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一区域为PMOS区域，所述第一区域为NMOS区域，所述第一导电类型为P型，所述第二导电类型为N型。
上述结构仅仅示出了本发明的半导体器件的关键结构部分，对于完整的FinFET器件还包括其他的结构层，例如形成于第一鳍片和第二鳍片上的栅极结构，栅极结构两侧的源漏极等，在此不作详细的赘述。
综上所述，本发明的方法与传统的外延固体源掺杂技术相比节省了一道掩膜，另外，本发明的半导体器件在制造过程中不需要使用沟道停止离子注入制程，因此避免了离子注入对鳍片造成损伤问题的出现，使得器件具有较高的性能，根据本发明的半导体器件的鳍片顶部部分未被掺杂，而鳍片的底部被掺杂的部分被浅沟槽隔离结构包围，因此本发明的半导体器件具有更高的载流子迁移率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (15)

1.一种半导体器件的制造方法，所述方法包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，与所述第一区域对应的所述半导体衬底表面上形成有第一鳍片，与所述第二区域对应的所述半导体衬底表面上形成有第二鳍片；
步骤S2：在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层；
步骤S3：去除与所述第一区域对应的所述半导体衬底表面上和所述第一鳍片表面上的所述第一衬垫层和所述第一外延层；
步骤S4：在与所述第一区域对应的所述半导体衬底的表面上和所述第一鳍片暴露的表面上依次形成掺杂第二导电类型掺杂杂质的第二外延层和盖帽层；
步骤S5：在所述半导体衬底的表面上形成牺牲层，其中所述牺牲层的顶面低于所述第一鳍片和所述第二鳍片的顶面；
步骤S6：去除所述牺牲层上方暴露的所述第一鳍片上的所述盖帽层和所述第二外延层以及所述第二鳍片上的所述第一衬垫层和所述第一外延层；
步骤S7：去除所述牺牲层，并进行退火处理，以使所述第一外延层中的所述第一导电类型掺杂杂质和所述第二外延层中的所述第二导电类型掺杂杂质分别向所述第二鳍片和所述第一鳍片内扩散以形成沟道停止层；
步骤S8：去除所述第一外延层上的所述第一衬垫层以及所述第二外延层上的所述盖帽层；
步骤S9：在所述半导体衬底的表面上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶面低于所述第一鳍片和所述第二鳍片的顶面。
2.根据权利要求1所述的制造方法，其特征在于，所述牺牲层的厚度与所述浅沟槽隔离结构的厚度相等。
3.根据权利要求1所述的制造方法，其特征在于，所述牺牲层的材料包括有机分布层和底部抗反射层。
4.根据权利要求1所述的制造方法，其特征在于，所述第一衬垫层和所述盖帽层的材料均为氧化物。
5.一种半导体器件的制造方法，其特征在于，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括第一区域和第二区域，与所述第一区域对应的所述半导体衬底表面上形成有第一鳍片，与所述第二区域对应的所述半导体衬底表面上形成有第二鳍片；
步骤S2：在所述半导体衬底的表面上以及所述第一鳍片和所述第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层；
步骤S3：去除与所述第一区域对应的所述半导体衬底表面上和所述第一鳍片表面上的所述第一衬垫层和所述第一外延层；
步骤S4：在与所述第一区域对应的所述半导体衬底的表面上和所述第一鳍片的暴露的表面上形成掺杂第二导电类型掺杂杂质的第二外延层；
步骤S5：在所述半导体衬底的表面上形成浅沟槽隔离结构，所述浅沟槽隔离结构的顶面低于所述第一鳍片和所述第二鳍片的顶面；
步骤S6：去除所述浅沟槽隔离结构上方暴露的所述第一外延层和所述第二外延层；
步骤S7：进行退火处理，以使所述第一外延层中的所述第一导电类型掺杂杂质和所述第二外延层中的所述第二导电类型掺杂杂质分别向所述第二鳍片和所述第一鳍片内扩散，以在被所述第一外延层包围的部分所述第二鳍片的表面形成具有所述第一导电类型的沟道停止层，以及在被所述第二外延层包围的部分所述第一鳍片的表面形成有具有所述第二导电类型的沟道停止层。
6.根据权利要求1或5所述的制造方法，其特征在于，所述第一区域为NMOS区域，所述第一区域为PMOS区域，所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一区域为PMOS区域，所述第一区域为NMOS区域，所述第一导电类型为P型，所述第二导电类型为N型。
7.根据权利要求1或5所述的制造方法，其特征在于，在所述步骤S1中，对应所述第一区域的所述半导体衬底中形成有第二导电类型的第一阱，对应所述第二区域内的所述半导体衬底中形成有第一导电类型的第二阱。
8.根据权利要求7所述的制造方法，其特征在于，形成所述第二导电类型的第一阱和第一导电类型的第二阱的方法包括以下步骤：
在所述半导体衬底的表面上形成保护层；
在对应所述第二区域的所述保护层的表面上形成图案化的第一光刻胶层；
以所述第一光刻胶层为掩膜进行第一离子注入，以在对应所述第一区域的所述半导体衬底中形成第二导电类型的第一阱；
去除所述第一光刻胶层；
在对应所述第一区域的所述保护层的表面上形成图案化的第二光刻胶层；
以所述第二光刻胶层为掩膜进行第二离子注入，以在对应所述第二区域的所述半导体衬底中形成第一导电类型的第二阱；
去除所述第二光刻胶层。
9.根据权利要求1或5所述的制造方法，其特征在于，在所述步骤S1中，形成所述第一鳍片和所述第二鳍片的方法包括以下步骤：
在所述半导体衬底的表面形成图案化的掩膜层，所述图案化的掩膜层定义有所述第一鳍片和所述第二鳍片的图案；
以所述图案化的掩膜层为掩膜，刻蚀所述半导体衬底，以形成所述第一鳍片和所述第二鳍片。
10.根据权利要求1所述的制造方法，其特征在于，形成所述浅沟槽隔离结构的方法包括以下步骤：
形成覆盖所述半导体衬底表面和所述第一鳍片和所述第二鳍片的隔离材料层；
平坦化所述隔离材料层，停止于所述第一鳍片和所述第二鳍片的顶面上；
回蚀刻所述隔离材料层，以形成所述浅沟槽隔离结构。
11.根据权利要求1或5所述的制造方法，其特征在于，在所述步骤S1和所述步骤S2之间还包括以下步骤：
形成覆盖所述第一鳍片和所述第二鳍片的表面的第二衬垫层，以修复所述第一鳍片和所述第二鳍片的损伤并使所述第一鳍片和所述第二鳍片的表面光滑；
去除所述第二衬垫层。
12.根据权利要求11所述的制造方法，其特征在于，所述第二衬垫层为原位蒸气产生氧化物衬垫层。
13.根据权利要求1或5所述的制造方法，其特征在于，所述第一外延层和所述第二外延层的材料为硅外延层。
14.根据权利要求5所述的制造方法，其特征在于，在所述步骤S6中，采用TMAH刻蚀去除所述第一外延层和所述第二外延层。
15.一种采用如权利要求1至14中任一项所述的方法制作获得半导体器件。
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