CN112385046A - 利用先进控制的整合cmos源极漏极形成 - Google Patents

利用先进控制的整合cmos源极漏极形成 Download PDF

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cavity
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本杰明·科伦坡
图沙尔·曼德雷卡尔
帕特里夏·M·刘
苏克图·阿伦·帕里克
马蒂亚斯·鲍尔
迪米特里·R·基乌西斯
桑杰·纳塔拉扬
阿布舍克·杜贝
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Applied Materials Inc
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Abstract

一种finFET器件包括掺杂的源极及/或漏极延伸部，所述源极及/或漏极延伸部设置在finFET的栅极间隔物与其上设置n掺杂或p掺杂的源极或漏极延伸部的半导体基板的主体半导体部分之间。掺杂的源极或漏极延伸部通过选择性外延生长(SEG)工艺形成在靠近栅极间隔物形成的空腔中。在形成空腔之后，先进处理控制(APC)(亦即，整合的度量法)用于在不将基板暴露于氧化环境的情况下确定凹陷距离。各向同性蚀刻工艺、度量法及选择性外延生长可在同一平台中执行。

Description

利用先进控制的整合CMOS源极漏极形成
技术领域
本揭示内容的实施方式大体关于集成电路的制造，并且特定而言，关于使用选择性外延生长(selective epitaxial growth；SEG)在finFET中形成源极漏极延伸部的设备及方法。
背景技术
晶体管是大多数集成电路的关键部件。由于晶体管的驱动电流及由此晶体管的速度与晶体管的栅极宽度成正比，因此较快的晶体管通常需要较大的栅极宽度。因此，在晶体管大小与速度之间存在折衷，并且已经开发出“鳍”式场效应晶体管(finFET)来解决具有最大驱动电流及最小大小的晶体管的冲突目标。FinFET的特征在于有鳍形沟道区域，该鳍形沟道区域大幅度增加晶体管的大小而不显著增加晶体管的占据面积，并且finFFT目前在众多集成电路中应用。然而，finFET具有其自身的缺陷。
由于鳍形沟道区域可容易地由常规离子注入技术(诸如束线离子注入)非晶化或产生其他损坏，因此形成水平源极/漏极延伸部对于窄且高的finFET变得日渐困难。具体而言，在一些finFET架构(例如，水平全环绕栅极，h-GAA)中，离子注入可以导致在硅沟道与相邻的硅锗(SiGe)牺牲层之间的严重相互混合。由于随后减弱选择性移除牺牲SiGe层的能力，故此种相互混合是高度不期望的。此外，经由热退火修复此种注入损坏增加了finFET器件的热预算。
此外，由于finFET中的源极/漏极延伸部可由其他结构覆盖，因此将期望的掺杂剂精确放置在finFET的水平源极/漏极延伸区域中至多是非常困难的。例如，在牺牲SiGe超晶格(superlattice；SL)层上的(内部)侧壁间隔物通常在执行掺杂时覆盖源极/漏极延伸区域。因此，常规的视线离子注入技术不能将掺杂剂均匀地直接沉积到finFET源极/漏极延伸区域。
另外，将基板暴露至大气的时间(亦称为Q-时间)可能对外延膜的缺陷率具有显著影响。由此，需要用于精确掺杂当前可用或在开发之中的finFET器件中的源极/漏极区域的处理设备及技术。
发明内容
本揭示内容的一或多个实施方式涉及形成半导体器件的方法。对半导体基板上的半导体材料执行各向异性蚀刻工艺，以暴露半导体材料中的一表面。所述表面设置在半导体器件的现有结构与其上形成所述半导体材料的半导体基板的主体半导体部分之间。对暴露的侧壁执行各向同性蚀刻工艺以将设置在现有结构与半导体基板的主体半导体部分之间的半导体材料凹陷一距离，以形成空腔。经由选择性外延生长(selective epitaxialgrowth；SEG)工艺在空腔表面上形成沉积材料层。在形成空腔与SEG之间，基板不经历预清洁工艺。
本揭示内容的额外实施方式涉及形成半导体器件的方法。将半导体基板定位在第一处理腔室中的其上的半导体材料内。对半导体材料执行各向异性蚀刻工艺以暴露半导体材料中的一表面。所述表面设置在半导体器件的现有结构与其上形成半导体材料的半导体基板的主体半导体部分之间。对暴露的侧壁执行各向同性蚀刻工艺以将设置在现有结构与半导体基板的主体半导体部分之间的半导体材料凹陷一距离，以形成空腔。在不将半导体基板暴露至氧化条件的情况下，将半导体基板从第一处理腔室移动到第二处理腔室。确定在各向同性蚀刻之后半导体材料已经凹陷的距离。在第二处理腔室中使用选择性外延生长(SEG)工艺在空腔表面上形成沉积材料层。在形成空腔与SEG之间，半导体基板不经历预清洁工艺。SEG工艺考虑到在各向同性蚀刻之后半导体材料已经凹陷的距离。
本揭示内容的另外实施方式涉及用于形成半导体器件的处理工具。中央传递站具有在中央传递站周围设置的多个处理腔室。机器人在中央传递站内并且被构造为在多个处理腔室之间移动基板。第一处理腔室连接到中央传递站。第一处理腔室被构造为执行各向同性蚀刻工艺。度量站在处理工具内且机器人能够到达该度量站。度量站被构造为确定来自各向同性蚀刻工艺的基板上的半导体材料的凹陷距离。第二处理腔室连接到中央传递站。第二处理腔室被构造为执行选择性外延生长(SEG)工艺。控制器连接到中央传递站、机器人、第一处理腔室、度量站或第二处理腔室的一或多个。控制器具有选自下列的一或多种配置：用于在多个处理腔室与度量站之间移动机器人上的基板的第一配置；用于在第一处理腔室中在基板上执行各向同性蚀刻工艺的第二配置；用于执行分析以确定度量站中的半导体材料的凹陷的第三配置；或用于在第二处理腔室中执行选择性外延生长工艺的第四配置，选择性外延生长工艺关于半导体材料的凹陷而被调整。
附图说明
为了能够详细理解本揭示内容的上述特征所用方式，可参考实施方式对上文简要概述的本揭示内容进行更特定的描述，一些实施方式在附图中示出。然而，将注意，附图仅示出本揭示内容的典型实施方式，并且由此不被认为限制其范围，因为本揭示内容可允许其他等同有效的实施方式。
图1是根据本揭示内容的一或多个实施方式的鳍式场效应晶体管(finFET)的透视图；
图2是根据本揭示内容的一或多个实施方式的图1的finFET的截面图；
图3是根据本揭示内容的一或多个实施方式的用于形成finFET的制造工艺的流程图；
图4A至图4E图示了根据本揭示内容的一或多个实施方式的对应于图3的工艺的各个阶段的半导体器件的示意性截面图；
图5是根据本揭示内容的一或多个实施方式的在形成空腔之后的图1的finFET的示意性截面图；
图6是根据本揭示内容的一或多个实施方式的用于形成纳米线结构的制造工艺的流程图；
图7A至图7G是根据本揭示内容的一或多个实施方式的对应于图6的工艺的各个阶段的图7的纳米线/纳米片结构的示意性截面图；
图8是根据本揭示内容的一或多个实施方式的用于形成半导体器件的制造工艺的流程图；以及
图9图示了用于执行本揭示内容的任何实施方式的方法的处理系统的示意图。
具体实施方式
在描述本揭示内容的若干示例性实施方式之前，将理解，本揭示内容不限于在以下描述中阐述的构造或工艺步骤的细节。本揭示内容能够具有其他实施方式并且能够以各种方式实践或进行。
如在本说明书及随附权利要求书中使用的，术语“基板”指工艺作用于其上的表面、或表面的一部分。亦将由本领域技术人员所理解的，除非上下文另外明确地指出，否则提及基板亦可以指基板的仅一部分。此外，提及在基板上沉积可以意指裸基板及其上沉积或形成有一或多个膜或特征的基板。
本文所使用的“基板”指任何基板或在基板上形成的材料表面，在制造工艺期间在基板上执行膜处理。例如，取决于应用，其上可以执行处理的基板表面包括的材料诸如硅、氧化硅、应变硅、绝缘体上硅(silicon on insulator；SOI)、碳掺杂的氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石及任何其他材料，诸如金属、金属氮化物、金属合金及其他导电材料。基板包括但不限于半导体晶片。基板可暴露至预处理工艺以抛光、蚀刻、还原、氧化、羟基化、退火、UV固化、电子束固化及/或烘烤基板表面。除了直接在基板表面本身上进行膜处理之外，在本揭示内容中，如下文更详细揭示的，所揭示的任何膜处理步骤亦可在基板上形成的下层上执行，并且术语“基板表面”意欲包括如上下文指出的此种下层。因此，例如，在膜/层或部分膜/层已经沉积到基板表面上的情况下，新沉积的膜/层的暴露表面变为基板表面。
本揭示内容的实施方式关于包括掺杂的半导体材料的半导体器件、处理工具及处理方法，此半导体材料在半导体器件的现有结构与半导体基板的主体半导体部分之间设置的区域内形成。在一或多个实施方式中，半导体器件包含finFET器件。在此种实施方式中，n掺杂的含硅材料形成n掺杂的源极或漏极延伸部，该源极或漏极延伸部设置在finFET的栅极间隔物与其上设置n掺杂的源极或漏极延伸部的半导体基板的主体半导体部分之间。尽管本揭示内容的实施方式关于形成nMOS(n型金属氧化物半导体)及n掺杂膜来描述，但技术人员将认识到，p掺杂膜亦可以通过类似工艺形成。在整个本揭示内容中提及“nMOS”或“n掺杂”仅为了便于描述，而本揭示内容不应当被视为限于nMOS或n掺杂的结构。在一些实施方式中，方法涉及形成pMOS(p型金属氧化物半导体)或p掺杂的膜。本揭示内容的一些实施方式涉及用于形成PMOS器件的工艺，其中源极/漏极(Source/Drain；SD)包含SiGe及硼的多个层。在一或多个实施方式中，SD材料针对PMOS器件提供增加空穴迁移率的压缩应力。与外延SD层形成结合地控制横向推动量可以影响总体性能。
图1是根据本揭示内容的一实施方式的鳍式场效应晶体管(finFET)100的透视图。FinFET 100包括半导体基板101、形成在半导体基板101的表面上的绝缘区域102、形成在半导体基板101的表面上的鳍结构120、以及形成在绝缘区域102上及鳍结构120上的栅极电极结构130。鳍结构120的一顶部部分被暴露并且电气耦接到finFET 100的源极触点(未图示)，鳍结构120的另一顶部部分被暴露并且电气耦接到finFET 100的漏极触点(未图示)，并且半导体鳍121的中央部分包括finFET 100的沟道区域。栅极电极结构130用作finFET100的栅极。
半导体基板101可以是主体硅(Si)基板、主体锗(Ge)基板、主体硅锗(SiGe)基板或类似者。绝缘区域102(或者被称为浅槽隔离(shallow trench isolation；STI))可包括一或多种介电材料，诸如二氧化硅(SiO2)、氮化硅(Si3N4)、或其多层。绝缘区域102可由高密度等离子体(high-density plasma；HDP)、可流动化学气相沉积(flowable chemical vapordeposition；FCVD)、或类似工艺形成。
鳍结构120包括半导体鳍121以及在半导体鳍121的侧壁上形成的鳍间隔物(为了清晰而未图示)。半导体鳍121可由半导体基板101形成或由在半导体基板101上沉积的不同半导体材料形成。在后者情况下，所述不同半导体材料可包括硅锗、III-V族化合物半导体材料、或类似者。
栅极电极结构130包括栅极电极层131、栅极介电层132、栅极间隔物133、及掩模层136。在一些实施方式中，栅极电极层131包括多晶硅层或用多晶硅层覆盖的金属层。在其他实施方式中，栅极电极层131包括选自下列的材料：金属氮化物(诸如氮化钛(TiN)、氮化钽(TaN)及氮化钼(MoNx))、金属碳化物(诸如碳化钽(TaC)及碳化铪(HfC))、金属-氮化物-碳化物(诸如TaCN)、金属氧化物(诸如氧化钼(MoOx))、金属氮氧化物(诸如氮氧化钼(MoOxNy))、金属硅化物(诸如硅化镍)、及上述材料的组合。栅极电极层131亦可以是用多晶硅层覆盖的金属层。
栅极介电层132可包括氧化硅(SiOx)，该氧化硅可通过半导体鳍121的热氧化来形成。在其他实施方式中，栅极介电层132通过沉积工艺形成。用于形成栅极介电层132的适宜材料包括氧化硅、氮化硅、氮氧化物、金属氧化物(诸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx)、以及上述材料的组合及多层。栅极间隔物133形成在栅极电极层131的侧壁上，并且各者可包括氮化物部分134及/或氧化物部分135，如图所示。在一些实施方式中，掩模层136可如图所示形成在栅极电极层131上，并且可包括氮化硅。
图2是根据本揭示内容的一实施方式的finFET 100的截面图。图2中示出的截面图在图1中的截面A-A处截取。如图所示，finFET 100包括半导体鳍121，该半导体鳍具有重掺杂区域201、掺杂延伸区域202及沟道区域205。尽管关于nMOS的形成来描述本文的实施方式，但技术人员将认识到重掺杂区域201及掺杂延伸区域202可以是p掺杂的区域。
重掺杂区域201形成finFET 100的源极及漏极区域，并且包括相对高浓度的n掺杂剂(例如，磷(P)、砷(As)、锑(Sb)、铋(Bi)、锂(Li))或p掺杂剂(例如，硼(B)、铝(Al)、镓(Ga)或铟(In))。尽管区域201可被称为重n掺杂的，但技术人员将认识到，此区域可以是p掺杂区域并且可以包括相对高浓度的p掺杂剂，诸如硼(B)。例如，在一些实施方式中，在重掺杂区域201中的掺杂剂浓度可高达5x1021原子/cm3。在一些实施方式中，重掺杂区域201具有在约1x1020原子/cm3至约1x1022原子/cm3的范围中的掺杂剂浓度。重掺杂区域201可通过任何适宜掺杂技术产生。因为重掺杂区域201在掺杂时通常未由finFET 100的介入结构覆盖，故可采用视线掺杂技术，诸如束线离子注入。或者，由于每个重掺杂区域201的主要部分通常在掺杂时暴露，因此保形掺杂技术(诸如等离子体掺杂(plasma doping；PLAD))可用于形成重掺杂区域201。
掺杂延伸区域202形成finFET 100的源极及漏极延伸部，并且包括一或多种n掺杂剂。技术人员将认识到，延伸区域可以是p掺杂区域。根据本揭示内容的实施方式，掺杂延伸区域202包括一或多种n掺杂剂，所述一或多种n掺杂剂用作位于重掺杂区域201中的n掺杂剂的扩散阻挡层。因此，因为掺杂延伸区域202设置在沟道区域205与重掺杂区域201之间，位于重掺杂区域201中的n掺杂剂(诸如磷)不能扩散到沟道区域205中。伴随与现代finFET器件相关联的小几何结构，栅极间隔物133的宽度133A(其亦接近在重掺杂区域201之间的距离)可以仅为数纳米。由此，此种n掺杂剂扩散可以是nMOS器件(诸如finFET 100)中的严峻挑战。在一些实施方式中，掺杂延伸区域202包括一或多种较重质量的原子(例如，Ge、Sn等等)，这些原子增加沟道区域205中的压缩应力。
在一些实施方式中，位于重掺杂区域201中的n掺杂剂可包括磷。在此种实施方式中，在掺杂延伸区域202中包括的n掺杂剂可包括砷(As)，其可以用作关于磷扩散的主要扩散阻挡层或仅仅作为空间(几何)偏移。替代地或附加地，在此种实施方式中，在掺杂延伸区域202中包括的n掺杂剂可包括锑(Sb)，其亦可用作关于磷扩散的部分阻挡层。在一些实施方式中，在区域201及区域202中包括的p掺杂剂可独立地包括硼(B)、铝(Al)、镓(Ga)或铟(In)的一或多种。
在一些实施方式中，形成具有厚度202A的掺杂延伸区域202，该厚度小于栅极间隔物133的宽度133A。例如，在此种实施方式中，掺杂延伸区域202的厚度202A可比宽度133A小约1纳米。所以，在此种实施方式中，掺杂延伸区域202不延伸到沟道区域205中。
此外，根据本揭示内容的实施方式，掺杂延伸区域202经由(SEG)工艺形成。特别地，在半导体鳍121的一部分中形成空腔，所述部分设置在栅极间隔物133与半导体基板101的主体半导体部分之间。随后用n或p掺杂的半导体材料填充空腔，n或p掺杂的半导体材料诸如用砷(As)掺杂的硅材料(例如，本文亦称为Si:As)或用硼(B)掺杂的硅材料(例如，本文亦称为Si:B)。因此，用于finFET 100的源极漏极延伸部在半导体鳍121的区域中形成，所述区域在半导体鳍121的现有结构与半导体基板101的主体半导体部分之间。另外，在掺杂延伸区域202中包括的n掺杂剂可以被选择为用作位于重掺杂区域201中的n掺杂剂的扩散阻挡层。注意到，由于栅极间隔物133的存在，掺杂延伸区域202不能通过束线离子注入或PLAD形成。下文结合图3以及图4A至图4E描述可在finFET 100中形成掺杂延伸区域202的各个实施方式。
图3是根据本揭示内容的各个实施方式的用于形成nMOS finFET的制造工艺300的流程图。技术人员将认识到，pMOS finFET可以通过类似的制造工艺来形成。图4A至图4E是根据本揭示内容的各个实施方式的对应于工艺300的各个阶段的半导体器件(诸如图1中的finFET 100)的示意性截面图。尽管将工艺300示出为用于形成掺杂延伸区域，但工艺300亦可用于在基板上形成其他结构。
工艺300开始于操作301，如图4A所示，在操作301中在半导体鳍121上形成栅极电极结构130及栅极间隔物133。在图4A中示出的实施方式中，半导体鳍121由半导体基板101的一部分形成。
在操作302中，在半导体鳍121的部分上执行各向异性蚀刻工艺，所述部分设置在栅极间隔物133与半导体基板101的主体半导体部分之间。因此，如图4B中示出，暴露出在半导体鳍121的半导体材料中的一或多个侧壁表面401。如图所示，侧壁表面401设置在finFET100的现有结构与半导体基板101的主体半导体部分之间。亦即，侧壁表面401设置在栅极间隔物133与半导体基板101之间。因此，侧壁表面401在常规的、正常表面的视线离子注入技术不可达到的半导体鳍121的区域中。
操作302的各向异性蚀刻工艺可经选择以从半导体鳍121移除足够的材料，使得侧壁表面401具有任何适宜的靶长度401A。例如，在一些实施方式中，执行操作302的各向异性蚀刻工艺，使得侧壁表面401具有约5nm至约10nm的靶长度401A。在其他实施方式中，根据栅极间隔物133的几何结构、在重掺杂区域201中的n掺杂剂的浓度、沟道区域205的尺寸及其他因素，侧壁表面401可具有大于10nm或小于5nm的靶长度401A。操作302的各向异性蚀刻工艺可以是例如深反应性离子蚀刻(deep reactive-ion etch；DRIE)工艺，在该工艺期间遮蔽栅极间隔物133及finFET 100的其他部分。
在操作303中，如图4C中示出，对侧壁表面401执行各向同性蚀刻工艺以在半导体鳍121的材料中形成一或多个空腔402。如图所示，每个空腔402具有表面403。另外，每个空腔402设置在finFET 100的现有结构(亦即，栅极间隔物133的一个)与半导体基板101的主体半导体部分之间。因此，空腔402的部分各者在视线离子注入技术不可达到的半导体鳍121的区域中。
操作303的各向同性蚀刻工艺可被选择为从半导体鳍121移除足够的材料，使得空腔402具有任何适宜的靶宽度402A。例如，在一些实施方式中，执行操作303的各向同性蚀刻工艺，使得空腔402具有约2nm至约10nm的靶宽度402A。在其他实施方式中，根据栅极间隔物133的几何结构、在重掺杂区域201中的n掺杂剂或p掺杂剂的浓度及其他因素，侧壁表面401可具有大于10nm或小于2nm的靶宽度402A。例如，在一些实施方式中，靶宽度402A可被选择为使得空腔402具有比栅极间隔物133的宽度133A小不超过约1nm的靶宽度402A。
操作303的各向同性蚀刻工艺可包括任何适宜的蚀刻工艺，该蚀刻工艺对半导体鳍121的半导体材料具有选择性。例如，当半导体鳍121包括硅(Si)时，操作303的各向同性蚀刻工艺可包括基于HCl的化学气相蚀刻(chemical vapor etch；CVE)工艺、基于HCl及GeH4的CVE工艺、及/或基于Cl2的CVE工艺的一或多个。在一些实施方式中，操作303的各向同性蚀刻工艺包含湿式蚀刻工艺或干式蚀刻工艺的一或多个。在一些实施方式中，操作303的各向同性蚀刻工艺包含干式蚀刻工艺。
在一些实施方式中，执行可选操作304，其中在空腔402的表面403上执行沉积前清洁工艺或其他表面准备工艺。可执行表面准备工艺以移除表面403上的原生氧化物并且在操作305中执行的(SEG)工艺之前以其他方式准备表面403。表面准备工艺可包括干式蚀刻工艺、湿式蚀刻工艺或二者的组合。
在此种实施方式中，干式蚀刻工艺可包括常规等离子体蚀刻、或远程等离子体辅助干式蚀刻工艺，诸如可购自位于加州圣克拉拉市的应用材料公司的SiCoNiTM蚀刻工艺。在SiCoNiTM蚀刻工艺中，表面403暴露于H2、NF3及/或NH3等离子体物种，例如，等离子体激发的氢及氟物种。例如，在一些实施方式中，表面403可经历对H2、NF3及NH3等离子体的同时暴露。操作304的SiCoNiTM蚀刻工艺可在SiCoNi预清洁腔室中执行，该预清洁腔室可整合到各种多处理平台的一个中，包括可获自应用材料公司的CenturaTM、Dual ACP、ProducerTM GT及Endura平台。湿式蚀刻工艺可包括氢氟(hydrofluoric；HF)酸在后工艺，亦即，所谓的“HF在后”工艺，其中执行使表面403被氢封端的表面403的HF蚀刻。或者，可在操作304中采用任何其他基于液体的外延前预清洁工艺。在一些实施方式中，所述工艺包含用于原生氧化物移除的升华蚀刻。蚀刻工艺可以是基于等离子体或热的。等离子体工艺可以是任何适宜等离子体(例如，导电耦合等离子体、电感耦合等离子体、微波等离子体)。
在一些实施方式中，设备或处理工具被构造为将基板维持在真空条件下以防止形成氧化物层，并且不使用外延前预清洁工艺。在此类实施方式中，处理工具被构造为在不将基板暴露于大气条件的情况下将基板从蚀刻处理腔室移动到外延腔室。
在操作305中，如图4D中示出，在表面403上执行选择性外延生长(SEG)工艺以生长沉积材料406的层，由此形成掺杂延伸区域202。特定而言，沉积材料包括半导体材料(诸如硅)及n型掺杂剂。例如，在一些实施方式中，沉积材料406包括Si:As，其中基于finFET 100的电气需要来选择沉积材料406中的砷浓度。注意到，Si:As可经由(SEG)沉积，其中砷的电气活性掺杂剂浓度高达约5x1021原子/cm3。然而，由于不期望的As V(砷-空位)错合物的形成、以及到沟道区域205中的砷扩散，在掺杂延伸区域202中存在的此种高砷浓度可能导致电阻率增加。另外，AsP V(砷-磷-空位)错合物可在掺杂延伸区域202中形成，从而导致增加的到沟道区域205中的磷扩散。因此，在一些实施方式中，沉积材料406包括不大于约5x1020原子/cm3的砷电气活性掺杂剂浓度。
在一些实施方式中，沉积材料406可具有约2nm至约10nm的沉积厚度406A。在其他实施方式中，针对finFET 100的某些构造，沉积材料406可具有厚于10nm的沉积厚度406A。在一些实施方式中，如图4D所示，沉积厚度406A被选择为使得沉积材料406完全填充空腔402。在其他实施方式中，沉积厚度406A被选择为使得沉积材料406部分填充空腔402，并且覆盖形成空腔402的半导体鳍121的暴露表面。
在操作305中的适宜SEG工艺可包括被选择为促进特定n掺杂或p掺杂的半导体材料的选择性生长的特定处理温度及压力、处理气体、及气体流。在特定n掺杂的半导体材料包括Si:As的实施方式中，在操作305的SEG工艺中使用的掺杂气体可包括AsH3、As(SiH3)3、AsCl3、或叔丁基胂(tertiarybutylarsine；TBA)。在SEG工艺中采用的其他气体可包括二氯硅烷(dichlorosilane；DCS)、HCl、SiH4、Si2H6及/或Si4H10。在此种实施方式中，操作305的SEG工艺可在大气压或高次大气压腔室中执行，该腔室具有低H2载气流。例如，在此种实施方式中，在执行SEG工艺的处理腔室中的处理压力可在约20-700T的数量级上。在此种实施方式中，高反应器压力及低稀释(归因于低载气流)可以产生高砷及高二氯硅烷(H2SiCl2或DCS)分压，由此有利于在SEG工艺期间从表面403移除氯(Cl)及过量砷。因此，实现高膜生长速率及相关联的高砷掺入速率，并且可以获得良好晶体品质。在一些实施方式中，所使用的掺杂气体提供了p掺杂的半导体材料。在一些实施方式中，p掺杂的半导体材料包含硼(B)、铝(Al)、镓(Ga)或铟(In)的一或多种。在一些实施方式中，掺杂前驱物包含硼烷、二硼烷或其等离子体的一或多个。
操作305的SEG工艺可在任何适宜的处理腔室中执行，诸如整合到各种多处理平台的一个中的处理腔室，这些多处理平台包括可获自应用材料公司的ProducerTM GT、CenturaTM AP及Endura平台。在此种实施方式中，操作304的SiCoNiTM蚀刻工艺可在同一多处理平台的另一腔室中执行。
在操作306中，如图4E中示出，执行第二SEG工艺，其中形成重掺杂区域201。重掺杂区域201在掺杂延伸区域202上形成。重掺杂区域201可由任何适宜的半导体材料形成，包括掺杂硅、掺杂硅锗、掺杂硅碳或类似者。一或多种掺杂剂可包括任何适宜的n掺杂剂，诸如磷。例如，在一些实施方式中，重掺杂区域201可包括磷掺杂的硅(Si:P)。可采用任何适宜的SEG工艺来形成重掺杂区域201。重掺杂区域201的厚度及其他膜特性可基于finFET 100的电气需求、finFET 100的大小、及其他因素来选择。
在一些实施方式中，第二SEG工艺在与操作305的SEG工艺相同的处理腔室中执行。因此，可在实际上是形成重掺杂区域201期间的初步沉积步骤中形成掺杂延伸区域202。因此，在此种实施方式中，不需要专用处理腔室来形成掺杂延伸区域202，并且避免用于将基板从第一处理腔室(用于执行掺杂延伸区域202的SEG)传递到第二处理腔室(用于执行重掺杂区域201的SEG)的额外时间。此外，在此种实施方式中，沉积材料406不暴露于空气。或者，在一些实施方式中，第二SEG工艺在与操作305的SEG工艺不同的处理腔室中执行，由此减少暴露于有害掺杂剂(诸如砷)的处理腔室的数量。在此种实施方式中，两种腔室可整合到同一多处理平台中，由此避免真空破坏及将沉积材料406暴露于空气。
在操作306之后，finFET 100的剩余部件可使用常规制造技术完成。
工艺300的实现方式实现在精确限定的位置中(亦即，在难以用常规离子注入技术达到的半导体鳍121的区域中)形成掺杂延伸区域202。此外，形成掺杂延伸区域202的工艺可以整合到在制造finFET时已经采用的现有选择性外延生长步骤中，由此最小化或消除对用于形成finFET的工艺流程的中断。另外，避免注入损坏(亦即，来自重质量离子注入的缺陷，诸如硅间隙或甚至硅非晶化)，以及在此种晶体缺陷与高浓度的砷及/或磷之间的任何有害相互作用。由此，不需要影响工艺的注入后退火或相关联的额外热预算。此外，当操作305的SEG工艺在与操作306的SEG工艺相同的处理腔室中或在同一多处理平台上的不同处理腔室中执行时，由于在掺杂延伸区域202与重掺杂区域201的沉积之间不发生真空破坏，因此亦避免与额外的预清洁相关的材料损失。
如在本领域中熟知的，将拉伸应变引入nMOS finFET的沟道区域中可以增加nMOSfinFET中的电荷迁移率。另外，如本文所描述，邻近半导体鳍121的沟道区域205形成外延生长的Si:As材料可以在沟道区域205中引入显著拉伸应变。例如，根据本揭示内容的一些实施方式，n掺杂延伸区域可被沉积为具有一砷浓度，该砷浓度足够在掺杂延伸区域202内产生靶向(targeted)拉伸应变。因此，在沉积材料406包括外延生长的Si:As的实施方式中，由于通过形成n掺杂延伸区域而在沟道区域205中引入拉伸应变，故在finFET 100中形成掺杂延伸区域202的额外益处是沟道区域205可以具有改进的电荷迁移率。在一些实施方式中，例如，将锗(Ge)、锑(Sb)及/或锡(Sn)掺杂到p掺杂延伸区域中以向沟道提供压缩应力。
在一些实施方式中，在空腔402中形成可选的含碳层。在此种实施方式中，含碳层可以是在掺杂延伸区域202与重n掺杂区域201之间的衬垫。在图5中示出一个此种实施方式。
图5是根据本揭示内容的各个实施方式的在形成空腔402之后的finFET100的示意性截面图。如图所示，含碳层501沉积在沉积材料406的表面407上。碳(C)的存在可增强砷扩散，同时减少磷扩散。因此，在一些实施方式中，含碳层501包括在约0.5％至约1.0％之间的碳。在此种实施方式中，含碳层501可进一步包括磷，例如，在约1x1020原子/cm3与约5x1020原子/cm3之间。此种含碳层可在约650℃±50℃的处理温度下在大气或近大气SEG腔室中生长。因此，在含碳层501包括Si:C:P的实施方式中，形成包括Si:P(重n掺杂区域201)、Si:C:P(含碳层501)及Si:As(掺杂延伸区域202)的三层结构。此种三层结构可导致砷远离沟道区域205并且朝向重n掺杂区域201扩散。
在一些实施方式中，n掺杂的半导体材料可在纳米线结构的区域中形成为纳米线结构的部分，纳米线结构的这些区域不可经由常规离子注入技术到达。在下文结合图6以及图7A至图7E描述一个此种实施方式的形成。
图6是根据本揭示内容的各个实施方式的用于形成纳米线结构700的制造工艺600的流程图。图7A至图7E是根据本揭示内容的实施方式的对应于工艺600的各个阶段的纳米线结构700的示意性截面图。尽管将工艺600描绘为用于在纳米线结构中形成n掺杂区域，但工艺600亦可用于在基板上形成其他结构。
工艺600开始于操作601，如图7A中示出，其中在主体半导体基板701上形成交替的硅层710及硅锗(SiGe)层。主体半导体基板701可由硅、硅锗或任何其他适宜的主体结晶半导体材料形成。硅层710及硅锗层720可各自经由SEG工艺形成，并且通常包括结晶半导体材料。
在操作602中，如图7B中示出，硅层710及硅锗层720被图案化及蚀刻以暴露硅层710上的垂直侧壁711及硅锗层720上的垂直侧壁721。在一些实施方式中，操作602包括DRIE工艺。
在操作603中，如图7C中示出，从垂直侧壁721向内选择性蚀刻硅锗层720，以形成空腔706。在一些实施方式中，化学气相蚀刻(chemical vapor etching；CVE)工艺用于相对于硅层710选择性移除硅锗层720。例如，已经证明了在减压化学气相沉积反应器中SiGe相对于Si的气态氢氯酸选择性蚀刻。或者，在操作603中可以采用异位HF浸渍接着在外延反应器中原位执行GeH4增强的Si蚀刻。
在操作604中，如图7D中示出，随后在主体半导体基板701上保形沉积低介电常数材料704。低介电常数材料704填充空腔706的至少一部分。
在操作605中，如图7E中示出，低介电常数材料704被图案化及蚀刻以暴露硅层710上的垂直侧壁711以及在硅锗层720上的经填充的空腔706。在一些实施方式中，操作605包括DRIE工艺。填充的空腔706形成间隔物702，其中每个间隔物702形成在硅锗层720的边缘区域705处。
在操作606中，如图7F中示出，从边缘区域705选择性移除硅层710的部分以形成空腔706。硅可经由CVE工艺(诸如相对于间隔物702对硅具有选择性的CVE工艺)从边缘区域705移除。在一些实施方式中，CVE工艺可包括基于HCl的CVE工艺、基于HCl及GeH4的CVE工艺、及/或基于Cl2的CVE工艺的一或多个。
在操作607中，如图7G中示出，在空腔706中经由SEG工艺生长n掺杂的硅材料718。在一些实施方式中，n掺杂剂是砷，并且n掺杂的硅材料包括Si:As。在此种实施方式中，操作605的SEG工艺可实质上类似于上文阐述的工艺300中的操作305的SEG工艺。
在替代实施方式中，可通过选择性氧化硅锗层720的部分来形成间隔物702，而非选择性蚀刻随后用低介电常数材料704填充的硅锗层720的部分。
工艺600的实现方式使得能够形成纳米线结构700，该纳米线结构包括掺杂区域，亦即，用n掺杂的硅材料708填充的空腔706。注意到，由于空腔706设置在纳米线结构700的现有结构与半导体基板701的主体半导体部分之间，因此上文描述的掺杂区域不可由视线离子注入技术进入。因此，此种掺杂区域不能经由常规技术形成。
图8示出了本揭示内容的另一实施方式。技术人员将认识到，图8中示出的方法800可以与工艺300或工艺600结合。参考图8以及图4A至图4E，方法800开始于801，其中提供半导体基板以用于处理。半导体基板上具有半导体材料。如在本说明书及随附权利要求书中使用的，术语“提供”意指将基板放置到一位置中以用于处理。例如，可将基板放置在第一处理腔室内以用于处理。
于操作802，对半导体基板上的半导体材料执行各向异性蚀刻工艺。各向异性蚀刻工艺暴露半导体材料中的一表面。在一些实施方式中，不执行操作802。一些实施方式的暴露表面设置在半导体器件的现有结构与其上形成半导体材料的半导体基板的主体半导体部分之间。
于操作803，在暴露的侧壁上执行各向同性蚀刻工艺以凹陷设置在现有结构与基板的主体半导体部分之间的半导体材料。将侧壁凹陷一距离以形成空腔。侧壁凹陷的量可基于例如各向同性蚀刻条件而变化。
于操作804，确定半导体材料通过各向同性蚀刻工艺已凹陷的距离。凹陷距离可以通过技术人员已知的任何适宜技术来测量。在一些实施方式中，凹陷距离由折射法确定。
于操作805，经由选择性外延生长(SEG)工艺在空腔表面上形成沉积材料层。在形成空腔与SEG之间，一些实施方式的基板不经历预清洁工艺。在一些实施方式中，在形成空腔与SEG工艺之间，基板不暴露于大气条件或氧化条件。
一些实施方式的SEG工艺从预定方法基于凹陷距离而被调整。例如，若预定方法被配置为用于
Figure BDA0002878932190000141
的凹陷深度而实际测量的凹陷深度是
Figure BDA0002878932190000142
则可以改变SEG条件以生长足够的膜来弥补差异。在一些实施方式中，SEG工艺被调整以执行多于一种类型的生长。例如，若凹陷深度大于预定限值，则SEG工艺可通过在形成掺杂的沉积材料之前沉积硅来开始。
在一或多个实施方式中，操作803、操作804及操作805通过使用先进处理控制(advanced process control；APC)来整合。如本文所使用的，术语“整合”意指侧向扩展(lateral push)及外延生长在同一平台中(在真空处理下)执行。于操作804，整合的度量法可用于决定凹陷距离的量。在一些实施方式中，原位进行整合的度量法。一旦已经由整合的度量法确定凹陷距离，测量结果将馈送到外延工具，因此可以执行补偿(例如，可以由此调整第一外延层的厚度/组成)。在一些实施方式中，先进处理控制包含散射法(亦即，光学临界尺寸(optical critical dimension；OCD)度量法)、折射法、椭圆偏光法或电子束中的一或多个。
参考图9，本揭示内容的额外实施方式涉及用于执行本文描述的方法的处理工具900。图9示出了可以用于根据本揭示内容的一或多个实施方式处理基板的系统900。系统900可以被称为群集工具。系统900包括其中具有机器人912的中央传递站910。将机器人912示出为单叶机器人；然而，本领域技术人员将认识到，其他机器人912构造在本揭示内容的范围内。机器人912被构造为在连接到中央传递站910的腔室之间移动一或多个基板。
至少一个预清洁/缓冲腔室920连接到中央传递站910。预清洁/缓冲腔室920可以包括加热器、自由基源或等离子体源中的一或多个。预清洁/缓冲腔室920可以用作固持区域，该固持区域用于单个半导体基板或用于一匣晶片以进行处理。预清洁/缓冲腔室920可以执行预清洁工艺或可以预热用于处理的基板或者可以仅是用于工艺序列的暂存区域(staging area)。在一些实施方式中，存在连接到中央传递站910的两个预清洁/缓冲腔室920。
在图9所示的实施方式中，预清洁腔室920可以用作在工厂界面905与中央传递站910之间的贯通腔室。工厂界面905可以包括一或多个机器人906，用于将基板从匣移动到预清洁/缓冲腔室920。机器人912可以随后将基板从预清洁/缓冲腔室920移动到系统900内的其他腔室。
第一处理腔室930可以连接到中央传递站910。第一处理腔室930可以被构造为各向异性蚀刻腔室并且可与一或多个反应性气体源流体连通以向第一处理腔室930提供反应性气体的一或多个流。基板可以通过穿过隔离阀914的机器人912移动到沉积腔室930以及从沉积腔室930移动。
处理腔室940亦可以连接到中央传递站910。在一些实施方式中，处理腔室940包含各向同性蚀刻腔室并且与一或多个反应性气体源流体连通以向处理腔室940提供反应性气体流来执行各向同性蚀刻工艺。基板可以通过穿过隔离阀914的机器人912移动到沉积腔室940以及从沉积腔室940移动。
处理腔室945亦可以连接到中央传递站910。在一些实施方式中，处理腔室945与处理腔室940类型相同且被构造为执行与处理腔室940相同的工艺。此布置在处理腔室940中发生的工艺比处理腔室930中的工艺花费长得多的时间的情况下可能是有用的。
在一些实施方式中，处理腔室960连接到中央传递站910并且被构造为用作选择性外延生长腔室。处理腔室960可以被构造为执行一或多个不同的外延生长工艺。
在一些实施方式中，各向异性蚀刻工艺在与各向同性蚀刻工艺相同的处理腔室中发生。在此类实施方式中，处理腔室930及处理腔室960可以被构造为在两个基板上同时执行蚀刻工艺，并且处理腔室940及处理腔室945可以被构造为执行选择性外延生长工艺。
在一些实施方式中，处理腔室930、940、945及960的每一个被构造为执行处理方法的不同部分。例如，处理腔室930可被构造为执行各向异性蚀刻工艺，处理腔室940可被构造为执行各向同性蚀刻工艺，处理腔室945可被构造为度量站或执行第一选择性外延生长工艺，并且处理腔室960可被构造为执行第二外延生长工艺。技术人员将认识到，在工具上的各个处理腔室的数量及布置可以变化，并且图9中示出的实施方式仅表示一种可能的构造。
在一些实施方式中，处理系统900包括一或多个度量站。例如，度量站可以位于预清洁/缓冲腔室920内、中央传递站910内、或各个处理腔室的任何处理腔室内。度量站可以在系统900内的任何位置，该位置允许在不将基板暴露至氧化环境的情况下测量凹陷距离。
至少一个控制器950耦接到中央传递站910、预清洁/缓冲腔室920、处理腔室930、940、945或960的一或多个。在一些实施方式中，存在连接到各个腔室或站的多于一个控制器950，并且主要控制处理器耦接到单独处理器的每一个以控制系统900。控制器950可以是任何形式的通用计算机处理器、微控制器、微处理器等等中的一个，该控制器950可以在工业环境中用于控制各个腔室及子处理器。
至少一个控制器950可以具有处理器952、耦接到处理器952的存储器954、耦接到处理器952的输入/输出器件956、以及在不同电子部件之间通信的支持电路958。存储器954可以包括暂时性存储器(例如，随机存取存储器)及非暂时性存储器(例如，储存器)中的一或多个。
处理器的存储器954或计算机可读取介质可以是容易获得的存储器的一或多个，诸如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘、或本地或远程的任何其他形式的数字储存器。存储器954可以保存指令集，该指令集可由处理器952操作以控制系统900的参数及部件。支持电路958耦接到处理器952，用于以常规方式支持处理器。例如，电路可包括快取存储器、电源、时钟电路、输入/输出电路、子系统以及类似者。
工艺可通常在存储器中储存为软件程序，当由处理器执行时，该软件程序使处理腔室执行本揭示内容的工艺。软件程序亦可由第二处理器(未图示)储存及/或执行，该第二处理器位于由处理器控制的硬件远端。本揭示内容的一些或所有方法亦可以硬件执行。因此，工艺可以软件实施并且使用计算机系统执行、以硬件实施为例如专用集成电路或其他类型的硬件实现方式、或实现为软件及硬件的组合。当由处理器执行时，软件程序将通用计算机转换为专用计算机(控制器)，该专用计算机控制腔室操作，使得工艺得以执行。
在一些实施方式中，控制器950具有用于执行各个工艺或子工艺的一或多种配置来执行方法。控制器950可以连接到中间部件且被构造为操作中间部件以执行方法的功能。例如，控制器950可以连接到气体阀、致动器、马达、狭缝阀、真空控制件等等的一或多个并且被构造为控制气体阀、致动器、马达、狭缝阀、真空控制件等等的一或多个。
一些实施方式的控制器950具有选自下列的一或多种配置：用于在多个处理腔室与度量站之间移动机器人上的基板的配置；用于对基板执行各向异性蚀刻工艺的配置；用于在处理腔室中对基板执行各向同性蚀刻工艺的配置；用于执行分析以确定度量站中的半导体材料的凹陷的配置；用于在外延腔室中执行选择性外延生长工艺的配置；用于调整选择性外延生长工艺方案以考虑到半导体材料的凹陷的配置；用于执行主体选择性外延生长工艺的配置；用于从系统装载及/或卸载基板的配置。
总而言之，本揭示内容的一或多个实施方式提供了用于形成掺杂半导体材料区域的系统及技术，所述区域设置在半导体器件的现有结构与其上形成掺杂的含硅材料的半导体基板的主体半导体部分之间。在半导体器件包含finFET器件的实施方式中，掺杂的半导体材料形成掺杂的源极及/或漏极延伸部，所述源极及/或漏极延伸部设置在finFET的栅极间隔物与其上设置掺杂的源极或漏极延伸部的半导体基板的主体半导体部分之间。
在整个此说明书中提及“一个实施方式”、“某些实施方式”、“一或多个实施方式”或“一实施方式”意指结合实施方式描述的特定特征、结构、材料、或特性包括在本揭示内容的至少一个实施方式中。因此，在整个此说明书的各个位置中出现诸如“在一或多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”或“在一实施方式中”的短语不必指本揭示内容的相同实施方式。另外，特定特征、结构、材料或特性可以任何适宜方式结合在一或多个实施方式中。
尽管本文的揭示内容已经参考特定实施方式进行描述，但本领域技术人员将理解，所描述的实施方式仅说明本揭示内容的原理及应用。对本领域技术人员将显而易见的是，在不脱离本揭示内容的精神及范围的情况下可以对本揭示内容的方法及设备进行各种修改及变化。因此，本揭示内容可以包括在随附权利要求书及其等同物的范围内的修改及变化。

Claims (15)

1.一种形成半导体器件的方法，所述方法包含：
对半导体基板上的半导体材料执行各向异性蚀刻工艺，以暴露所述半导体材料中的一表面，所述表面设置在所述半导体器件的现有结构与其上形成所述半导体材料的所述半导体基板的主体半导体部分之间；
对暴露的侧壁执行各向同性蚀刻工艺以将设置在所述现有结构与所述半导体基板的所述主体半导体部分之间的所述半导体材料凹陷一距离以形成空腔；以及
经由选择性外延生长(SEG)工艺在所述空腔的表面上形成沉积材料的层，在形成所述空腔与SEG之间所述基板不经历预清洁工艺。
2.如权利要求1所述的方法，其中所述各向同性蚀刻在第一处理腔室中发生，并且所述方法进一步包含将所述基板从所述第一处理腔室移动到第二处理腔室以用于所述SEG工艺。
3.如权利要求2所述的方法，进一步包含在各向同性蚀刻之后且在所述SEG工艺之前确定所述半导体材料已经凹陷的所述距离。
4.如权利要求3所述的方法，进一步包含基于所述半导体材料已经凹陷的所述距离来调整所述SEG工艺。
5.如权利要求4所述的方法，进一步包含在形成沉积材料的所述层之前外延生长所述半导体材料的一部分。
6.如权利要求3所述的方法，其中所述半导体材料已经凹陷的所述距离包含折射法。
7.如权利要求3所述的方法，其中所述各向同性蚀刻工艺包含对所述半导体材料具有选择性的蚀刻工艺。
8.如权利要求3所述的方法，其中形成沉积材料的所述层包含用所述沉积材料填充所述空腔。
9.如权利要求3所述的方法，进一步包含，在形成沉积材料的所述层之前，在所述空腔的所述表面上沉积含碳材料，其中所述含碳材料包括硅碳磷(SiCP)材料。
10.如权利要求3所述的方法，其中对所述暴露的侧壁执行所述各向同性蚀刻工艺以在所述半导体材料中形成所述空腔包含移除半导体材料，直至暴露出包含磷掺杂的主体半导体材料的所述半导体材料的一部分。
11.如权利要求3所述的方法，其中所述沉积材料包含n型掺杂剂，所述n型掺杂剂包含砷(As)，并且所述选择性外延生长(SEG)工艺包括将所述空腔的所述表面暴露于AsCl3、TBA、或AsH3的至少一个以及二氯硅烷(DCS)、HCl、SiH4、Si2H6或Si4H10的至少一个。
12.如权利要求3所述的方法，其中所述沉积材料包含p型掺杂剂，所述p型掺杂剂包含硼(B)，并且所述选择性外延生长(SEG)工艺包括将所述空腔的所述表面暴露于硼烷、二硼烷或硼烷或二硼烷的等离子体的一或多个。
13.如权利要求3所述的方法，进一步包含经由选择性外延生长(SEG)工艺在所述半导体材料的一部分上形成额外沉积材料的层，在所述部分上未执行所述各向异性蚀刻工艺，其中所述额外沉积材料包括硅(Si)及磷(P)。
14.如权利要求1所述的方法，其中所述各向同性蚀刻工艺及所述SEG工艺在真空处理下在同一平台中执行。
15.一种用于形成半导体器件的处理工具，所述处理工具包含：
中央传递站，在所述中央传递站周围设置有多个处理腔室；
机器人，在所述中央传递站内，被构造为在所述多个处理腔室之间移动基板；
第一处理腔室，连接到所述中央传递站，所述第一处理腔室被构造为执行各向同性蚀刻工艺；
度量站，在所述处理工具内且所述机器人能够到达所述度量站，所述度量站被构造为确定来自所述各向同性蚀刻工艺的基板上的半导体材料的凹陷的距离；
第二处理腔室，连接到所述中央传递站，所述第二处理腔室被构造为执行选择性外延生长(SEG)工艺；以及
控制器，连接到所述中央传递站、所述机器人、所述第一处理腔室、所述度量站或所述第二处理腔室的一或多个，所述控制器具有选自下列的一或多种配置：用于在所述多个处理腔室与度量站之间移动所述机器人上的基板的第一配置；用于在所述第一处理腔室中在基板上执行各向同性蚀刻工艺的第二配置；用于执行分析以确定所述度量站中的所述半导体材料的所述凹陷的第三配置；或用于在所述第二处理腔室中执行选择性外延生长工艺的第四配置，所述选择性外延生长工艺关于所述半导体材料的所述凹陷而被调整。
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