KR102495729B1 - 고급 제어를 이용한 집적 cmos 소스 드레인 형성 - Google Patents

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벤자민 콜롬뷰
투샤르 만드레카
패트리샤 엠. 리우
수케투 아룬 파리크
마티아스 바우어
디미트리 알. 키오우시스
산제이 나타라잔
아비섹 두베
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Abstract

FinFET 디바이스는 반도체 기판의 벌크 반도체 부분과 FinFET 디바이스의 게이트 스페이서 사이에 배치되는 도핑된 소스 및/또는 드레인 확장부를 포함하는데, 이러한 n-도핑된 또는 p-도핑된 소스 또는 드레인 확장부는 반도체 기판의 벌크 반도체 부분 상에 배치된다. 도핑된 소스 또는 드레인 확장부는, SEG(selective epitaxial growth) 프로세스에 의해, 게이트 스페이서에 근접하게 형성된 캐비티에 형성된다. 캐비티의 형성 후에, 기판을 산화 환경에 노출시키지 않고, 오목부의 거리를 결정하기 위해 APC(advanced processing controls)(즉, 통합 계측)가 사용된다. 등방성 에칭 프로세스, 계측 및 선택적 에피택셜 성장은 동일한 플랫폼에서 수행될 수 있다.

Description

고급 제어를 이용한 집적 CMOS 소스 드레인 형성{INTEGRATED CMOS SOURCE DRAIN FORMATION WITH ADVANCED CONTROL}
[0001] 본 개시내용의 실시예들은 일반적으로, 집적 회로들의 제작에 관한 것으로, 특히, 선택적 에피택셜 성장(SEG; selective epitaxial growth)을 사용하여 finFET에 소스 드레인 확장부(source drain extension)들을 형성하기 위한 장치 및 방법에 관한 것이다.
[0002] 트랜지스터는 대부분의 집적 회로들의 핵심 구성요소이다. 트랜지스터의 구동 전류 및 이에 따른 속도가 트랜지스터의 게이트 폭에 비례하기 때문에, 더 빠른 트랜지스터들이 일반적으로, 더 큰 게이트 폭을 필요로 한다. 따라서, 트랜지스터 사이즈와 속도 사이에 트레이드-오프(trade-off)가 있으며, 최대 구동 전류 및 최소 사이즈를 갖는 트랜지스터의 상충되는 목표들을 해결하기 위해 "핀(fin)" 전계-효과 트랜지스터(finFET; fin field-effect transistor)들이 개발되었다. finFET들은, 트랜지스터의 풋프린트를 상당히 증가시키지 않고, 트랜지스터의 사이즈를 크게 증가시키는 핀-형상의 채널 구역을 특징으로 하며, 많은 집적 회로들에서 현재 적용되고 있다. 그러나, finFET들은 그들만의 단점들을 갖는다.
[0003] 좁고 높은 finFET들의 경우 수평 소스/드레인 확장부들의 형성은 점점 더 어려워지는데, 그 이유는 핀-형상의 채널 구역은 빔라인 이온 주입과 같은 종래의 이온 주입 기법들에 의해 쉽게 비정질화되거나 또는 그렇지 않으면 손상될 수 있기 때문이다. 구체적으로, 일부 finFET 아키텍처들(예컨대, h-GAA(horizontal Gate-All-Around))에서, 이온 주입은 실리콘 채널과 인접 실리콘-게르마늄(SiGe) 희생 층 사이의 심각한 혼합을 유발할 수 있다. 그러한 혼합은 매우 바람직하지 않은데, 그 이유는 그러면, 희생 SiGe 층을 선택적으로 제거하는 능력이 손상되기 때문이다. 게다가, 열 어닐링을 통한 그러한 주입 손상의 수리는 finFET 디바이스의 열 버짓(thermal budget)을 증가시킨다.
[0004] 부가적으로, finFET의 수평 소스/드레인 확장 구역에의 원하는 도펀트의 정밀한 배치는 아무리 잘해도 매우 어려운데, 그 이유는 finFET에서의 소스/드레인 확장부가 다른 구조들에 의해 덮일 수 있기 때문이다. 예컨대, 희생 SiGe SL(superlattice) 층 상의 (내부) 측벽 스페이서가 통상적으로, 도핑이 수행될 때 소스/드레인 확장 구역을 덮는다. 결과적으로, 종래의 직선적 이온 주입(line-of-sight ion implantation) 기법들은 finFET 소스/드레인 확장 구역에 균일하게 도펀트들을 직접적으로 증착할 수 없다.
[0005] 또한, 기판이 대기에 노출되는 시간(Q-시간으로 또한 불림)이 에피택셜 필름의 결함도(defectivity)에 현저한 영향을 미칠 수 있다. 이에 따라서, 현재 이용가능한 또는 개발중인 finFET 디바이스들에서 소스/드레인 구역들을 정밀하게 도핑하기 위한 프로세싱 장치 및 기법들이 필요하다.
[0006] 본 개시내용의 하나 이상의 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 반도체 기판 상의 반도체 재료의 표면을 노출시키기 위해 이 반도체 재료에 대해 비등방성 에칭 프로세스가 수행된다. 이 표면은 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치되는데, 반도체 재료는 반도체 기판의 벌크 반도체 부분 상에 형성된다. 반도체 기판의 벌크 반도체 부분과 기존 구조 사이에 배치되는 반도체 재료를 일정 거리만큼 오목하게 하여 캐비티를 형성하기 위해, 노출된 측벽에 대해 등방성 에칭 프로세스가 수행된다. SEG(selective epitaxial growth) 프로세스를 통해 캐비티의 표면 상에 증착 재료의 층이 형성된다. 기판은 캐비티의 형성과 SEG 사이에 사전-세정 프로세스를 겪지 않는다.
[0007] 본 개시내용의 부가적인 실시예들은 반도체 디바이스를 형성하는 방법들에 관한 것이다. 반도체 기판이 제1 프로세싱 챔버에서 이 반도체 기판 상의 반도체 재료 내에 포지셔닝된다. 반도체 재료의 표면을 노출시키기 위해 반도체 재료에 대해 비등방성 에칭 프로세스가 수행된다. 이 표면은 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치되는데, 반도체 재료는 반도체 기판의 벌크 반도체 부분 상에 형성된다. 반도체 기판의 벌크 반도체 부분과 기존 구조 사이에 배치되는 반도체 재료를 일정 거리만큼 오목하게 하여 캐비티를 형성하기 위해, 노출된 측벽에 대해 등방성 에칭 프로세스가 수행된다. 반도체 기판을 산화성 조건들에 노출시키지 않고, 반도체 기판은 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이동된다. 등방성 에칭 후에 반도체 재료가 오목하게 된 거리가 결정된다. 제2 프로세싱 챔버에서 SEG(selective epitaxial growth) 프로세스를 사용하여 캐비티의 표면 상에 증착 재료의 층이 형성된다. 반도체 기판은 캐비티의 형성과 SEG 사이에 사전-세정 프로세스를 겪지 않는다. SEG 프로세스는, 등방성 에칭 후에 반도체 재료가 오목하게 된 거리를 고려한다.
[0008] 본 개시내용의 추가적인 실시예들은 반도체 디바이스를 형성하기 위한 프로세싱 툴들에 관한 것이다. 중앙 이송 스테이션은 이 중앙 이송 스테이션 주위에 배치된 복수의 프로세싱 챔버들을 갖는다. 로봇이 중앙 이송 스테이션 내에 있고, 복수의 프로세싱 챔버들 사이에서 기판을 이동시키도록 구성된다. 제1 프로세싱 챔버가 중앙 이송 스테이션에 연결된다. 제1 프로세싱 챔버는 등방성 에칭 프로세스를 수행하도록 구성된다. 로봇이 액세스가능한 계측(metrology) 스테이션이 프로세싱 툴 내에 있다. 계측 스테이션은, 등방성 에칭 프로세스에 의한, 기판 상의 반도체 재료의 오목부(recess)의 거리를 결정하도록 구성된다. 제2 프로세싱 챔버가 중앙 이송 스테이션에 연결된다. 제2 프로세싱 챔버는 SEG(selective epitaxial growth) 프로세스를 수행하도록 구성된다. 제어기가 중앙 이송 스테이션, 로봇, 제1 프로세싱 챔버, 계측 스테이션 또는 제2 프로세싱 챔버 중 하나 이상에 연결된다. 제어기는, 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 로봇 상의 기판을 이동시키기 위한 제1 구성; 제1 프로세싱 챔버에서 기판에 대해 등방성 에칭 프로세스를 수행하기 위한 제2 구성; 계측 스테이션에서 반도체 재료의 오목부를 결정하기 위한 분석을 수행하기 위한 제3 구성; 또는 제2 프로세싱 챔버에서 선택적 에피택셜 성장 프로세스를 수행하기 위한 제4 구성으로부터 선택되는 하나 이상의 구성들을 가지며, 선택적 에피택셜 성장 프로세스는 반도체 재료의 오목부를 위해 조정된다.
[0009] 본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있는 방식으로, 위에서 간략히 요약된 본 개시내용의 더욱 상세한 설명이 실시예들을 참조함으로써 이루어질 수 있으며, 이 실시예들 중 일부는 첨부된 도면들에서 예시된다. 그러나, 첨부된 도면들이 본 개시내용의 통상적인 실시예들만을 예시하며 이에 따라 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 동등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본 개시내용의 하나 이상의 실시예에 따른, finFET(fin-field-effect transistor)의 사시도이고;
[0011] 도 2는 본 개시내용의 하나 이상의 실시예에 따른, 도 1의 finFET의 단면도이고;
[0012] 도 3은 본 개시내용의 하나 이상의 실시예들에 따른, finFET를 형성하기 위한 제조 프로세스의 흐름도이고;
[0013] 도 4a-도 4e는 본 개시내용의 하나 이상의 실시예들에 따른, 도 3의 프로세스의 다양한 스테이지들에 대응하는, 반도체 디바이스의 개략적인 단면도들을 도시하고;
[0014] 도 5는 본 개시내용의 하나 이상의 실시예들에 따른, 캐비티들의 형성 후의 도 1의 finFET의 개략적인 단면도이고;
[0015] 도 6은 본 개시내용의 하나 이상의 실시예들에 따른, 나노와이어 구조를 형성하기 위한 제조 프로세스의 흐름도이고;
[0016] 도 7a-도 7g는 본 개시내용의 하나 이상의 실시예들에 따른, 도 6의 프로세스의 다양한 스테이지들에 대응하는, 도 7의 나노와이어/나노시트 구조의 개략적인 단면도들이고;
[0017] 도 8은 본 개시내용의 하나 이상의 실시예에 따른, 반도체 디바이스를 형성하기 위한 제조 프로세스의 흐름도이며; 그리고
[0018] 도 9는 본 개시내용의 실시예들 중 임의의 실시예의 방법들을 수행하기 위한 프로세싱 시스템의 개략도를 도시한다.
[0019] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시된 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 수행되거나 또는 실시될 수 있다.
[0020] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이란 용어는 프로세스가 작용하는 표면 또는 표면의 부분을 지칭한다. 또한, 문맥이 명확하게 달리 표시하지 않는 한, 기판에 대한 언급은 기판의 일부분만을 또한 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 부가적으로, 기판 상에 증착하는 것에 대한 언급은, 베어(bare) 기판, 그리고 하나 이상의 필름들 또는 피처들이 상부에 증착되어 있거나 또는 형성되어 있는 기판 둘 모두를 의미할 수 있다.
[0021] 본원에서 사용되는 "기판"은, 제작 프로세스 동안 필름 프로세싱이 수행되는, 임의의 기판 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 옥사이드, 스트레인드(strained) 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 아세나이드, 유리, 사파이어와 같은 재료들, 그리고 금속들, 금속 나이트라이드들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함(이에 제한되지 않음)한다. 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 수산화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 자체의 표면 상에 직접적으로 필름 프로세싱하는 것에 부가하여, 본 개시내용에서, 개시된 필름 프로세싱 단계들 중 임의의 필름 프로세싱 단계는 또한, 아래에서 더욱 상세히 개시되는 바와 같이 기판 상에 형성된 하부층(underlayer)에 대해 수행될 수 있으며, "기판 표면"이란 용어는 맥락이 표시할 때 그러한 하부층을 포함하는 것으로 의도된다. 따라서, 예컨대, 필름/층 또는 부분 필름/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 필름/층의 노출된 표면이 기판 표면이 된다.
[0022] 본 개시내용의 실시예들은, 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치되는 구역 내에 형성되는 도핑된 반도체 재료를 포함하는, 반도체 디바이스들, 프로세싱 툴들 및 프로세싱 방법들에 관한 것이다. 하나 이상의 실시예들에서, 반도체 디바이스는 finFET 디바이스를 포함한다. 그러한 실시예들에서, n-도핑된 실리콘-함유 재료는 반도체 기판의 벌크 반도체 부분과 finFET의 게이트 스페이서 사이에 배치되는 n-도핑된 소스 또는 드레인 확장부를 형성하는데, 이러한 n-도핑된 소스 또는 드레인 확장부는 반도체 기판의 벌크 반도체 부분 상에 배치된다. 본 개시내용의 실시예들이 nMOS(n-type metal oxide semiconductor) 및 n-도핑된 필름들의 형성에 대하여 설명되지만, 당업자는, p-도핑된 필름들이 또한 유사한 프로세스에 의해 형성될 수 있다는 것을 인식할 것이다. 본 개시내용 전반에 걸쳐 "nMOS" 또는 "n-도핑된" 것에 대한 언급들은 단지 설명의 편의를 위한 것이며, 본 개시내용이 nMOS 또는 n-도핑된 구조들로 제한되는 것으로서 간주되어서는 안된다. 일부 실시예들에서, 방법들은 pMOS(p-type metal oxide semiconductor) 또는 p-도핑된 필름들의 형성에 관한 것이다. 본 개시내용의 일부 실시예들은, 소스/드레인(SD; Source/Drain)이 다수의 SiGe 및 붕소 층들을 포함하는 pMOS 디바이스들을 형성하기 위한 프로세스들에 관한 것이다. 하나 이상의 실시예들에서, SD 재료들은 pMOS 디바이스들에 압축 응력을 제공하고, 이는 정공 이동도를 증가시킨다. 에피택셜 SD 층 형성과 함께 측방향 푸시량의 제어가 전체 성능에 영향을 미칠 수 있다.
[0023] 도 1은 본 개시내용의 실시예에 따른, finFET(fin-field-effect transistor)(100)의 사시도이다. finFET(100)는 반도체 기판(101), 반도체 기판(101)의 표면 상에 형성된 절연 구역들(102), 반도체 기판(101)의 표면 상에 형성된 핀 구조(120), 및 절연 구역들(102) 상에 그리고 핀 구조(120) 상에 형성된 게이트 전극 구조(130)를 포함한다. 핀 구조(120)의 최상부 부분이 노출되어 finFET(100)의 소스 접점(미도시)에 전기적으로 커플링되고, 핀 구조(120)의 다른 최상부 부분이 노출되어 finFET(100)의 드레인 접점(미도시)에 전기적으로 커플링되며, 반도체 핀(121)의 중앙 부분이 finFET(100)의 채널 구역을 포함한다. 게이트 전극 구조(130)가 finFET(100)의 게이트로서의 역할을 한다.
[0024] 반도체 기판(101)은 벌크 실리콘(Si) 기판, 벌크 게르마늄(Ge) 기판, 벌크 실리콘-게르마늄(SiGe) 기판 등일 수 있다. 대안적으로 STI(shallow trench isolation)로 지칭되는 절연 구역들(102)은 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(Si3N4) 또는 이들의 다수의 층들과 같은 하나 이상의 유전체 재료들을 포함할 수 있다. 절연 구역들(102)은 HDP(high-density plasma), FCVD(flowable chemical vapor deposition) 등에 의해 형성될 수 있다.
[0025] 핀 구조(120)는 반도체 핀(121), 및 반도체 핀(121)의 측벽들 상에 형성되는 핀 스페이서들(명확성을 위해 미도시)을 포함한다. 반도체 핀(121)은 반도체 기판(101)으로, 또는 반도체 기판(101) 상에 증착되는 상이한 반도체 재료로 형성될 수 있다. 후자의 경우, 상이한 반도체 재료는 실리콘-게르마늄, III-V족 화합물 반도체 재료 등을 포함할 수 있다.
[0026] 게이트 전극 구조(130)는 게이트 전극 층(131), 게이트 유전체 층(132), 게이트 스페이서들(133) 및 마스크 층(136)을 포함한다. 일부 실시예들에서, 게이트 전극 층(131)은 폴리실리콘 층, 또는 폴리실리콘 층으로 캡핑된 금속 층을 포함한다. 다른 실시예들에서, 게이트 전극 층(131)은 금속 나이트라이드들(이를테면, 티타늄 나이트라이드(TiN), 탄탈럼 나이트라이드(TaN) 및 몰리브데넘 나이트라이드(MoNx)), 금속 카바이드들(이를테면, 탄탈럼 카바이드(TaC) 및 하프늄 카바이드(HfC)), 금속-나이트라이드-카바이드들(이를테면, TaCN), 금속 옥사이드들(이를테면, 몰리브데넘 옥사이드(MoOx)), 금속 옥시나이트라이드들(이를테면, 몰리브데넘 옥시나이트라이드(MoOxNy)), 금속 실리사이드들(이를테면, 니켈 실리사이드), 및 이들의 조합들로부터 선택되는 재료를 포함한다. 게이트 전극 층(131)은 또한, 폴리실리콘 층으로 캡핑된 금속 층일 수 있다.
[0027] 게이트 유전체 층(132)은 반도체 핀(121)의 열 산화에 의해 형성될 수 있는 실리콘 옥사이드(SiOx)를 포함할 수 있다. 다른 실시예들에서, 게이트 유전체 층(132)은 증착 프로세스에 의해 형성된다. 게이트 유전체 층(132)을 형성하기 위한 적절한 재료들은 실리콘 옥사이드, 실리콘 나이트라이드들, 옥시나이트라이드들, 금속 옥사이드들, 이를테면, HfO2, HfZrOx, HfSiOx, HfTiOx, HfAlOx 및 이들의 조합들 및 다층들을 포함한다. 게이트 스페이서들(133)은 게이트 전극 층(131)의 측벽들 상에 형성되고, 게이트 스페이서들(133) 각각은 도시된 바와 같이 나이트라이드 부분(134) 및/또는 옥사이드 부분(135)을 포함할 수 있다. 일부 실시예들에서, 마스크 층(136)은 도시된 바와 같이 게이트 전극 층(131) 상에 형성될 수 있고, 실리콘 나이트라이드를 포함할 수 있다.
[0028] 도 2는 본 개시내용의 실시예에 따른, finFET(100)의 단면도이다. 도 2에서 예시된 단면도는 도 1의 섹션(A-A)에서 취해진다. 도시된 바와 같이, finFET(100)는 고농도로 도핑된 구역들(201), 도핑된 확장 구역들(202) 및 채널 구역(205)을 갖는 반도체 핀(121)을 포함한다. 본원의 실시예들이 nMOS의 형성에 대하여 설명되지만, 당업자는, 고농도로 도핑된 구역(201) 및 도핑된 확장 구역(202)이 p-도핑된 구역들일 수 있다는 것을 인식할 것이다.
[0029] 고농도로 도핑된 구역들(201)은 finFET(100)의 소스 및 드레인 구역들을 형성하고, 비교적 높은 농도들의 n-도펀트들(예컨대, 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi), 리튬(Li)) 또는 p-도펀트들(예컨대, 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In))을 포함한다. 구역(201)이 고농도로 n-도핑된 것으로 지칭될 수 있지만, 당업자는, 이 구역이 p-도핑된 구역일 수 있고 붕소(B)와 같은 비교적 높은 농도들의 p-도펀트들을 포함할 수 있다는 것을 인식할 것이다. 예컨대, 일부 실시예들에서, 고농도로 도핑된 구역들(201) 내의 도펀트들의 농도는 5x1021 원자/cm3만큼 높을 수 있다. 일부 실시예들에서, 고농도로 도핑된 구역(201)은 약 1x1020 원자/cm3 내지 약 1x1022 원자/cm3 범위의 도펀트 농도를 갖는다. 고농도로 도핑된 구역들(201)은 임의의 적절한 도핑 기법에 의해 생성될 수 있다. 고농도로 도핑된 구역들(201)이 일반적으로, 도핑 시에 finFET(100)의 개재 구조에 의해 덮이지 않기 때문에, 빔라인 이온 주입과 같은 직선적 도핑 기법이 사용될 수 있다. 대안적으로, PLAD(plasma doping)와 같은 컨포멀 도핑(conformal doping) 기법이, 고농도로 도핑된 구역들(201)을 형성하기 위해 사용될 수 있는데, 그 이유는 각각의 고농도로 도핑된 구역(201)의 상당한 부분이 일반적으로, 도핑 시에 노출되기 때문이다.
[0030] 도핑된 확장 구역들(202)은 finFET(100)의 소스 및 드레인 확장부들을 형성하고, 하나 이상의 n-도펀트들을 포함한다. 당업자는 확장 구역이 p-도핑된 구역일 수 있다는 것을 인식할 것이다. 본 개시내용의 실시예들에 따르면, 도핑된 확장 구역들(202)은, 고농도로 도핑된 구역들(201)에 위치된 n-도펀트들에 대한 확산 장벽으로서의 역할을 하는 하나 이상의 n-도펀트들을 포함한다. 따라서, 도핑된 확장 구역들(202)이 채널 구역(205)과 고농도로 도핑된 구역들(201) 사이에 배치되기 때문에, 인과 같은, 고농도로 도핑된 구역들(201)에 위치된 n-도펀트들은 채널 구역(205) 안으로 확산될 수 없다. 현대 finFET 디바이스들과 연관된 작은 기하학적 구조들로, 게이트 스페이서들(133)의 폭(133A) ―이러한 폭(133A)은 또한 대략 고농도로 도핑된 구역들(201) 사이의 거리임― 은 단지 몇 나노미터일 수 있다. 그러므로, 그러한 n-도펀트 확산은 finFET(100)와 같은 nMOS 디바이스들에서 심각한 난제일 수 있다. 일부 실시예들에서, 도핑된 확장 구역들(202)은, 채널 구역(205)에서 압축 응력을 증가시키는 하나 이상의 더 무거운 질량 원자들(예컨대, Ge, Sn 등)을 포함한다.
[0031] 일부 실시예들에서, 고농도로 도핑된 구역들(201)에 위치된 n-도펀트들은 인을 포함할 수 있다. 그러한 실시예들에서, 도핑된 확장 구역들(202)에 포함된 n-도펀트들은 비소(As)를 포함할 수 있고, 이러한 비소(As)는 인 확산에 대한 상당한 확산 장벽으로서 또는 단순히 공간적(기하학적) 오프셋으로서의 역할을 할 수 있다. 대안적으로 또는 부가적으로, 그러한 실시예들에서, 도핑된 확장 구역들(202)에 포함된 n-도펀트들은 안티모니(Sb)를 포함할 수 있으며, 이러한 안티모니(Sb)는 또한, 인 확산에 대한 부분 장벽으로서의 역할을 할 수 있다. 일부 실시예들에서, 구역(201) 및 구역(202)에 포함된 p-도펀트들은 독립적으로, 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 중 하나 이상을 포함할 수 있다.
[0032] 일부 실시예들에서, 도핑된 확장 구역들(202)은 게이트 스페이서들(133)의 폭(133A)보다 더 작은 두께(202A)로 형성된다. 예컨대, 그러한 실시예들에서, 도핑된 확장 구역들(202)의 두께(202A)는 폭(133A)보다 대략 1 나노미터 더 작을 수 있다. 결과적으로, 그러한 실시예들에서, 도핑된 확장 구역들(202)은 채널 구역(205)으로 확장되지 않는다.
[0033] 또한, 본 개시내용의 실시예들에 따르면, 도핑된 확장 구역들(202)은 (SEG) 프로세스를 통해 형성된다. 구체적으로, 반도체 기판(101)의 벌크 반도체 부분과 게이트 스페이서들(133) 사이에 배치되는, 반도체 핀(121)의 부분에 캐비티가 형성된다. 그런 다음, 캐비티는 n-도핑된 또는 p-도핑된 반도체 재료, 이를테면, 비소(As)가 도핑된 실리콘 재료(예컨대, 본원에서 Si:As로 또한 지칭됨) 또는 붕소(B)가 도핑된 실리콘 재료(예컨대, 본원에서 Si:B로 또한 지칭됨)로 충전된다. 따라서, finFET(100)에 대한 소스-드레인 확장부들은 반도체 기판(101)의 벌크 반도체 부분과 반도체 핀(121)의 기존 구조 사이에 있는, 반도체 핀(121)의 구역에 형성된다. 또한, 도핑된 확장 구역들(202)에 포함된 n-도펀트들은 고농도로 도핑된 구역들(201)에 위치된 n-도펀트들에 대한 확산 장벽으로서의 역할을 하도록 선택될 수 있다. 게이트 스페이서들(133)의 존재에 기인하여, 도핑된 확장 구역들(202)은 빔라인 이온 주입 또는 PLAD에 의해 형성될 수 없다는 것이 주목된다. 도핑된 확장 구역들(202)이 finFET(100)에 형성될 수 있게 하는 다양한 실시예들이 도 3 및 도 4a-도 4e와 함께 아래에서 설명된다.
[0034] 도 3은 본 개시내용의 다양한 실시예들에 따른, nMOS finFET를 형성하기 위한 제조 프로세스(300)의 흐름도이다. 당업자는, pMOS finFET가 유사한 제조 프로세스에 의해 형성될 수 있다는 것을 인식할 것이다. 도 4a-도 4e는 본 개시내용의 다양한 실시예들에 따른, 프로세스(300)의 다양한 스테이지들에 대응하는, 반도체 디바이스, 이를테면, 도 1의 finFET(100)의 개략적인 단면도들이다. 도핑된 확장 구역을 형성하기 위한 프로세스(300)가 예시되지만, 프로세스(300)는 기판 상에 다른 구조들을 형성하기 위해서도 또한 사용될 수 있다.
[0035] 프로세스(300)는 동작(301)에서 시작하고, 이 동작(301)에서, 도 4a에 도시된 바와 같이 반도체 핀(121) 상에 게이트 전극 구조(130) 및 게이트 스페이서들(133)이 형성된다. 도 4a에서 예시된 실시예에서, 반도체 핀(121)은 반도체 기판(101)의 일부분으로 형성된다.
[0036] 동작(302)에서, 반도체 기판(101)의 벌크 반도체 부분과 게이트 스페이서들(133) 사이에 배치되는, 반도체 핀(121)의 부분에 대해 비등방성 에칭 프로세스가 수행된다. 그 결과, 도 4b에서 예시된 바와 같이, 반도체 핀(121)의 반도체 재료의 하나 이상의 측벽 표면들(401)이 노출된다. 도시된 바와 같이, 측벽 표면(401)은 반도체 기판(101)의 벌크 반도체 부분과 finFET(100)의 기존 구조 사이에 배치된다. 즉, 측벽 표면(401)은 반도체 기판(101)과 게이트 스페이서들(133) 사이에 배치된다. 결과적으로, 측벽 표면(401)은 종래의 표면-법선 직선적 이온 주입 기법(surface-normal line-of-sight ion implantation technique)이 액세스할 수 없는, 반도체 핀(121)의 구역에 있다.
[0037] 동작(302)의 비등방성 에칭 프로세스는, 측벽 표면(401)이 임의의 적절한 타겟 길이(401A)를 갖도록, 반도체 핀(121)으로부터 충분한 재료를 제거하도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 동작(302)의 비등방성 에칭 프로세스는, 측벽 표면(401)이 약 5 nm 내지 약 10 nm의 타겟 길이(401A)를 갖도록 수행된다. 다른 실시예들에서, 측벽 표면(401)은, 게이트 스페이서들(133)의 기하학적 구조, 고농도로 도핑된 구역들(201) 내의 n-도펀트들의 농도, 채널 구역(205)의 치수들 및 다른 인자들에 따라, 10 nm 초과 또는 5 nm 미만의 타겟 길이(401A)를 가질 수 있다. 동작(302)의 비등방성 에칭 프로세스는 예컨대 DRIE(deep reactive-ion etch) 프로세스일 수 있고, 이 DRIE(deep reactive-ion etch) 프로세스 동안, 게이트 스페이서들(133) 및 finFET(100)의 다른 부분들이 마스킹된다.
[0038] 동작(303)에서, 도 4c에서 예시된 바와 같이, 반도체 핀(121)의 재료에 하나 이상의 캐비티들(402)을 형성하기 위해 등방성 에칭 프로세스가 측벽 표면(401)에 대해 수행된다. 도시된 바와 같이, 각각의 캐비티(402)는 표면(403)을 갖는다. 또한, 각각의 캐비티(402)는 반도체 기판(101)의 벌크 반도체 부분과 finFET(100)의 기존 구조(즉, 게이트 스페이서들(133) 중 하나) 사이에 배치된다. 결과적으로, 캐비티들(402)의 일부분들은 각각, 직선적 이온 주입 기법이 액세스할 수 없는, 반도체 핀(121)의 구역에 있다.
[0039] 동작(303)의 등방성 에칭 프로세스는, 캐비티(402)가 임의의 적절한 타겟 폭(402A)을 갖도록, 반도체 핀(121)으로부터 충분한 재료를 제거하도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 동작(303)의 등방성 에칭 프로세스는, 캐비티(402)가 약 2 nm 내지 약 10 nm의 타겟 폭(402A)을 갖도록 수행된다. 다른 실시예들에서, 측벽 표면(401)은, 게이트 스페이서들(133)의 기하학적 구조, 고농도로 도핑된 구역들(201) 내의 n-도펀트들 또는 p-도펀트들의 농도 및 다른 인자들에 따라, 10 nm 초과 또는 2 nm 미만의 타겟 폭(402A)을 가질 수 있다. 예컨대, 일부 실시예들에서, 타겟 폭(402A)은, 캐비티들(402)이 게이트 스페이서들(133)의 폭(133A)보다 약 1 nm 이하만큼 더 작은 타겟 폭(402A)을 갖도록 선택될 수 있다.
[0040] 동작(303)의 등방성 에칭 프로세스는 반도체 핀(121)의 반도체 재료에 선택적인 임의의 적절한 에칭 프로세스를 포함할 수 있다. 예컨대, 반도체 핀(121)이 실리콘(Si)을 포함할 때, 동작(303)의 등방성 에칭 프로세스는 HCl-기반 CVE(chemical vapor etch) 프로세스, HCl-기반 및 GeH4-기반 CVE 프로세스 및/또는 Cl2-기반 CVE 프로세스 중 하나 이상을 포함할 수 있다. 일부 실시예들에서, 동작(303)의 등방성 에칭 프로세스는 습식 에칭 프로세스 또는 건식 에칭 프로세스 중 하나 이상을 포함한다. 일부 실시예들에서, 동작(303)의 등방성 에칭 프로세스는 건식 에칭 프로세스를 포함한다.
[0041] 일부 실시예들에서, 선택적인 동작(304)이 수행되며, 이 동작(304)에서, 증착-전 세정 프로세스 또는 다른 표면 준비 프로세스가 캐비티들(402)의 표면들(403)에 대해 수행된다. 표면 준비 프로세스는, 동작(305)에서 수행되는 (SEG) 프로세스 전에, 표면(403) 상의 자연 옥사이드(native oxide)를 제거하도록 그리고 표면(403)을 다른 방식으로 준비하도록 수행될 수 있다. 표면 준비 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 둘 모두의 조합을 포함할 수 있다.
[0042] 그러한 실시예들에서, 건식 에칭 프로세스는 종래의 플라즈마 에칭 또는 원격 플라즈마-보조 건식 에칭 프로세스, 이를테면, 캘리포니아주 산타 클라라에 위치된 Applied Materials, Inc.로부터 입수가능한 SiCoNiTM 에칭 프로세스를 포함할 수 있다. SiCoNiTM 에칭 프로세스에서, 표면들(403)은 H2, NF3 및/또는 NH3 플라즈마 종(species), 예컨대, 플라즈마-여기된 수소 및 불소 종에 노출된다. 예컨대, 일부 실시예들에서, 표면들(403)은 H2, NF3 및 NH3 플라즈마에 대한 동시 노출을 경험할 수 있다. 동작(304)의 SiCoNiTM 에칭 프로세스는 SiCoNi Preclean 챔버에서 수행될 수 있으며, 이러한 SiCoNi Preclean 챔버는, Applied Materials로부터 입수가능한 CenturaTM, Dual ACP, ProducerTM GT 및 Endura 플랫폼을 포함한 다양한 멀티-프로세싱 플랫폼들 중 하나에 통합될 수 있다. 습식 에칭 프로세스는 HF(hydrofluoric) 산 최종 프로세스(acid last process), 즉, 소위 "HF 최종" 프로세스를 포함할 수 있으며, 여기서, 표면들(403)이 수소-종결되게 두는, 표면(403)의 HF 에칭이 수행된다. 대안적으로, 동작(304)에서, 임의의 다른 액체-기반 사전-에피택셜 사전-세정 프로세스가 사용될 수 있다. 일부 실시예들에서, 프로세스는 자연 옥사이드 제거를 위한 승화 에칭을 포함한다. 에칭 프로세스는 플라즈마 또는 열 기반일 수 있다. 플라즈마 프로세스들은 임의의 적절한 플라즈마(예컨대, 전도성 결합 플라즈마, 유도 결합 플라즈마, 마이크로파 플라즈마)일 수 있다.
[0043] 일부 실시예들에서, 장치 또는 프로세스 툴은, 옥사이드 층의 형성을 방지하기 위해 진공 조건들 하에서 기판을 유지하도록 구성되며, 사전-에피택셜 사전-세정 프로세스가 사용되지 않는다. 이러한 종류의 실시예들에서, 프로세스 툴은, 기판을 대기 조건들에 노출시키지 않고, 에칭 프로세스 챔버로부터 에피택시 챔버로 기판을 이동시키도록 구성된다.
[0044] 동작(305)에서, 도 4d에서 예시된 바와 같이, SEG(selective epitaxial growth) 프로세스가 증착 재료(406)의 층을 성장시키기 위해 표면들(403)에 대해 수행되어서, 도핑된 확장 구역들(202)을 형성한다. 구체적으로, 증착 재료는 실리콘과 같은 반도체 재료, 및 n-형 도펀트를 포함한다. 예컨대, 일부 실시예들에서, 증착 재료(406)는 Si:As를 포함하며, 여기서, 증착 재료(406) 내의 비소 농도는 finFET(100)의 전기적 요건들에 기반하여 선택된다. Si:As는 약 5x1021 원자/cm3만큼 높은 비소의 전기 활성 도펀트 농도로 (SEG)를 통해 증착될 수 있다는 것이 주목된다. 그러나, 도핑된 확장 구역들(202)에 존재하는 그러한 높은 비소 농도들은, As V(arsenic-vacancy) 복합체들의 원하지 않는 형성 및 채널 구역(205)으로의 비소 확산에 기인하여 비저항의 증가를 야기할 수 있다. 또한, AsP V(arsenic-phosphorous-vacancy) 복합체들이 도핑된 확장 구역들(202)에 형성되어서, 채널 구역(205)으로의 인의 증가된 확산을 유발할 수 있다. 결과적으로, 일부 실시예들에서, 증착 재료(406)는 약 5x1020 원자/cm3 이하의 비소의 전기 활성 도펀트 농도를 포함한다.
[0045] 일부 실시예들에서, 증착 재료(406)는 약 2 nm 내지 약 10 nm의 증착 두께(406A)를 가질 수 있다. 다른 실시예들에서, 증착 재료(406)는 finFET(100)의 특정 구성들에 대해 10 nm보다 더 두꺼운 증착 두께(406A)를 가질 수 있다. 일부 실시예들에서, 증착 두께(406A)는, 도 4d에 도시된 바와 같이 증착 재료(406)가 캐비티(402)를 완전히 충전하도록 선택된다. 다른 실시예들에서, 증착 두께(406A)는, 증착 재료(406)가 캐비티(402)를 부분적으로 충전하며 그리고 캐비티(402)를 형성하는, 반도체 핀(121)의 노출된 표면을 덮도록 선택된다.
[0046] 동작(305)에서의 적절한 SEG 프로세스는, 특정 n-도핑된 또는 p-도핑된 반도체 재료의 선택적 성장을 가능하게 하도록 선택되는 특정 프로세스 온도들 및 압력들, 프로세스 가스들 및 가스 유동들을 포함할 수 있다. 특정 n-도핑된 반도체 재료가 Si:As를 포함하는 실시예들에서, 동작(305)의 SEG 프로세스에서 사용되는 도핑 가스는 AsH3, As(SiH3)3, AsCl3 또는 3차 부틸아르신(TBA)을 포함할 수 있다. SEG 프로세스에서 사용되는 다른 가스들은 디클로로실란(DCS), HCl, SiH4, Si2H6 및/또는 Si4H10을 포함할 수 있다. 그러한 실시예들에서, 동작(305)의 SEG 프로세스는 낮은 H2 캐리어 가스 유동을 갖는 대기압 또는 높은 부압(sub-atmospheric pressure) 챔버에서 수행될 수 있다. 예컨대, 그러한 실시예들에서, SEG 프로세스를 수행하는 프로세싱 챔버 내의 프로세스 압력은 약 20-700 T 정도일 수 있다. 그러한 실시예들에서, 높은 반응기 압력 및 (낮은 캐리어 가스 유동에 기인한) 낮은 희석은 높은 비소 및 높은 디클로로실란(H2SiCl2 또는 DCS) 부분 압력들을 산출하여서, SEG 프로세스 동안 표면(403)으로부터 염소(Cl) 및 과잉 비소의 제거를 촉진할 수 있다. 결과적으로, 높은 필름 성장 레이트 및 연관된 높은 비소 혼입 레이트들이 실현되고, 우수한 결정 품질이 달성될 수 있다. 일부 실시예들에서, 사용된 도핑 가스는 p-도핑된 반도체 재료를 제공한다. 일부 실시예들에서, p-도핑된 반도체 재료는 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 중 하나 이상을 포함한다. 일부 실시예들에서, 도핑 전구체는 보란, 디보란 또는 이들의 플라즈마들 중 하나 이상을 포함한다.
[0047] 동작(305)의 SEG 프로세스는 임의의 적절한 프로세싱 챔버, 이를테면, Applied Materials로부터 입수가능한 ProducerTM GT, CenturaTM AP 및 Endura 플랫폼을 포함한 다양한 멀티-프로세싱 플랫폼들 중 하나에 통합되는 프로세싱 챔버에서 수행될 수 있다. 그러한 실시예들에서, 동작(304)의 SiCoNiTM 에칭 프로세스는 동일한 멀티-프로세싱 플랫폼의 다른 챔버에서 수행될 수 있다.
[0048] 동작(306)에서, 도 4e에서 예시된 바와 같이, 고농도로 도핑된 구역들(201)이 형성되는 제2 SEG 프로세스가 수행된다. 고농도로 도핑된 구역들(201)은 도핑된 확장 구역들(202) 상에 형성된다. 고농도로 도핑된 구역들(201)은 도핑된 실리콘, 도핑된 실리콘 게르마늄, 도핑된 실리콘 탄소 등을 포함하는 임의의 적절한 반도체 재료로 형성될 수 있다. 도펀트 또는 도펀트들은 인과 같은 임의의 적절한 n-도펀트를 포함할 수 있다. 예컨대, 일부 실시예들에서, 고농도로 도핑된 구역들(201)은 인-도핑된 실리콘(Si:P)을 포함할 수 있다. 임의의 적절한 SEG 프로세스가, 고농도로 도핑된 구역들(201)을 형성하기 위해 사용될 수 있다. 고농도로 도핑된 구역들(201)의 두께 및 다른 필름 특성들은, finFET(100)의 전기 요건들, finFET(100)의 사이즈 및 다른 인자들에 기반하여 선택될 수 있다.
[0049] 일부 실시예들에서, 제2 SEG 프로세스는 동작(305)의 SEG 프로세스와 동일한 프로세스 챔버에서 수행된다. 따라서, 도핑된 확장 구역들(202)은, 고농도로 도핑된 구역들(201)의 형성 동안 사실상 예비 증착 단계인 단계에서 형성될 수 있다. 결과적으로, 그러한 실시예들에서, 도핑된 확장 구역들(202)을 형성하기 위한 전용 프로세스 챔버는 필요하지 않으며, (도핑된 확장 구역들(202)의 SEG를 수행하기 위한) 제1 프로세스 챔버로부터 (고농도로 도핑된 구역들(201)의 SEG를 수행하기 위한) 제2 프로세스 챔버로 기판을 이송하기 위한 부가적인 시간이 회피된다. 게다가, 증착 재료(406)는 그러한 실시예들에서 공기에 노출되지 않는다. 대안적으로, 일부 실시예들에서, 제2 SEG 프로세스가 동작(305)의 SEG 프로세스와 상이한 프로세스 챔버에서 수행되어서, 비소와 같은 위험한 도펀트들에 노출되는 프로세스 챔버들의 수를 감소시킨다. 그러한 실시예들에서, 챔버들 둘 모두가 동일한 멀티-프로세싱 플랫폼에 통합되어서, 진공 파괴 및 공기에 대한 증착 재료(406)의 노출이 회피될 수 있다.
[0050] 동작(306) 후에, finFET(100)의 나머지 구성요소들은 종래의 제작 기법들을 사용하여 완성될 수 있다.
[0051] 프로세스(300)의 구현은 정밀하게 정의된 위치에서, 즉, 종래의 이온 주입 기법들로 액세스하기 어려운 반도체 핀(121)의 구역에서, 도핑된 확장 구역들(202)의 형성을 가능하게 한다. 게다가, 도핑된 확장 구역(202)이 형성되게 하는 프로세스가, finFET의 제작 시에 이미 사용된 기존 선택적 에피택셜 성장 단계에 통합되어서, finFET를 형성하기 위한 프로세스 흐름에 대한 방해들이 최소화되거나 또는 제거될 수 있다. 또한, 주입 손상, 즉, 무거운 질량 이온 주입(heavy mass ion implantation)으로 인한 결함들, 이를테면, 실리콘 틈새들, 또는 심지어 실리콘 비정질화 뿐만 아니라, 그러한 결정 결함들과 고농도들의 비소 및/또는 인 사이의 임의의 유해한 상호작용들이 회피된다. 그러므로, 주입 후 어닐링(post implant anneal) 또는 프로세스들에 영향을 미치는 연관된 부가적인 열 버짓이 필요하지 않다. 또한, 동작(305)의 SEG 프로세스가 동작(306)의 SEG 프로세스와 동일한 프로세스 챔버에서 수행되거나 또는 동일한 멀티-프로세싱 플랫폼 상의 상이한 프로세스 챔버들에서 수행될 때, 부가적인 사전-세정 관련 재료 손실이 또한 회피되는데, 그 이유는 도핑된 확장 구역들(202)의 증착과 고농도로 도핑된 구역들(201)의 증착 사이에 진공 파괴가 발생하지 않기 때문이다.
[0052] 기술분야에서 잘 알려진 바와 같이, nMOS finFET의 채널 구역 안으로의 인장 변형의 도입은 nMOS finFET에서의 전하 이동도를 증가시킬 수 있다. 또한, 본원에서 설명된 바와 같이, 반도체 핀(121)의 채널 구역(205)에 인접하게 에피택셜 성장된 Si:As 재료의 형성은, 채널 구역(205)에 상당한 인장 변형을 도입할 수 있다. 예컨대, 본 개시내용의 일부 실시예들에 따르면, n-도핑된 확장 구역들은, 도핑된 확장 구역들(202) 내에 타겟 인장 변형을 초래하기에 충분한 비소 농도로 증착될 수 있다. 따라서, 증착 재료(406)가 에피택셜 성장된 Si:As를 포함하는 실시예들에서, finFET(100)에서의 도핑된 확장 구역들(202)의 형성의 부가적인 이점은, 채널 구역(205)이 n-도핑된 확장 구역들의 형성에 의해 이 채널 구역(205)에 도입된 인장 변형의 결과로서 개선된 전하 이동도를 가질 수 있다는 점이다. 일부 실시예들에서, 예컨대 게르마늄(Ge), 안티모니(Sb) 및/또는 틴(Sn)은 채널에 압축 응력을 제공하기 위해 p-도핑된 확장 구역으로 도핑된다.
[0053] 일부 실시예들에서, 선택적인 탄소-함유 층이 캐비티들(402)에 형성된다. 그러한 실시예들에서, 탄소-함유 층은 도핑된 확장 구역(202)과 고농도로 n-도핑된 구역(201) 사이의 라이너일 수 있다. 그러한 일 실시예가 도 5에서 예시된다.
[0054] 도 5는 본 개시내용의 다양한 실시예들에 따른, 캐비티들(402)의 형성 후의 finFET(100)의 개략적인 단면도이다. 도시된 바와 같이, 탄소-함유 층(501)이 증착 재료(406)의 표면(407) 상에 증착된다. 탄소(C)의 존재는 인의 확산을 감소시키면서 비소의 확산을 증가시킬 수 있다. 따라서, 일부 실시예들에서, 탄소-함유 층(501)은 약 0.5% 내지 약 1.0%의 탄소를 포함한다. 그러한 실시예들에서, 탄소-함유 층(501)은 예컨대 약 1x1020 원자/cm3 내지 약 5x1020 원자/cm3의 인을 더 포함할 수 있다. 그러한 탄소-함유 층은 대기 또는 거의 대기의 SEG 챔버에서 약 650 ℃ ± 50 ℃의 프로세스 온도에서 성장될 수 있다. 따라서, 탄소-함유 층(501)이 Si:C:P를 포함하는 실시예들에서, Si:P(고농도로 n-도핑된 구역(201)), Si:C:P(탄소-함유 층(501)) 및 Si:As(도핑된 확장 구역들(202))를 포함하는 삼중층 구조가 형성된다. 그러한 삼중층 구조는, 채널 구역(205)으로부터 멀어져 고농도로 n-도핑된 구역(201) 쪽으로 향하는 비소의 확산을 유발할 수 있다.
[0055] 일부 실시예들에서, 종래의 이온 주입 기법들을 통해 액세스할 수 없는, 나노와이어 구조의 구역들에서, 이 나노와이어 구조의 일부로서, n-도핑된 반도체 재료가 형성될 수 있다. 그러한 일 실시예의 형성이 도 6 및 도 7a-도 7e와 함께 아래에서 설명된다.
[0056] 도 6은 본 개시내용의 다양한 실시예들에 따른, 나노와이어 구조(700)를 형성하기 위한 제조 프로세스(600)의 흐름도이다. 도 7a-도 7e는 본 개시내용의 실시예들에 따른, 프로세스(600)의 다양한 스테이지들에 대응하는, 나노와이어 구조(700)의 개략적인 단면도들이다. 나노와이어 구조에 n-도핑된 구역을 형성하기 위한 프로세스(600)가 묘사되지만, 프로세스(600)는 기판 상에 다른 구조들을 형성하기 위해서도 또한 사용될 수 있다.
[0057] 프로세스(600)는 동작(601)에서 시작하고, 이 동작(601)에서, 도 7a에서 예시된 바와 같이 벌크 반도체 기판(701) 상에 교번하는 실리콘 층들(710) 및 실리콘-게르마늄(SiGe) 층들이 형성된다. 벌크 반도체 기판(701)은 실리콘, 실리콘 게르마늄, 또는 임의의 다른 적절한 벌크 결정질 반도체 재료로 형성될 수 있다. 실리콘 층들(710) 및 실리콘-게르마늄 층들(720)은 각각, SEG 프로세스를 통해 형성될 수 있으며, 통상적으로 결정질 반도체 재료를 포함할 수 있다.
[0058] 동작(602)에서, 실리콘 층들(710) 및 실리콘-게르마늄 층들(720)은 도 7b에서 예시된 바와 같이 실리콘 층들(710) 상의 수직 측벽들(711) 및 실리콘-게르마늄 층들(720) 상의 수직 측벽들(721)을 노출시키기 위해 패터닝 및 에칭된다. 일부 실시예들에서, 동작(602)은 DRIE 프로세스를 포함한다.
[0059] 동작(603)에서, 실리콘-게르마늄 층들(720)은 도 7c에서 예시된 바와 같이 캐비티들(706)을 형성하기 위해 수직 측벽들(721)로부터 안쪽으로 선택적으로 에칭된다. 일부 실시예들에서, CVE(chemical vapor etching) 프로세스가 실리콘 층들(710) 위의 실리콘-게르마늄 층들(720)을 선택적으로 제거하기 위해 사용된다. 예컨대, 감압-화학 기상 증착 반응기(reduced pressure-chemical vapor deposition reactor)에서 SiGe 대 Si의 가스성 염산 선택적 에칭이 입증되었다. 대안적으로, 동작(603)에서, 엑스-시튜(ex-situ) HF-디핑(dip) 이후에, 에피 반응기(epi reactor)에서 인-시튜(in-situ)로 수행되는 GeH4-강화 Si 에칭이 사용될 수 있다.
[0060] 그런 다음, 동작(604)에서, 로우-k 재료(704)가 도 7d에서 예시된 바와 같이 벌크 반도체 기판(701) 상에 컨포멀 증착된다. 로우-k 재료(704)가 캐비티들(706)의 적어도 일부분을 충전한다.
[0061] 동작(605)에서, 로우-k 재료(704)는 도 7e에서 예시된 바와 같이 실리콘 층들(710) 상의 수직 측벽들(711) 및 실리콘-게르마늄 층들(720) 상의 충전된 캐비티들(706)을 노출시키기 위해 패터닝 및 에칭된다. 일부 실시예들에서, 동작(605)은 DRIE 프로세스를 포함한다. 충전된 캐비티들(706)은 스페이서들(702)을 형성하고, 여기서, 각각의 스페이서(702)는 실리콘-게르마늄 층(720)의 에지 구역(705)에 형성된다.
[0062] 동작(606)에서, 실리콘 층들(710)의 일부분들이 도 7f에 도시된 바와 같이 캐비티들(706)을 형성하기 위해 에지 구역들(705)로부터 선택적으로 제거된다. 실리콘은 CVE 프로세스, 이를테면, 스페이서들(702) 위의 실리콘에 선택적인 CVE 프로세스를 통해 에지 구역들(705)로부터 제거될 수 있다. 일부 실시예들에서, CVE 프로세스는 HCl-기반 CVE 프로세스, HCl-기반 및 GeH4-기반 CVE 프로세스, 및/또는 Cl2-기반 CVE 프로세스 중 하나 이상을 포함할 수 있다.
[0063] 동작(607)에서, n-도핑된 실리콘 재료(718)가 도 7g에서 예시된 바와 같이 SEG 프로세스를 통해 캐비티들(706)에서 성장된다. 일부 실시예들에서, n 도펀트는 비소이고, n-도핑된 실리콘 재료는 Si:As를 포함한다. 그러한 실시예들에서, 동작(605)의 SEG 프로세스는 위에서 제시된 프로세스(300)에서의 동작(305)의 SEG 프로세스와 실질적으로 유사할 수 있다.
[0064] 대안적인 실시예들에서, 스페이서들(702)은, 실리콘-게르마늄 층들(720)의 일부분들을 선택적으로 에칭하는 것 ―그런 다음, 이 일부분들은 로우-k 재료(704)로 충전됨― 이 아닌, 실리콘-게르마늄 층들(720)의 일부분들을 선택적으로 산화시킴으로써 형성될 수 있다.
[0065] 프로세스(600)의 구현은 도핑된 구역들, 즉, n-도핑된 실리콘 재료(708)로 충전된 캐비티들(706)을 포함하는 나노와이어 구조(700)의 형성을 가능하게 한다. 반도체 기판(701)의 벌크 반도체 부분과 나노와이어 구조(700)의 기존 구조 사이에 캐비티들(706)이 배치되기 때문에, 위에서 설명된 도핑된 구역들은 직선적 이온 주입 기법들에 의해 액세스가능하지 않다는 것이 주목된다. 결과적으로, 그러한 도핑된 구역들은 종래의 기법들을 통해 형성될 수 없다.
[0066] 도 8은 본 개시내용의 다른 실시예를 예시한다. 당업자는, 도 8에서 예시된 방법(800)이 프로세스(300) 또는 프로세스(600)과 조합될 수 있다는 것을 인식할 것이다. 도 8 및 도 4a 내지 도 4e를 참조하면, 방법(800)은 801에서 시작하고, 여기서, 반도체 기판이 프로세싱을 위해 제공된다. 반도체 기판은 이 반도체 기판 상에 반도체 재료를 갖는다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "제공된"이란 용어는, 기판이 프로세싱을 위한 포지션에 배치되는 것을 의미한다. 예컨대, 기판은 프로세싱을 위해 제1 프로세싱 챔버 내에 배치될 수 있다.
[0067] 동작(802)에서, 비등방성 에칭 프로세스가 반도체 기판 상의 반도체 재료에 대해 수행된다. 비등방성 에칭 프로세스는 반도체 재료의 표면을 노출시킨다. 일부 실시예들에서, 동작(802)은 수행되지 않는다. 일부 실시예들의 노출된 표면은 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치되는데, 반도체 재료는 반도체 기판의 벌크 반도체 부분 상에 형성된다.
[0068] 동작(803)에서, 기판의 벌크 반도체 부분과 기존 구조 사이에 배치되는 반도체 재료를 오목하게 하기 위해, 노출된 측벽에 대해 등방성 에칭 프로세스가 수행된다. 측벽이 일정 거리로 오목하게 되어, 캐비티가 형성된다. 측벽이 오목하게 되는 양(amount)은 예컨대 등방성 에칭 조건들에 기반하여 변화될 수 있다.
[0069] 동작(804)에서, 반도체 재료가 등방성 에칭 프로세스에 의해 오목하게 된 거리가 결정된다. 오목부 거리(recess distance)는, 당업자에게 알려진 임의의 적절한 기법에 의해 측정될 수 있다. 일부 실시예들에서, 오목부 거리는 굴절계측(refractometry)에 의해 결정된다.
[0070] 동작(805)에서, SEG(selective epitaxial growth) 프로세스를 통해 캐비티의 표면 상에 증착 재료의 층이 형성된다. 일부 실시예들의 기판은 캐비티의 형성과 SEG 사이에 사전-세정 프로세스를 겪지 않는다. 일부 실시예들에서, 기판은 캐비티의 형성과 SEG 프로세스 사이에 대기 조건들 또는 산화 조건들에 노출되지 않는다.
[0071] 일부 실시예들의 SEG 프로세스는, 오목부의 거리에 기반하여, 미리 결정된 방법으로부터 조정된다. 예컨대, 미리 결정된 방법이 5 Å의 오목부 깊이를 위해 구성되고 실제 측정된 오목부 깊이가 6 Å이면, SEG 조건들은 차이를 보상하기에 충분한 필름을 성장시키도록 변경될 수 있다. 일부 실시예들에서, SEG 프로세스는 하나 초과의 유형의 성장을 수행하도록 조정된다. 예컨대, 오목부 깊이가 미리 결정된 제한치를 초과하면, SEG 프로세스는, 도핑된 증착 재료의 형성 전에 실리콘을 증착함으로써 시작할 수 있다.
[0072] 하나 이상의 실시예들에서, 동작(803), 동작(804) 및 동작(805)은 APC(advanced process controls)를 사용함으로써 통합된다. 본원에서 사용되는 바와 같이, "통합된"이란 용어는, 측방향 푸시 및 에피택셜 성장이 (진공 프로세싱 하에서) 동일한 플랫폼에서 수행됨을 의미한다. 동작(804)에서, 통합 계측은 오목부 거리의 양을 결정하기 위해 사용될 수 있다. 일부 실시예들에서, 통합 계측은 인 시튜로 수행된다. 일단 오목부 거리가 통합 계측에 의해 결정되었다면, 측정들이 에피택셜 툴에 피딩될 것이며, 따라서 보상이 수행될 수 있다(예컨대, 제1 에피택셜 층의 두께/조성(composition)이 이에 따라서 조정될 수 있음). 일부 실시예들에서, APC는 산란계측(즉, OCD(optical critical dimension) 계측), 굴절계측, 타원계측 또는 e-빔 중 하나 이상을 포함한다.
[0073] 도 9를 참조하면, 본 개시내용의 부가적인 실시예들은 본원에서 설명된 방법들을 실행하기 위한 프로세싱 툴들(900)에 관한 것이다. 도 9는 본 개시내용의 하나 이상의 실시예에 따라, 기판을 프로세싱하기 위해 사용될 수 있는 시스템(900)을 예시한다. 시스템(900)은 클러스터 툴로 지칭될 수 있다. 시스템(900)은 중앙 이송 스테이션(910)을 포함하고, 이 중앙 이송 스테이션(910)은 내부에 로봇(912)을 갖는다. 로봇(912)은 단일 블레이드 로봇으로서 예시되지만; 당업자들은, 다른 로봇(912) 구성들이 본 개시내용의 범위 내에 있다는 것을 인식할 것이다. 로봇(912)은 중앙 이송 스테이션(910)에 연결된 챔버들 사이에서 하나 이상의 기판을 이동시키도록 구성된다.
[0074] 적어도 하나의 사전-세정/완충 챔버(920)가 중앙 이송 스테이션(910)에 연결된다. 사전-세정/완충 챔버(920)는 히터, 라디칼 소스 또는 플라즈마 소스 중 하나 이상을 포함할 수 있다. 사전-세정/완충 챔버(920)는 개별적인 반도체 기판용 또는 프로세싱을 위한 웨이퍼들의 카세트용 홀딩 영역으로서 사용될 수 있다. 사전-세정/완충 챔버(920)는 사전-세정 프로세스들을 수행할 수 있거나, 또는 프로세싱을 위해 기판을 예열할 수 있거나, 또는 단순히 프로세스 시퀀스를 위한 스테이징 영역일 수 있다. 일부 실시예들에서, 중앙 이송 스테이션(910)에 연결된 2 개의 사전-세정/완충 챔버들(920)이 있다.
[0075] 도 9에 도시된 실시예에서, 사전-세정 챔버들(920)은 공장 인터페이스(905)와 중앙 이송 스테이션(910) 사이의 통과(pass through) 챔버들로서의 역할을 할 수 있다. 공장 인터페이스(905)는 카세트로부터 사전-세정/완충 챔버(920)로 기판을 이동시키기 위한 하나 이상의 로봇(906)을 포함할 수 있다. 그런 다음, 로봇(912)은 사전-세정/완충 챔버(920)로부터 시스템(900) 내의 다른 챔버들로 기판을 이동시킬 수 있다.
[0076] 제1 프로세싱 챔버(930)가 중앙 이송 스테이션(910)에 연결될 수 있다. 제1 프로세싱 챔버(930)는 비등방성 에칭 챔버로서 구성될 수 있고, 반응성 가스들의 하나 이상의 유동들을 제1 프로세싱 챔버(930)에 제공하기 위한 하나 이상의 반응성 가스 소스들과 유체 연통할 수 있다. 기판은, 격리 밸브(914)를 통과하는 로봇(912)에 의해 증착 챔버(930)로 그리고 증착 챔버(930)로부터 이동될 수 있다.
[0077] 프로세싱 챔버(940)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(940)는 등방성 에칭 챔버를 포함하고, 등방성 에칭 프로세스를 수행하기 위해, 반응성 가스의 유동들을 프로세싱 챔버(940)에 제공하기 위한 하나 이상의 반응성 가스 소스들과 유체 연통한다. 기판은, 격리 밸브(914)를 통과하는 로봇(912)에 의해 증착 챔버(940)로 그리고 증착 챔버(940)로부터 이동될 수 있다.
[0078] 프로세싱 챔버(945)가 또한, 중앙 이송 스테이션(910)에 연결될 수 있다. 일부 실시예들에서, 프로세싱 챔버(945)는 프로세싱 챔버(940)와 동일한 프로세스를 수행하도록 구성된 동일한 유형의 프로세싱 챔버(940)이다. 프로세싱 챔버(940)에서 발생하는 프로세스가 프로세싱 챔버(930)에서의 프로세스보다 훨씬 더 오래 걸리는 경우, 이 배열(arrangement)은 유용할 수 있다.
[0079] 일부 실시예들에서, 프로세싱 챔버(960)는 중앙 이송 스테이션(910)에 연결되고, 선택적 에피택셜 성장 챔버로서의 역할을 하도록 구성된다. 프로세싱 챔버(960)는 하나 이상의 상이한 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0080] 일부 실시예들에서, 비등방성 에칭 프로세스는 등방성 에칭 프로세스와 동일한 프로세싱 챔버에서 발생한다. 이러한 종류의 실시예들에서, 프로세싱 챔버(930) 및 프로세싱 챔버(960)는 동시에 2 개의 기판들에 대해 에칭 프로세스들을 수행하도록 구성될 수 있고, 프로세싱 챔버(940) 및 프로세싱 챔버(945)는 선택적 에피택셜 성장 프로세스들을 수행하도록 구성될 수 있다.
[0081] 일부 실시예들에서, 프로세싱 챔버들(930, 940, 945 및 960) 각각은 프로세싱 방법의 상이한 부분들을 수행하도록 구성된다. 예컨대, 프로세싱 챔버(930)는 비등방성 에칭 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(940)는 등방성 에칭 프로세스를 수행하도록 구성될 수 있고, 프로세싱 챔버(945)는 계측 스테이션으로 구성되거나 또는 제1 선택적 에피택셜 성장 프로세스를 수행하도록 구성될 수 있으며, 프로세싱 챔버(960)는 제2 에피택셜 성장 프로세스를 수행하도록 구성될 수 있다. 당업자는, 툴 상의 개별적인 프로세싱 챔버의 수 및 배열이 변화될 수 있다는 것과 도 9에서 예시된 실시예가 단지 하나의 가능한 구성을 대표한다는 것을 인식할 것이다.
[0082] 일부 실시예들에서, 프로세싱 시스템(900)은 하나 이상의 계측 스테이션들을 포함한다. 예컨대, 계측 스테이션들은 사전-세정/완충 챔버(920) 내에, 중앙 이송 스테이션(910) 내에, 또는 개별적인 프로세싱 챔버들 중 임의의 개별적인 프로세싱 챔버 내에 위치될 수 있다. 계측 스테이션은, 기판을 산화 환경에 노출시키지 않고, 오목부의 거리가 측정될 수 있게 하는, 시스템(900) 내의 임의의 포지션일 수 있다.
[0083] 적어도 하나의 제어기(950)가 중앙 이송 스테이션(910), 사전-세정/완충 챔버(920), 프로세싱 챔버들(930, 940, 945 또는 960) 중 하나 이상에 커플링된다. 일부 실시예들에서, 개별적인 챔버들 또는 스테이션들에 연결된 하나 초과의 제어기(950)가 있으며, 1차 제어 프로세서가 시스템(900)을 제어하기 위해 별개의 프로세서들 각각에 커플링된다. 제어기(950)는, 다양한 챔버들 및 서브-프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서, 마이크로제어기, 마이크로프로세서 등 중 하나일 수 있다.
[0084] 적어도 하나의 제어기(950)는 프로세서(952), 프로세서(952)에 커플링된 메모리(954), 프로세서(952)에 커플링된 입력/출력 디바이스들(956), 및 상이한 전자 구성요소들 사이에서 통신하기 위한 지원 회로들(958)을 가질 수 있다. 메모리(954)는 일시적 메모리(예컨대, 랜덤 액세스 메모리) 및 비-일시적 메모리(예컨대, 스토리지) 중 하나 이상을 포함할 수 있다.
[0085] 프로세서의 메모리(954) 또는 컴퓨터-판독가능 매체는, RAM(random access memory), ROM(read-only memory), 플로피 디스크, 하드 디스크 또는 임의의 다른 형태의 디지털 스토리지(로컬 또는 원격)와 같은 용이하게 이용가능한 메모리 중 하나 이상일 수 있다. 메모리(954)는 시스템(900)의 파라미터들 및 구성요소들을 제어하기 위해 프로세서(952)에 의해 동작가능한 명령 세트를 보유할 수 있다. 지원 회로들(958)은 종래의 방식으로 프로세서를 지원하기 위해 프로세서(952)에 커플링된다. 회로들은 예컨대 캐시, 전력 공급부들, 클록 회로들, 입력/출력 회로소자, 서브시스템들 등을 포함할 수 있다.
[0086] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때 프로세스 챔버로 하여금 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 위치되는 제2 프로세서(미도시)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한, 하드웨어로 수행될 수 있다. 따라서, 프로세스는 소프트웨어로 구현될 수 있고, 예컨대 주문형 집적 회로 또는 다른 유형의 하드웨어 구현으로서 또는 소프트웨어와 하드웨어의 조합으로서 하드웨어로 컴퓨터 시스템을 사용하여 실행될 수 있다. 소프트웨어 루틴은, 프로세서에 의해 실행될 때, 범용 컴퓨터를, 프로세스들이 수행되도록 챔버 동작을 제어하는 특수 목적 컴퓨터(제어기)로 변환한다.
[0087] 일부 실시예들에서, 제어기(950)는 방법을 수행하도록 개별적인 프로세스들 또는 서브-프로세스들을 실행하기 위한 하나 이상의 구성들을 갖는다. 제어기(950)는 방법들의 기능들을 수행하기 위해 중간 구성요소들에 연결될 수 있고 이러한 중간 구성요소들을 동작시키도록 구성될 수 있다. 예컨대, 제어기(950)는 가스 밸브들, 액추에이터들, 모터들, 슬릿 밸브들, 진공 제어부 등 중 하나 이상에 연결될 수 있고 이들을 제어하도록 구성될 수 있다.
[0088] 일부 실시예들의 제어기(950)는, 복수의 프로세싱 챔버들과 계측 스테이션 사이에서 로봇 상의 기판을 이동시키기 위한 구성; 기판에 대해 비등방성 에칭 프로세스를 수행하기 위한 구성; 프로세싱 챔버에서 기판에 대해 등방성 에칭 프로세스를 수행하기 위한 구성; 계측 스테이션에서 반도체 재료의 오목부를 결정하기 위한 분석을 수행하기 위한 구성; 에피택시 챔버에서 선택적 에피택셜 성장 프로세스를 수행하기 위한 구성; 반도체 재료의 오목부를 고려하기 위해 선택적 에피택셜 성장 프로세스 레시피를 조정하기 위한 구성; 벌크 선택적 에피택셜 성장 프로세스를 수행하기 위한 구성; 시스템으로부터 기판들을 로딩(load) 및/또는 언로딩(unload)하기 위한 구성으로부터 선택되는 하나 이상의 구성들을 갖는다.
[0089] 요약하면, 본 개시내용의 하나 이상의 실시예들은, 반도체 기판의 벌크 반도체 부분과 반도체 디바이스의 기존 구조 사이에 배치되는 도핑된 반도체 재료의 구역들 ―도핑된 실리콘-함유 재료는 반도체 기판의 벌크 반도체 부분 상에 형성됨― 을 형성하기 위한 시스템들 및 기법들을 제공한다. 반도체 디바이스가 finFET 디바이스를 포함하는 실시예들에서, 도핑된 반도체 재료는 반도체 기판의 벌크 반도체 부분과 finFET의 게이트 스페이서 사이에 배치되는 도핑된 소스 및/또는 드레인 확장부를 형성하는데, 이러한 도핑된 소스 또는 드레인 확장부는 반도체 기판의 벌크 반도체 부분 상에 배치된다.
[0090] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 곳들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0091] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 당업자들은, 설명된 실시예들이 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것을 이해할 것이다. 본 개시내용의 사상 및 범위를 벗어나지 않고, 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함할 수 있다.

Claims (17)

  1. 반도체 디바이스를 형성하는 방법으로서,
    제1 프로세싱 챔버에서 반도체 기판 상에 반도체 재료가 있는 반도체 기판을 포지셔닝하는 단계;
    상기 반도체 재료의 표면을 노출시키기 위해 상기 반도체 재료에 대해 비등방성 에칭 프로세스를 수행하는 단계 ― 상기 표면은 상기 반도체 기판의 벌크 반도체 부분과 상기 반도체 디바이스의 기존 구조 사이에 배치되는데, 상기 반도체 재료는 상기 반도체 기판의 벌크 반도체 부분 상에 형성됨 ― ;
    상기 반도체 기판의 상기 벌크 반도체 부분과 상기 기존 구조 사이에 배치되는 상기 반도체 재료를 일정 거리만큼 오목하게 하여 캐비티를 형성하기 위해, 노출된 측벽에 대해 등방성 에칭 프로세스를 수행하는 단계;
    상기 반도체 기판을 산화성 조건들에 노출시키지 않고, 상기 반도체 기판을 상기 제1 프로세싱 챔버로부터 제2 프로세싱 챔버로 이동시키는 단계;
    상기 등방성 에칭 후에 상기 반도체 재료가 오목하게 된 거리를 인 시튜(in situ)로 측정하는 단계; 및
    상기 제2 프로세싱 챔버에서 선택적 에피택셜 성장(SEG; selective epitaxial growth) 프로세스를 사용하여 상기 캐비티의 표면 상에 증착 재료의 층을 형성하는 단계 ― 상기 반도체 기판은 상기 캐비티의 형성과 SEG 사이에 사전-세정 프로세스를 겪지 않고, SEG 프로세스는, 상기 등방성 에칭 후에 상기 반도체 재료가 오목하게 된 거리를 고려함 ― 를 포함하고,
    상기 등방성 에칭 프로세스, 상기 SEG 프로세스, 및 상기 인 시튜로 측정하는 단계는 진공 프로세싱 하에서 동일한 플랫폼에서 수행되는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 반도체 재료가 오목하게 된 거리에 기반하여 상기 SEG 프로세스를 조정하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    선택적 에피택셜 성장(SEG) 프로세스를 통해 증착 재료의 층에 도핑된 구역을 형성하는 단계를 더 포함하고,
    상기 도핑된 구역은 인(P), 비소(As), 안티모니(Sb), 비스무트(Bi), 리튬(Li), 붕소(B), 알루미늄(Al), 갈륨(Ga), 및 인듐(In) 중 하나 이상을 포함하고, 상기 도핑된 구역은 1x1020 원자/cm3 내지 1x1022 원자/cm3 범위의 도펀트 농도를 가지는,
    반도체 디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 등방성 에칭은 제1 프로세스 챔버에서 발생하고, 상기 방법은, 상기 제1 프로세스 챔버로부터 상기 SEG 프로세스를 위한 제2 프로세스 챔버로 상기 기판을 이동시키는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 증착 재료의 층을 형성하는 단계 전에 상기 반도체 재료의 일부분을 에피택셜 성장시키는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 반도체 재료가 오목하게 된 거리는 굴절계측(refractometry)에 의해 측정되는,
    반도체 디바이스를 형성하는 방법.
  7. 제1 항에 있어서,
    상기 등방성 에칭 프로세스는 상기 반도체 재료에 선택적인 에칭 프로세스를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제7 항에 있어서,
    상기 등방성 에칭 프로세스는 노출된 측벽을 HCl, GeH4, 및 Cl2 중 적어도 하나에 노출시키는 단계를 포함하는 화학적 기상 에칭 프로세스를 포함하는,
    반도체 디바이스를 형성하는 방법.
  9. 제1 항에 있어서,
    상기 증착 재료의 층을 형성하는 단계는, 상기 증착 재료로 상기 캐비티를 충전하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  10. 제1 항에 있어서,
    상기 증착 재료의 층을 형성하는 단계 전에, 상기 캐비티의 표면 상에 탄소-함유 재료를 증착하는 단계를 더 포함하고, 상기 탄소-함유 재료는 실리콘-탄소-인(SiCP) 재료를 포함하는,
    반도체 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 SiCP 재료는 0.1 내지 2.0 원자 퍼센트 범위의 탄소 및 1x1020 원자/cm3 내지 5x1020 원자/cm3의 인을 포함하는,
    반도체 디바이스를 형성하는 방법.
  12. 제1 항에 있어서,
    상기 반도체 재료에 캐비티를 형성하기 위해, 노출된 측벽에 대해 등방성 에칭 프로세스를 수행하는 단계는, 인-도핑된 벌크 반도체 재료를 포함하는 상기 반도체 재료의 부분이 노출될 때까지, 상기 반도체 재료를 제거하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  13. 제1 항에 있어서,
    상기 증착 재료는 비소(As)를 포함하는 n-형 도펀트를 포함하고, 상기 선택적 에피택셜 성장(SEG) 프로세스는 AsCl3, TBA 또는 AsH3 중 적어도 하나, 그리고 디클로로실란(DCS), HCl, SiH4, Si2H6 또는 Si4H10 중 적어도 하나에 상기 캐비티의 표면을 노출시키는 것을 포함하는,
    반도체 디바이스를 형성하는 방법.
  14. 제13 항에 있어서,
    상기 증착 재료의 층을 형성하는 단계는, 증착 물질 내에서 타겟 인장 변형을 초래하기에 충분한 비소 농도를 갖는 비소-도핑된 재료로 상기 캐비티를 충전하는 단계를 포함하는,
    반도체 디바이스를 형성하는 방법.
  15. 제1 항에 있어서,
    상기 증착 재료는 붕소(B)를 포함하는 p-형 도펀트를 포함하고, 상기 선택적 에피택셜 성장(SEG) 프로세스는 보란, 디보란 또는 이들의 플라즈마들 중 하나 이상에 상기 캐비티의 표면을 노출시키는 것을 포함하는,
    반도체 디바이스를 형성하는 방법.
  16. 제1 항에 있어서,
    추가적인 증착 재료의 층은 상기 캐비티의 표면에 형성된 증착 재료의 층을 공기에 노출시키지 않고 형성되는,
    반도체 디바이스를 형성하는 방법.
  17. 반도체 디바이스를 형성하기 위한 프로세싱 툴로서,
    중앙 이송 스테이션 ―상기 중앙 이송 스테이션은 상기 중앙 이송 스테이션 주위에 배치된 복수의 프로세싱 챔버들을 가짐―;
    상기 복수의 프로세싱 챔버들 사이에서 기판을 이동시키도록 구성된, 상기 중앙 이송 스테이션 내의 로봇;
    상기 중앙 이송 스테이션에 연결된 제1 프로세싱 챔버 ―상기 제1 프로세싱 챔버는 등방성 에칭 프로세스를 수행하도록 구성됨―;
    상기 로봇이 액세스가능한, 상기 프로세싱 툴 내의 계측(metrology) 스테이션 ―상기 계측 스테이션은 상기 등방성 에칭 프로세스에 의한, 기판 상의 반도체 재료의 오목부(recess)의 거리를 결정하도록 구성됨―;
    상기 중앙 이송 스테이션에 연결된 제2 프로세싱 챔버 ―상기 제2 프로세싱 챔버는 SEG(selective epitaxial growth) 프로세스를 수행하도록 구성됨―; 및
    상기 중앙 이송 스테이션, 상기 로봇, 상기 제1 프로세싱 챔버, 상기 계측 스테이션 또는 상기 제2 프로세싱 챔버 중 하나 이상에 연결된 제어기
    를 포함하고,
    상기 제어기는, 상기 복수의 프로세싱 챔버들과 상기 계측 스테이션 사이에서 상기 로봇 상의 기판을 이동시키기 위한 제1 구성; 상기 제1 프로세싱 챔버에서 기판에 대해 등방성 에칭 프로세스를 수행하기 위한 제2 구성; 상기 계측 스테이션에서 반도체 재료의 오목부를 결정하기 위한 분석을 수행하기 위한 제3 구성; 또는 상기 제2 프로세싱 챔버에서 선택적 에피택셜 성장 프로세스를 수행하기 위한 제4 구성으로부터 선택되는 하나 이상의 구성들을 가지며, 상기 선택적 에피택셜 성장 프로세스는 상기 반도체 재료의 상기 오목부를 위해 조정되는,
    반도체 디바이스를 형성하기 위한 프로세싱 툴.
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