CN111106066B - 半导体器件及其形成方法 - Google Patents

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Abstract

本文提供了在源极/漏极部件和接触件之间具有界面的集成电路的实例以及用于形成集成电路的方法的实例。在一些实施例中，该方法包括接收衬底，衬底上设置有源极/漏极部件。源极/漏极部件包括第一半导体元件和第二半导体元件。氧化源极/漏极部件的第一半导体元件以在源极/漏极部件上产生第一半导体元件的氧化物以及源极/漏极部件的具有比源极/漏极部件的其余部分更大的第二半导体元件的浓度的区域。去除第一半导体元件的氧化物，并且形成电连接至源极/漏极部件的接触件。在一些这样的实施例中，第一半导体元件包括硅，并且第二半导体元件包括锗。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。
背景技术
半导体集成电路(IC)工业已经经历了快速增长。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。然而，每次迭代减小尺寸都会对设计和制造带来更大的挑战。通过这些领域的进步，正在精确和可靠地制造越来越复杂的设计。
随着技术的进步，诸如不期望的电阻和电容的寄生效应变得更加突出。这些寄生效应可能对每一代改进产生更大的影响，因为新技术形成更小的器件，这些器件更靠近在一起并且在更低的电压下工作。例如，在导电部件之间的界面处或在导电部件和诸如栅极、源极或漏极的电路部件之间的界面处可能发生不期望的电阻。这种界面的电阻可能是由于界面的质量以及界面处材料的组分产生，并且电阻可能随着界面尺寸的减小而增加。
发明内容
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底上设置有源极/漏极部件，其中，所述源极/漏极部件包括第一半导体元件和第二半导体元件；氧化所述源极/漏极部件的第一半导体元件以产生氧化物层以及源极/漏极部件的具有比所述源极/漏极部件的其余部分更大的第二半导体元件的浓度的区域，所述氧化物层包括位于源极/漏极部件上的所述第一半导体元件；去除所述氧化物层，以及形成电连接至所述源极/漏极部件的接触件。
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：接收具有nFET区域和pFET区域的衬底，所述nFET区域具有nFET源极/漏极部件并且所述pFET区域具有pFET源极/漏极部件，其中，所述pFET源极/漏极部件包括第一半导体材料和第二半导体材料；对所述nFET源极/漏极部件和所述pFET源极/漏极部件实施氧化工艺，以在所述nFET源极/漏极部件上和所述pFET源极/漏极部件上形成氧化物层，其中，所述氧化工艺进一步形成所述pFET源极/漏极部件的具有比所述pFET源极/漏极部件的其余部分更大的第二半导体材料的浓度的区域；从所述nFET源极/漏极部件和所述pFET源极/漏极部件去除所述氧化物层；以及形成电连接至所述nFET源极/漏极部件的第一接触件，并且形成电连接至所述pFET源极/漏极部件的第二接触件。
根据本发明的实施例，提供了一种半导体器件，包括：衬底，具有从所述衬底的其余部分延伸的鳍；源极/漏极部件，设置在所述鳍上，其中，所述源极/漏极部件包括SiGe半导体，并且所述源极/漏极部件的顶部具有与所述源极/漏极部件的底部不同的锗浓度；以及接触件，连接至所述源极/漏极部件的顶部。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的制造具有源极/漏极界面的工件的方法的流程图。
图2至图8是根据本发明的各个方面的在制造方法中的点处沿着鳍长度方向截取的工件的截面图。
图9A至图9B是根据本发明的各个方面的制造具有源极/漏极界面的工件的方法的流程图。
图10至图22是根据本发明的各个方面的在制造方法中的点处沿着鳍长度方向截取的工件的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，连接至和/或耦合至本发明中的另一部件的部件的形成可以包括其中部件直接接触形成的实施例，并且也可以包括其中可以在部件之间形成部件，从而使得部件可以不直接接触。
此外，例如，“下部”、“上部”、“水平”、“垂直”、“之上”，“上方”、“之下”，“下方”、“向上”、“向下”、“顶部”、“底部”等以及它们的衍生物(例如，“水平地”、“向下地”、“向上地”等)空间相对术语，用于便于描述本发明的一个部件与另一部件的关系。空间相对术语旨在包括包含部件的器件的不同取向。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且本身不指示超出所述范围的各个实施例和/或配置之间的关系。
集成电路设计和制造的进步已经改进了电路速度和效率。然而，尽管有新的结构和新的制造技术，但是晶体管和其它电路元件仍然经历显着的损失和低效率。实际上，当器件由于具有较高电阻的较小导体、具有减小的绝缘的较薄的电介质和/或其它因素而缩小时，一些寄生效应会增加。这些寄生效应可能浪费能量、产生过多的热量、减小最大工作频率和/或增加最小工作电压。在极端情况下，它们可能导致器件过早失效。
寄生电阻的一个特定来源是电路器件的源极/漏极部件(诸如场效应晶体管(FET)和/或鳍式FET(FinFET))与电连接至源极/漏极部件的接触件之间的界面。对于包含硅-锗合金半导体的源极/漏极部件，界面处的电阻可能特别高。本发明提供了一种用于形成集成电路器件的技术，该技术包括对源极/漏极部件实施氧化工艺以在源极/漏极部件的顶部处产生富锗层。这种富锗层靠近接触件将连接的位置，并且已经确定为减小接触件的界面处的电阻。
此外，在一些实例中，该技术选择性地在一些器件的含SiGe源极/漏极部件中形成富锗层，而不会不利地影响同一工件上的其它器件的含Si源极/漏极部件。这可以避免单独的掩蔽步骤以保护其它器件。此外，在一些实例中，该技术选择性地形成富锗层而无需额外的外延沉积和/或注入工艺。外延和注入可能增加制造成本并且有助于增加热预算，并且两种类型的工艺都可能对周围结构造成损坏。因此，在可能的情况下避免额外的外延沉积和注入工艺是有益的。然而，这些益处仅仅是实例，除非另有说明，否则不需要任何实施例来提供任何特定的优势。
参照图1至图8描述具有锗化物源极/漏极界面的集成电路的实例以及形成这种电路的方法的实例。在这方面，图1是根据本发明的各个方面的制造具有源极/漏极界面的工件的方法100的流程图。可以在方法100之前、期间和之后提供额外的步骤，并且对于方法100的其它实施例，可以替换或消除所描述的一些步骤。
图2至图8是根据本发明的各个方面的在制造方法100中的点处沿着鳍长度方向截取的工件200的截面图。为了清楚起见，已经简化了图2至图8，并且更好地说明了本发明的概念。可以将额外的部件结合至工件200中，并且对于工件200的其它实施例，可以替换或消除下面描述的一些部件。
参照图1的块102和图2，接收工件200。工件200包括衬底202，将在衬底202上形成器件。在各个实例中，衬底202包括元素(单元素)半导体，诸如晶体结构中的硅或锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；非半导体材料，诸如钠钙玻璃、熔融石英、熔凝石英和/或氟化钙(CaF2)；和/或它们的组合。
衬底202的组分可以是均匀的，或可以包括各个层，其中一些层可以被选择性地蚀刻以形成鳍。这些层可以具有相似或不同的组分，并且在各个实施例中，一些衬底层具有非均匀组分以诱导器件应变并且由此调节器件性能。分层衬底的实例也包括绝缘体上硅(SOI)衬底202。在一些这样的实例中，SOI衬底202的绝缘层包括半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物和/或其它合适的绝缘材料。
诸如阱的掺杂区域可以形成在衬底202上，并且衬底202的一些区域可以掺杂有p型掺杂剂，诸如硼、BF2或铟，而衬底202的其它区域可以掺杂有n型掺杂剂，诸如磷或砷；和/或其它合适的掺杂剂，包括它们的组合。衬底202的特定区域的掺杂可能取决于将要形成在该区域上的器件。在实例中，衬底202包括用于形成n沟道(nFET)器件的第一区域204和用于形成p沟道(pFET)器件的第二区域206。
在一些实例中，将要形成在衬底202上的器件延伸出衬底202。例如，可以在设置在衬底202上的器件鳍208上形成鳍式场效应晶体管(FinFET)和/或其它非平面器件。器件鳍208代表任何凸起的部件，并且包括FinFET器件鳍208以及用于在衬底202上形成其它凸起的有源和无源器件的鳍208。可以通过蚀刻衬底202的部分，通过在衬底202上沉积各个层并且蚀刻层和/或通过其它合适的技术来形成鳍208。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化鳍208。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍。
鳍208的组分可以与衬底202类似，或可以与衬底202不同。例如，在一些实施例中，衬底202主要包括硅，而鳍208包括主要是锗或SiGe半导体的一层或多层。在一些实施例中，衬底202包括SiGe半导体，并且鳍208包括一层或多层，其包括具有不同硅与锗比率的SiGe半导体。
每个器件鳍208均可以包括任何数量的电路器件，诸如FinFET，其又各自包括形成在鳍208上并且由沟道区域214分隔开的一对相对的源极/漏极部件(例如，nFET源极/漏极部件210和pFET源极/漏极部件212)。FinFET的源极/漏极部件210和212可以包括外延生长的半导体和一种或多种掺杂剂。半导体和掺杂剂在nFET区域204的nFET源极/漏极部件210和pFET区域206的pFET源极/漏极部件212之间可以不同。在一些实例中，nFET源极/漏极部件210包括元素半导体(例如，硅)和n型掺杂剂(例如，磷和/或砷)。相反地，示例性pFET源极/漏极部件212包括合金半导体(例如，SiGe)和p型掺杂剂(例如，硼、BF2和/或铟)。因此，在各个这样的实例中，nFET源极/漏极部件210包括SiP、SiCP和/或SiAs，并且pFET源极/漏极部件212包括SiGeB和/或SiGeIn，相对于Si具有相对高的Ge浓度(例如，不包括掺杂剂，Ge的浓度大于约50原子％)。
从源极至漏极的载流子(用于n沟道FinFET的电子和用于p沟道FinFET的空穴)的流动由施加至与沟道区域214相邻并且包覆沟道区域214的栅极堆叠件216的电压控制。与可比较的平面器件相比，凸起的沟道区域214靠近栅极堆叠件216提供更大的表面区域。这加强了栅极堆叠件216和沟道区域214之间的电磁场相互作用，这可以减少与较小器件相关的泄漏和短沟道效应。因此，在许多实施例中，FinFET和其它非平面器件以比其平面对应物更小的覆盖区提供更好的性能。
示例性栅极堆叠件216可以包括设置在沟道区域214的顶面和侧面上的界面层218。界面层218可以包括界面材料，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、其它半导体电介质、其它合适的界面材料和/或它们的组合。栅极堆叠件216可以包括设置在界面层218上的栅极电介质220。栅极电介质220也可以沿着栅极堆叠件216的侧垂直延伸。栅极电介质220可以包括一种或多种介电材料，一种或多种介电材料的特征通常在于它们相对于二氧化硅的介电常数。在一些实施例中，栅极电介质220包括高k介电材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高-k介电材料和/或它们的组合。额外地或可选地，栅极电介质220可以包括其它电介质，诸如半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、非晶碳、TEOS、其它合适的介电材料和/或它们的组合。栅极电介质220可以形成为任何合适的厚度，并且在一些实例中，栅极电介质220的具有介于约0.1nm和约3nm之间的厚度。
栅电极设置在栅极电介质220上。栅电极可以包括多个不同的导电层，其中示出了多个不同的导电层的三个示例性层(覆盖层222、功函层224和电极填充物226)。关于覆盖层222，它可以包括任何合适的导电材料，包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氮化物和/或金属硅氮化物。在各个实施例中，覆盖层222包括TaSiN、TaN和/或TiN。
栅电极可以包括位于覆盖层222上的一个或多个功函层224。基于器件的类型，合适的功函层224材料包括n型和/或p型功函材料。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它合适的p型功函材料和/或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其它合适的n型功函材料和/或它们的组合。
栅电极也可以包括位于功函层224上的电极填充物226。电极填充物226可以包括任何合适的材料，包括金属(例如，W、Al、Ta、Ti、Ni、Cu、Co等)、金属氧化物、金属氮化物和/或它们的组合，并且在实例中，电极填充物226包括钨。
在一些实例中，栅极堆叠件216包括位于栅极电介质220、覆盖层222、功函层224和/或电极填充物226的顶部上的栅极盖228。栅极盖228可以包括任何合适的材料，诸如：介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)、多晶硅、SOG、TEOS、PE-氧化物、HARP形成的氧化物和/或其它合适的材料。在一些实例中，栅极盖228包括碳氮氧化硅。在一些实例中，栅极盖228具有介于约1nm和约10nm之间的厚度。
侧壁间隔件230设置在栅极堆叠件216的侧面上。侧壁间隔件230可以用于偏移源极/漏极部件210和212并且控制源极/漏极结轮廓。在各个实例中，侧壁间隔件230包括一个或多个合适的材料层，合适的材料诸如介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物、半导体碳氮氧化物等)、旋涂玻璃(SOG)、正硅酸乙酯(TEOS)、等离子体增强CVD氧化物(PE-氧化物)、高高宽比工艺(HARP)形成的氧化物和/或其它合适的材料。在一个这样的实施例中，侧壁间隔件230的每个均包括第一氧化硅层、设置在第一层上的第二氮化硅层以及设置在第二层上的第三氧化硅层。在该实施例中，侧壁间隔件230的每层均具有介于约1nm和约10nm之间的厚度。
工件200也可以包括设置在源极/漏极部件210和212上以及侧壁间隔件230旁边的接触蚀刻停止层(CESL)232。CESL232可以包括电介质(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)和/或其它合适的材料，并且在各个实施例中，CESL 232包括SiN、SiO、SiON和/或SiC。在一些实例中，CESL 232具有介于约1nm和约50nm之间的厚度。
一个或多个层间介电(ILD)层(例如，层234和236)设置在工件200的源极/漏极部件210和212以及栅极堆叠件216上。ILD层234和236用作支撑和隔离电多层互连结构的导电迹线的绝缘体。反过来，多层互连结构电互连工件200的元件，诸如源极/漏极部件210和212以及栅极堆叠件216。ILD层234和236可以包括介电材料(例如，半导体氧化物、半导体氮化物、半导体氮氧化物、半导体碳化物等)、SOG、氟掺杂硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、Black
Figure BDA0002176423950000081
干凝胶、气凝胶、非晶氟化碳、聚对二甲苯、BCB、
Figure BDA0002176423950000082
和/或它们的组合。
参照图1的块104和图3，在ILD层234和236中形成沟槽302，以用于源极/漏极接触件。沟槽302在将要形成互连的导电部件的位置处暴露源极/漏极部件210和212。在一些这样的实例中，这包括在工件200上形成光刻胶304并且在光刻工艺中图案化光刻胶304以选择性地暴露部分ILD层234和236以进行蚀刻。
在一个实施例中，光刻系统将光刻胶304暴露于由掩模限定的特定图案中的辐射。穿过掩模或从掩模反射的光照射到光刻胶304上，从而将形成在掩模上的图案转移至光刻胶304。在其它这样的实施例中，使用直接写入或无掩模光刻技术(诸如激光图案化、e-束图案化和/或离子束图案化)来曝光光刻胶304。一旦曝光，则显影光刻胶304，从而留下光刻胶的曝光部分，或在可选实例中，留下光刻胶的未曝光部分。示例性图案化工艺包括光刻胶304的软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶304、清洗和干燥(例如，硬烘烤)。
然后，使用任何合适的蚀刻技术(诸如湿蚀刻、干蚀刻、RIE、灰化和/或其它蚀刻方法)蚀刻由光刻胶304暴露的ILD层234和236的部分。在一些实施例中，蚀刻工艺包括使用基于氧的蚀刻剂、基于氟的蚀刻剂(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、基于氯的蚀刻剂(例如，Cl2、CHCl3、CCl4和/或BCl3)、基于溴的蚀刻剂(例如，HBr和/或CHBR3)、基于碘的蚀刻剂、其它合适的蚀刻剂气体或等离子体和/或它们的组合的干蚀刻。
在蚀刻沟槽302之后，可以去除任何剩余的光刻胶304。
沟槽302可以去除源极/漏极部件210和212之上的ILD层234和CESL232中的一些或全部，并且可以全部或部分地暴露源极/漏极部件210和212的顶面。参照图1的块106和图4，对工件200实施可控氧化，其氧化源极/漏极部件210和212的暴露表面，对于那些包括主要是硅的半导体的源极/漏极部件210，氧化工艺可以在源极/漏极部件210的表面上产生SiOX层402。因为硅比锗更容易氧化，所以氧化工艺可以从硅锗半导体中吸出硅以在表面形成主要为氧化硅的层。在这样和其它实例中，块106的氧化工艺在SiGe源极/漏极部件212的表面上产生SiOX层402，因为该工艺被配置为基本避免源极/漏极部件212内的Ge的氧化。
由于从源极/漏极部件212的部分中吸出硅，因此氧化工艺可以在SiOX层402正下方形成包含剩余锗的富Ge层404。与源极/漏极部件212的其余部分相比，富Ge层404相对于Si具有更高的Ge浓度。在各个实例中，除了掺杂剂之外，富Ge层404包含介于约10原子％和约100原子％之间的Ge。在一些这样的实例中，富Ge层404仅包含Ge和掺杂剂。SiOX层402和富Ge层404可以形成为具有任何合适的厚度，并且在各个实例中，每个均具有介于约1nm和约10nm之间的厚度。SiOX层402可以是基本共形的并且遵循源极/漏极部件210和212的顶部的轮廓。
氧化工艺可以包括任何合适的氧化技术，包括干(O2)和/或湿(H2O)氧化技术。在一些实例中，氧化工艺包括在约0.1Torr和约8×105Torr之间的压力下将工件200加热至介于约250℃和约500℃之间的温度，并且引入诸如O2或H2O的氧源。上氧化工艺温度可能受到栅极堆叠件216的材料的限制。氧化工艺可以实施任何合适的持续时间，并且在各个实例中，实施介于约10分钟和约24小时之间。通过这种方式，该技术可靠地在pFET区域206的pFET源极/漏极部件212中形成单晶富Ge层404，而无需额外的外延或注入工艺。
参照图1的块108和图5，在预清洁工艺中去除SiOx层402。控制预清洁工艺以避免显着去除pFET源极/漏极部件212的富Ge层404。预清洁工艺可以包括干清洁工艺、湿清洁工艺、RIE和/或其它合适的清洁方法。例如，在一些实施例中，预清洁工艺包括利用NH3、NF3，HF和/或H2的等离子体辅助干蚀刻工艺。在一些实施例中，预清洁工艺包括利用稀释的氢氟酸(DHF)溶液的湿清洁工艺。为了避免在源极/漏极部件210和212的表面上重新形成SiOx，可以在与随后的硅化工艺相同的腔室中实施预清洁工艺。
参照图1的块110和图6，对工件200实施硅化物/锗化物形成工艺。硅化物/锗化物工艺将金属或其它导电材料引入源极/漏极部件210和212。具体地，该工艺可以在nFET区域204中的含硅源极/漏极部件210中形成硅化物层602，并且在pFET区域206中的源极/漏极部件212的富Ge层404中形成锗化物层604。
硅化物/锗化物工艺可以包括在工件200上沉积金属或其它导体。合适的导体包括Ti、Er、Y、Yb、Eu、Tb、Lu、Th、Sc、Hf、Zr、Tb、Ta、Ni、Co、Pt、W、Ru和/或其它合适的导体。可以通过化学汽相沉积(CVD)、原子层沉积(ALD)、等离子体增强CVD(PECVD)、等离子体增强ALD(PEALD)、物理汽相沉积(PVD)和/或其它合适的技术来沉积导体。
在一些实例中，硅化物/锗化物工艺包括一种或多种氮化工艺，以为氮化的盖层提供氮源。在沉积接触件的后续材料之前，氮化产生屏障以防止下面的材料受到环境氧气的无意氧化。氮化工艺可以在用于沉积导体的相同工具和/或工具的相同腔室中实施。在各个实例中，诸如N2和/或NH3的含氮气体以约20sccm和约200sccm之间的注入流速在约20℃和约120℃之间的工艺温度下供应约1分钟和约30分钟之间。在PE CVD用于氮化的情况下，用于PE CVD工艺的等离子体功率可以介于约100W和约1000W之间。诸如氩气或氦气的惰性气体可用于等离子体点火。可以选择含氮气体的流速、相对气体浓度、持续时间、温度、场功率和其它工艺条件，以控制下面更详细描述的产生的氮化的盖层的氮浓度。在各个实例中，氮化工艺被配置为产生氮浓度介于约15和约40原子％之间的氮化的盖层。
退火工件200以使导体与源极/漏极部件210和212反应以形成硅化物和/或锗化物。退火也可以在硅化物和/或锗化物上形成一个或多个氮化的盖层。此后，可以去除任何未反应的金属。
通过这种方式，硅化物/锗化物形成工艺可以在nFET区域204中的含硅源极/漏极部件210上形成硅化物层602。硅化物层602可以具有任何合适的厚度，并且在各个实例中，介于约1nm和约10nm厚之间。类似地，该工艺可以在pFET区域206中的含SiGE的源极/漏极部件212上形成锗化物层604，并且在锗化物层604上形成氮化的锗化物盖606。在各个实例中，氮化的锗化物盖606具有介于约15和约40原子％的氮浓度。
具体地，该工艺可以通过消耗富Ge层404来形成锗化物层604和氮化的锗化物盖606。在一些实例中，仅剩余约2nm或更少的富Ge层404。在一些实例中，完全去除富Ge层404。产生的锗化物层604和氮化的锗化物盖606可以具有任何合适的厚度。在各个实例中，锗化物层604具有介于约2nm和约5nm之间的厚度，并且氮化锗化物盖606具有介于约1nm和约3nm之间的厚度。已经确定通过本技术产生的富Ge层404、锗化物层604和/或氮化的锗化物盖606中的更高浓度的锗与随后形成的接触件产生更好的质量界面并且减小接触电阻。
参照图1的块112和图7，在沟槽302中形成连接至源极/漏极部件210和212的源极/漏极接触件702。具体地，接触件702可以物理和电连接至nFET源极/漏极部件210的硅化物层602并且连接至pFET源极/漏极部件212的锗化物层604和/或氮化的锗化物盖606。接触件702可以包括诸如金属(例如，W、Al、Ta、Ti、Ni、Cu等)、金属氧化物、金属氮化物和/或它们的组合的导电材料的一层或多层。在一些实例中，接触件702包含包括W、Ti、TiN、Ru和/或它们的组合的阻挡层，并且包含设置在阻挡层上的含Cu填充材料。在一些实例中，接触件702包括钨，其在有或没有阻挡层的情况下沉积。在一些实例中，接触件包括钴接触材料。接触件702的材料可以通过任何合适的技术沉积，任何合适的技术包括PVD(例如，溅射)、CVD、PECVD、ALD、PEALD和/或它们的组合。
参照图1的块114和图8，可以实施平坦化工艺以去除接触材料的位于ILD层236之上的部分。
参照图1的块116，提供工件200以用于进一步制造。在各个实例中，这包括形成电互连结构的剩余部分、切割、封装和其它制造工艺。
以上实例在接触沟槽打开之后实施块106的氧化。在进一步实例中，在形成源极/漏极部件之后，更早地实施氧化。参照图9A至图22描述一些这样的实例。图9A至图9B是根据本发明的各个方面的制造具有源极/漏极界面的工件的方法900的流程图。可以在方法900之前、期间和之后提供额外的步骤，并且对于方法900的其它实施例，可以替换或消除所描述的一些步骤。
图10至图22是根据本发明的各个方面的在制造方法900中的点处沿着鳍长度方向截取的工件1000的截面图。为了清楚起见，已经简化了图10至图22，以更好地说明本发明的概念。附加特征可以结合到工件1000中，并且对于工件1000的其它实施例，可以替换或消除以下描述的一些部件。
参照图9A的块902和图10，接收工件1000。工件1000的至少一些部分(诸如衬底202、器件鳍208、沟道区域214和侧壁间隔件230)可以与上述那些基本类似。工件1000还可以包括设置在鳍208的沟道区域214上的栅极堆叠件1002。在一些实例中，栅极堆叠件1002是功能栅极结构。然而，当功能栅极结构的材料对制造工艺敏感或难以图案化时，在一些制造工艺期间可以使用多晶硅、电介质和/或其它弹性材料的占位栅极。之后去除占位栅极并且在后栅极工艺中用功能栅极元件(例如，栅电极、栅极介电层、界面层等)替换。在这样的实例中，栅极堆叠件1002表示占位栅极。
为了在沟道区域214的相对侧上形成源极/漏极部件，可以蚀刻部分鳍208，并且可以在产生的凹槽中外延生长源极/漏极部件。参照图9A的块904和图11，对工件100实施蚀刻工艺以产生源极/漏极凹槽1102。在一些实例中，这包括在工件1000上形成光刻胶并且在光刻工艺中图案化光刻胶以仅暴露蚀刻工件1000的待蚀刻的那些部分。
蚀刻工艺本身可以包括任何合适的蚀刻技术，诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化和/或其它蚀刻方法。在一些实施例中，蚀刻工艺包括使用基于氧的蚀刻剂、基于氟的蚀刻剂(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、基于氯的蚀刻剂(例如，Cl2、CHCl3、CCl4和/或BCl3)、基于溴的蚀刻剂(例如，HBr和/或CHBR3)、基于碘的蚀刻剂、其它合适的蚀刻剂气体或等离子体和/或它们的组合的干蚀刻。在一些实施例中，蚀刻工艺包括使用稀释的氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨、氢氟酸(HF)、硝酸(HNO3)、醋酸(CH3COOH)和/或其它合适的湿蚀刻剂。在一些实例中，选择蚀刻剂以蚀刻鳍208而不显着蚀刻诸如栅极堆叠件1002和/或侧壁间隔件230的周围结构。这可以允许即使图案化的光刻胶未完全对准也实施蚀刻。
在蚀刻之后可以去除任何剩余的光刻胶。
可以以任何顺序在nFET区域204和pFET区域206中形成源极/漏极部件。在实例中，首先在nFET区域204中形成源极/漏极部件。参照图9A的块906和图12，在工件1000上形成光刻胶1202，并且在光刻工艺中图案化光刻胶1202以暴露nFET区域204。
回参照图9A的块908和图13，在nFET区域204中的源极/漏极凹槽1102内形成nFET源极/漏极部件1302。nFET源极/漏极部件1302也可以从源极/漏极凹槽1102延伸至鳍208之上的高度。源极/漏极部件1302可以与上面的nFET源极/漏极部件210基本类似，并且在各个实例中，通过化学汽相沉积(CVD)沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其它合适的工艺形成nFET源极/漏极部件1302。外延工艺可以使用气体和/或液体前体，其与鳍208的组分(例如，硅或硅锗)相互作用以形成nFET源极/漏极部件1302。源极/漏极部件1302的半导体组件可以与鳍208的其余部分类似或不同。例如，含Si源极/漏极部件1302可以形成在含SiGe鳍208上，反之亦然。当源极/漏极部件1302和鳍208包含多于一个半导体时，比率可以基本类似或不同。
源极/漏极部件1302可以原位掺杂以包括n型掺杂剂，诸如磷或砷，和/或包括它们的组合的其它合适的掺杂剂。可选地或额外地，可以在形成源极/漏极部件1302之后使用注入工艺(即，结注入工艺)来掺杂源极/漏极部件1302。在各个实例中，掺杂的源极/漏极部件1302包括SiP、SiCP和/或SiAs。
在形成源极/漏极部件1302之后，可以去除任何剩余的光刻胶1202。
参照图9A的块910和图14，在工件1000上形成光刻胶1402并且图案化光刻胶1402以暴露pFET区域206。参照图9A的块912并且仍参照图14，在pFET区域206中的源极/漏极凹槽1102内形成pFET源极/漏极部件1404。源极/漏极部件1404也可以从源极/漏极凹槽1102延伸至鳍208之上的高度。源极/漏极部件1404可以与上面的pFET源极/漏极部件212基本类似，并且可以通过CVD沉积技术、分子束外延和/或其它合适的工艺形成。源极/漏极部件1404的半导体组件可以与鳍208的其余部分类似或不同。
pFET源极/漏极部件1404可以原位掺杂以包括p型掺杂剂，诸如硼、BF2或铟；和/或其它合适的掺杂剂，包括它们的组合。额外地或可选地，可以在形成源极/漏极部件1404之后使用注入工艺(即，结注入工艺)来掺杂源极/漏极部件1404。在各个实例中，pFET源极/漏极部件1404包括SiGeB和/或SiGeIn，其相对于Si具有相对高的Ge浓度(例如，不包括掺杂剂，Ge的浓度大于约50原子％)。
在形成源极/漏极部件1404之后，可以去除任何剩余的光刻胶1402。
参照图9A的块914和图15，对工件1000实施氧化工艺。氧化工艺可以与图1的块106的氧化工艺基本类似并且被配置为将氧气引入至少pFET区域206内的pFET源极/漏极部件1404。在一些实例中，氧化工艺进一步将氧气引入nFET区域204的nFET源极/漏极部件1302。在一些实例中，图案化的光刻胶层用于覆盖和保护nFET区204的源极/漏极部件1302，以防止源极/漏极部件1302的氧化。
氧化工艺可以包括任何合适的氧化技术，包括干(O2)和/或湿(H2O)氧化技术。在一些实例中，氧化工艺包括在约0.1Torr和约8x105Torr之间的压力下将工件1000加热至约250℃和约700℃之间的温度，并且引入诸如O2或H2O的氧源。氧化工艺可以实施任何合适的持续时间，并且在各个实例中，实施约10分钟和约24小时之间的时间。
在氧化主要为硅nFET源极/漏极部件1302的实例中，氧化工艺可以在源极/漏极部件1302的表面上产生SiOX层1502。因为硅比锗更容易氧化，因此氧化工艺可以从硅-锗半导体中吸出硅，以在表面形成主要为氧化硅的层。在这样和其它实例中，块914的氧化工艺在SiGe pFET源极/漏极部件1404的表面上产生SiOX层1502，因为该工艺被配置为基本避免源极/漏极部件1404内的Ge的氧化。
由于从pFET源极/漏极部件1404的部分中吸出硅，因此氧化工艺可以在SiOX层1502正下方形成包含剩余锗的含Ge层1504。含Ge层1504相对于Si，具有比源极/漏极部件1404的其余部分更高的Ge浓度。在各个实例中，除了掺杂剂之外，含Ge层1504包含介于约10原子％和约100原子％之间的Ge。在一些这样的实例中，含Ge层1504仅包含Ge和掺杂剂。
可以将SiOX层1502和含Ge层1504形成为具有任何合适的厚度，并且在各个实例中，每个均具有介于约1nm和约10nm之间的厚度。SiOX层1502可以是基本共形的并且可以遵循源极/漏极部件1302和1404的顶部的轮廓。在一些这样的实例中，源极/漏极部件1404上方的SiOX层1502具有在远离侧壁隔离件230的方向上向上倾斜的侧部和在基本水平的侧部之间延伸的中心部分。
参照图9A的块916，可以对工件1000实施掺杂剂激活工艺，诸如快速热退火(RTA)和/或激光退火工艺，以激活源极/漏极部件1302和1404内的掺杂剂。
参照图9A的块918和图16，可以在SiOX层1502上、源极/漏极部件1302和1404上并且沿着栅极堆叠件1002的顶部和侧形成接触蚀刻停止层(CESL)232。CESL 232可以与上面描述的基本类似，并且可以通过任何合适的技术沉积，任何合适的技术包括ALD、CVD、高密度等离子体CVD(HDP-CVD)和/或其它合适的技术，并且可以形成为任何合适的厚度。在一些实例中，CESL 232具有介于约1nm和约50nm之间的厚度。
参照图9B的块920并且仍参照图16，在工件1000上形成第一层间介电(ILD)层1602。第一ILD层1602可以与上面描述的基本类似，并且可以通过任何合适的工艺形成，任何合适的工艺包括CVD、PVD、旋涂沉积和/或其它合适的工艺。
参照图9B的块922和图17，对工件1000实施化学机械抛光/平坦化(CMP)工艺，以从占位栅极堆叠件1002的顶部去除第一ILD层1602和/或CESL 232。CMP工艺之后可以是回蚀刻工艺以从占位栅极堆叠件1002去除任何剩余的ILD层1602材料或CESL 232材料。
参照图9B的块924和图18，去除占位栅极堆叠件1002并且用功能栅极堆叠件1802替换。可以通过使用被配置为选择性地蚀刻占位栅极堆叠件1002的材料而不显著蚀刻周围材料(诸如鳍208、侧壁间隔件230、CESL232、第一ILD层1602等)的蚀刻剂的一个或多个蚀刻工艺(例如，湿蚀刻、干蚀刻、RIE)来去除占位栅极堆叠件1002的材料。
然后，在由去除占位栅极堆叠件1002限定的凹槽中形成功能栅极堆叠件1802。功能栅极堆叠件1802可以与上面描述的那些基本类似，并且可以包括诸如界面层218、栅极电介质220、覆盖层222、功函层224、电极填充物226和/或栅极盖228的层，每个基本如上所述。
参照图9B的块926和图19，可以在现有ILD层1602上和功能栅极堆叠件1802上形成第二ILD层1902。这可以基本如块920中所描述的那样实施，并且第二ILD层1902可以与第一ILD层1602基本类似。
参照图9B的块928和图20，在ILD层1602和1902中形成沟槽2002以用于源极/漏极接触件。沟槽2002在将要形成互连的导电部件的位置处暴露源极/漏极部件1302和1404。这可以基本如图1的块104中所描述的那样实施。在一些实例中，在工件1000上形成图案化的光刻胶，其选择性地暴露ILD层1602和1902的部分以进行蚀刻。然后，如上所述蚀刻ILD层1602和1902的暴露部分。
沟槽2002可以全部或部分地暴露源极/漏极部件1302和1404的SiOx层1502。参照图9B的块930和图21，在预清洁工艺中去除SiOX层1502的暴露部分，该预清洁工艺被配置为避免显着去除含Ge层1504。这可以基本如图1的块108中所描述的那样实施，并且可以包括干清洁工艺、湿清洁工艺、RIE和/或其它合适的清洁方法。预清洁工艺可以留下SiOX层1502的一些倾斜侧部和SiOX层1502的一些水平中心部分，这取决于沟槽的宽度和随后形成的接触件。
参照图9B的块932和图22，对工件1000实施图1的块110至114。这可以包括实施如块110中所描述的硅化物/锗化物形成工艺，以在nFET区域204中的含硅源极/漏极部件1302上形成硅化物层2202，并且在pFET区域206中的含SiGE源极/漏极部件1404上形成锗化物层2204和氮化的锗化物盖2206。在各个实例中，硅化物层2202具有介于约1nm和约1nn之间的厚度，剩余的含Ge层1504具有小于约2nm的厚度，锗化物层2204具有介于约2nm和约5nm之间的厚度，并且氮化的锗化物盖2206具有介于约1nm和约3nm之间的厚度。在各个实例中，氮化的锗化物盖2206具有介于约15和约40原子％的氮浓度。
如在块112中描述的，可以在沟槽2002中形成延伸穿过剩余的SiOX层1502的源极/漏极接触件702，以连接至源极/漏极部件1302和1404。具体地，接触件702可以物理和电连接至nFET源极/漏极部件1302的硅化物层2202并且连接至pFET源极/漏极部件1404的锗化物层2204和/或氮化的锗化物盖2206。接触件702可以基本如上所述并且可以包括一个或多个导电材料层，导电材料诸如金属、金属氧化物、金属氮化物和/或它们的组合。
如块114中描述的，可以实施平坦化工艺以去除接触材料的位于ILD层1602和1902之上的部分。
参照图9B的块934，提供工件1000用于进一步制造。在各个实例中，这包括形成电互连结构的剩余部分、切割、封装和其它制造工艺。
因此，本发明提供了在源极/漏极部件和源极/漏极接触件之间具有改进的界面的集成电路的实例以及用于形成集成电路的方法的实例。在一些实施例中，该方法包括接收衬底，衬底上设置有源极/漏极部件。源极/漏极部件包括第一半导体元件和第二半导体元件。氧化源极/漏极部件的第一半导元件以在源极/漏极部件上产生第一半导体元件的氧化物以及源极/漏极部件的具有比源极/漏极部件的其余部分更大的第二半导体元件的浓度的区域。去除第一半导体元件的氧化物，并且形成电连接至源极/漏极部件的接触件。在一些这样的实施例中，第一半导体元件包括硅，并且第二半导体元件包括锗。在一些这样的实施例中，将金属引入源极/漏极部件的区域中以形成源极/漏极部件的锗化物层。在一些这样的实施例中，将氮引入锗化物层以在锗化物层的其余部分上形成氮化的盖层，并且接触件物理连接至氮化的盖层。在一些这样的实施例中，源极/漏极部件的区域基本没有第一半导体元件。在一些这样的实施例中，源极/漏极部件是pFET源极/漏极部件，并且衬底还具有设置在衬底上的nFET源极/漏极部件。nFET源极/漏极部件包括第一半导体元件。pFET源极/漏极部件的第一半导体元件的氧化进一步在nFET源极/漏极部件上形成第一半导体元件的氧化物，并且氧化物的去除从pFET源极/漏极部件和nFET源极/漏极部件去除氧化物。在一些这样的实施例中，nFET源极/漏极部件基本没有第二半导体元件。在一些这样的实施例中，衬底还包括设置在源极/漏极部件上的层间电介质，并且在层间电介质中形成暴露源极/漏极部件的凹槽。通过凹槽实施氧化和氧化物的去除。在一些这样的实施例中，在凹槽中形成接触件。
在进一步实施例中，接收具有nFET区域和pFET区域的衬底，该nFET区域具有nFET源极/漏极部件并且该pFET区域具有pFET源极/漏极部件。pFET源极/漏极部件包括第一半导体材料和第二半导体材料。对nFET源极/漏极部件和pFET源极/漏极部件实施氧化工艺，以在nFET源极/漏极部件上和pFET源极/漏极部件上形成氧化物层。氧化工艺进一步形成pFET源极/漏极部件的具有比pFET源极/漏极部件的其余部分更大的第二半导体材料的浓度的区域。从nFET源极/漏极部件和pFET源极/漏极部件去除氧化物层。形成电连接至nFET源极/漏极部件的第一接触件，并且形成电连接至pFET源极/漏极部件的第二接触件。在一些这样的实施例中，第一半导体材料包括硅，并且第二半导体材料包括锗。在一些这样的实施例中，nFET源极/漏极部件基本没有锗。在一些这样的实施例中，从pFET源极/漏极部件的具有更高的第二半导体材料的浓度的区域形成锗化物层。在一些这样的实施例中，pFET源极/漏极部件的区域基本没有第一半导体材料。在一些这样的实施例中，衬底还包括设置在nFET源极/漏极部件上和pFET源极/漏极部件上的层间电介质。在层间电介质中形成暴露nFET源极/漏极部件的第一凹槽，并且在层间电介质中形成暴露pFET源极/漏极部件的第二凹槽。通过第一凹槽和第二凹槽实施氧化工艺和氧化物层的去除。
在更进一步实施例中，接收衬底，在该衬底上设置有鳍。在鳍上形成SiGe源极/漏极部件。氧化SiGe源极/漏极部件的顶面以在SiGe源极/漏极部件上形成氧化物层，以及SiGe源极/漏极部件的具有比SiGe源极/漏极部件的其余部分更大的Ge浓度的区域。从SiGe源极/漏极部件去除氧化物层，并且形成连接至SiGe源极/漏极部件的接触件。在一些这样的实施例中，SiGe源极/漏极部件的区域基本没有硅。在一些这样的实施例中，将金属引入SiGe源极/漏极部件的区域中以形成锗化物层。在一些这样的实施例中，将氮引入锗化物层以在锗化物层上形成氮化的盖层。在一些这样的实施例中，在顶面氧化之后并且在去除氧化物层之前，在层间电介质上形成层间电介质。
在进一步实施例中，器件包括衬底(该衬底具有从衬底的其余部分延伸的鳍)、设置在鳍上的源极/漏极部件以及连接至源极/漏极部件的接触件。源极/漏极部件包括SiGe半导体，并且源极/漏极部件的顶部具有与源极/漏极部件的底部不同的锗浓度。在一些这样的实施例中，该器件也包括介电层，该介电层包括设置在源极/漏极部件的顶部上的氧化硅。接触件延伸穿过介电层。在一些这样的实施例中，器件也包括设置在介电层上的蚀刻停止层，并且接触件延伸穿过蚀刻停止层。在一些这样的实施例中，介电层包括向上倾斜的侧部和从与接触件物理接触的侧部延伸的水平中心部分。
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底上设置有源极/漏极部件，其中，所述源极/漏极部件包括第一半导体元件和第二半导体元件；氧化所述源极/漏极部件的第一半导体元件以产生氧化物层以及源极/漏极部件的具有比所述源极/漏极部件的其余部分更大的第二半导体元件的浓度的区域，所述氧化物层包括位于源极/漏极部件上的所述第一半导体元件；去除所述氧化物层，以及形成电连接至所述源极/漏极部件的接触件。
根据本发明的实施例，所述第一半导体元件包括硅，并且所述第二半导体元件包括锗。
根据本发明的实施例，还包括，将金属引入所述源极/漏极部件的所述区域以形成所述源极/漏极部件的锗化物层。
根据本发明的实施例，还包括，将氮引入所述锗化物层以在所述锗化物层的其余部分上形成氮化的盖层，其中，所述接触件物理连接至所述氮化的盖层。
根据本发明的实施例，所述源极/漏极部件的所述区域基本没有所述第一半导体元件。
根据本发明的实施例，所述源极/漏极部件是pFET源极/漏极部件；所述衬底还具有设置在所述衬底上的nFET源极/漏极部件，所述nFET源极/漏极部件包括所述第一半导体元件；所述pFET源极/漏极部件的所述第一半导体元件的氧化进一步在所述nFET源极/漏极部件上形成所述氧化物层；以及所述氧化物层的去除从所述pFET源极/漏极部件和所述nFET源极/漏极部件去除所述氧化物层。
根据本发明的实施例，所述nFET源极/漏极部件基本没有所述第二半导体元件。
根据本发明的实施例，所述衬底还包括设置在所述源极/漏极部件上的层间电介质；所述方法还包括在所述层间电介质中形成暴露所述源极/漏极部件的凹槽；以及通过所述凹槽实施所述氧化和所述氧化物层的去除。
根据本发明的实施例，在所述凹槽中形成所述接触件。
根据本发明的实施例，提供了一种形成半导体器件的方法，包括：接收具有nFET区域和pFET区域的衬底，所述nFET区域具有nFET源极/漏极部件并且所述pFET区域具有pFET源极/漏极部件，其中，所述pFET源极/漏极部件包括第一半导体材料和第二半导体材料；对所述nFET源极/漏极部件和所述pFET源极/漏极部件实施氧化工艺，以在所述nFET源极/漏极部件上和所述pFET源极/漏极部件上形成氧化物层，其中，所述氧化工艺进一步形成所述pFET源极/漏极部件的具有比所述pFET源极/漏极部件的其余部分更大的第二半导体材料的浓度的区域；从所述nFET源极/漏极部件和所述pFET源极/漏极部件去除所述氧化物层；以及形成电连接至所述nFET源极/漏极部件的第一接触件，并且形成电连接至所述pFET源极/漏极部件的第二接触件。
根据本发明的实施例，所述第一半导体材料包括硅，并且所述第二半导体材料包括锗。
根据本发明的实施例，所述nFET源极/漏极部件基本没有锗。
根据本发明的实施例，还包括，从所述pFET源极/漏极部件的具有更高的所述第二半导体材料的浓度的区域形成锗化物层。
根据本发明的实施例，所述pFET源极/漏极部件的所述区域基本没有所述第一半导体材料。
根据本发明的实施例，所述衬底还包括设置在所述nFET源极/漏极部件上和所述pFET源极/漏极部件上的层间电介质；所述方法还包括在所述层间电介质中形成暴露所述nFET源极/漏极部件的第一凹槽，并且在所述层间电介质中形成暴露所述pFET源极/漏极部件的第二凹槽；以及通过所述第一凹槽和所述第二凹槽实施所述氧化工艺和所述氧化物层的去除。
根据本发明的实施例，提供了一种半导体器件，包括：衬底，具有从所述衬底的其余部分延伸的鳍；源极/漏极部件，设置在所述鳍上，其中，所述源极/漏极部件包括SiGe半导体，并且所述源极/漏极部件的顶部具有与所述源极/漏极部件的底部不同的锗浓度；以及接触件，连接至所述源极/漏极部件的顶部。
根据本发明的实施例，还包括介电层，设置在所述源极/漏极部件的顶部上，其中，所述介电层包括氧化硅，并且其中，所述接触件延伸穿过所述介电层。
根据本发明的实施例，还包括设置在所述介电层上的蚀刻停止层，其中，所述接触件延伸穿过所述蚀刻停止层。
根据本发明的实施例，所述介电层包括向上倾斜的侧部。
根据本发明的实施例，所述介电层包括从与所述接触件物理接触的所述侧部延伸的水平中心部分。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
接收衬底，所述衬底上设置有第一源极/漏极部件以及第二源极/漏极部件，其中，所述第一源极/漏极部件包括第一半导体元件和第二半导体元件以及所述第二源极/漏极部件包括所述第一半导体元件，其中所述第一源极/漏极部件是具有第一导电类型的第一晶体管的部分，以及所述第二源极/漏极部件是具有第二导电类型的第二晶体管的部分，所述第二导电类型与所述第一导电类型相反；
氧化所述第一源极/漏极部件的第一半导体元件以及所述第二源极/漏极部件的第一半导体元件，氧化所述第一源极/漏极部件的第一半导体元件以产生氧化物层以及所述第一源极/漏极部件的具有比所述第一源极/漏极部件的其余部分更大的第二半导体元件的浓度的区域，所述氧化物层包括位于所述第一源极/漏极部件上的所述第一半导体元件，其中氧化所述第二源极/漏极部件的第一半导体元件以形成位于所述第二源极/漏极部件上的氧化物层；
从所述第一源极/漏极部件和所述第二源极/漏极部件去除所述氧化物层，以及
形成电连接至所述第一源极/漏极部件的接触件，
其中，所述第二源极/漏极部件基本没有所述第二半导体元件。
2.根据权利要求1所述的形成半导体器件的方法，其中，所述第一半导体元件包括硅，并且所述第二半导体元件包括锗。
3.根据权利要求2所述的形成半导体器件的方法，还包括，将金属引入所述第一源极/漏极部件的所述区域以形成所述第一源极/漏极部件的锗化物层。
4.根据权利要求3所述的形成半导体器件的方法，还包括，将氮引入所述锗化物层以在所述锗化物层的其余部分上形成氮化的盖层，其中，所述接触件物理连接至所述氮化的盖层。
5.根据权利要求1所述的形成半导体器件的方法，其中，所述第一源极/漏极部件的所述区域基本没有所述第一半导体元件。
6.根据权利要求1所述的形成半导体器件的方法，其中：
所述第一源极/漏极部件是pFET源极/漏极部件；
所述第二源极/漏极部件是nFET源极/漏极部件。
7.根据权利要求4所述的形成半导体器件的方法，其中，所述锗化物层具有介于2nm和5nm之间的厚度。
8.根据权利要求1所述的形成半导体器件的方法，其中：
所述衬底还包括设置在所述第一源极/漏极部件上的层间电介质；
所述方法还包括在所述层间电介质中形成暴露所述第一源极/漏极部件的凹槽；以及
通过所述凹槽实施所述氧化和所述氧化物层的去除。
9.根据权利要求8所述的形成半导体器件的方法，其中，在所述凹槽中形成所述接触件。
10.一种形成半导体器件的方法，包括：
接收具有nFET区域和pFET区域的衬底，所述nFET区域具有nFET源极/漏极部件并且所述pFET区域具有pFET源极/漏极部件，其中，所述pFET源极/漏极部件包括第一半导体材料和第二半导体材料，所述nFET源极/漏极部件包括所述第一半导体材料而基本没有所述第二半导体材料；
对所述nFET源极/漏极部件和所述pFET源极/漏极部件实施氧化工艺，以在所述nFET源极/漏极部件上和所述pFET源极/漏极部件上形成氧化物层，其中，所述氧化工艺进一步形成所述pFET源极/漏极部件的具有比所述pFET源极/漏极部件的其余部分更大的第二半导体材料的浓度的区域；
从所述nFET源极/漏极部件和所述pFET源极/漏极部件去除所述氧化物层；以及
形成电连接至所述nFET源极/漏极部件的第一接触件，并且形成电连接至所述pFET源极/漏极部件的第二接触件。
11.根据权利要求10所述的形成半导体器件的方法，其中，所述第一半导体材料包括硅，并且所述第二半导体材料包括锗。
12.根据权利要求11所述的形成半导体器件的方法，其中，所述nFET源极/漏极部件基本没有锗。
13.根据权利要求11所述的形成半导体器件的方法，还包括，从所述pFET源极/漏极部件的具有更高的所述第二半导体材料的浓度的区域形成锗化物层。
14.根据权利要求10所述的形成半导体器件的方法，其中，所述pFET源极/漏极部件的所述区域基本没有所述第一半导体材料。
15.根据权利要求10所述的形成半导体器件的方法，其中：
所述衬底还包括设置在所述nFET源极/漏极部件上和所述pFET源极/漏极部件上的层间电介质；
所述方法还包括在所述层间电介质中形成暴露所述nFET源极/漏极部件的第一凹槽，并且在所述层间电介质中形成暴露所述pFET源极/漏极部件的第二凹槽；以及
通过所述第一凹槽和所述第二凹槽实施所述氧化工艺和所述氧化物层的去除。
16.一种半导体器件，包括：
衬底，具有从所述衬底的其余部分延伸的鳍；
第一栅极堆叠件，设置在所述鳍上方；
pFET源极/漏极部件，部分地嵌入所述鳍中，其中，所述pFET源极/漏极部件包括SiGe半导体，并且所述pFET源极/漏极部件的SiGe半导体具有高于所述第一栅极堆叠件与所述鳍的交界面的第一部分和低于所述交界面的第二部分，所述第一部分的顶部具有高于所述第二部分的底部的锗浓度；以及
接触件，连接至所述pFET源极/漏极部件的顶部，
其中，所述半导体器件还包括：
与所述pFET源极/漏极部件并列的nFET源极/漏极部件，所述nFET源极/漏极部件部分地嵌入所述衬底的鳍中，并且所述nFET源极/漏极部件不包括SiGe半导体。
17.根据权利要求16所述的半导体器件，还包括介电层，设置在所述pFET源极/漏极部件的顶部上，其中，所述介电层包括氧化硅，并且其中，所述接触件延伸穿过所述介电层。
18.根据权利要求17所述的半导体器件，还包括设置在所述介电层上的蚀刻停止层，其中，所述接触件延伸穿过所述蚀刻停止层。
19.根据权利要求17所述的半导体器件，其中，所述介电层包括向上倾斜的侧部。
20.根据权利要求19所述的半导体器件，其中，所述介电层包括从与所述接触件物理接触的所述侧部延伸的水平中心部分。
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