CN105529253B - 半导体器件的形成方法 - Google Patents
半导体器件的形成方法 Download PDFInfo
- Publication number
- CN105529253B CN105529253B CN201410513588.0A CN201410513588A CN105529253B CN 105529253 B CN105529253 B CN 105529253B CN 201410513588 A CN201410513588 A CN 201410513588A CN 105529253 B CN105529253 B CN 105529253B
- Authority
- CN
- China
- Prior art keywords
- contact hole
- forming method
- semiconductor devices
- semiconductor substrate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种半导体器件的形成方法,包括:提供半导体衬底;在所述半导体衬底上形成栅极堆叠结构;在所述栅极堆叠结构两侧的半导体衬底内分别形成源区和漏区;在所述半导体衬底上和所述栅极堆叠结构侧面形成层间介质层;刻蚀所述层间介质层,形成露出所述源区和漏区的接触孔;对所述接触孔的底部进行再氧化处理;在所述再氧化处理后,对所述接触孔的底部进行SiCoNi清洗;在所述SiCoNi清洗后,在所述接触孔的底部形成金属硅化物。所述形成方法能够提高所形成的半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体器件的形成方法。
背景技术
随着半导体工艺技术的发展,越来越多的半导体器件采用后高k介质层和后金属栅工艺(high-k&metal gate last工艺)制作。high-k&metal gate last工艺是在去除伪栅时,刻蚀至衬底表面,然后在衬底表面重新生长界面层(interfacial layer)和高k介质层,之后再沉积金属栅极(metal gate)。采用这种high-k&metal gate last工艺可以减少后续工艺对高k介质层的影响,有利于实现器件的高性能。
然而,High-k&metal gate last工艺却使得金属/半导体接触技术面临严峻的挑战,给工艺集成带来了困难。High-k&metal gate last工艺无法与自对准硅化物工艺兼容。因为自对准硅化物工艺中,源漏硅化物在层间介质层淀积之前就已经形成,高k介质层沉积后进行的退火工艺(post deposition anneal,PDA)温度过高,自对准硅化物工艺形成的超薄硅化物薄膜开始结团,硅化物和硅的接触特性退化,器件性能受到影响。这是先进半导体工艺的一个难题。此外,金属栅无需形成硅化物。事实上,先进半导体工艺形成的器件中,仅在部分I/O器件或电阻等器件的多晶硅上需要形成硅化物,一般多晶硅和源漏有源区分开来形成金属硅化物。
后硅化物(silicide-last)工艺由此应运而生,后硅化物工艺是在源漏上刻蚀接触孔后,仅在接触孔中形成硅化物。Silicide-last工艺避免了high-k介质层退火温度过高引起硅化物退化问题,同时还能节省硅化物阻挡层(salicide block,SAB)工艺,且可与局域互连(local interconnect)相结合。
然而,现有半导体器件的形成方法中,后硅化物的形成工艺存在不足,导致所形成的硅化物质量较差,造成接触电阻太大。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法,以提高后硅化物形成工艺形成的硅化物质量,减小接触电阻。
为解决上述问题,本发明提供一种半导体器件的形成方法,包括:
提供半导体衬底;
在所述半导体衬底上形成栅极堆叠结构;
在所述栅极堆叠结构两侧的半导体衬底内分别形成源区和漏区;
在所述半导体衬底上和所述栅极堆叠结构侧面形成层间介质层;
刻蚀所述层间介质层,形成露出所述源区和漏区的接触孔;
对所述接触孔的底部进行再氧化处理;
在所述再氧化处理后,对所述接触孔的底部进行SiCoNi清洗;
在所述SiCoNi清洗后,在所述接触孔的底部形成金属硅化物。
可选的,在所述再氧化处理后,且在所述SiCoNi清洗前,还包括进行清洗处理的步骤。
可选的,在所述清洗处理采用的溶液为氨水、双氧水和水的混合物,所述溶液中氨水、双氧水和水的体积比为1:1~4:50~200。
可选的,采用炉管氧化工艺进行所述再氧化处理。
可选的,所述再氧化处理采用的氧化气体为氧气,氧气的流量为1.5slm~2.5slm,氧化温度为800℃~810℃,氧化时间800s~1000s。
可选的,所述SiCoNi清洗采用的反应气体包括NF3和NH3。
可选的,所述SiCoNi清洗的清洗时间为3s~6s。
可选的,在所述接触孔的底部形成所述金属硅化物包括:
在接触孔的底部表面上沉积金属;
进行热退火工艺,形成所述金属硅化物。
可选的,所述热退火工艺包括一次热退火和二次热退火。
可选的,采用干法刻蚀工艺形成所述接触孔。
与现有技术相比,本发明的技术方案具有以下优点:
与现有技术相比,本发明的技术方案中,在半导体衬底上形成栅极堆叠结构;在所述栅极堆叠结构两侧的半导体衬底内分别形成源区和漏区;在所述半导体衬底上和所述栅极堆叠结构侧面形成层间介质层;刻蚀所述层间介质层,形成露出所述源区和漏区的接触孔;对接触孔的底部进行再氧化处理;在所述再氧化处理后,对所述接触孔的底部进行SiCoNi清洗;在所述SiCoNi清洗后,在所述接触孔的底部形成金属硅化物。所述形成方法对所述接触孔底部进行了再氧化处理,再氧化处理能够使所述接触孔底部的不平坦表面被氧化形成氧化层。然后对接触孔底部进行SiCoNi清洗,从而去除再氧化过程中产生的氧化层,从而使应力锗硅层表面变得平坦,保证后续形成质量良好的硅化物。后续形成的硅化物表面平坦并且厚度均匀,因此,在硅化物上形成接触插塞时,硅化物与接触插塞接触良好,接触电阻减小。
进一步,所述再氧化处理采用的氧化气体为氧气。并且氧气的流量为1.5slm~2.5slm。一方面,如果氧气的流量超过2.5slm,则在接触孔底部形成的氧化层会太厚,后续去除再氧化形成的氧化层时,应力锗硅层被去除太多,导致应力锗硅层的应力作用减弱,并且也导致接触孔太深,既不利于后续硅化物的形成,也不利于后续接触插塞的形成。另一方面,如果氧气的流量低于1.5slm,会导致再氧化过程形成的氧化层厚度太薄,即应力锗硅层上表面的不平坦层未被完全氧化,因此,在去除氧化层之后,应力锗硅层上表面仍然不够平坦,后续形成硅化物时,硅化物无法很好地形成在应力锗硅层表面,导致后续形成的接触插塞与硅化物之间的接触电阻。
附图说明
图1是现有后硅化物工艺,半导体器件的形成方法在形成过程中对应的结构示意图;
图2至图5是本发明实施例所提供的半导体器件的形成方法各步骤对应的结构示意图。
具体实施方式
图1中示出了现有后硅化物工艺,半导体器件的形成方法在形成过程中对应的结构示意图。所示半导体结构具体以PMOS晶体管为例,从中可以看到,所述PMOS晶体管的形成方法提供了半导体衬底100,半导体衬底100上具有隔离结构101。然后在半导体衬底100上形成了栅极堆叠结构(未标注),所述栅极堆叠结构包括高k介质层和金属栅极110。再在所述栅极堆叠结构两侧的半导体衬底100内形成源区和漏区,并在源区和漏区形成应力锗硅层120,并在半导体衬底100表面和所述栅极堆叠结构表面形成刻蚀停止层130。之后在刻蚀停止层130上形成介质层140,并刻蚀位于应力锗硅层120上方的介质层140以形成接触孔150。
然而,由于干法刻蚀不可避免地会使接触孔150底部的应力锗硅层120产生不平坦表面121,之后在不平坦表面121上形成硅化物时,就会出现背景技术所述的情况,即:所形成的硅化物质量较差,造成接触电阻太大。虽然现有方法采用了对接触孔150进行清洗等方法,然而仍然无法使硅化物的质量达到相应的要求。
为此,本发明提供一种新的半导体器件的形成方法,所述在形成接触孔之后,对所述接触孔底部进行了再氧化处理,再氧化处理能够使所述接触孔底部的不平坦表面被氧化形成氧化层。然后对接触孔底部进行SiCoNi清洗,从而去除再氧化过程中产生的氧化层,从而使应力锗硅层表面变得平坦,保证后续形成质量良好的硅化物。采用所述形成方法形成的硅化物表面平坦并且厚度均匀,因此,在硅化物上形成接触插塞时,硅化物与接触插塞接触良好,接触电阻减小。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种半导体器件的形成方法,请结合参考图2至图5。
请参考图2,本实施例所提供的半导体器件的形成方法以形成PMOS晶体管为例进行说明。具体的,所述形成方法首先提供半导体衬底200,半导体衬底200中具有隔离结构201,隔离结构201可以为浅沟槽隔离结构(STI)。接着在半导体衬底200上形成栅极堆叠结构(未标注)。所述栅极堆叠结构包括图2中所标注的金属栅极210,以及位于金属栅极210与半导体衬底200之间的栅介质层(未标注)。所述形成方法还包括在所述栅极堆叠结构两侧的半导体衬底200内形成源区(未标注)和漏区(未标注),并在源区和漏区中形成应力锗硅层220。
请继续参考图2,所述形成方法继续在所述半导体衬底200上和所述栅极堆叠结构表面形成刻蚀停止层230。之后在刻蚀停止层230上形成层间介质层240,即层间介质层240覆盖在所述半导体衬底200上和所述栅极堆叠结构侧面。最后刻蚀所述层间介质层240和所述刻蚀停止层230,直至形成接触孔250,接触孔250露出所述源区和漏区(即露出所述源区上表面和漏区上表面)。
本实施例中,半导体衬底200具体为硅衬底。但是在本发明的其它实施例中,所述半导体衬底200还可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构,或绝缘体上硅结构,也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底。
本实施例中,所述栅介质层通常包括高k介质层和界面层,在金属栅极210与所述栅介质层之间还可以包括有功函数金属层(也可以认为金属栅极210包括功函数金属层等结构)。
本实施例中,在形成所述栅极堆叠结构之前,可以在半导体衬底200上先形成伪栅堆叠结构,所述伪栅堆叠结构可以由多晶硅层构成,也可以由氧化硅层和多晶硅层一同构成;然后以所述伪栅堆叠结构为掩膜,在所述伪栅堆叠结构两侧的半导体衬底200内掺杂形成源区和漏区,再在半导体衬底200上和所述伪栅堆叠结构侧面形成层间介质层,所述层间介质层上表面与伪栅堆叠结构上表面齐平;之后去除所述伪栅堆叠结构形成凹槽,在凹槽中形成所述栅极堆叠结构。
上述形成所述栅极堆叠结构的过程为后高k介质层和后金属栅极210工艺。需要说明的是,在本发明的其它实施例中,也可以采用先高k介质层和后金属栅极210工艺,不同之处在于,先高k介质层和后金属栅极210工艺选择在形成多晶硅层前,先形成所述高k介质层,在去除多晶硅层后,在高k介质层上形成金属栅极210。
本实施例中,金属栅极210的材料可以为铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、硅化钨、钨化钛、氮化钛、氮化铊、碳化铊、镍铂和氮硅化铊的至少一种。
本实施例中,高k介质层的材料可以为氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。
本实施例中,所述功函数金属层可以包括一层或多层金属层,所述功函数金属层可以是TiN、TaN以及它们的组合。
本实施例中,界面层的材料可以为氧化硅。可以采用热氧化方法或者化学氧化方法形成界面层。界面层位于高k介质层与半导体衬底200之间,增加高k介质层与半导体衬底200的粘附作用。
本实施例中,在介质层与半导体衬底200之间形成刻蚀停止层230,有助于后续在不同PMOS晶体管之间形成深度均一的接触孔250。这是因为,由于刻蚀停止层230的存在,各接触孔可以分两步刻蚀形成,在第一步刻蚀统一停止于刻蚀停止层230,第二步再刻蚀穿过刻蚀停止层230,直至暴露半导体衬底200表面(被暴露的半导体衬底200表面为源区表面和漏区表面)。
本实施例中,应力锗硅层220呈西格玛形,这种形状有利于增大应力锗硅层220对沟道区的压缩应力作用。需要说明的是,在本发明的其它实施例中,所述半导体器件也可以为NMOS晶体管,此时,可以在晶体管的源区和漏区中形成应力碳硅层。
本实施例中,采用干法刻蚀工艺形成所接触孔250。接触孔的形成工艺为本领域技术人员所熟知,在此不再赘述。但是,无论是何种干法刻蚀工艺,通常所形成的接触孔底部的表面都会出现不平坦现象,即接触孔底部会存在不平坦层。而正是此不平坦层的存在,导致后硅化物工艺中,硅化物无法很好地形成在源区和漏区表面,进而导致接触插塞与源区和漏区的接触电阻增大,半导体器件的性能下降。
请继续参考图2,对接触孔250的底部进行再氧化处理,从而使接触孔250的底部形成氧化层221。
需要特别说明的是,虽然图2中显示氧化层形成在应力锗硅层220表面,但是,一方面应力锗硅层220中锗的含量较小,另一方面,锗的含量通常呈梯度分度,应力锗硅层220上表面锗的含量基本为零。因此,在图2所示所述再氧化处理步骤过程中,氧化的材料为硅,氧化形成的氧化层221成分为氧化硅。类似的,在本发明的其它实施例中,所述半导体器件为NMOS晶体管时,对接触孔底部表面进行再氧化时,氧化的材料同样为硅,形成的氧化层同样为氧化硅。
本实施例中,采用炉管氧化工艺进行所述再氧化处理。炉管氧化工艺是将硅晶圆送入炉管中,使硅晶圆置于含氧化剂的气体的环境下,氧化剂分子将通过一层边界层(Boundary Layer)到达硅的表面,并与硅原子反应生成SiO2。当原来纯净的硅表面长出SiO2之后,以形成的SiO2层阻止了氧化剂与Si表面的直接接触。氧化剂以扩散方式通过SiO2层到达SiO2—Si界面与硅原子反应,生成新的SiO2层,使SiO2膜不断增厚。
本实施例中,所述再氧化处理采用的氧化气体(氧化剂)为氧气(O2),如图2所示。并且氧气的流量为1.5slm~2.5slm。一方面,如果氧气的流量超过2.5slm,则在接触孔250底部(即应力锗硅层220上表面)形成的氧化层221会太厚,后续去除再氧化形成的氧化层221时,应力锗硅层220被去除太多,导致应力锗硅层220的应力作用减弱,并且也导致接触孔250太深,既不利于后续硅化物的形成,也不利于后续接触插塞的形成。另一方面,如果氧气的流量低于1.5slm,会导致再氧化过程形成的氧化层221厚度太薄,即应力锗硅层220上表面的不平坦层未被完全氧化,因此,在去除氧化层221之后,应力锗硅层220上表面仍然不够平坦,后续形成硅化物时,硅化物无法很好地形成在应力锗硅层220表面,导致后续形成的接触插塞与硅化物之间的接触电阻。
本实施例中,氧化温度为800℃~810℃。氧化速率会随温度的上升而增大,但本实施例目的是要控制不平坦表面被平缓地氧化,因此氧化温度控制在相对较低的范围内。并且,将温度控制在800℃~810℃的较小浮动范围内,有利于炉管设备的稳定工作,因为相应的氧化温度落在机台容许的稳定范围内。
本实施例中,氧化时间800s~1000s。氧化时间同样影响着氧化层221的厚度,如果氧化时间大于1000s,则所形成的氧化层221厚度太大,如果氧化时间小于800s,则氧化层221的厚度太小。
需要说明的是,在本发明的其它实施例中,也可以采用H2O(g)作为氧化气体。但是H2O(g)作为氧化气体时氧化速度更快,因此需要更加精细地控制相应的氧化条件。
请参考图3,在所述再氧化处理后,还包括进行清洗处理的步骤。
在上述再氧化处理过程中,会产生含硅的杂质颗粒(particle)。如果不去除这些杂质颗粒,这些杂质颗粒不仅影响后续硅化物的形成,同样造成硅化物与接触插塞之间的接触电阻增加。因此,本实施例采用清洗处理以去除相应的杂质颗粒。
本实施例中,在所述清洗处理采用的溶液为氨水、双氧水和水的混合物,通常称为SC1溶液,如图3所示。SC1溶液对上述杂质颗粒具有良好的去除作用,因为SC1溶液利用碱性物质使得颗粒与晶圆表面具有斥力从而达到颗粒去除的目的,因此能够将杂质颗粒去除干净。所述SC1溶液中氨水、双氧水和水的体积比可以为1:1~4:50~200。
请参考图4,在所述再氧化处理后,对所述接触孔250的底部进行SiCoNi清洗。
上述再氧化处理过程是使得应力锗硅层220上表面的不平坦层被氧化成氧化层221,而在本步骤中,是为了使所产生的氧化层221被SiCoNi清洗去除,从而得到表面平坦的应力锗硅层220表面,以提高后续形成的硅化物质量。
本实施例中,所述SiCoNi清洗采用的反应气体包括NF3和NH3,如图4所示。这两种气体在射频等离子体刻蚀设备中,会反应生成刻蚀基团NH4F。NH4F与上述再氧化过程生成的氧化层221反应,从而达到去除自然氧化层221的目的。
本实施例中,所述SiCoNi清洗的清洗时间为3s~6s。在3s~6s的清洗时间内,所述SiCoNi清洗能够将上述再氧化过程中产生的氧化层221去除干净,同时又不影响其它介质层。而清洗时间如果大于6s,则所述SiCoNi清洗会对其它介质层造成影响。如果清洗时间小于3s,则再氧化过程产生的氧化层221去不干净,导致后续不能形成的硅化物。
经过图2至图4所示过程,本实施例对接触孔250底部的应力锗硅层220表面进行了再氧化处理,再氧化处理能够使不平坦的应力锗硅层220表面被氧化形成氧化层221。然后采用SC1溶液对接触孔250底部进行清洗,以去除再氧化过程中产生的含硅杂质颗粒。在清洗过后,再对接触孔250底部进行SiCoNi清洗,从而去除再氧化过程中产生的氧化层221,从而使应力锗硅层220表面变得平坦,保证后续形成质量良好的(金属)硅化物。后续形成的硅化物表面平坦并且厚度均匀,因此,在硅化物上形成接触插塞时,硅化物与接触插塞接触良好,接触电阻减小。
参考图5,在所述SiCoNi清洗后,在所述接触孔250的底部形成金属硅化物260。
本实施例中,在所述接触孔250的底部形成所述金属硅化物260包括:在接触孔的底部表面上沉积金属(未示出),进行热退火工艺,形成所述金属硅化物260,在形成金属硅化物260之后,去除未在退火中反应的所述金属。
进一步的,所述热退火工艺包括一次热退火(first RTA)和二次热退火(secondRTA)。一次热退火用于使硅和NiPt生成Ni2PtSi,二次热退火用于使Ni2PtSi进一步生成NiPtSi金属硅化物。
其中,一次热退火可以为低温热退火,温度范围可以为230℃至300℃,进一步可以选择为250℃左右,一次热退火的退火时间可以为20s~40s,例如具体为30s左右。二次热退火可以为高温热退火,退火温度范围可以为450℃~600℃,例如具体为550℃左右。二次热退火的退火时间可以为20s~40s,例如具体为30s左右。
二次热退火也可以采用激光退火,当采用激光退火时,由于退火位置集中,并且退火时间较短,因此,可以使退火温度提高至800℃~900℃,例如具体的激光退火温度可以为850℃左右。
由于本实施例中,经过上述再氧化处理,清洗处理和SiCoNi清洗,因此,接触孔250的底部十分平坦,因此,形成在接触孔250底部的硅化物表面也十分平坦,并且硅化物的厚度均匀。
图中虽未显示,但是在接触孔250底部形成硅化物之后,本实施例还可以继续采用金属材料填充满接触孔250,此时金属材料与硅化物接触良好。然后对所填充的金属材料进行平坦化,形成接触插塞。由于本实施例中,硅化物质量较高,并且硅化物的表面平坦,厚度均匀,因此,接触插塞与硅化物之间的接触电阻较小,半导体器件的性能提高。可见,本实施例所提供的形成方法改进了后硅化物工艺,提高了后硅化物工艺的可靠性。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种半导体器件的形成方法,其特征在于,包括:
提供半导体衬底;
在所述半导体衬底上形成栅极堆叠结构;
在所述栅极堆叠结构两侧的半导体衬底内分别形成源区和漏区;
在所述半导体衬底上和所述栅极堆叠结构侧面形成层间介质层;
刻蚀所述层间介质层,形成露出所述源区和漏区的接触孔;
对所述接触孔的底部进行再氧化处理;
在所述再氧化处理后,对所述接触孔的底部进行SiCoNi清洗;
在所述SiCoNi清洗后,在所述接触孔的底部形成金属硅化物;
在所述再氧化处理后,且在所述SiCoNi清洗前,还包括进行清洗处理的步骤;
在所述清洗处理采用的溶液为氨水、双氧水和水的混合物,所述溶液中氨水、双氧水和水的体积比为1:1~4:50~200。
2.如权利要求1所述的半导体器件的形成方法,其特征在于,采用炉管氧化工艺进行所述再氧化处理。
3.如权利要求1或2所述的半导体器件的形成方法,其特征在于,所述再氧化处理采用的氧化气体为氧气,氧气的流量为1.5slm~2.5slm,氧化温度为800℃~810℃,氧化时间800s~1000s。
4.如权利要求1所述的半导体器件的形成方法,其特征在于,所述SiCoNi清洗采用的反应气体包括NF3和NH3。
5.如权利要求1或4所述的半导体器件的形成方法,其特征在于,所述SiCoNi清洗的清洗时间为3s~6s。
6.如权利要求1所述的半导体器件的形成方法,其特征在于,在所述接触孔的底部形成所述金属硅化物包括:
在接触孔的底部表面上沉积金属;
进行热退火工艺,形成所述金属硅化物。
7.如权利要求6所述的半导体器件的形成方法,其特征在于,所述热退火工艺包括一次热退火和二次热退火。
8.如权利要求1所述的半导体器件的形成方法,其特征在于,采用干法刻蚀工艺形成所述接触孔。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410513588.0A CN105529253B (zh) | 2014-09-29 | 2014-09-29 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410513588.0A CN105529253B (zh) | 2014-09-29 | 2014-09-29 | 半导体器件的形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105529253A CN105529253A (zh) | 2016-04-27 |
CN105529253B true CN105529253B (zh) | 2018-07-10 |
Family
ID=55771401
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410513588.0A Active CN105529253B (zh) | 2014-09-29 | 2014-09-29 | 半导体器件的形成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105529253B (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102270967B1 (ko) * | 2018-10-26 | 2021-07-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 소스/드레인 피처와 콘택트 간 계면들 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109285888B (zh) * | 2017-07-20 | 2021-12-14 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
CN109671673B (zh) * | 2017-10-13 | 2021-02-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6020254A (en) * | 1995-11-22 | 2000-02-01 | Nec Corporation | Method of fabricating semiconductor devices with contact holes |
US6287988B1 (en) * | 1997-03-18 | 2001-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device |
CN101440498A (zh) * | 2007-11-19 | 2009-05-27 | 中芯国际集成电路制造(上海)有限公司 | 一种在沉积前预清洁薄膜表面氧化物的方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3175696B2 (ja) * | 1998-06-10 | 2001-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
-
2014
- 2014-09-29 CN CN201410513588.0A patent/CN105529253B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6020254A (en) * | 1995-11-22 | 2000-02-01 | Nec Corporation | Method of fabricating semiconductor devices with contact holes |
US6287988B1 (en) * | 1997-03-18 | 2001-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device |
CN101440498A (zh) * | 2007-11-19 | 2009-05-27 | 中芯国际集成电路制造(上海)有限公司 | 一种在沉积前预清洁薄膜表面氧化物的方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102270967B1 (ko) * | 2018-10-26 | 2021-07-02 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 소스/드레인 피처와 콘택트 간 계면들 |
Also Published As
Publication number | Publication date |
---|---|
CN105529253A (zh) | 2016-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104835780B (zh) | 半导体结构及其制造方法 | |
JP5090173B2 (ja) | 高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法 | |
TWI283460B (en) | Advanced disposable spacer process by low-temperature high-stress nitride film for sub-90 nm CMOS technology | |
CN108074820A (zh) | 半导体器件及其形成方法 | |
TW201009936A (en) | Semiconductor device gate structure including a gettering layer | |
TW201123277A (en) | Methods for fabricating integrated circuit devices | |
JP2008515190A (ja) | 金属ゲート電極半導体デバイス | |
JP2007081249A (ja) | 半導体装置及びその製造方法 | |
TW201015668A (en) | Method for N/P patterning in a gate last process | |
JP2007300090A (ja) | 自己整合されたデュアル応力層を用いるcmos構造体及び方法 | |
TW201115719A (en) | Semiconductor device comprising metal gates and a silicon containing resistor formed on an isolation structure | |
TW200849558A (en) | CMOS circuits with high-k gate dielectric | |
CN106711219B (zh) | 半导体器件结构及其形成方法 | |
US20200126803A1 (en) | Methods for Reducing Scratch Defects in Chemical Mechanical Planarization | |
CN105448730B (zh) | 半导体结构及其形成方法 | |
CN105529253B (zh) | 半导体器件的形成方法 | |
JP2007299899A (ja) | 半導体装置およびその製造方法 | |
CN104900501B (zh) | 半导体结构及其形成方法 | |
CN108735671A (zh) | 半导体器件的制造方法 | |
JP5197986B2 (ja) | 半導体装置の製造装置 | |
CN105590861B (zh) | 晶体管的制造方法 | |
CN108231762A (zh) | 半导体器件及其形成方法 | |
CN102856179A (zh) | 半导体器件的形成方法 | |
CN111211055A (zh) | 半导体结构及其形成方法 | |
CN109309056A (zh) | 半导体结构及其形成方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |