CN108231762A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN108231762A
CN108231762A CN201611199569.0A CN201611199569A CN108231762A CN 108231762 A CN108231762 A CN 108231762A CN 201611199569 A CN201611199569 A CN 201611199569A CN 108231762 A CN108231762 A CN 108231762A
Authority
CN
China
Prior art keywords
layer
source
drain doping
doping area
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201611199569.0A
Other languages
English (en)
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201611199569.0A priority Critical patent/CN108231762A/zh
Publication of CN108231762A publication Critical patent/CN108231762A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体器件及其形成方法，形成方法包括：对第一通孔底部露出的源漏掺杂区进行预非晶化处理；在预非晶化处理后，在所述第一通孔底部露出的源漏掺杂区上形成保护层；在保护层上形成填充满第一通孔的图形层，且位于介质层顶部的图形层内具有开口；以图形层为掩膜，沿开口刻蚀所述介质层直至露出所述栅极结构顶部，在所述介质层内形成露出所述栅极结构顶部的第二通孔；在含氧氛围下去除所述图形层；去除保护层；在第一通孔底部露出的源漏掺杂区上形成金属接触层；在金属接触层上形成填充满所述第一通孔的导电插塞，同时形成填充满所述第二通孔的栅极插塞。本发明降低了源漏掺杂区与金属接触层之间的接触电阻，优化了半导体器件的电学性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其形成方法。
背景技术
随着半导体器件集成度不断增大，半导体器件相关的临界尺寸不断减小，相应的出现了很多问题，如器件漏源区的表面电阻和接触电阻相应增加，导致器件的响应速度降低，信号出现延迟。因此，低电阻率的互连结构成为制造高集成度半导体器件的一个关键要素。
为了降低器件漏源掺杂区的接触电阻，在所述源漏掺杂区上形成金属接触层，所述金属接触层的材料为金属硅化物。所述金属硅化物具有较低的电阻率，可以显著减小漏源极的接触电阻。金属硅化物和自对准金属硅化物及形成工艺已被广泛地用于降低器件源极和漏极的表面电阻和接触电阻，从而降低电阻电容延迟时间。
然而，现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，提高半导体器件的运行速率，改善半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层；形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔；对所述第一通孔底部露出的源漏掺杂区进行预非晶化处理；在进行所述预非晶化处理后，在所述第一通孔底部露出的源漏掺杂区上形成保护层；在所述保护层上形成填充满第一通孔的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口；以所述图形层为掩膜，沿所述开口刻蚀所述介质层直至露出所述栅极结构顶部，在所述介质层内形成露出所述栅极结构顶部的第二通孔；在含氧氛围下去除所述图形层；去除所述保护层；在去除所述保护层之后，在所述第一通孔底部露出的源漏掺杂区上形成金属接触层；在所述金属接触层上形成填充满所述第一通孔的导电插塞，且所述导电插塞还填充满所述第二通孔同时形成填充满所述第二通孔的栅极插塞。
可选的，所述预非晶化处理工艺过程中，在所述第一通孔底部露出的源漏掺杂区上形成非晶化层；在形成所述金属接触层的工艺过程中，所述非晶化层转化为所述金属接触层。
可选的，形成所述保护层的方法包括：对所述第一通孔底部露出的源漏掺杂区进行氧化处理，形成所述保护层。
可选的，对部分厚度的非晶化层进行所述氧化处理，且所述保护层的厚度小于所述非晶化层的厚度。
可选的，采用化学溶液浸润的方法，进行所述氧化处理。可选的，所述氧化处理的工艺参数包括：采用硫酸和双氧水的混合溶液对所述源漏掺杂区进行浸润处理，硫酸和双氧水的体积比为1:1～1:5，混合溶液温度为120℃～180℃。
可选的，所述保护层的材料为氧化硅；所述保护层的厚度为10埃～20埃。可选的，所述预非晶化处理适于降低所述金属接触层与所述源漏掺杂区之间的肖特基势垒高度。
可选的，采用离子注入工艺进行所述预非晶化处理，且注入离子为Ge离子、C离子或者Sb离子。可选的，所述离子注入工艺的工艺参数包括：注入剂量为1E14atom/cm2～3E15atom/cm2；注入离子为Ge离子时，注入能量为3Kev～10Kev；注入离子为C离子时，注入能量为1Kev～5Kev；注入离子为Sb离子时，注入能量为6Kev～20Kev。
本发明还提供一种半导体器件，包括：基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上具有介质层；贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔，且所述第一通孔底部露出的源漏掺杂区上具有非晶化层；位于所述非晶化层上的保护层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体器件的形成方法的技术方案中，对第一通孔底部露出的源漏掺杂区进行预非晶化处理，所述预非晶化处理有利于降低后续形成的源漏掺杂区与金属接触层之间的肖特基势垒高度；在预非晶化处理之后，在所述第一通孔底部露出的源漏掺杂区上形成保护层；在所述保护层上形成填充满第一通孔的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口；以所述图形层为掩膜，沿所述开口刻蚀所述介质层直至露出所述栅极结构顶部，在所述介质层内形成露出所述栅极结构顶部的第二通孔；在含氧氛围下去除所述图形层，在含氧范围下去除图形层的工艺过程中，所述保护层对所述源漏掺杂区起到保护作用，防止所述源漏掺杂区被氧化；因此，在所述源漏掺杂区上形成金属接触层的工艺过程中，形成所述金属接触层所需的化学反应充分，从而提高了形成的金属接触层的质量，降低了金属接触层与源漏掺杂区之间的接触电阻，提高了形成的半导体器件的运行速率。
可选方案中，对第一通孔底部露出的源漏掺杂区进行氧化处理，形成所述保护层，且形成的保护层的厚度小于所述非晶化层的厚度，因此，在形成所述金属接触层的工艺过程中，所述非晶化层也可以转化为金属接触层，从而降低形成的金属接触层与源漏掺杂区之间的肖特基势垒高度，减小金属接触层与源漏掺杂区之间的接触电阻，进一步的改善形成的半导体器件的电学性能。
本发明还提供一种结构性能优越的半导体器件，在第一通孔底部露出的源漏掺杂区上具有非晶化层；在非晶化层上具有保护层。当在所述半导体器件基础上进一步的进行半导体工艺时，所述保护层可以对非晶化层起到保护作用，避免非晶化层发生不必要的氧化。
附图说明
图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
为了降低半导体器件源漏极的接触电阻，提出了金属硅化物工艺，其中，后金属硅化物工艺(silicide last process)越来越受到重视。然而，采用后金属硅化物工艺形成的半导体器件的电学性能较差。
经分析发现，导致所述半导体器件的电学性能差的主要原因包括：在源漏掺杂区上形成的金属硅化物层的质量差。
进一步研究发现，采用后金属硅化物工艺形成所述半导体器件的工艺步骤中，为了降低形成的金属硅化物与源漏掺杂区之间的肖特基势垒高度(SBH，Schottky BarrierHeight)，在介质层内形成露出源漏掺杂区的第一通孔之后，通常会对所述第一通孔露出的源漏掺杂区进行预非晶化处理(PAI，Pre-amorphization Implantation)，使得所述第一通孔露出的源漏掺杂区易被氧化。且在进行所述预非晶化处理之后，为了节约工艺步骤，在形成金属硅化物层之前，还在介质层内形成露出栅极结构顶部的第二通孔；然后在第一通孔露出的源漏掺杂区上形成金属硅化物层；在所述金属硅化物层上形成填充满所述第一通孔以及第二通孔的导电插塞。
形成所述第二通孔的工艺步骤包括：在所述介质层上形成图形层，且所述图形层还填充满所述第一通孔；以所述图形层为掩膜刻蚀所述介质层形成所述第二通孔；去除所述图形层。
所述图形层的材料包括光刻胶材料，所述图形层的材料还可以包括ODL材料，去除所述图形层的工艺氛围包括含氧氛围。因此，在去除所述图形层的工艺过程中，经历过预非晶化处理的源漏掺杂区极易被氧化从而形成致密性好的氧化层，所述氧化层将造成形成金属硅化物层工艺中的硅化反应难度增加，从而造成形成的金属硅化物层的质量差。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层；形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔；对所述第一通孔底部露出的源漏掺杂区进行预非晶化处理；在进行所述预非晶化处理后，在所述第一通孔底部露出的源漏掺杂区上形成保护层；在所述保护层上形成填充满第一通孔的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口；以所述图形层为掩膜，沿所述开口刻蚀所述介质层直至露出所述栅极结构顶部，在所述介质层内形成露出所述栅极结构顶部的第二通孔；在含氧氛围下去除所述图形层；去除所述保护层；在去除所述保护层之后，在所述第一通孔底部露出的源漏掺杂区上形成金属接触层；在所述金属接触层上形成填充满所述第一通孔的导电插塞，且所述导电插塞还填充满所述第二通孔同时形成填充满所述第二通孔的栅极插塞。
本发明在含氧范围下去除图形层的工艺过程中，所述保护层对所述源漏掺杂区起到保护作用，防止所述源漏掺杂区被氧化；因此，在所述源漏掺杂区上形成金属接触层的工艺过程中，形成所述金属接触层所需的化学反应充分，从而提高了形成的金属接触层的质量，降低了金属接触层与源漏掺杂区之间的接触电阻，提高了形成的半导体器件的运行速率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1及图2，提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层。
本实施例中，以形成的半导体器件为FinFET器件为例，所述基底包括：衬底101；位于所述衬底101上的分立的鳍部102；位于所述鳍部102露出的衬底101上的隔离结构103，所述隔离结构103覆盖鳍部102的部分侧壁，且所述隔离结构103顶部低于鳍部102顶部。
在其他实施例中，所述半导体器件还可以为平面器件，所述基底为平面衬底。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
所述隔离结构103起到电隔离相邻鳍部102的作用，所述隔离结构103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离结构103的材料为氧化硅。
以形成的半导体器件为CMOS器件为例，所述衬底101包括NMOS区域I和PMOS区域II，所述NMOS区域I为形成NMOS管提供工艺平台，所述PMOS区域II为形成PMOS管提供工艺平台。在另一实施例中，所述衬底还能够仅包括PMOS区域或NMOS区域，相应形成的FinFET器件为PMOS管或NMOS管。
需要说明的是，在其他实施例中，形成的半导体器件还可以为NMOS器件或者PMOS器件。
所述栅极结构位于所述隔离结构103上且横跨所述鳍部102，且所述栅极结构覆盖鳍部102的部分顶部和侧壁。本实施例中，所述栅极结构包括：位于NMOS区域I的第一栅极结构以及位于PMOS区域II的第二栅极结构。
其中，所述第一栅极结构包括第一高k栅介质层111以及位于所述第一高k栅介质层111上的第一栅电极层113；所述第二栅极结构包括第二高k栅介质层121以及位于所述第二高k栅介质层121上的第二栅电极层123。
所述第一高k栅介质层111以及第二高k栅介质层121的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，所述高k栅介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。所述第一栅电极层113的材料为Cu、Al或W；所述第二栅电极层123的材料为Cu、Al或W。
需要说明的是，为了调节NMOS管和PMOS管的阈值电压，所述第一高k栅介质层111与所述第一栅电极层113之间还可以形成有N型功函数层112，所述第二高k栅介质层121与所述第二栅电极层123之间还可以形成有P型功函数层122。在所述第一高k栅介质层111与所述基底之间、以及所述第二高k栅介质层121与所述基底之间还可以形成有界面层，改善第一高k栅介质层111与所述基底之间、以及第二高k栅介质层121与所述基底之间的界面性能。所述界面层的材料为氧化硅。
所述栅极结构侧壁上还形成有侧墙200。所述侧墙200的材料为氮化硅、氧化硅或氮氧化硅。本实施例中，所述侧墙200的材料为氮化硅。
所述源漏掺杂区包括：位于第一栅极结构两侧的NMOS区域I基底内的第一源漏掺杂区211，其中，所述第一源漏掺杂区211位于所述NMOS区域I鳍部102内，所述第一源漏掺杂区211的掺杂离子为N型离子，例如为P、As或Sb；位于所述第二栅极结构两侧的PMOS区域II基底内的第二源漏掺杂区212，其中，所述第二源漏掺杂区212位于所述PMOS区域II鳍部102内，所述第二源漏掺杂区212的掺杂离子为P型离子，例如为B、Ga或In。
本实施例中，为了提高形成的半导体器件的运行速率，形成所述第一源漏掺杂区211的工艺步骤包括：刻蚀所述第一栅极结构两侧的部分厚度的鳍部102，在所述第一栅极结构两侧的鳍部102内形成第一凹槽；形成填充满所述第一凹槽的第一应力层，所述第一应力层的材料为SiC或SiCP；在形成所述第一应力层的工艺过程中，对所述第一应力层进行原位掺杂，形成所述第一源漏掺杂区211；或者，在形成所述第一应力层之后，对所述第一应力层进行掺杂处理，形成所述第一源漏掺杂区211。
形成所述第二源漏掺杂区212的工艺步骤包括：刻蚀所述第二栅极结构两侧的部分厚度的鳍部102，在所述第二栅极结构两侧的鳍部102内形成第二凹槽；形成填充满所述第二凹槽的第二应力层，所述第二应力层的材料为SiGe或SiGeB；在形成所述第二应力层的工艺过程中，对所述第二应力层进行原位掺杂，形成所述第二源漏掺杂区212；或者，在形成所述第二应力层之后，对所述第二应力层进行掺杂处理，形成所述第二源漏掺杂区212。
本实施例中，还在所述栅极结构露出的基底上形成层间介质层104，且所述层间介质层104露出所述栅极结构顶部。本实施例中，所述层间介质层104的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述栅极结构以及源漏掺杂区的工艺步骤包括：在所述NMOS区域I隔离结构103上形成横跨鳍部102的第一伪栅；在所述PMOS区域II隔离结构103上形成横跨鳍部102的第二伪栅；在所述第一伪栅侧壁以及第二伪栅侧壁上形成侧墙200；在所述第一伪栅两侧的NMOS区域I基底内形成所述第一源漏掺杂区211；在所述第二伪栅两侧的PMOS区域II基底内形成所述第二源漏掺杂区212；在所述第一伪栅以及第二伪栅露出的基底上形成层间介质层104，所述层间介质层104位于所述第一源漏掺杂区211以及第二源漏掺杂区212上，且所述层间介质层104露出所述第一伪栅顶部以及第二伪栅顶部；去除所述第一伪栅；在所述第一伪栅所在位置形成第一栅极结构；去除所述第二伪栅，在所述第二伪栅所在位置形成第二栅极结构。
需要说明的是，在其他实施例中，还可以采用先栅工艺(gate first)形成所述栅极结构。在形成所述源漏掺杂区之前，在所述基底上形成栅极结构、以及位于所述栅极结构侧壁上的侧墙；在所述栅极结构两侧的基底内形成所述源漏掺杂区。具体地，形成所述栅极结构以及源漏掺杂区的工艺步骤包括：在所述NMOS区域基底上形成第一栅极结构；在所述PMOS区域基底上形成第二栅极结构；在所述第一栅极结构侧壁以及第二栅极结构侧壁上形成侧墙；在所述第一栅极结构两侧的NMOS区域基底内形成第一源漏掺杂区；在所述第二栅极结构两侧的PMOS区域基底内形成第二源漏掺杂区。
后续的工艺步骤还包括：在栅极结构露出的基底上以及栅极结构顶部上形成介质层。采用先栅工艺形成栅极结构，且在形成所述源漏掺杂区以及栅极结构之后，直接在所述栅极结构露出的基底上以及栅极结构顶部上形成介质层，所述介质层为单层结构；所述介质层还可以为双层结构，包括位于基底上的层间介质层以及位于所述层间介质层上的上层介质层，所述层间介质层顶部与所述栅极结构顶部齐平，且所述层间介质层的材料致密度大于上层介质层的材料致密度。
在所述层间介质层104上以及栅极结构顶部上形成上层介质层105，所述层间介质层104以及位于所述层间介质层104上的上层介质层105构成介质层，所述介质层位于所述栅极结构露出的基底上以及所述栅极结构顶部上。
所述上层介质层105的材料为氧化硅、氮化硅或氮氧化硅；采用化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺，形成所述上层介质层105。
本实施例中，采用化学气相沉积工艺形成所述上层介质层105，所述上层介质层105的材料为氧化硅。
参考图3，形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔106。
所述第一通孔106为后续形成与所述源漏掺杂区电连接的导电插塞提供工艺基础；此外，所述第一通孔还为后续形成与所述源漏掺杂区电连接的金属接触层提供工艺基础。
所述第一通孔106底部暴露出所述源漏掺杂区的部分表面或者全部表面。具体地，所述第一通孔106暴露出所述第一源漏掺杂区211部分表面或者全部表面，所述第一通孔106还暴露出所述第二源漏掺杂区212部分表面或者全部表面。
本实施例中，为了避免形成的第一通孔106与所述第一栅极结构侧壁或者第二栅极结构侧壁发生电连接，所述第一通孔106暴露出所述源漏掺杂区的部分表面。具体地，所述第一通孔106暴露出所述第一源漏掺杂区211部分表面以及所述第二源漏掺杂区212部分表面。
形成所述第一通孔106的工艺步骤包括：在所述上层介质层105上形成第一光刻胶层(未图示)，所述第一光刻胶层定义出待形成的第一通孔106的位置和尺寸；以所述第一光刻胶层为掩膜，刻蚀所述上层介质层105以及层间介质层104，形成贯穿所述介质层的第一通孔106，且所述第一通孔106底部露出所述第一源漏掺杂区211表面以及第二源漏掺杂区212表面；去除所述第一光刻胶层。
本实施例中，为了保证所述第一通孔106暴露出所述源漏掺杂区表面，在刻蚀所述介质层的工艺步骤中，还对所述源漏掺杂区进行过刻蚀。
参考图4，对所述第一通孔106底部露出的源漏掺杂区进行预非晶化处理107。
具体地，本实施例中，对所述第一通孔106露出的第一源漏掺杂区211进行预非晶化处理107，且还对所述第一通孔106露出的第二源漏掺杂区212进行预非晶化处理107。
所述预非晶化处理107适于降低后续形成的金属接触层与所述源漏掺杂区之间的肖特基势垒高度，从而降低半导体器件的接触电阻，提高半导体器件的运行速率。
本实施例中，采用离子注入工艺进行所述预非晶化处理107，且注入离子为Ge离子。对于PMOS区域II而言，所述第二源漏掺杂区212中的P型离子掺杂浓度相对较低，因此在所述第二源漏掺杂区212中注入的Ge离子浓度对所述第二源漏掺杂区212的性质起到影响；具体地，由于所述Ge离子的尽带宽度小于Si离子的禁带宽度，当所述第二源漏掺杂区212中掺杂有Ge离子后，所述第一通孔106底部露出的第二源漏掺杂区212的禁带宽度将减小；后续在所述第二源漏掺杂区212上形成金属接触层后，所述第二源漏掺杂区212与所述金属接触层之间的肖特基势垒高度降低，从而减小了第二源漏掺杂区212的接触电阻。
所述预非晶化处理107工艺过程中，在所述第一通孔106底部露出的源漏掺杂区上形成非晶化层117。具体地，所述预非晶化处理107可以将所述第一通孔106底部暴露出的第一源漏掺杂区211部分厚度的材料由单晶态转化为非晶态，从而在所述第一通孔106暴露出的第一源漏掺杂区211上形成非晶化层117；所述预非晶化处理107还可以将第一通孔106底部暴露出的第二源漏掺杂区212部分厚度的材料由单晶态转化为非晶态，从而在所述第一通孔106暴露出的第二源漏掺杂区212上形成非晶化层117。
所述非晶化层117的材料为非晶硅。由于所述第一源漏掺杂区211表面以及第二源漏掺杂区212上形成有所述非晶化层117，使得第一源漏掺杂区211以及第二源漏掺杂区212表面化学活性增强；相应的，后续在所述第一源漏掺杂区211上以及第二源漏掺杂区212上形成金属接触层厚度均匀性更好，从而有利于降低第一源漏掺杂区211与金属接触层之间的肖特基势垒高度，降低第二源漏掺杂区212与金属接触层之间的肖特基势垒高度，提高半导体器件的运行速率。
本实施例中，注入离子为Ge离子，且离子注入剂量以及注入能量不宜过小也不宜过大。若所述注入离子的注入剂量以及注入能量过小，则所述Ge离子注入深度过浅，形成的非晶化层117厚度过薄，后续在形成保护层的工艺过程中所述非晶化层117会被全部氧化，造成所述非晶化层117难以起到提高后续形成的金属接触层厚度均匀性的效果；若所述注入离子的注入剂量以及注入能量过大，形成的非晶化层117厚度过厚，后续在形成金属接触层后仍有部分厚度的非晶化层117未发生反应，造成半导体器件的整体电阻偏高。
为此，本实施例中，所述离子注入工艺的工艺参数包括：注入剂量为1E14atom/cm2～3E15atom/cm2；注入离子为Ge离子时，注入能量为3Kev～10Kev。。
在其他实施例中，采用离子注入工艺进行所述预非晶化处理，且注入离子还可以为C离子或者Sb离子，且注入剂量为1E14atom/cm2～3E15atom/cm2；由于C离子质量较Ge离子质量轻，因此C离子注入能量小于Ge离子注入能量，注入离子为C离子时，注入能量为1Kev～5Kev；由于Sb离子质量较Ge离子质量重，因此Sb离子注入能量大于Ge离子注入能量，注入离子为Sb离子时，注入能量为6Kev～20Kev。
需要说明的是，本实施例中，为了避免去除光刻胶层的工艺对第一源漏掺杂区211以及第二源漏掺杂区212造成氧化，采用无掩膜工艺进行所述预非晶化处理107。
参考图5，在进行所述预非晶化处理107(参考图4)后，在所述第一通孔106底部露出的源漏掺杂区上形成保护层201。
具体地，在所述第一通孔106底部露出的第一源漏掺杂区211上形成所述保护层201，还在所述第一通孔105底部露出的第二源漏掺杂区212上形成所述保护层201。
由于前述进行的预非晶化处理107使得第一源漏掺杂区211表面以及第二源漏掺杂区212表面的材料由单晶态转化为非晶态，即在所述第一源漏掺杂区211上以及第二源漏掺杂区212上形成有非晶化层117；后续工艺步骤中，所述第一通孔106会暴露在具有含氧氛围中，若所述第一源漏掺杂区211表面以及第二源漏掺杂区212表面直接暴露在所述含氧氛围中，则表面材料为非晶态的第一源漏掺杂区211以及第二源漏掺杂区212易被氧化，从而在所述第一源漏掺杂区211以及第二源漏掺杂区212上形成致密性高的氧化膜，所述氧化膜会对后续形成金属接触层造成不良影响。
为此，本实施例中，在所述第一通孔105底部露出的第一源漏掺杂区211以及第二源漏掺杂区212上形成保护层201，所述保护层层201对所述第一源漏掺杂区211以及第二源漏掺杂区212起到保护作用，避免所述第一源漏掺杂区211以及第二源漏掺杂区212直接暴露在含氧氛围中。
所述保护层201的材料为易于被去除的材料，且去除所述保护层201的工艺不会对所述第一源漏掺杂区211以及第二源漏掺杂区212引入不良影响。为此，本实施例中，所述保护层201的材料为氧化物材料，具体地，所述基底的材料为硅，所述保护层201的材料为氧化硅。
本实施例中，形成所述保护层201的方法包括：对所述第一通孔106底部露出的源漏掺杂区进行氧化处理，形成所述保护层201。具体地，对所述第一通孔106底部露出的第一源漏掺杂区211以及第二源漏掺杂区212进行氧化处理，形成所述保护层。
采用氧化处理工艺形成所述保护层201时，对部分厚度的非晶化层117进行氧化处理，形成所述保护层201。形成的保护层201厚度小于所述非晶化层117的厚度，保证在后续去除所述保护层201之后所述源漏掺杂区上仍保留有部分厚度的非晶化层117，从而使得非晶化层117起到降低金属接触层与源漏掺杂区之间肖特基势垒高度的作用。
本实施例中，所述保护层201的材料为氧化硅，所述保护层201的厚度为10埃～20埃。
需要说明的是，在采用氧化处理工艺形成所述保护层201时，所述氧化处理工艺对源漏掺杂区的氧化速率不宜过快，避免所述非晶化层117被完全氧化。
本实施例中，采用化学溶液浸润的方法，进行所述氧化处理，在所述源漏掺杂区上形成保护层201，使得形成所述保护层201工艺过程中的厚度可控性强。
本实施例中，所述氧化处理的工艺参数包括：采用硫酸和双氧水的混合溶液对所述源漏掺杂区进行浸润处理，硫酸和双氧水的体积比为1:1～1:5，混合溶液温度为120℃～180℃。在其他实施例中，所述氧化处理的工艺参数还可以包括：采用氨水和双氧水的混合溶液对所述源漏掺杂区进行浸润处理，氨水和双氧水的体积比为1:4～1:15，混合溶液温度为25℃～45℃。
在其他实施例中，形成所述保护层的方法还可以包括：在所述第一通孔底部露出的源漏掺杂区上沉积保护层，且所述保护层还位于所述第一通孔侧壁以及介质层顶部。
具体地，可以采用原子层沉积工艺，在所述第一通孔底部露出的源漏掺杂区上沉积所述保护层，由于所述原子层沉积工艺具有良好的台阶覆盖能力，使得形成的保护层对所述第一源漏掺杂区以及第二源漏掺杂区的保护效果好。所述保护层的材料为氧化硅；为了保证所述保护层对所述源漏掺杂区具有足够强的保护能力，所述保护层的厚度不宜过薄；且为了降低后续去除所述保护层的工艺难度，避免去除保护层的工艺对所述介质层造成不必要的损伤，所述保护层的厚度也不宜过厚。为此，所述保护层的厚度为10埃～20埃。
参考图6，在形成所述保护层201之后，在所述保护层201上形成填充满所述第一通孔106(参考图5)的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口312。
所述图形层为后续形成暴露出栅极结构顶部的第二通孔提供工艺基础，所述开口312的位置和尺寸定义出后续形成的第二通孔的位置和尺寸。
具体地，所述开口312定义出后续形成的暴露出第一栅极结构顶部的第二通孔，还定义出后续形成的暴露出第二栅极结构顶部的第二通孔。本实施例中，所述图形层包括：填充满所述第一通孔106的ODL层301，所述ODL层301顶部与所述介质层顶部齐平或者高于所述介质层顶部；位于所述ODL层301上的光刻胶层302，且所述光刻胶层302内具有露出部分ODL层301的开口312。
所述ODL层301为形成所述光刻胶层302提供良好的工艺条件，避免在形成光刻胶层302工艺过程中发生不必要的反射，提高形成的开口312的位置精确度以及形貌精确度。
本实施例中，形成所述图形层的工艺步骤包括：采用旋转涂覆工艺，形成填充满所述第一通孔106的ODL层301；在所述ODL层301上形成光刻胶膜；图形化所述光刻胶膜，形成所述光刻胶层302。
在其他实施例中，所述图形层还可以仅包括光刻胶层；或者，所述图形层除包括光刻胶层外，还可以包括底部抗反射涂层或者顶部抗反射涂层中的一种或两种。
参考图7，以所述图形层为掩膜，沿所述开口312(参考图6)刻蚀所述介质层直至露出所述栅极结构顶部，在所述介质层内形成露出所述栅极结构顶部的第二通孔303。
具体地，所述第二通孔303暴露出所述第一栅极结构顶部，且暴露出所述第一栅极结构中的第一栅电极层113顶部；所述第二通孔303还暴露出所述第二栅极结构顶部，且暴露出所述第二栅极结构中的第二栅电极层123顶部。
所述第二通孔303为后续形成与所述栅极结构电连接的栅极插塞提供工艺基础。
参考图8，在形成所述第二通孔303之后，在含氧氛围下去除所述图形层。
具体地，在含氧氛围下，去除所述光刻胶层302(参考图7)以及ODL层301(参考图7)。
在含氧氛围下去除所述图形层的工艺步骤包括：采用灰化工艺，去除所述图形层，且所述灰化工艺采用的气体包括O2或者O3。在所述灰化工艺之后，还可以进行湿法清洗处理，用于去除残留的图形层材料。
在所述含氧氛围下去除所述图形层的工艺过程中，所述源漏掺杂区受到所述保护层201的保护作用，从而避免所述源漏掺杂区暴露在所述含氧氛围下，从而避免所述源漏掺杂区上的非晶化层117被氧化。具体地，所述保护层201对所述第一源漏掺杂区211以及第二源漏掺杂区212提供保护作用，防止所述第一源漏掺杂区211以及第二源漏掺杂区212被氧化。
参考图9，去除所述保护层201(参考图8)。
本实施例中，采用湿法刻蚀工艺，刻蚀去除所述保护层201，所述湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液。
在去除所述保护层201之后，位于所述源漏掺杂区上的非晶化层117被保留。具体地，所述第一源漏掺杂区211以及第二源漏掺杂区212上的非晶化层117被保留，为后续形成质量优良的金属接触层提供工艺基础。
参考图10及图11，在去除所述保护层201(参考图9)之后，在所述第一通孔106底部露出的源漏掺杂区上形成金属接触层306。
所述金属接触层306用于降低所述半导体器件的接触电阻；所述金属接触层306位于所述第一通孔106底部露出的第一源漏掺杂区211以及第二源漏掺杂区212上。
由于在形成所述金属接触层306之前，避免了源漏掺杂区表面被前述的含氧氛围氧化，从而防止在源漏掺杂区上形成氧化层，避免所述氧化层对形成金属接触层306造成不良影响，从而为形成质量优良的金属接触层306提供了良好基础。
此外，在形成所述金属接触层306的工艺过程中，所述非晶化层117(参考图9)转化为所述金属接触层306。由前述分析可知，在形成非晶化层117后，所述PMOS区域II的第二源漏掺杂区212的禁带宽度减小，使得所述金属接触层306与所述第二源漏掺杂区212之间的肖特基势垒高度降低，从而降低了第二源漏掺杂区212与所述金属接触层306之间的接触电阻。
同时，前述的预非晶化处理107(参考图5)还有利于提高形成的金属接触层306的厚度均匀性，从而也由于降低形成的金属接触层306与第一源漏掺杂区212之间的肖特基势垒高度，降低形成的金属接触层306与第二源漏掺杂区212之间的肖特基势垒高度，从而减小所述第一源漏掺杂区211与金属接触层306之间的接触电阻，减小所述第二源漏掺杂区212与所述金属接触层306之间的接触电阻。
以下将结合附图对本实施例提供的金属接触层306的形成工艺进行说明。
参考图10，在所述第一通孔106底部露出的源漏掺杂区上形成金属层304。
本实施例中，在形成所述金属层304的工艺步骤中，还在所述第一通孔106侧壁以及介质层顶部形成金属层304，且还在所述第二通孔303底部和侧壁上形成所述金属层304。
所述金属层304为后续形成金属接触层提供金属原子。所述金属层202的材料为Ni、W、Ti、Ta、Pt或Co中的一种或多种；所述金属层202的形成工艺为物理气相沉积、金属溅射或者原子层沉积。本实施例中，所述金属层304的材料为Ti，所述金属层304的厚度为50埃～200埃。
采用Ti作为所述金属层304的材料，在后续进行了反应退火处理之后，无需去除未发生化学反应的金属层304，因此金属层304可以保留在所述第二通孔303底部和侧壁上，从而节约了工艺步骤；此外，位于所述第二通孔303底部和侧壁上的金属层304还可以起到粘附层的作用；位于所述第一通孔106侧壁上的金属层304也可以起到粘附层的作用。
本实施例中，为了防止所述金属层304的材料为环境中的O2所氧化，且进一步的促进金属接触层的形成，在形成所述金属层304之后、进行后续的反应退火处理之前，还在所述金属层304上形成阻挡层305。所述阻挡层305的材料为TiN或TaN。
在后续形成导电插塞以及栅极插塞的工艺步骤中，所述阻挡层305还可以起到粘附层的作用。
参考图11，对所述金属层304进行反应退火处理，使所述金属层304与所述源漏掺杂区的材料相互扩散且发生化学反应，形成所述金属接触层306。
在所述反应退火处理过程中，所述金属层304与所述非晶化层117的材料相互扩散且发生化学反应，从而将所述非晶化层117转化为所述金属接触层306。本实施例中，所述金属层304的材料为钛，所述金属接触层306的材料为硅化钛。
由于本实施例中，所述金属层304与源漏掺杂区之间未形成有氧化层，使得所述金属层304与所述源漏掺杂区之间的化学反应充分，从而提高了形成的金属接触层306的质量。
在进行所述反应退火处理之后，保留位于所述第一通孔106以及第二通孔303内的阻挡层305以及未发生反应的金属层304。在后续形成填充满所述第一通孔106的导电插塞时，位于所述第一通孔106侧壁上的金属层304以及阻挡层305起到提高导电插塞与介质层之间粘附性的作用；在后续形成填充满所述第二通孔303的栅极插塞时，位于所述第二通孔303侧壁上的金属层304以及阻挡层305起到提高栅极插塞与所述介质层之间的粘附性的作用。
参考图12，在所述金属接触层306上形成填充满所述第一通孔106(参考图11)的导电插塞316，同时形成填充满所述第二通孔303(参考图11)的栅极插塞326。
所述导电插塞316的材料包括铜、铝或钨；所述栅极插塞326的材料包括铜、铝或钨。本实施例中，所述导电插塞316的材料为钨，所述栅极插塞326的材料为钨。
形成所述导电插塞316以及栅极插塞326的工艺步骤包括：形成填充满所述第一通孔106以及第二通孔303的导电膜，所述导电膜还位于所述介质层顶部上；采用平坦化工艺，去除高于所述介质层顶部的导电膜，形成填充满所述第一通孔106的导电插塞316以及填充满所述第二通孔303的栅极插塞326。
在所述平坦化工艺过程中，还去除位于所述介质层顶部上的阻挡层305以及金属层304。
本发明实施例提高的半导体器件的形成方法中，避免了去除图形层的工艺对源漏掺杂区造成氧化，为在源漏掺杂区上形成金属接触层提供了良好的工艺基础，防止形成的氧化层阻碍金属接触层的形成。因此，本发明可以形成高质量的金属接触层，降低半导体器件的接触电阻，提高半导体器件的运行速率。
相应的，本发明还提供一种半导体器件，参考图6，所述半导体器件包括：
基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上具有介质层；贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔，且所述第一通孔底部露出的源漏掺杂区上具有非晶化层117；位于所述非晶化层117上的保护层201。
以下将结合附图对本发明实施例提供的半导体器件进行详细说明。
本实施例中，所述基底包括NMOS区域I以及PMOS区域II；所述基底包括衬底101以及位于所述衬底101上的鳍部102，位于所述衬底101上的隔离结构103。
所述栅极结构包括位于NMOS区域I的第一栅极结构以及位于PMOS区域II的第二栅极结构。所述源漏掺杂区包括位于NMOS区域I的第一源漏掺杂区211以及位于PMOS区域II的第二源漏掺杂区212。
所述介质层包括层间介质层104、以及位于所述层间介质层104顶部和栅极结构顶部的上层介质层105。
有关所述基底、栅极结构、源漏掺杂区以及介质层的描述可参考前述实施例的相应描述，在此不再赘述。
所述第一通孔为在所述半导体器件基础上进一步形成金属接触层提供工艺基础。本实施例中，所述第一通孔暴露出所述第一源漏掺杂区211部分表面，所述第一通孔还暴露出所述第二源漏掺杂区212部分表面。在其他实施例中，所述第一通孔还可以暴露出所述第一源漏掺杂区全部表面以及第二源漏掺杂区全部表面。
所述非晶化层117为减小在所述半导体器件基础上形成的金属接触层与所述源漏掺杂区之间的肖特基势垒高度提供有利因素。本实施例中，所述非晶化层117的材料为非晶硅。
所述保护层201为所述非晶化层117提供保护作用，避免所述非晶化层117发生不必要的氧化。本实施例中，所述保护层201的材料为氧化硅，所述保护层201的厚度为10埃～20埃。
有关所述保护层201的作用的详细描述可参考前述实施例的相应描述，在此不再赘述。
所述半导体器件还可以包括：位于所述保护层201上且填充满所述第一通孔的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口312，所述开口312位于所述栅极结构上方。
本实施例中，所述图形层包括填充满所述第一通孔的ODL层301，所述ODL层301顶部与所述介质层顶部齐平或高于所述介质层顶部；位于所述ODL层301上的光刻胶层302，且所述光刻胶层302内具有露出部分ODL层301的所述开口312。
在其他实施例中，所述图形层还可以仅包括光刻胶层。
所述图形层为在所述半导体器件基础上形成暴露出所述栅极结构顶部的第二通孔提供工艺基础。
本发明实施例提供的半导体器件中，由于源漏掺杂区上具有非晶化层117，所述非晶化层117为形成质量优良的金属接触层提供良好的工艺基础，有利于降低金属接触层与源漏掺杂区之间的接触电阻；且所述保护层201对所述非晶化层117提供保护作用，避免所述非晶化层117发生不必要的氧化，使得在源漏掺杂区上形成金属接触层时，源漏掺杂区材料与金属层的材料充分反应，降低在所述半导体器件基础上进一步形成的半导体器件的接触电阻。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上形成有介质层；
形成贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔；
对所述第一通孔底部露出的源漏掺杂区进行预非晶化处理；
在进行所述预非晶化处理后，在所述第一通孔底部露出的源漏掺杂区上形成保护层；
在所述保护层上形成填充满第一通孔的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口；
以所述图形层为掩膜，沿所述开口刻蚀所述介质层直至露出所述栅极结构顶部，在所述介质层内形成露出所述栅极结构顶部的第二通孔；
在含氧氛围下去除所述图形层；
去除所述保护层；
在去除所述保护层之后，在所述第一通孔底部露出的源漏掺杂区上形成金属接触层；
在所述金属接触层上形成填充满所述第一通孔的导电插塞，同时形成填充满所述第二通孔的栅极插塞。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述预非晶化处理工艺过程中，在所述第一通孔底部露出的源漏掺杂区上形成非晶化层；在形成所述金属接触层的工艺过程中，所述非晶化层转化为所述金属接触层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，形成所述保护层的方法包括：对所述第一通孔底部露出的源漏掺杂区进行氧化处理，形成所述保护层。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，对部分厚度的非晶化层进行所述氧化处理，且所述保护层厚度小于所述非晶化层厚度。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，采用化学溶液浸润的方法，进行所述氧化处理。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述氧化处理的工艺参数包括：采用硫酸和双氧水的混合溶液对所述源漏掺杂区进行浸润处理，硫酸和双氧水的体积比为1:1～1:5，混合溶液温度为120℃～180℃。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述保护层的方法包括：在所述露出的源漏掺杂区上沉积保护层，且所述保护层还位于所述第一通孔侧壁以及介质层顶部。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，采用原子层沉积工艺，在所述露出的源漏掺杂区上沉积所述保护层。
9.如权利要求1或7所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氧化硅；所述保护层的厚度为10埃～20埃。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述预非晶化处理适于降低所述金属接触层与所述源漏掺杂区之间的肖特基势垒高度。
11.如权利要求1或10所述的半导体器件的形成方法，其特征在于，采用离子注入工艺进行所述预非晶化处理，且注入离子为Ge离子、C离子或者Sb离子。
12.权利要求11所述的半导体器件的形成方法，其特征在于，所述离子注入工艺的工艺参数包括：注入剂量为1E14atom/cm2～3E15atom/cm2；注入离子为Ge离子时，注入能量为3Kev～10Kev；注入离子为C离子时，注入能量为1Kev～5Kev；注入离子为Sb离子时，注入能量为6Kev～20Kev。
13.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述金属接触层的工艺步骤包括：在所述第一通孔底部露出的源漏掺杂区上形成金属层；对所述金属层进行反应退火处理，使所述金属层与所述源漏掺杂区的材料相互扩散且发生化学反应，形成所述金属接触层。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述金属层的材料为钛；所述金属接触层的材料为硅化钛。
15.如权利要求13所述的半导体器件的形成方法，其特征在于，在形成所述金属层之后、进行所述反应退火处理之前，还包括：在所述金属层上形成阻挡层；在进行所述反应退火处理之后，保留位于所述第一通孔以及第二通孔内的阻挡层以及未发生反应的金属层。
16.如权利要求1所述的半导体器件的形成方法，其特征在于，所述图形层包括：填充满所述第一通孔的ODL层，所述ODL层顶部与所述介质层顶部齐平或者高于所述介质层顶部；位于所述ODL层上的光刻胶层，且所述光刻胶层内具有露出部分ODL层的所述开口；
形成所述图形层的工艺步骤包括：采用旋转涂覆工艺，形成填充满所述第一通孔的ODL层；在所述ODL层上形成光刻胶膜；图形化所述光刻胶膜，形成所述光刻胶层。
17.如权利要求1所述的半导体器件的形成方法，其特征在于，在含氧氛围下去除所述图形层的工艺步骤包括：采用灰化工艺，去除所述图形层，且所述灰化工艺采用的气体包括O2或O3。
18.一种半导体器件，其特征在于，包括：
基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有源漏掺杂区，且所述栅极结构露出的基底上以及栅极结构顶部上具有介质层；
贯穿所述介质层且露出所述源漏掺杂区表面的第一通孔，且所述第一通孔底部露出的源漏掺杂区上具有非晶化层；
位于所述非晶化层上的保护层。
19.如权利要求18所述的半导体器件，其特征在于，所述半导体器件还包括：位于所述保护层上且填充满所述第一通孔的图形层，所述图形层还位于所述介质层顶部，且位于所述介质层顶部的图形层内具有开口，所述开口位于所述栅极结构上方。
20.如权利要求18所述的半导体器件，其特征在于，所述保护层的材料为氧化硅；所述保护层的厚度为10埃～20埃。
CN201611199569.0A 2016-12-22 2016-12-22 半导体器件及其形成方法 Pending CN108231762A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201611199569.0A CN108231762A (zh) 2016-12-22 2016-12-22 半导体器件及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201611199569.0A CN108231762A (zh) 2016-12-22 2016-12-22 半导体器件及其形成方法

Publications (1)

Publication Number Publication Date
CN108231762A true CN108231762A (zh) 2018-06-29

Family

ID=62657036

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201611199569.0A Pending CN108231762A (zh) 2016-12-22 2016-12-22 半导体器件及其形成方法

Country Status (1)

Country Link
CN (1) CN108231762A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108933173A (zh) * 2017-05-19 2018-12-04 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN109473468A (zh) * 2018-10-26 2019-03-15 中国科学院微电子研究所 半导体器件与其制作方法
CN110718454A (zh) * 2018-07-13 2020-01-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254106A1 (en) * 2010-04-16 2011-10-20 Fujitsu Semiconductor Limited Semiconductor device and semiconductor device manufacturing method
CN102737992A (zh) * 2011-04-01 2012-10-17 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105336620A (zh) * 2014-07-29 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110254106A1 (en) * 2010-04-16 2011-10-20 Fujitsu Semiconductor Limited Semiconductor device and semiconductor device manufacturing method
CN102737992A (zh) * 2011-04-01 2012-10-17 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN104701150A (zh) * 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN105336620A (zh) * 2014-07-29 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108933173A (zh) * 2017-05-19 2018-12-04 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN110718454A (zh) * 2018-07-13 2020-01-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN109473468A (zh) * 2018-10-26 2019-03-15 中国科学院微电子研究所 半导体器件与其制作方法

Similar Documents

Publication Publication Date Title
CN108074820A (zh) 半导体器件及其形成方法
CN103107091B (zh) 一种半导体结构及其制造方法
KR101710763B1 (ko) 터널 전계효과 트랜지스터 및 이를 제조하는 방법
CN107968118A (zh) 鳍式场效应管及其形成方法
CN107958872A (zh) 半导体器件及其形成方法
CN108695257B (zh) 半导体结构及其形成方法
CN108666270A (zh) 半导体结构及其形成方法
CN108257916B (zh) 半导体结构及其形成方法
JP2013175769A (ja) 半導体装置の製造方法
CN104810368A (zh) Cmos晶体管及其形成方法
CN109216278B (zh) 半导体结构及其形成方法
CN108074815B (zh) 半导体结构及其形成方法
CN107346783A (zh) 半导体结构及其制造方法
CN107731738A (zh) 半导体结构的形成方法
CN108231762A (zh) 半导体器件及其形成方法
US20150041925A1 (en) P type mosfet and method for manufacturing the same
WO2014082335A1 (zh) N型mosfet及其制造方法
CN108074813A (zh) 半导体结构及其形成方法
CN108666267B (zh) 半导体结构及其形成方法
CN108281477A (zh) 鳍式场效应管及其形成方法
CN104299994B (zh) 晶体管及晶体管的形成方法
WO2012119336A1 (zh) 一种半导体结构及其制造方法
CN111211055A (zh) 半导体结构及其形成方法
CN109309056A (zh) 半导体结构及其形成方法
CN107591367B (zh) 半导体结构的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20180629